Добірка наукової літератури з теми "Circuit Intégrés"

L’objectif de ce projet pédagogique est de proposer à des étudiants de niveau Master ou Ingénieur en Electronique un module complet leur permettant de se familiariser avec la conception et la fabrication de circuits intégrés analogiques répondant spécifiquement à un cahier des charges. L’autonomie et la prise d’initiatives sont favorisées par le mode d’Apprentissage Par Projet (APP). Le projet, d’une durée totale de 9 journées permettra à une équipe constituée de 2 binômes d’étudiants de réaliser un circuit CMOS personnalisé selon un cahier des charges, à partir de la modélisation de la filière technologique NMOS et PMOS accessibles à la centrale technologique de l’Atelier Interuniversitaire de Micro-nano Electronique (AIME) de Toulouse. Ce projet vise à placer les étudiants dans un contexte proche d’une situation en milieu professionnel, où ils doivent concevoir, réaliser et tester une solution répondant à un cahier des charges. A l’issue des tests expérimentaux, les étudiants présenteront leurs résultats au travers d’un rapport écrit et d’une présentation orale. Ils devront analyser les écarts aux cahiers des charges et les écarts entre calculs théoriques/simulation et mesures ; puis proposer les voies et alternatives qui permettraient d’améliorer leurs solutions.

Nous présentons le développement d’un stage de CAO (Conception Assistée par Ordinateur) pour des étudiants de niveau bac+5 découvrant le domaine de la microélectronique. Le but de ce stage est de délivrer dans un laps de temps relativement court (2 jours) les notions importantes sur la conception d’un circuit intégré en technologie CMOS. Pour cela, le travail se base sur une découverte du procédé CMOS par la TCAD (Technology Computer Aided Design) permettant d’introduire le procédé de fabrication d’un MOSFET et de relier ses grandes étapes à la logique de dessin par couche lors de la conception du transistor (layout).

Le silicium est aujourd’hui le matériau de choix pour l’optique intégrée, bénéficiant de techniques de fabrication matures développées par l’industrie de la microélectronique. La photonique silicium propose ainsi des circuits intégrant de multiples fonctions, à coût réduit. À l’origine étudiée pour répondre aux limitations des circuits intégrés et principalement à la transmission du signal d’horloge à l’intérieur des circuits intégrés microélectroniques, la photonique silicium a finalement révolutionné les communications optiques courtes distances (datacom) dans les centres de données (data center). Les grands industriels de la microélectronique et d’Internet (Intel, STMicroelectronics, Cisco…) se sont intéressés à cette plateforme photonique, et des produits commerciaux sont aujourd’hui disponibles.

La photonique silicium suit la devise : « plus petit, moins cher, plus rapide », comme la microélectronique plusieurs années auparavant, en exploitant une intégration à très grande échelle des composants et circuits intégrés de plus en plus complexes. L’incroyable évolution des systèmes communicants avec en particulier le déploiement des réseaux Internet et mobiles, des objets connectés et des capteurs a fait émerger la photonique silicium pour répondre à ces nouveaux enjeux majeurs.

En 2016, nous avons lancé le premier master de Nanoélectronique en Équateur à l’Universidad San Francisco de Quito (USFQ). Il s’agit d’un master en Double Diplôme dont le Master 1 (M1) se fait en Equateur et le Master 2 (M2) soit en France (Institut National Polytechnique de Toulouse, INPT) soit en Italie (Université de Calabres, UNICAL). Parmi les cours proposés le cours de design de microprocesseur de 48h est divisé en 2 parties dont une se concentrant sur le design d’un VSM (Very Simple Microprocessor). Dans une pédagogie de type classe inversée, une approche de type Apprentissage Par Projet (APP) a été choisie en utilisant comme support l’outil de design Microwind, logiciel de design de circuits intégrés incluant une perspective technologique. Ce type de travail a été reproduit tous les ans et Microwind a continué à intégrer de nouveaux noeuds technologiques avec de nouvelle architectures : planar, FinFET et plus récemment Nano-Sheet FET. De cette façon chaque nouvelle promotion peut apprendre à pratiquer l’intégration des VSM « customized » avec la possibilité d’intégrer des noeuds technologiques les plus avancés.

L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III)

Ce travail présente une conception fonctionnelle de circuits intégrés de traitement d’image. En fonction de critères systématiques tels que tranchabilité et cascadabilité, les circuits implantés sont associés pour augmenter la dynamique de traitement, et pour varier les types d’opérateurs utilisées suivant la nature des supports de données. Différentes possibilités d’intégration sont décrites ainsi qu’un certain nombre d’exemples de circuits intégrés spécialisés. Nous détaillons la définition, l’intégration et les tests de trois fonctionnelles élémentaires de traitement d’image. En conclusion, sont évoquées la démarche générale adoptée pour la conception fonctionnelle de circuits intégrés et les perspectives envisagées pour ce type d’intégration
This work is concerned with a functional approach to image processing integrated circuit design. Aiming to adjust dynamically some processing features to enable various enough types of operators and to adapt them to the given data, the chips are supposed to be easily associated using predetermined criteria for slicing and cascading. This, different possibilities of integration and several examples of specialized circuits are analysed. The definition, the effective integration and the test of three elementary image processing functions are described. An attempt of generalization towards the “functional” conception of chips and its future prospects are presented as a conclusion

Cette thèse présente l'étude et l'implantation de deux méthodes pour le placement automatique de circuits intégrés. Un circuit intégré peut être considéré comme un ensemble de blocs et une liste d'interconnexions entre ces blocs. Le probleme du placement consiste a disposer les blocs sur la surface hôte en respectant diverses contraintes et en optimisant des critères comme la surface occupée et la longueur totale de connexions. Les méthodes présentées ici sont toutes les deux guidées par l'optimisation de la connectique. La première fait appel a une technique d'analyse de données, l'analyse d'un tableau de proximités. Dans un premier temps, des proximités sont definies entre les blocs de façon a refléter un agencement ideal en fonction de la connectique. L'utilisation de l'atp permet alors d'obtenir une disposition planaire des blocs respectant au mieux les proximités qui ont été définies. L'analyse effectuée fait le point sur les diverses façons de définir les proximités entre les blocs, ainsi que sur les traitements ultérieurs destines a l'obtention d'un placement réalisable. Les qualités et les limitations de cette approche sont ensuite discutées. La seconde methode est connue sous le nom de placement par bipartitionnements successifs. L'ensemble des blocs du circuit et la surface hôte sont ainsi bipartitionnes récursivement jusqu'à ce que l'emplacement de chaque bloc soit déterminé. A partir des algorithmes existants, des heuristiques ont été mises au point afin de permettre la prise en compte de contraintes supplémentaires comme le traitement des plots d'entrées-sorties ou des blocs pré-fixes. L'expérimentation a permis de valider ces heuristiques et de comparer les résultats du placement a ceux fournis par la première methode

L’objectif principal du projet est d’étudier les techniques d’analyses de défaillances des circuits intégrés VLSI basées sur l’emploi de laser. Les études ont été effectuées sur l’équipement à balayage laser MERIDIAN (DCGSystems) et le testeur Diamond D10 (Credence) disponible au CNES. Les travaux de thèse concernent l’amélioration des techniques dynamiques dites DLS comme « Dynamic Laser Stimulation ». Les techniques DLS consistent à perturber le fonctionnement d’un circuit intégré défaillant par effet photoélectrique ou effet photothermique, en fonctionnement dynamique, à l’aide d’un faisceau laser continu balayant la surface du circuit. Un faisceau laser modulé avec des impulsions supérieures à la nanoseconde et de façon synchrone avec le test électrique à l’aide d’un signal TTL peut être également avantageusement utilisé pour localiser des défauts non accessibles par des techniques purement statiques (OBIRCh, OBIC etc.). L’analyse de la réponse des paramètres électriques à la perturbation laser conduit à une identification de l’origine de la défaillance dynamique. L’optimisation des techniques DLS actuelles permet d’augmenter le taux de succès des analyses de défaillance et d’apporter des informations difficilement accessibles jusqu’alors, qui permettent la détermination de la cause racine de la défaillance.Dans un premier temps, le travail réalisé a consisté en l’amélioration du processus d’analyse des techniques DLS par l’intégration étroite avec le test de façon à observer tout paramètre électrique significatif lors du test DLS. Ainsi, les techniques de « Pass-Fail Mapping » ou encore les techniques paramétriques de localisation de défauts ont été implémentées sur le banc de test constitué du Meridian et du D10. La synchronisation du déroulement du test opéré par le testeur avec le balayage laser a permis par la suite d’établir des méthodologies visant à rajouter une information temporelle aux informations spatiales. En effet, en utilisant un laser modulé nous avons montré que nous étions capable d’identifier avec précision quels sont les vecteurs impliqués dans le comportement défaillant en modulant l’éclairement du faisceau laser en fonction de la partie de la séquence de test déroulée. Ainsi nous somme capable de corréler la fonction défaillante et les structures du CI impliquées. Cette technique utilisant le laser modulé est appelée F-DLS pour « Full Dynamic Laser Stimulation ». A l’inverse, nous pouvons connaitre la séquence de test qui pose problème, et par contre ne pas connaitre les structures du CI impliquées. Dans l’optique de rajouter cette l’information, il a été développé une technique de mesure de courant dynamique. Cette technique s’est avérée efficace pour obtenir des informations sur le comportement interne du CI. A titre d’exemple, prenons le cas des composants « latchés » où les signaux sont resynchronisés avant la sortie du composant. Il est difficile, même avec les techniques DLS actuelles, d’avoir des informations sur une dérive temporelle des signaux. Cependant l’activité interne du composant peut être caractérisée en suivant sur un oscilloscope l’évolution du courant lorsque le circuit est actif, sous la stimulation laser. L’information sur la dérive temporelle peut être extraite par observation de cette activité interne.Enfin, ces techniques de stimulation laser dynamique, ont également prouvé leur efficacité pour l’étude de la fiabilité des CI. La capacité de ces techniques à détecter en avance d’infimes variations des valeurs des paramètres opérationnels permet de mettre en évidence l’évolution des marges de ces paramètres lors d’un processus de vieillissement accéléré. L’étude de l’évolution de la robustesse des CI face aux perturbations externes est un atout majeur qu’apportent les techniques DLS à la fiabilité.Les méthodologies développées dans cette thèse, sont intégrées dans les processus d’analyse et de caractérisation de CI au laboratoire
The principal objective of the project is to investigate laser based techniques for failure analysis of VLSI integrated circuits. The investigations will be performed on the DCGSystems’ Meridian laser scanning microscope coupled with the Credence’s Diamond D10 tester available at CNES. This study was interested more specifically in the improvement of dynamic laser stimulation techniques said DLS like Dynamic Laser Stimulation. DLS techniques consists in modifying the operation of a dynamically failing integrated circuit by photoelectric effect or photothermal effect using a continuous laser beam sweeping the surface of the circuit. A laser beam modulated in the nanosecond range synchronously with the electrical test through a TTL signal can also be advantageously used. Analysis of the electrical parameters response to the laser disturbance leads to an identification of the dynamic failure origin. The optimization of current DLS techniques will increase the failure analyses success rate and bring information hardly accessible by other means, which allows determining the failure root cause. The work performed was the improvement of the DLS process flow by closely integrating the test to monitor any relevant electrical parameters upon DLS. The « Pass-Fail Mapping » technique and the parametric techniques were implemented on the test tools combining the D10 and the Meridian. The synchronization of the test with the laser scan allows establishing methodologies and techniques in order to add timing information to the defect localisation. Indeed, by modulating the laser beam depending on the test pattern sequences, we show our capability to identify precisely which are the vectors responsible for the IC defective behaviour. We are able now to correlate the defective IC functions with the IC structures involved. This technique is known as F-DLS for Full Dynamic Laser Stimulation.In some cases, we know when the failure occurs in the test pattern but we ignore which IC structures are involved. So, we also developed a dynamic current measurement under laser stimulation technique. This technique proved to be efficient to obtain information about the internal IC behaviour. As an example, for the latched component which signals are synchronised just before the outputs, it is hard to measure shift in the signal propagation. Nevertheless, the IC internal activities can be characterized by monitoring on a scope the current variations under laser stimulation when the IC is activated. The information about the shift in the signal propagation could be extracted then by observing of the IC internal activities.Finally, these DLS techniques proved their efficiency for device qualification for reliability issues. Their accuracy allows early detection of operational parameter tiny variations. This is used to highlight electrical parameter margin evolutions during accelerated aging process. DLS techniques demonstrate their potential to deal with the IC robustness evolution facing external perturbation for reliability purposes.The techniques and methodologies developed during this work have been successfully integrated in the IC analysis and characterisation process in the laboratory. We exposed these techniques but the main case studies remain confidential

L'objet de cette thèse est de démontrer la possibilité de commander optiquement un circuit numérique associé à un photodétecteur au delà de 1 GHz. Les deux premiers chapitres sont consacrés à l'étude de deux types de photodétecteurs: le photoconducteur GaAs à couche active dopée ou non intentionnellement dopée, et le photodétecteur MSM sur GaAs. Des modèles numériques sont notamment présentés, ils nous permettent, associés aux résultats expérimentaux que nous avons obtenus, de mieux comprendre les phénomènes de conduction et de photoconduction mis en jeu dans chacun des trois cas et de dégager ainsi les principales caractéristiques de chaque photodétecteur. Dans le troisième chapitre, nous étudions l'intégration monolithique d'un photoconducteur aAlAs/GaAs et d'un circuit logique constitué de transistors de type MISFET, dont la fonction est la division par deux de la fréquence du signal électrique modulant le rayon laser. Après une étude préalable des performances du photoconducteur et de l'influence de la distance interélectrode, un premier diviseur est réalisé; il permet une division par deux jusqu'à une fréquence de l'ordre de 200 MHz
Cette étude préliminaire nous a permis de réaliser un deuxième diviseur où cette fois-ci l'emplacement et la structure géométrique du photoconducteur ont été optimisés, de sorte que la division par deux a pu être effectuée jusqu'à 1. 2GHz avec une puissance optique modulée minimale de l'ordre de 500 nW seulement. Dans le quatrième chapitre, nous remplaçons dans le circuit intégré, le photoconducteur par un MSM GaAlAs/GaAs/GaAs de structure géométrique semblable. Ici aussi la division par deux est effectuée jusqu'à 1. 2 GHz avec le même seuil de puissance optique. L'un des enseignements que l'on peut tirer de cette étude est le comportement quasi-identique des deux photodétecteurs en hautes fréquences. Dans le cinquième chapitre, nous démontrons expérimentalement, après l'avoir valider théoriquement, la faisabilité d'un MSM GaAs intégré monolithiquement à un guide optique diélectrique Si3N4/SiO2. Les résultats obtenus sont très encourageants et laissent envisager la possibilité de réaliser un circuit numérique commandé optiquement et dont la distribution du signal optique s'effectue à l'aide de guides diélectriques

Cette these est consacree a la realisation materielle d'un turbo codeur/decodeur sous la forme d'un circuit integre vlsi monolithique de type modulaire. Les turbo-codes forment une nouvelle classe de codes correcteurs d'erreurs construite a partir d'une concatenation parallele de deux codes systematiques recursifs (code sr) separes par un entrelaceur. Le decodage des turbo-codes s'effectue selon un processus iteratif qui necessite la mise en cascade de modules identiques, et a permis d'atteindre des performances superieures a celles de tout autre code connu. L'algorithme de viterbi a ete choisi comme fonction de decodage avec des contributions nouvelles concernant notamment: la dynamique des metriques qui peut etre reduite de moitie, la croissance parfaitement maitrisee de ces metriques, la remontee du chemin de l'architecture a vraisemblance maximale par anticipation et, la modification de l'architecture du decodeur de viterbi en vue de fournir des decisions ponderees a sa sortie. Un circuit vlsi contenant un module de decodage cascadable pour un code concatene de longueur de contrainte 5 et de rendement 1/2 a ete concu. Il permet d'obtenir un teb de 10##6 avec 4 modules, a un rapport signal a bruit eb/no de 2 db. Les performances simulees et la souplesse d'emploi due a sa conception modulaire permettent a ce turbo-decodeur d'avoir l'ambition d'etre une norme internationale standard en matiere de codage-decodage dans les futurs projets de television numerique par satellite

L'évolution de la technologie CMOS consiste à la miniaturisation continue de la taille des transistors. Cela permet la réalisation de circuits et systèmes intégrés de plus en plus complexes et plus performants, tout en réduisant leur consommation énergétique, ainsi que leurs coûts de fabrication. Cependant, chaque nouveau noeud technologique CMOS doit faire face aux problèmes de fiabilité, dues aux densités de fautes et d'erreurs croissantes. Par conséquence, les techniques de tolérance aux fautes, qui utilisent des ressources redondantes pour garantir un fonctionnement correct malgré la présence des fautes, sont devenus indispensables dans la conception numérique. Ce thèse étudie une nouvelle architecture hybride tolérante aux fautes pour améliorer la robustesse des circuits et systèmes numériques. Elle s'adresse à tous les types d'erreur dans la partie combinatoire des circuits, c'est-à-dire des erreurs permanentes (« hard errors »), des erreurs transitoires (« SETs ») et des comportements temporels fautifs (« timing errors »). L'architecture proposée combine la redondance de l'information (pour la détection d'erreur), la redondance de temps (pour la correction des erreurs transitoires) et la redondance matérielle (pour la correction des erreurs permanentes). Elle permet de réduire considérablement la consommation d'énergie, tout en ayant une surface de silicium similaire comparée aux solutions existantes. En outre, elle peut également être utilisée dans d'autres applications, telles que pour traiter des problèmes de vieillissement, pour tolérer des fautes dans les architectures pipelines, et pour être combiné avec des systèmes avancés de protection des erreurs transitoires dans la partie séquentielle des circuits logiques (« SEUs »)
Evolution of CMOS technology consists in continuous downscaling of transistor features sizes, which allows the production of smaller and cheaper integrated circuits with higher performance and lower power consumption. However, each new CMOS technology node is facing reliability problems due to increasing rate of faults and errors. Consequently, fault-tolerance techniques, which employ redundant resources to guarantee correct operations of digital circuits and systems despite the presence of faults, have become essential in digital design. This thesis studies a novel hybrid fault-tolerant architecture for robustness improvement of digital circuits and systems. It targets all kinds of error in combinational part of logic circuits, i.e. hard, SETs and timing errors. Combining information redundancy for error detection, timing redundancy for transient error correction and hardware redundancy for permanent error corrections, the proposed architecture allows significant power consumption saving, while having similar silicon area compared to existing solutions. Furthermore, it can also be used in other applications, such as dealing with aging phenomenon, tolerating faults in pipeline architecture, and being combined with advanced SEUs protection scheme for sequential parts of logic circuits

L'accroissement des frequences de travail des circuits integres a hautes performances ainsi que la reduction des geometries dans les technologies avancees ont revele le caractere critique des interconnexions, tant au point de vue de la fonctionnalite que des performances temporelles, de la consommation et de la fiabilite. Leur modelisation precise est devenue une etape importante de la conception et de la realisation d'un circuit. Nous avons dans un premier temps evalue les effets des elements parasites lies aux interconnexions (propagation, discontinuites, substrat. . . ) sur les performances des circuits, defini les modeles les plus efficaces pour les representer et evalue l'impact des contraintes liees aux procedes technologiques. Plusieurs outils de modelisation electromagnetique (bases sur des methodes integrales) et de mesure hyperfrequence (analyse temporelle et frequentielle) ont ete utilises. Dans un deuxieme temps, nous avons presente des recommandations pour l'optimisation des interconnexions. Les points de vue de la technologie et de la conception ont ete abordes. Nous avons evalue l'efficacite des choix technologiques et des methodes de conception sur des cas simples d'interconnexions, puis sur un circuit reel. Le developpement de formules analytiques d'inductances et de capacites d'interconnexions nous a permis d'alleger considerablement cette phase de mise au point.

En 75 ans d'existence, l'industrie de l'électronique a connu une évolution spectaculaire, passant d'une conception manuelle à une industrie automatisée. Cette industrialisation a entraîné une complexification des circuits, nécessitant une spécialisation des tâches lors de la conception d'un circuit électronique. Différents acteurs à travers le monde sont apparus pour réaliser ces tâches, avec différents niveaux de confiance accordés. Du point de vue d'un concepteur, ces acteurs apportent plusieurs menaces, telles que l'insertion de fonctionnalités malveillantes, le vol de propriété intellectuelle ou la contrefaçon de circuits. Ces menaces impactent l'économie de l'industrie des semiconducteurs et représentent plusieurs milliards de dollars de pertes par an.Une façon de lutter contre ces menaces est de verrouiller le circuit avec une clé, l'empêchant de fonctionner correctement si la bonne clé n'est pas présente. Le logic locking est une méthode consistant à verrouiller logiquement un circuit à l'aide de portes clés et de la clé numérique correspondante. Plusieurs implémentations de logic locking ont été réalisées. Dans ces travaux, nous retenons le Strong Logic Locking. Elle verrouille le circuit en reliant des portes XOR/XNOR à la clé numérique, insérée sur des signaux du circuit. Chaque position d'insertion a une incidence différente sur la sécurité, qui est la possibilité de retrouver la clé numérique. Toutefois, ajouter des portes logiques dans un circuit augmente la consommation électrique, la surface du circuit et diminue les performances. Le strong logic locking vise à maximiser la sécurité du verrouillage en cherchant les positions qui maximisent la sécurité, sans se soucier de l'impact généré.Dans cette thèse, nous cherchons à optimiser la sécurité tout en prenant en compte l'impact sur les performances du circuit. Nous proposons une nouvelle approche de résolution du strong logic locking. Nous commençons par formuler notre problème de sécurité en nous basant sur des modèles mathématiques incluant la sécurité pour insérer de manière optimale les portes clés dans le circuit. Cette formulation calcule les cliques d'un sous-graphe représentant les positions d'insertion. Nous proposons un algorithme de résolution branch and bound pour notre problème que nous évaluons. Nous présentons ensuite d'autres modèles mathématiques représentant l'impact sur le délai de l'insertion de portes clés dans le circuit. Puis nous développons des stratégies pour optimiser la sécurité tout en limitant l'impact sur les performances du circuit. Nos outils sont intégrés dans le flot de conception, ce qui nous permet de les valider avec des résultats numériques obtenus sur des circuits utilisés par la communauté électronique
Over the last 75 years, the electronics industry has experienced a spectacular evolution, moving from manual design to an automated industry. This industrialization has led to increased complexity in circuits, requiring specialization in tasks during the design of electronic circuits. Various companies around the world have emerged to perform these tasks, with varying levels of trust assigned. From a designer's perspective, these actors pose several threats, such as the insertion of malicious functionalities, intellectual property theft, or circuit counterfeiting. These threats impact the economy of the semiconductor industry, amounting to billions of dollars in losses annually.One way to combat these threats is to lock the circuit with a key, preventing it from functioning correctly if the right key is not present. Logic locking is a method that involves logically locking a circuit using key gates and the corresponding digital key. Several implementations of logic locking have been developed. In these works, we focus on Strong Logic Locking. It locks the circuit by connecting XOR/XNOR gates to the digital key, inserted in circuit signals. Each insertion position has a different impact on security, which is the possibility of recovering the digital key. However, adding logic gates in a circuit increases power consumption, the circuit's area, and decreases performance. Strong logic locking aims to maximize the security of the lock by identifying positions that enhance security, regardless of the resulting impact.In this thesis, we seek to optimize security while considering the impact on circuit performance. We propose a new approach to solving strong logic locking. We start by formulating our security problem based on mathematical models that include security for optimally inserting key gates in the circuit. This formulation calculates the cliques of a subgraph representing the insertion positions. We establish a branch and bound solving algorithm for our problem and evaluate it. We then present a second mathematical models representing the impact on the delay from inserting key gates in the circuit. Finaly, we propose strategies to optimize security while limiting the impact on circuit performance. Our tools are integrated into the design flow, allowing us to validate them with numerical results obtained on circuits used by the electronic community