Добірка наукової літератури з теми "Transistor à haute mobilité électrique"

"Les travaux de cette thèse ont porté sur l'étude, la réalisation et la caractérisation de transistors HEMTs de la filière AlInAs/GaInAs sur substrat d'InP, pouvant répondre aux différentes applications dans le domaine millimétrique, voire sub-millimétrique. Nous avons pour cela, envisagé deux axes principaux. La première voie qui a été suivie, est passée par une réduction des dimensions des transistors, en particulier la longueur de grille en "T" à quelques dizaines de nanomètres. Cette réduction, nécessaire afin d'augmenter les performances, passe par une amélioration de certaines étapes technologiques indispensables telles que la lithographie de la grille, l'étape de gravure du cap layer ou "recess", mais aussi la prise en compte des règles d'échelle pour la structure de couche. Une première étude technologique sur des grilles sub-100nm a montré qu'une approche différente de l'étape lithographique utilisée habituellement (dite "bicouche de résine") doit être utilisée afin de diminuer les longueurs de grilles. Nous avons alors mis au point deux procédés de lithographie de grille permettant d'obtenir des dimensions inférieures à 50nm. La première technologie qui utilise un " bicouche mixte", a permis l'obtention de grilles de 35nm. La seconde technologie, appelée le "procédé nitrure", permet de réaliser des grilles en T robustes, de 20nm de longueur de grille. Ce deuxième procédé a donc été appliqué à la réalisation de transistors sur différentes structures de couches: une structure à barrière fine, une structure à barrière fine et mixte (utilisant une fine couche d'InP dans la barrière) et enfin une structure à barrière épaisse. L'influence des effets de canal court a donc pu être étudiée et on voit bien que la réalisation de transistors de 25nm sur une barrière épaisse, pour laquelle le rapport d'aspect (distance grille-milieu du canal) est inférieur à l, diminue considérablement les performances fréquentielles. "<br>Ainsi, en augmentant ce rapport à 1,5 (cas des transistors sur barrière fine), on obtient une fréquence ft de 253GHz et une fréquence fmax de 380GHz. La dernière structure, à barrière fine et mixte, nous a permis d'obtenir des fréquences ft de l'ordre de 270GHz rien qu'en augmentant légèrement l'épaisseur de la barrière (puisque la grille a été déposée sur la Couche d'InP). Ces premiers résultats indiquent les potentialités offertes par l'utilisation d'une barrière Schottky mixte. Ces résultats pourraient être améliorés par l'utilisation d'un "double recess", ce qui permettrait de diminuer les zones trop importantes d'extensions de recess, à l'origine de la dégradation des performances fréquentielles de ces composants ultimes. L'amélioration de certains paramètres électriques liée à l'utilisation d'un recess mieux adapté permettrait d'aboutir à une fréquence ft de 520GHz, proche de l'état de l'art. Néanmoins, la réduction des dimensions atteint des limites, c'est pourquoi nous avons envisagé d'étudier des composants en rupture technologique avec les précédents transistors appelés "transistors sans couche tampon". L'idée est de venir supprimer la couche tampon qui est à l'origine d'une augmentation de la conductance de sortie par l'injection de porteurs dans cette couche. La réalisation technologique de ces composants est basée sur la technique de report de substrat, qui a été mise au point et adaptée à la réalisation d'un HEMT sans couche tampon. Les premiers résultats électriques indiquent que la technique de report de substrat affecte peu les caractéristiques de la couche active. Bien que nous ayons réalisé les premiers transistors sans couche tampon de longueur de grille 100nm, les caractéristiques électriques observées ne sont pas celles escomptées. Toutefois l'origine de ces faibles performances a été identifïée, et des solutions d'amélioration sont proposées