Дисертації: "Technologies analogiques"

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Laurent, Joël. "Recherches expérimentales artistiques sur l'hybridation des technologies analogiques avec les technologies numériques tridimensionnelles : la vidéographie tridimensionnelle." Paris 8, 1997. http://www.theses.fr/1997PA081389.

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Анотація:

Cette these vise a apporter des elements de reflexion sur l'image de synthese tridimensionnelle en tant qu'outil de creation et des elements de reponse par l'experimentation. Il s'agit de penser et d'eprouver autrement l'image, grace au numerique, pour que l'image s'avance vers de nouvelles voies de l'image. Le film par le corps de la terre. Creation et procreation, film realise pendant ces quatre annees de recherche et dont le materiau unique est le corps, est la trame de toute la these. Une nouvelle strategie de la creation d'image a ete mise au point, qui a permis de developper un nouveau procede de post-traitement dynamique de l'image : la videographie tridimensionnelle. Ce procede est fonde sur l'hybridation des technologies analogiques avec les technologies numeriques tridimensionnelles ( elles-memes fondees sur l'hybridation ). L'esthetique de l'hybridation oriente toute l'image de synthese tridimensionnelle vers un art de la dynamique. L'hybridation apparait ainsi comme une nouvelle facon de penser, de faire, de percevoir et finalement de vivre l'image
The aim of this thesis is to provide matter for thought on using the three-dimensional computer graphic as a creative tool and give answers through experimentation. It is all about thinking and feeling about pictures differently, thanks to numeric technologies, so that the picture develops further into new directions. The film by the body of the earth, creation and procreation, produced during the past four years of research, uses the body as its sole material and is the basis of the whole thesis. A new strategy for creating images has been developed, which made possible the development of a new process of three-dimensional dynamic post-treatment of pictures: threedimensional video-graphics. This process is based on the hybridisation of analogous tecnologies with three-dimensional digital technologies (also based on hybridisation ). The aesthetics of hybradisation directs the three-dimensional computer graphic towards a dynamic art. Hybridisation therefore appears as a new way of thinking, doing, perceiving and finally, experiencing a picture

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Filiol, Hubert. "Méthodes d'analyse de la variabilité et de conception robuste des circuits analogiques dans les technologies CMOS avancées." Phd thesis, Ecole Centrale de Lyon, 2010. http://tel.archives-ouvertes.fr/tel-00560610.

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Анотація:

Avec la miniaturisation toujours plus poussée des technologies CMOS, il devient de plus en plus difficile de maîtriser les variations des paramètres technologiques lors de la fabrication des circuits intégrés. A cause de ces variations, les performances des circuits peuvent varier de façon considérable. Par conséquent, des méthodes d'analyse de la variabilité et de conception robuste sont plus que jamais nécessaires pour garantir un rendement de fabrication des circuits élevé.Les techniques classiques d'analyse de la variabilité se révèlent soit pessimistes conduisant alors à un surdimensionnement (analyse " pire-cas "), soit très couteuses en temps de calcul (analyse Monte Carlo). Quant aux méthodes de conception automatisée robuste, elles sont généralement basées sur des algorithmes d'optimisation locaux qui améliorent la robustesse des circuits localement, mais risquent de ne pas converger vers le dimensionnement globalement robuste. Dans ce travail de thèse, une nouvelle méthode d'analyse de la variabilité ainsi qu'une nouvelleapproche pour concevoir des circuits analogiques robustes ont été développées. La méthode d'analyse de la variabilité consiste à approximer les performances des circuits par des modèles polynomiaux à partir des plans d'expériences, puis à estimer les variations extrêmes grâce au développement limité de Cornish-Fisher. Cette méthode s'avère aussi précise que l'analyse de Monte Carlo, mais présente un coût calculatoire bien plus faible. Enfin, l'approche de conception robuste met en oeuvre la méthode précédente d'analyse de la variabilité dans un algorithme d'optimisation par intervallesafin d'assurer un dimensionnement globalement robuste.

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Josse, Stève. "Transportabilité de fonctions analogiques en technologies CMOS submicroniques : application : contrôle du retard des fronts d'horloges d'un imageur CCD." Toulouse, INPT, 2003. http://www.theses.fr/2003INPT029H.

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Dans le cadre de la transportabilité de circuits, nous étudions le transfert de circuits analogiques CMOS par une approche semi-analytique. Appliquée aux fonctions amplifications élémentaires, elle consiste à représenter graphiquement les caractéristiques de circuits normalisés afin d'en déduire un premier dimensionnement suivant les performances souhaitées. Cette approche est validée par l'étude de 2 amplificateurs opérationnels. L'écart relatif du produit gain bande passante obtenu avec celui de la simulation n'excède pas ± 20 %. Un circuit mixte pour des applications spatiales générant des retards programmables de l'ordre de la nanoseconde a été transporté dans 2 technologies. La validation expérimentale de ces 2 circuits intégrés montre les contributions importantes de la dispersion des éléments passifs et de leurs capacités parasites distribuées. Ces phénomènes sont minimisés en introduisant des commutateurs analogiques et en optimisant le dimensionnement des composants passifs.

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Megherbi, Souhil. "Etude comparative de technologies silicium et arseniure de gallium. Application a la conception de circuits integres analogiques ultra-rapides. Conception d'un convertisseur analogique-numerique 3 bits, 1 gech/s." Paris 11, 1992. http://www.theses.fr/1992PA112046.

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Анотація:

Une structure originale de conversion analogique-numerique a ete etudiee. Elle utilise des detecteurs a fenetres pour generer les codes numerique de sortie en binaire reflechi, sans faire appel a des transcodeurs logiques. Les particularites de cette structure par rapport aux autres methodes de conversion paralleles classiques ont ete analysees. L'optimisation de l'architecture et de ses cellules elementaires ont conduit a des performances comparables aux meilleurs resultats publies pour des architectures classiques. Dans cette conception nous nous sommes interesses aux modes de fonctionnement non lineaires des cellules analogiques elementaires constituant la structure de conversion a fenetres, et nous avons propose et developpe deux nouvelles methodes de modelisation. Ces methodes sont basees sur la caracterisation des cellules en petit signal large bande, et permettent d'en deduire leurs reponses temporelles fort signal. Les cellules analogiques elementaires, et la structure de conversion globale ont ete etudiees et realisees dans deux technologies representatives de leurs filiales respectives: la technologie homojonction silicium subilo-n30, de philips-composants, la technologie heterojonction arseniure de gallium double mesa, du cnet de bagneux. La conception et l'integration de nos circuits dans ces deux technologies a pour but d'etablir une evaluation comparative de ces deux types de technologies appliquees a l'integration de circuits analogiques ultra-rapides, et particulierement a la conversion analogique-numerique

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Parthasarathy, Chittoor Ranganathan. "Etude de la fiabilité des technologies CMOS avancées : application à la simulation de la fiabilité de conception des circuits numériques et analagiques." Aix-Marseille 1, 2006. http://www.theses.fr/2006AIX11057.

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Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l’objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l’évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s’adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d’oxyde de grille de 1. 3nm à 6. 5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l’observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L’effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l’amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l’évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d’une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l’analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l’inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l’évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.

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Buffeteau, David. "Représentation et traitement des signaux analogiques dans le domaine temporel, pour répondre aux défis des technologies CMOS très avancées." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT105/document.

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Dans un contexte de réduction des tailles de transistors dans les technologies CMOS très avancées entraînant la réduction des tensions d’alimentation et par conséquent des dynamiques disponibles pour la représentation des signaux analogiques, ce travail de thèse vise à proposer une alternative à la représentation des données dans le domaine de l’amplitude. La solution qui a été retenue est une représentation de la donnée dans le domaine temporel.Dans ce manuscrit nous étudions à la fois la conversion d’une donnée analogique dans le domaine temporel via, notamment, un convertisseur analogique numérique basé sur un oscillateur contrôlé en tension mais aussi les possibilités de calculs sur des signaux supports d’une information déjàcodée dans le domaine temporel.Nous proposons à l’issu de ce travail à la fois une méthode pour numériser une information temporel afin de pouvoir effectuer des calculs complexes avec, une méthode « d’extraction du résidu » pour améliorer les performances d’un VCO-based ADC en termes de résolution par rapport à la bande passante et une architecture de « convertisseur hybride » permettant d’adapter sonfonctionnement entre un mode dégradé asynchrone et peu consommant et un mode performant synchrone et plus gourmand en énergie tout en mettant en avant le potentiel de ces solutions au travers de simulations dont les modèles se basent sur la technologie CMOS FDSOI en 28 nm
Advanced CMOS nodes trend to reduce the size of transistors hence reducing the power supply voltages and consequently available dynamics for the representation of analog signals. This work aims at proposing a data representation alternative which is usually done by an amplitude value. The chosen solution is to use a time-domain representation.In this thesis, we study both the use of a VCO-based ADC to convert an analog data into a time-domain one and a calculating method using data already encoded into the time domain.The three pillars of this thesis are a method to digitize a time-domain data so as to do more complex calculations, a method with a « residue extraction » allowing us to improve VCO-based ADCs performance in terms of resolution for a given bandwidth and an innovative architecture of a hybrid ADC which can adjust its operation switching between an asynchronous low-performance mode (which is a low power mode) and a synchronous high-performance mode (which is more energy consuming). The potential of these methods is pointed out by means of simulations that mimic the behavior of the 28 nm FDSOI CMOS technology

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Roig, Fabien. "Etude et modélisation des effets de synergie issus de l’environnement radiatif spatial naturel et intentionnel sur les technologies bipolaires intégrées." Thesis, Montpellier 2, 2014. http://www.theses.fr/2014MON20205.

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L'environnement spatial constitue une contrainte radiative susceptible d'altérer le bon fonctionnement des dispositifs électroniques embarqués à bord des engins spatiaux, engendrant ainsi des défaillances. Dans le cadre de ces travaux, deux types de dysfonctionnements sont répertoriés : les effets cumulatifs dus à une accumulation continue d'énergie déposée tout au long d'une mission et les effets transitoires dus au passage d'une particule unique dans une zone sensible d'un composant ou à un dépôt d'énergie en un temps très court dans le cadre spécifique d'une explosion nucléaire exoatmosphérique. Lors des procédures de qualification des composants électroniques, ces deux effets sont traités séparément et ce, malgré une probabilité non négligeable qu'ils se produisent simultanément en vol. Ces travaux sont dédiés à l'étude de la synergie entre effets cumulatifs et effets transitoires sur différentes technologies bipolaires intégrées. Les résultats obtenus permettent de fournir des éléments de réponse sur l'éventualité d'une évolution des normes de test pour prendre en compte la menace que pourrait représenter ce phénomène. Ces travaux s'attachent également à étendre une méthodologie de simulation, basée sur une analyse circuit approfondie, dans l'optique de reproduire les perturbations transitoires « pire-cas » sur un amplificateur opérationnel à trois étages de plusieurs fabricants, survenues lors des tests sous faisceau laser, ions lourds et flash X. L'influence des effets cumulatifs sur la sensibilité des perturbations transitoires est prise en compte en faisant varier les paramètres internes du modèle en fonction de la dégradation de certains paramètres électriques issue des essais radiatifs des équipementiers
The space environment is a radiative concern that affects on board electronic systems, leading to failures. It is possible to distinguish two types of effects: the cumulative effects due to continuous deposition of energy throughout the space mission and the transient effects due to the single energetic particle crossing a sensitive area of the component or deposition of energy in a very short time in the specific context of an exo-atmospheric nuclear explosion. During qualification procedures for space mission, these effects are studied separately. However, the probability that they occur simultaneously in flight is significant. As a consequence, this work is about the study of the synergy between both cumulative and transient effects on various integrated bipolar technologies. The present results are used to provide some answers about potential changes of test methods. This work also evaluates the predictive capability of the previously developed model to reproduce accurately both the fast and the long lasting components of transients in circuitry and so to model transients' effects. This simulation methodology is extended to an operational amplifier from different manufacturers and for three different synergistic effects. The comparison between transients obtained experimentally during heavy ions, pulse laser and flash X experiments and the predicted transients validates the investigated methodology. The cumulative effects are taken into account by injecting the internal electrical parameters variations using irradiation exposure

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VAUTRIN, Florent. "Contribution a l'optimisation des memoires analogiques rapides et bas bruit dans les technologies submicroniques. Application aux chaines d'acquisition des trajectometres de la physique des particules." Phd thesis, Université Louis Pasteur - Strasbourg I, 2000. http://tel.archives-ouvertes.fr/tel-00006340.

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Le domaine de la physique des particules necessite l'acquisition continue de donnees dans des memoires analogiques constituees de plusieurs millions de cellules de memorisation. Une cellule de memorisation etant un simple echantillonneur-bloqueur. Les contraintes imposees par l'environnement sur ces cellules sont drastiques. Un compromis entre surface, precision, vitesse et puissance dissipee est a trouver. L'etude peut se generaliser au domaine instrumental ou la non-linearite est la principale limitation a l'integration des systemes. L'etude presente e porte sur l'analyse quantitative de la non-linearite dans une cellule minimaliste en mode tension et en mode courant. Afin de determiner la precision ultime que l'on peut atteindre avec une structure minimaliste, des modeles polynomiaux ont ete etablis a partir des equations grands signaux des composants. L'etude des coefficients des polynomes a permis de degager des facteurs d'influence relatifs aux composants de la cellule. Ces modeles ont ete confrontes a des resultats de simulations et un circuit prototype a ete concu dans une technologie 0,25um afin de faire la correlation avec des resultats de mesures. Une resolution de 12 bits peut etre facilement obtenue en mode tension alors que 9 bits sont atteints en mode courant. Il est montre que le mode tension est beaucoup plus sensible aux parametres technologiques. Le mode courant apparait alors comme une alternative interessante pour la conception de memoires analogiques precises dans des technologies fortement submicroniques. Une description complete de l'elaboration des modeles et de leur exploitation est donnee dans ce manuscrit.

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VAUTRIN, FLORENT. "Contribution a l'optimisation des memoires analogiques rapides et bas bruit dans les technologies submicroniques. Application aux chaines d'acquisition des trajectometres de la physique des particules." Université Louis Pasteur (Strasbourg) (1971-2008), 2000. http://www.theses.fr/2000STR13199.

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Le domaine de la physique des particules necessite l'acquisition continue de donnees dans des memoires analogiques constituees de plusieurs millions de cellules de memorisation. Une cellule de memorisation etant un simple echantillonneur-bloqueur. Les contraintes imposees par l'environnement sur ces cellules sont drastiques. Un compromis entre surface, precision, vitesse et puissance dissipee est a trouver. L'etude peut se generaliser au domaine instrumental ou la non-linearite est la principale limitation a l'integration des systemes. L'etude presentee porte sur l'analyse quantitative de la non-linearite dans une cellule minimaliste en mode tension et en mode courant. Afin de determiner la precision ultime que l'on peut atteindre avec une structure minimaliste, des modeles polynomiaux ont ete etablis a partir des equations grands signaux des composants. L'etude des coefficients des polynomes a permis de degager des facteurs d'influence relatifs aux composants de la cellule. Ces modeles ont ete confrontes a des resultats de simulations et un circuit prototype a ete concu dans une technologie 0,25m afin de faire la correlation avec des resultats de mesures. Une resolution de 12 bits peut etre facilement obtenue en mode tension alors que 9 bits sont atteints en mode courant. Il est montre que le mode tension est beaucoup plus sensible aux parametres technologiques. Le mode courant apparait alors comme une alternative interessante pour la conception de memoires analogiques precises dans des technologies fortement submicroniques. Une description complete de l'elaboration des modeles et de leur exploitation est donnee dans ce manuscrit.

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Losch, Flora. "Technopolitiques post-coloniales : radiotélévisions, archives audiovisuelles et retour du passé en Afrique (XXe-XXIe siècles)." Electronic Thesis or Diss., Paris, EHESS, 2024. http://www.theses.fr/2024EHES0024.

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À l’heure des débats sur l’impérialisme numérique, la décolonisation des organisations patrimoniales et le renouvellement des relations entre les États d’Europe et d’Afrique, cette thèse propose d’arpenter une « histoire à pente faible » aux impacts historiographiques et culturels durables : celle des technopolitiques médiatiques et de l’accumulation par les États contemporains d’une « masse documentaire » audiovisuelle.Durant le premier XXe siècle, les technologies audiovisuelles ont été introduites en Afrique afin de servir les projets impériaux. Élargi à la télévision durant la décolonisation, cet investissement techno-impérial s’est redéployé en contexte post-colonial via la coopération entre les États européens et africains. Au fil du siècle, ces technologies ont généré une masse d’archives audiovisuelles analogiques. Produites d’abord par les premiers, puis également par les seconds après leur indépendance, ces archives sont soumises à l’obsolescence et la destruction. Depuis le tournant du XXIe siècle, elles sont sauvegardées grâce aux technologies numériques, qui modifient les modalités de leur préservation. Détenteurs d’un monopole sur le passé audiovisuel du continent, les États européens ont assisté les États africains et cette assistance participe, à l’instar de celle apportée à leur migration numérique, des mêmes technopolitiques post-coloniales.Située à l’intersection des histoires relationnelles, des science studies, des études archivistiques critiques et des études critiques du patrimoine, cette thèse reconstruit ce puzzle à l’aide d’archives papiers et audiovisuelles, d’entretiens semi-directifs et d’audits techniques. Elle fait de ces archives médiatiques, restées à l’écart de la réflexion sur l’archive coloniale et l’« archive-sujet », un objet de recherche au-delà de leur qualité de sources. Centrée sur l’analyse du projet impérial français et de l’agentivité des acteurs africains, en particulier en Côte d’Ivoire et au Sénégal, elle se déploie en deux volumes dont le premier, « Rembobiner le temps pour comprendre les collections (XXe siècle) », resitue ces archives dans une histoire de longue durée. Celui-ci étudie la structuration des réseaux radiophoniques durant la période coloniale et leur recomposition télévisuelle après les indépendances de 1960 (partie 1). En suivant deux acteurs, il montre comment ces réseaux sociotechniques ont entremêlé humains et non-humains tout en mettant en lumière le caractère polycentrique des technologies audiovisuelles (partie 2). En reconstituant la fabrication concomitante d’un instrument juridique au sein de l’Unesco, il analyse la normalisation de la préservation du patrimoine audiovisuel tout en retraçant les premiers débats, aujourd’hui largement oubliés, sur la restitution du patrimoine audiovisuel accumulé par les États impériaux (partie 3).Ces histoires convergent dans la période contemporaine, explorée dans le deuxième volume « Nouveaux enjeux des archives audiovisuelles africaines (XXIe siècle) ». Celui-ci analyse les implications du changement de système technique sur les archives des diffuseurs publics ivoirien et sénégalais et sur l’activité de préservation internationale (partie 4). La partie 5 s’intéresse à la reconfiguration de la coopération audiovisuelle franco-africaine et à l’investissement français dans la sauvegarde des archives audiovisuelles d’Afrique. Elle étudie aussi les collections africaines détenues sur le territoire français, en particulier par l’Institut national de l’audiovisuel, l’une des principales organisations détentrices de passé audiovisuel africain, faisant ressortir la nécessité de leur restitution. Au terme de ces cheminements, il apparaît que l’activité de préservation est une activité historiquement située où s’entremêlent ressources du passé, technologies, États, marchés, savoirs et pouvoirs, cette question étant ainsi ramenée dans le champ du politique
At a time of debates on digital imperialism, the decolonization of heritage organizations, and the renewal of the relations between European and African states, this thesis seeks to survey a “slow-moving history” with lasting historiographic and cultural impacts: that of media technopolitics and of the accumulation of an audiovisual “documentary mass” by contemporary states.During the first 20th century, audiovisual technologies were introduced to Africa to serve imperial projects. Expanded to television during the decolonization, this techno-imperial investment was redeployed in the post-colonial context through cooperation between European and African states. Over the century, these technologies have generated a mass of analogue audiovisual archives. Produced exclusively by the former, and then by the latter after their independence, these archives are subject to obsolescence and destruction. Since the turn of the 21st century, they have been saved thanks to digital technologies, which radically change the terms and conditions of their preservation. Holding a monopoly on the continent’s audiovisual past, European states have assisted those of Africa, and this assistance, like that provided for their digital migration, forms part of the same post-colonial technopolitics.Lying at the intersection of relational histories, science studies, critical archival studies and critical heritage studies, this thesis reconstructs this puzzle using paper and audiovisual archives, semi-directive interviews and technical audits. It makes these media archives, which have remained outside of the reflection on the colonial archive and the “archive-subject”, an object of research in their own right. Centered on the analysis of the French imperial project and the agency of African actors, particularly in Côte d’Ivoire and Senegal, it consists of two volumes, the first of which, “Rewinding time to understand the collections (20th century)”, situates these archives in a long-term history. This volume studies the structuring of radio networks during the colonial period and their reconfiguration after the introduction of television and the coeval independence, post-1960 (part 1). By following two actors, it shows the intertwining of humans and non-humans in these socio-technical networks while also highlighting the polycentric nature of audiovisual technologies (part 2). By reconstructing the concomitant production of a legal instrument within UNESCO, it analyzes the standardization of audiovisual heritage preservation while retracing the first, now largely forgotten, debates on the restitution of the audiovisual heritage accumulated by the imperial states (part 3).These histories converge in the contemporary period, explored in the second volume “New issues in African audiovisual archives (21st century)”. This volume analyzes the implications of the change in the technical system on the audiovisual archives of the Ivorian and Senegalese public broadcasters and on the international preservation activity (part 4). Part 5 focuses on the reconfiguration of Franco-African cooperation and French investment in the safeguarding of African audiovisual archives. It also studies the African collections held on French territory, especially in the Institut national de l’audiovisuel, one of the main organizations holding African audiovisual past, bringing out the need for their restitution. At the end of these developments, it appears that the preservation activity is historically situated and a space where resources of the past, technologies, states, markets, knowledge and powers intermingle, this question being thus brought back into the field of politics

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Joubert, Antoine. "Neurone analogique robuste et technologies émergentes pour les architectures neuromorphiques." Phd thesis, Université de Grenoble, 2013. http://tel.archives-ouvertes.fr/tel-00935178.

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Les récentes évolutions en microélectronique nécessitent une attention particulière lors de la conception d'un circuit. Depuis les noeuds technologiques de quelques dizaines de nanomètres, les contraintes de consommation deviennent prépondérantes. Pour répondre à ce problème, les concepteurs se penchent aujourd'hui sur l'utilisation d'architectures multi-coeurs hétérogènes incluant des accélérateurs matériels dotés d'une grande efficacité énergétique. Le maintien des spécifications d'un circuit apparait également essentiel à l'heure où sa fabrication est de plus en plus sujette à la variabilité et aux défauts. Il existe donc un réel besoin pour des accélérateurs robustes. Les architectures neuromorphiques, et notamment les réseaux de neurones à impulsions, offrent une bonne tolérance aux défauts, de part leur parallélisme massif, et une aptitude à exécuter diverses applications à faible coût énergétique. La thèse défendue se présente sous deux aspects. Le premier consiste en la conception d'un neurone analogique robuste et à son intégration dans un accélérateur matériel neuro-inspiré à des fins calculatoires. Cet opérateur mathématique à basse consommation a été dimensionné puis dessiné en technologie 65 nm. Intégré au sein de deux circuits, il a pu être caractérisé dans l'un d'entre eux et ainsi démontrer la faisabilité d'opérations mathématiques élémentaires. Le second objectif est d'estimer, à plus long terme, l'impact des nouvelles technologies sur le développement de ce type d'architecture. Ainsi, les axes de recherches suivis ont permis d'étudier un passage vers un noeud technologique très avancé, les opportunités procurées par des Through-Silicon-Vias ou encore, l'utilisation de mémoires résistives à changement de phase ou à filament conducteur.

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Braham, Ahmed. "Simulateur analogique temps réel des systèmes électrotechniques : apport des nouvelles technologies." Toulouse, INPT, 1997. http://www.theses.fr/1997INPT012H.

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Ce memoire presente un nouveau simulateur analogique permettant d'effectuer la simulation temps reel de tous types de convertisseurs statiques fonctionnant a des frequences de decoupages de quelques dizaines de kilo hertz. Ce simulateur analogique temps reel est realise a l'aide de convoyeurs de courant. Ces derniers, caracterises par des performances statiques et dynamiques interessantes, realisent la source de courant controlee, fonction essentielle du simulateur analogique, et lui apportent rapidite et precision. Les elements classiques de l'ensemble convertisseur-machine (impedances, interrupteurs,. . . ) sont simules independamment sous forme de dipoles flottants. La simulation d'un systeme complexe est realisee par simple association de ces dipoles flottants.

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Zhang, Ming. "Auto-compensation des dispersions technologiques dans les circuits integres analogiques cellulaires." Paris 11, 1994. http://www.theses.fr/1994PA112054.

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Les techniques de fabrication des circuits integres sont en plein essor et il est maintenant possible d'integrer facilement des circuits numeriques et analogiques sur une meme puce de silicium; la conception de tels circuits est d'une tres grande importance, notamment en traitement signal. Cependant, les dispersions technologiques limitent les performances des circuits analogiques dans certaines applications de haute precision. De nombreux essais sur la compensation (en regimes statique et dynamique) des dispersions technologiques ont ete tentes; les methodes existantes ne permettent que des compensations en serie, ce qui est fastidieux quand on est en presence de nombreuses cellules identiques. Nous proposons une methode de compensation en parallele, et par consequent globale, avec controle local automatique. Elle est basee sur l'utilisation d'un dispositif de memorisation analogique non volatile par effet tunnel. La validation de cette methode est effectuee par la mise en uvre de realisations effectuees sur des circuits integres analogiques cellulaires. Apres une presentation generale des memorisations non volatiles et des compensations des circuits integres, un dispositif de memorisation analogique non volatile realise est presente et ses performances exposees. Cette compensation parallele automatique a ensuite ete appliquee aux trois circuits suivants: un circuit de comparateurs (amplificateur), une retine electronique tcl (traitement combinatoire local) (reduite ici a une matrice de 2x2 pixels identiques) et une retine electronique de conversion d'image analogique d'une petite surface contenant une matrice de 8x9 pixels. Les resultats experimentaux des trois prototypes realises prouvent que cette compensation parallele automatique est valide et efficace

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KLISNICK, GEOFFROY. "Etude et realisation en technologie cmos de circuits d'acquisition de signaux analogiques." Paris 6, 1995. http://www.theses.fr/1995PA066638.

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Les technologies d'integration des circuits analogiques rapides ne se limitent plus aux familles bipolaires. Les circuits integres cmos, originellement prevus pour des applications numeriques, presentent une faible consommation electrique, un haut taux d'integration et un faible cout de revient. Ces avantages bien connus associes aux ameliorations apportees aux nouvelles technologies cmos en font dorenavant des elements de choix pour les fonctions analogiques, dans la mesure ou ces technologies permettent en outre de realiser des circuits mixtes melant sur la meme puce des fonctions analogiques rapides et des fonctions numeriques vlsi. Meme si des performances (telles que la reponse frequentielle, l'amplitude de gain, les tensions de decalage) des circuits analogiques cmos sont encore moindres que celles de leurs confreres bipolaires sur silicium ou mesfet sur asga, d'excellents resultats peuvent etre obtenus en particulier par optimisation des schemas existants, grace a une etude approfondie, et a la proposition de structures electriques originales. C'est dans cet esprit que cette these presente l'etude et la conception en asic cmos de structures analogiques elementaires (source de courant, transistor cascode) et de structures analogiques plus complexes (amplificateurs operationnels, comparateurs, convertisseurs analogique-numerique)

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Piccin, Yohan. "Durcissement par conception d'ASIC analogiques." Thesis, Bordeaux, 2014. http://www.theses.fr/2014BORD0145/document.

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Les travaux de cette thèse sont axés sur le durcissement à la dose cumulée des circuits analogiques associés aux systèmes électroniques embarqués sur des véhicules spatiaux, satellites ou sondes. Ces types de circuits sont réputés pour être relativement sensibles à la dose cumulée, parfois dès quelques krad, souvent en raison de l’intégration d’éléments bipolaires. Les nouvelles technologies CMOS montrent par leur intégration de plus en plus poussée, un durcissement naturel à cette dose. L’approche de durcissement proposée ici, repose sur un durcissement par la conception d’une technologie commerciale « full CMOS » du fondeur ST Microelectronics, appelée HCMOS9A. Cette approche permet d’assurer la portabilité des méthodes de durcissement proposées d’une technologie à une autre et de rendre ainsi accessible les nouvelles technologies aux systèmes spatiaux. De plus, cette approche de durcissement permet de faire face aux coûts croissants de développement et d’accès aux technologies durcies. Une première technique de durcissement à la dose cumulée est appliquée à une tension de référence « full CMOS ». Elle ne fait intervenir ni jonction p-n parasites ni précautions delay out particulières mais la soustraction de deux tensions de seuil qui annulent leurs effets à la dose cumulée entre elles. Si les technologies commerciales avancées sont de plus en plus utilisées pour des applications spécialement durcies, ces dernières exhibent en contrepartie de plus grands offsets que les technologies bipolaires. Cela peut affecter les performances des systèmes. La seconde technique étudiée : l’auto zéro, est une solution efficace pour réduire les dérives complexes dues entre autres à la température, de l’offset d’entrée des amplificateurs opérationnels. Le but ici est de prouver que cette technique peut tout aussi bien contrebalancer les dérives de l’offset dues à la dose cumulée
The purpose of this thesis work is to investigate circuit design techniques to improve the robustness to Total Ionizing Dose (TID) of analog circuits within electronic systems embedded in space probes, satellites and vehicles. Such circuits often contain bipolartransistor components which are quite sensitive to cumulated radiation dose. However highly integrated CMOS technology has been shown to exhibit better natural TDI hardening.The approach proposed here is a hardening by design using a full CMOS semiconductor technology commercially available from ST Microelectronics calledHCMOS9A. The proposed generic hardening design methods will be seen to be compatibleand applicable to other existing or future process technologies. Furthermore this approach addresses the issue of ever-increasing development cost and access to hardened technologies.The first TID hardening technique proposed is applied to a full-CMOS voltage reference. This technique does not involve p-n junctions nor any particular layout precaution but instead is based on the subtraction of two different threshold voltages which allows the cancellation of TDI effects. While the use of advanced commercial CMOS technologies for specific radiation hardened applications is becoming more common, these technologies suffer from larger inputoffs et voltage drift than their bipolar transistor counterparts, which can impact system performance. The second technique studied is that of auto-zeroing, which is an efficient method to reduce the complex offset voltage drift mechanisms of operational amplifiers due to temperature. The purpose here is to prove that this technique can also cancel input offset voltage drift due to TID.Index term : hardening, cumulated dose, CMOS technology, voltage reference,operational amplifier

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Gal, Stéphan. "Conception assistée de blocs analogiques pour capteurs intelligants." Montpellier 2, 1998. http://www.theses.fr/1998MON20230.

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L'evolution des methodes de fabrication des circuits integres permet aujourd'hui de realiser, de maniere de plus en plus fiable, des micro-capteurs, c'est a dire l'integration sur un ou plusieurs substrats d'un element capteur et d'une electronique de traitement. Cependant, le developpement des outils de cao pour ces micro-capteurs reste en retard sur cette evolution. Ce memoire presente une methode avec son implementation dans un outil informatique : sycom, pour la synthese de l'element interface entre le capteur et l'electronique de traitement d'un micro-capteur. L'outil utilise une description originale d'un montage comme une interconnexion de modules et consiste en deux unites : generateur de schema et generateur de layout. Le premier permettant de determiner un schema electrique et ses dimensions a partir de specifications, le second permettant d'obtenir le layout de ce schema. La mise en oeuvre de l'outil sycom est presentee par la realisation de deux systemes de mesure de variations de resistances.

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Tarabbia, Marc. "Caractérisation physico-chimique, simulation et modélisation d'une technologie analogique avancée BICMOS." Lyon, INSA, 1993. http://www.theses.fr/1993ISAL0003.

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Ce travail a pour objectif l'étude et compréhension des phénomènes physico-chimiques apparaissant au cours de la fabrication de circuits intégrés analogiques bipolaires. Une certaine maîtrise de ces phénomènes nous a permis d'inclure sur la filière existante de nouvelles structures. Les propriétés de nouvelles structures à leur tour analysées offrent plus de facilités et de possibilités aux concepteurs de circuits. La modélisation physico-chimique (SUPREM, SUPRA) et électrique (SEDAN, PISCES) a été réalisée après amélioration des et vérification des liens entre eux. Les nouvelles étapes introduites dans le procédé afin de construire des structures de type MOS ont été contrôlées par simulation et notamment dans la conservation des performances des cellules de base bipolaire. La confirmation des résultats de_ces simulations a pu être vérifiée par les mesures de profils de dopants (SIMS) et les mesures électriques sur silicium, ce qui a démontré la faisabilité d'intégrer des transistors de type NMOS et PMOS sur notre filière bipolaire. Conjointement, par souci de simplification dans la conception des circuits et de complémentarité des cellules bipolaires nous avons introduit plusieurs options de transistors PNP verticaux isolés. Au niveau actuel de notre travail, sur cette structure subsistent encore des option à affiner
The goal of this study is to understand the physico-chemical phenomenon induced by the manufacturing of bipolar analogue integrated circuits. This study helps us to introduce new structures on the process flow. The electrical characteristics of new cells supply more freedom to designers and simplify the layout of circuits. The process modelization (SUPREM and SUPRA) and device simulation (SEDAN and PISCES) were done by improving default parameters and checking links between each of them. New steps introduce with in to process flow to make MOS structures were monitored by simulation. It checks the conservative basic bipolar cells performances. SIMS profiles and electrical measurements verify the simulation results. The feasibility of the integration of NMOS and PMOS on the bipolar process flow is done. We have introduce an isolated vertical PNP to simplify integrated circuit design and to get full complementary bipolar structures. Some process options remain to be defined

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Premont, Christophe. "Etude et conception d'un composant analogique programmable en technologie CMOS standard." Lyon, INSA, 1998. http://www.theses.fr/1998ISAL0028.

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L’objet de ce mémoire de thèse est l'étude et la conception d'un composant analogique programmable en technologie CMOS standard. Ce composant que l'on appelle indifféremment, réseau analogique programmable ou composant analogique programmable, est constitué d'un réseau de cellules analogiques. Chaque cellule doit être configurable pour remplir différentes fonctionnalités avec des spécifications particulières. D'autre part, les interconnexions entre ces différentes cellules doivent être elles aussi configurables. La configuration du réseau pour permettre l'implémentation d'une fonction analogique donnée se fait par une interface (analogique ou numérique) qui permet la reprogrammation et la sauvegarde des informations de configuration. Une nouvelle approche basée sur des amplificateurs à transrésitance utilisant des convoyeurs de courants met en œuvre des transconductances différentielles offrant de larges gammes de programmation avec des performances électriques intéressantes. Ce mémoire décrit l'étude et la conception de ce composant et s articule principalement autour de six chapitres. Le premier chapitre développe tout d abord le concept du réseau analogique programmable. Le second chapitre propose une méthodologie de conception des circuits analogiques. On y définit l’architecture du réseau en terme d’arcs et d interconnexions, ainsi que l’élément de base utilisé pour construire de applications analogiques, la cellule analogique reconfigurable. L'objet du troisième chapitre est d'une part, de mettre en évidence les enjeux liés à la conception de circuits ana logiques utilisant le courant comme porteur de l’information utile, et d’autre part, de présenter un circuit particulier le convoyeur de courant. Le quatrième chapitre présente la cellule analogique Reconfigurable qui est utilisée comme brique élémentaire pour bâtir les différentes applications analogiques à intégrer dans le composant programmable. L'objet du cinquième chapitre est de présenter la structure du composant et les différentes solutions retenues. Le but du dernier chapitre est double. Il s'agit dans un premier temps de développer quelques exemples d’applications puis de développer des perspectives d'avenir pour ce composant analogique programmable
This thesis is concerned with the study and the design of a field-programmable analogue array with a CMOS standard process. This circuit is an analogue cells based array. Each cell is programmable and can achieve various analogue functions with specific performance. Beside, the interconnections between the cells have to be programmable. The array configuration is achieved using a digital or an analogue interface circuitry to implement a particular function. For a flexible programmability and high-electrical performance, a new approach based and a transresistor amplifier using current conveyors have been developed to control full-differential transconductances. This report falls into six chapters. The first one deals with the concept of field programmable analogue array. The second chapter presents a methodology for describing analogue circuits. The array architecture is studied according to the requirements for such a programmable circuit. The main feature of the third chapter is to introduce the current-mode approach with the current conveyor. The fourth chapter presents the programmable analogue cell designed during the project. The structure of the analogue array and the proposed solutions are thoroughly described in the fifth chapter. The last chapter presents some application examples and it focuses on future works

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Dong, Yan Hua. "Etude et realisation d'un convertisseur analogique-numerique rapide en technologie cmos." Rennes 1, 1988. http://www.theses.fr/1988REN10077.

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Le convertisseur an a une resolution de 8 bits et un debit de conversion de 20 mhz. L'utilisation de la technologie cmos permet une grande densite d'integration pour un faible cout de fabrication. Pour sa realisation un nouveau comparateur a ete etudie et mis au point, peu sensible a la variation de tension de seuil des transistors. Tous les comparateurs integres sur un meme circuit ont ainsi des caracteristiques identiques; ceci permet d'obtenir une grande precision pour le can. Pour eliminer le maximum d'erreurs de conversion, on insere dans le can des elements de detection et de correction d'erreurs eventuelles. Le correcteur est base sur une fonction a majorite

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Llaser, Nicolas. "Interaction entre architecture et technologie pour la conception de cellules analogiques ultra-rapides." Paris 11, 1999. http://www.theses.fr/1999PA112152.

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Malgre l'omnipresence de l'electronique numerique, l'analogique reste indispensable pour realiser bon nombre de fonction et notamment dans les applications a frequences elevees. Dans cet objectif, cette these etudie la conception et l'optimisation des cellules analogiques rapides en fonction de l'architecture et de la technologie. Nous avons commence par la justification du choix de la technologie bicmos. Ses composants actifs et passifs sont abordes et des criteres d'optimisations en frequence sont proposees pour ces composants afin de les utiliser pour la conception de cellules analogiques rapides. Apres un etat de l'art des aop rapides, des comparateurs ainsi que d'echantillonneurs-bloqueurs pour les technologies cmos et bicmos, nous avons choisi un vehicule de test pour la validation de nos investigations : le convertisseur sigma-delta. Une presentation du principe de cette technique de conversion est exposee ainsi que l'etude de la stabilite d'un modulateur du second ordre. La conception et la realisation de deux modulateurs sigma-delta du second ordre avec quantificateur monobit sont presentees avec pour objectif une resolution de 8 bits et une frequence d'horloge de 100 mhz. Ils ont ete implantes dans deux circuits integres en technologie bicmos ams 1,2 m. Le premier modulateur utilise des integrateurs a capacites commutees autour d'un suiveur comme element actif. Les performances mesurees a 10 mhz de ce dernier sont en retrait par rapport a celles prevues et nous ont permis de mettre en evidence les limitations de cette architecture. C'est pour cela qu'une seconde structure en temps continu a ete developpee a deux frequences : 10 mhz et 100 mhz. Dans le cadre de ces realisations, nous avons propose une etude complete d'aop cmos folded-cascode et regulated folded-cascode. D'autre part, les cellules internes (suiveur, aop, comparateurs) ont ete presentees et optimisees pour une utilisation a haute frequence. Pour cloturer cette etude, trois suiveurs et un aop ont ete caracterises et leurs performances discutes et analysees. Enfin, le modulateur en temps continu fonctionnant a 10 mhz a ete mesure, il presente des caracteristiques permettant de conclure a une resolution de 7. 7 bits effectifs.

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Aubert, Alain. "Contribution à la conception d'un circuit analogique programmable en technologie CMOS : conception et caractérisation d'une cellule de calcul analogique." Lyon, INSA, 2001. http://theses.insa-lyon.fr/publication/2001ISAL0074/these.pdf.

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Le développement d'une application en analogique est long et nécessite souvent de multiples itérations. Or, l'électronique d'aujourd'hui exige des produits qui arrivent rapidement sur le marché, c'est à dire des durées de conception et de production courtes. Face à ce défi, le concepteur analogicien est démuni de moyens et d'outils contrairement au concepteur numéricien qui lui, dispose d'un large éventail de composants logiques programmables. Cette thèse expose la contribution à la conception d'un circuit analogique programmable qui intègre des cellules configurables de calcul analogique visant une application de conditionnement capteur, réalisant des opérations de linéarisation. Dans la plupart des cas, la courbe de réponse du capteur n'est pas linéaire ou alors le conditionneur du capteur introduit une non-linéarité. Cette application émane de la demande d'industriels désireux de réduire leur cycle et leur coût de développement dans ce domaine. Après avoir dressé un état de l'art dans le domaine de l'analogique programmable tant au niveau universitaire qu'au niveau industriel, les spécifications d'un cahier des charges de la cellule sont exposées. La cellule de calcul analogique doit réaliser les fonctions d'amplification, d'addition, de soustraction, de multiplication, de division et de racine carrée. Cette cellule est totalement différentielle en entrée et en sortie. Par la suite, la cellule de calcul basée autour de multiplieurs et d'amplificateurs inverseurs, est décrite et caractérisée en simulation et expérimentalement. La caractérisation expérimentale met en évidence des défauts d'offset, tous liés à des problèmes d'appariement de composants. C'est pourquoi, une seconde cellule a été développée permettant de compenser ces offsets indésirables. Des résultats de test montrent que les performances du multiplieur sont améliorées en terme de linéarité et d'offset. Enfin, un réseau de huit cellules de calcul a été conçu dans le but de valider les performances de la cellule à travers l'exemple de linéarisation d'un capteur résistif
The development of an analogue application is long and often requires multiple iterations. However, electronics requires products with short time-to-market: short design and production cycle. In front of this challenge, the analogue designer is deprived of methodologies and tools contrary to the digital designer who benefits a broad range of programmable logic devices. This thesis exposes the contribution to the design of a programmable analogue circuit which integrates configurable cells for analogue computation targeting applications of sensor conditioning, carrying out operations of linearization. In most cases, the response curve of the sensor is not linear or the sensor conditioner introduces a non-linearity. This application is related to an industrial need with conditions of reduce cycle and development cost. After a state of the art in the field of analogue programmable devices both at the university level and the industrial level, the specifications of the required cell are exposed. The analogue computation cell must fulfill the functions of amplification, addition, substraction, multiplication, division and square root. This cell is completely differential at input and output. Thereafter, the cell of computation based on multipliers and inverting amplifiers, is described and characterised in simulation and experiment. The experimental characterisation highlights offsets, all related to problems of componant matching. This is why, a second cell was developed allowing to compensate for these offsets. Results show that the performances of the multiplier are improved in term of linearity and offset. Lastly, a network of eight computation cells was designed for the validation of the cell performances through the example of a resistive sensor linearization

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Aubert, Alain Chante Jean-Pierre. "Contribution à la conception d'un circuit analogique programmable en technologie CMOS conception et caractérisation d'une cellule de calcul analogique /." Villeurbanne : Doc'INSA, 2005. http://docinsa.insa-lyon.fr/these/pont.php?id=aubert.

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Lavaure, de Graffanaud Alain. "Conception de blocs analogiques et mixtes dédiés à un capteur intégré de rayonnement." Limoges, 2000. http://www.theses.fr/2000LIMO4044.

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Le, Bras Jean-Luc. "Contribution a l'étude des multiplicateurs de fréquence en ondes millimétriques. Application aux multiplicateurs en technologie quasi-optique." Brest, 1999. http://www.theses.fr/1999BRES2031.

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Le developpement des systemes aux longueurs d'onde millimetriques s'est considerablement accelere durant les dix dernieres annees. Ce developpement est en grande partie motive par l'encombrement du spectre aux frequences basses et par le gain en terme de poids, de taille et de bande passante que promettent les systemes millimetriques. Cependant, la generation de puissance a ces longueurs d'onde pose encore probleme a l'heure actuelle : les tubes a vide ne peuvent etre employes dans les applications envisagees en raison notamment de leur encombrement et des tensions d'alimentation elevees qu'ils requierent. D'autre part, les puissances moyennes delivrees par les composants a etat solide chutent rapidement des que l'on depasse typiquement 100 ghz. Pourtant, leur fiabilite et leur longue duree de vie encouragent leur utilisation, en particulier pour des applications spatiales. L'une des seules solutions envisageables pour disposer d'une source performante en ondes millimetriques est donc de combiner un oscillateur basse frequence a un ou plusieurs multiplicateurs harmoniques. En ce qui concerne le support de transmission, les techniques guides d'onde sont encore largement employees pour les radiometres millimetriques et submillimetriques, mais leurs dimensions reduites posent un probleme au niveau de la realisation meme du guide et de l'integration des composants actifs qui devient alors tres delicate. C'est dans ce contexte que se situe ce travail de these. Il apporte une contribution a l'etude des multiplicateurs de frequence aux longueurs d'onde millimetriques, en comparant une approche hybride classiquement utilisee en plus basse frequence a une approche quasi-optique issue du domaine submillimetrique. Nous presentons notamment la realisation d'un doubleur de frequence 30/60 ghz planaire en technologie multicouche et d'un doubleur 38/76 ghz en technologie quasi-optique. Nous tentons d'apporter une reponse quant a la viabilite de l'une et de l'autre pour la realisation de sources de puissance en ondes millimetriques.

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Doom, François. "Mise en oeuvre de la technologie HIGFET autoalignée sur GaAs pour applications analogiques hyperfréquences." Lille 1, 1998. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1998/50376-1998-245.pdf.

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Ce travail est consacre a la mise en oeuvre de la technologie HIGFET (heterostructure insulated gate field effect transistor) autoalignee sur GaAs dans le domaine analogique hyperfrequences. Cette etude s'inscrit dans le cadre de realisation de systemes de communication sans fil faible cout. Dans le premier chapitre, divers systemes d'emission-reception utilises en hyperfrequences sont tout d'abord exposes. Un interet particulier presente par les systemes utilisant la conversion directe de frequence est mis en evidence. L'analyse des differentes options technologiques silicium et III-V potentiellement utilisables dans les dispositifs de communication sans fil debouche sur la description du higfet et de ses potentialites pour des applications hyperfrequences. Dans le second chapitre, la modelisation non-lineaire du transistor HIGFET, necessaire pour l'analyse de circuits micro-ondes non-lineaires est effectuee. Cette modelisation est basee sur un schema equivalent de fet et utilise une loi de controle de charge etablie pour le HIGFET. Ce modele est ensuite valide a partir d'une comparaison des caracteristiques electriques simulees et mesurees en regime statique ainsi qu'en regime dynamique petit et fort signal. La conception et la realisation d'un oscillateur libre fonctionnant a 2. 4 Ghz est presentee dans le troisieme chapitre. Cette etude a pour objet de verifier la validite du modele dans une application non-lineaire et d'evaluer les performances d'un oscillateur realise a l'aide d'un transistor HIGFET. L'ensemble de ce travail debouche sur la realisation d'une liaison optique hyperfrequences. Le quatrieme chapitre est consacre a l'analyse de la fonction melange de frequence avec des HIGFET. Divers melangeurs sont tout d'abord presentes. Cette analyse debouche sur l'etude d'un melangeur derive de la cellule de gilbert. L'ensemble des performances theoriques est enfin compare avec des structures similaires realisees sur silicium.

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Darfeuille, Sébastien. "Conception de filtres actifs analogiques radiofréquences récursifs et channélisés en technologie monolithique BiCMOS Silicium." Limoges, 2006. https://aurore.unilim.fr/theses/nxfile/default/78642b46-a1bc-4f8d-92b0-add95991a926/blobholder:0/2006LIMO0001.pdf.

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Le thème principal de ce travail est la conception de topologies originales de filtres actifs radiofréquences en technologie BiCMOS Silicium. Dans une première partie, nous dressons un état de l’art des différentes technologies intégrées. Dans une seconde partie, nous abordons la conception de deux filtres actifs reposant sur le principe des filtres récursifs. Le premier circuit, non-accordable, fait appel à une méthode originale basée sur l’utilisation d’un amplificateur différentiel pour réaliser la combinaison des signaux. Le second circuit, basé sur une approche cellulaire des filtres récursifs, est accordable indépendamment en termes de gain, bande passante et fréquence centrale. Dans une troisième partie, nous proposons deux solutions originales pour la réalisation de filtres channélisés intégrés reconfigurables. Ceux-ci permettent d’atteindre, à partir de filtre d’ordre peu élevé, d’excellentes performances en terme de sélectivité grâce à la génération de zéros de transmission
The main topic of this work is the design of original radiofrequency active filter topologies in Silicon BiCMOS technology. In a first part, the state of the art of the different existing integrated technologies is described. In a second part, we present the design of the two active filters based on recursive principles. The first circuit, non-tunable, uses a differential amplifier in order to achieve signal summation. The second circuit, based on a cellular approach of recursive filters, can be tuned independently in terms of gain, bandwidth and central frequency. In a third part, we propose two original solutions for the realisation of integrated reconfigurable channelized filters. With such topologies, and using low-order filters, excellent performances can be achieved in terms of selectivity thanks to the generation of transmission zeros

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Sarkissian, Jean-Claude. "Analyse non linéaire de diviseurs de fréquences analogiques conçus en technologie monolithique. Comportement en bruit." Limoges, 1996. http://www.theses.fr/1996LIMO0050.

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Ce travail, propose par le cnes, rentre dans le contexte de l'etude et de la realisation d'un equipement de telemesure charge utile destine en premier lieu, a un instrument de prise de vue embarque. Les specifications de cet equipement imposent un synthetiseur de frequence a asservissement de phase. Cette structure necessite l'emploi d'un diviseur de frequence analogique. L'analyse non lineaire des diviseurs de frequence est possible au moyen de la methode d'equilibrage harmonique a laquelle est adjointe une analyse de stabilite globale basee sur la theorie des bifurcations. Ce module d'analyse n'est pourvu sur aucun logiciel de c. A. O. Commercial. Une methode originale fondee sur le formalisme des systemes boucles contourne cette difficulte et peut etre utilisee avec n'importe quel logiciel du commerce. Un diviseur 60-30 ghz developpe par thomson-tcs valide cette nouvelle demarche. Le probleme de la division de frequence par un nombre n entier est aborde. Plusieurs calculs analytiques montrent les conditions sous lesquelles il est possible de realiser un diviseur par n. Ces travaux aboutissent a la conception de deux diviseurs de frequence par deux en bande x et ku en technologie monolithique. Les resultats experimentaux sont en parfait accord avec ceux de la simulation. Une premiere analyse en bruit des dispositifs synchronises est proposee et est appliquee concretement aux diviseurs cites precedemment. Une approche analytique sur un cas simple (oscillateur dipolaire) aboutit a l'analogie avec une boucle a verrouillage de phase et permet de statuer sur le comportement dynamique des dispositifs synchronises

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Lajmi, Rania. "Caractérisation et modélisation du vieillissement des circuits analogiques et RF en technologie 28 nm FDSOI." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT088.

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La fiabilité des circuits électroniques analogiques et mixtes fabriqués dans des technologies silicium utilisant des oxydes de métal est fortement affectée par les variations de processus, de tension et de température (PVT). De plus, des mécanismes de vieillissement tels que l’instabilité de la température de polarisation qui peut être à l’origine d’une dégradation des diélectriques et de la tension de seuil ou encore l’injection de porteurs chauds, impactent ces circuits. La dégradation induite par ces phénomènes affecte la durée de vie et des performances des composants et des circuits.Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Peu d’études ont été menées sur l’impact de leur fiabilité sur les circuits.Cette thèse présente les résultats des recherches sur les effets des mécanismes de vieillissement sur les performances de circuits analogiques et mixtes.La dégradation de la durée de vie est induite par la dégradation de la tension de seuil et du courant de drain. Des analyses sont effectuées sur la base de simulations de vieillissement prenant en compte les modèles des mécanismes de vieillissement développé par l’équipe et des mesures des circuits implémentés en technologie 28 nm FDSOI au sein de STMicroelectronics. Des tests accélérés ont été utilisés pour évaluer l’effet du vieillissement. Des techniques de correction appropriées pour surmonter la dégradation des performances des circuits, induite par le vieillissement sont proposées.Les performances DC et AC du LDO ont été analysés avant et après vieillissement. Le stress induit une dégradation de ses performances suite à l’effet du mécanisme HCI dans les transistors et au Matching induit dans la paire de transistors chargés de la régulation. Le LDO était surdimensionné pour ne pas subir de fortes dégradations. Une analyse sur l’évolution du rendement a été faite en utilisant l’outil WICKED de Mundea.Le bruit de jitter et le temps de verrouillage de la PLL ne sont pas impactés par le vieillissement et la PLL corrige elle-même toutes dégradations et déviations de ses paramètres de sortie. Pour cela, l’étude de l’un de ses blocs importants,le VCO, a été faite. Les résultats de mesure à 125 °C montre que la frequence d’oscillation du VCO a subi une dégradation significative. Tandis que le bruit de phase relatif n’a pas été impacté.L’extraction des performances statiques et dynamiques d’un CAN de type SAR a montré une dégradation significative du rapport signal sur bruit (SNR). Afin d’identifier le bloc responsable de cette dégradation, des simulations d’un seul CAN ont été faite. Le vieillissement a un impact significatif sur le comparateur. Le vieillissement impacte les fenêtres de temps pour chaque sous bloc du comparateur ce qui engendre une décision fausse de l’un de ces blocks d’où un signal erroné à la sortie du comparateur et par conséquent une erreur de codage et une dégradation des performances du CAN.L’étude de l’effet du vieillissement sur l’amplificateur de puissance a montré une dégradation importante des figures de mérites du PA sous l’effet d’un stress RF. Ces dégradations sont dues aux dégradations de paramètres du transistor tels que la transconductance gm et la résistance rds. Une solution pour limiter les effets de ces dégradations a été proposée. Basée sur le principe de détection et de polarisation adaptative, cette technique permet de changer la polarisation du PA afin d’amener les performances dégradées à leur valeur initiale.Sur la base de ces recherches, il est possible de conclure que les mécanismes de vieillissement de la technologie CMOS 28 nm FDSOI ne constituent pas un obstacle majeur au développement de circuits analogiques et mixtes. Cependant, une analyse minutieuse des effets du vieillissement au niveau du circuit, dès la phase de conception est nécessaire.L’ajout de détecteurs, comme dans le cas du PA, apporte des solutions efficaces de détection et d’amélioration des performances
Reliability of analog and mixed signal circuits fabricated using complementary metaloxide semiconductor technologies in the deep-submicrometer technology nodes is significantly affected by process, voltage and temperature (PVT) variations. Degradationinduced due to aging mechanisms like bias temperature instability, hot carrier injection leads to additional challenges in design of reliable circuits. PVT variations and aging mechanisms together lead to lifetime degradation of device and circuit performance.There are many studies in the literature of the reliability of MOS transistors. Few studies have been conducted on the impact of their reliability on circuits.This research will study the impact of the deterioration of the MOS transistors on the performance of the developed circuits for analog and mixed applications (low dropout voltage regulator LDO, phase locked loop PLL, voltage controlled oscillator VCO, digital to analog converter CAN, power amplifier PA).Degradation lifetime induces the degradation of the threshold voltage and the drain. The surveys are conducted using aging simulations supporting models of aging mechanisms developed by our team and measurements of circuits implemented in 28nmFDSOI technology. Accelerated tests were used to evaluate the aging effect. Appropriate correction techniques for overcoming aging-induced degradation of circuit performance are proposed and studied.The DC and AC performances of LDO were analyzed before and after aging. The stress induces a degradation of these performances because of the effect of the mechanism of injection of hot carriers (HCI) on the transistors and the Matching induced in the pair of transistors responsible for the regulation. The LDO was oversized to avoid severe damage. A survey of the evolution of yield before and after aging was done using Mundea WICKED tool.The jitter noise and lock time of the PLL are not affected by aging and the PLL itself corrects any degradations and deviations of its output parameters. For this, an investigation of one of its important blocks, the VCO, was made. Measurement results at 125 ° C show that the oscillation frequency of the VCO has undergone significant degradation. While the relative phase noise has not been impacted.The aging effect on the digital analog converter SAR-ADC consisting of 16 TI-ADCs has occurred. Extraction of static and dynamic performances showed a significant degradation of the SNR. In order to identify the block responsible for this degradation, simulations of a single ADC were made. Aging has negligible impact on the switches while the comparator was identified as the most sensitive block. Aging impacts the time windows for each sub-block of the comparator which gives rise to a false decision of one of these blocks, hence a false signal at the output of the comparator, resulting in a code error and a degradation in the performance of the ADC.Investigation of the aging effect on the power amplifier has shown a significant degradation of the PA figures of merit under the effect of RF stress. These impairments are due to the degradation of transistor parameters such as transconductance gm and resistor rds. A solution for improving these degradations has been proposed. Based on the principle of detection and adaptive polarization, this technique makes it possible to change the polarization of the PA in order to bring the degraded performances to their fresh value.Based on this research, it is possible to conclude that the aging mechanisms of the 28nmFDSOI CMOS technology are not a major obstacle to the development of analogue and mixed signal systems. However, a careful analysis of the effects of aging at the circuit level, from the design phase, using the models developed at the transistor level and included in the simulators, is necessary.The incorporation of effective detection and performance enhancement solutions is possible for the implementation of extremely precise circuits

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Youssef, Stéphanie. "Aide au concepteur pour la génération de masques analogiques, réutilisables et optimisés, en technologie CMOS nanométrique." Paris 6, 2012. http://www.theses.fr/2012PA066645.

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Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente. La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariemenent, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout. Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexes
Electronics and semiconductor are evolving at an ever-increasing rate. New technologies are also introduced to extend CMOS into nano/molecular scale MOSFET structures. Tighter time-to-market needs are pressing the need for an automated reliable analog design flow. Automatic layout generation is a key ingredient of such flow whose design challenges are drastically exacerbated when more complex circuits and newer technologies must be hosted. The thesis presents a designer-assisted, reusable and optimized analog layout generation flow that addresses the challenges facing the automation of analog circuits. It is part of CHAMS project developed in LIP6. It has been developed in 3 phases. Firstly, we designed a library of analog Smart Devices that are parameterized, reusable, and with different layout styles. A generic language was used to describe these Devices to ease the technology migration and the layout-induced parameters calculation. Secondly, we developed the tools to generate the layout of complex circuits using the library of Smart Devices, the technology files and the designer's geometrical placement constraints needed to guarantee a certain performance. An intelligent topological representation was used to efficiently place the circuit modules given the designer's set of constraints. Thirdly, we created algorithms to optimize the layouts for different aspect ratios to minimize the area and the routing parasitic. In parallel the algorithm directly calculates and back-annotates the layout-dependent parasitic parameters. This work provides a reliable and efficient solution to allow a fast, optimized and parasitic effects-aware layout generation of complex analog circuits

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Sebeloue, Martine. "Modélisation comportementale paramétrée de fonctions analogiques pour la simulation des systèmes de transmission, en technologie bipolaire." Toulouse, INPT, 2000. http://www.theses.fr/2000INPT014H.

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Les concepteurs de circuits intégrés passent par des étapes de simulations qui leur permettent de réduire les coûts de fabrication. Cependant, dans le domaine analogique, l'intégration d'un grand nombre de fonctions rend souvent impossibles les simulations, à cause des problèmes de convergences et augmente considérablement les temps de simulations. Une solution consiste à remplacer lors des simulations, les blocs constitutifs de ces circuits par leurs modèles respectifs afin d'étudier le comportement des systèmes dans des temps très courts. L'objectif et l'originalité de ce travail de recherche consistent à réaliser des modèles d'ordre progressif de fonctions électroniques de base, très utilisées dans l'instrumentation et dans les télécommunications, tout en maintenant un compromis acceptable entre simplicité et précision. La technique de modélisation proposée consiste à créer des modèles simples, en ne considérant que les principaux paramètres intervenant dans la fonctionnalité de ces circuits. Nous présentons donc des macromodèles paramétrables de haut niveau d'un oscillateur contrôlé en tension et d'une boucle à verrouillage de phase. Partant de leur topologie en technologie bipolaire, nous réalisons des modèles d'ordre variable, valables quelle que soit la zone de fonctionnement qui prennent en compte les incertitudes des paramètres principaux des transistors (courant de saturation, gain direct en courant) et les variations en température. Les modèles réalisés sont utilisés dans le simulateur PSPICE, et sont validés par comparaisin de résultats de simulations avec les mesures effectuées avec IC-CAP. L'ensemble de l'étude montre que la technique de modélisation proposée permet de développer des modèles de haut niveau de fonctions électroniques complexes, qui ne consomment pas trop de temps de calcul tout en gardant une bonne précision.

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Tourneur, Gilles. "Conception d'un convertisseur numerique analogique en technologie mos pour le traitement de signaux video." Rennes 1, 1996. http://www.theses.fr/1996REN10058.

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Cette etude porte sur la conception d'un convertisseur numerique-analogique 12 bits - 100 mhz en technologie cmos ou bicmos sans ajustement de composants. Les structures classiques basees sur la commutation de sources a l'aide d'un decodeur thermometre occupent une surface importante qui limite la vitesse de conversion. Nous proposons une solution basee sur le multiplexage temporel de deux convertisseurs dits elementaires: ceux-ci travaillent a tour de role en association avec un multiplexeur qui commute leurs courants vers la sortie (structure sans glitchs). Chaque convertisseur elementaire travaille a une vitesse deux fois plus faible (50 mhz) et n'utilise pas de decodeur thermometre. Les erreurs de linearite et l'appariement des cna elementaires ont ete exprimes analytiquement, verifies par des simulations de monte-carlo. Les sources de courant ont ete realisees a l'aide de miroirs de courant dynamiques selon un nouveau principe de compensation des charges qui permet d'atteindre une precision de 600 ppm a 125c avec des capacites de 0,5 pf. Le multiplexeur simule en technologie bicmos presente une precision et une vitesse suffisantes pour un convertiseur 12 bits - 100 mhz avec une bande passante superieure a 50 mhz

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Prenat, Guillaume. "Conception d'une architecture de BIST analogique et mixte programmable en technologie CMOS très submicronique." Grenoble INPG, 2005. http://www.theses.fr/2005INPG0135.

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Cette thèse de doctorat présente une technique de BIST dont l'interface est totalement numérique, pour le test fréquentiel de circuits analogiques et mixtes. L'objectif de cette approche est de faciliter les techniques de test à bas coût des Systèmes sur Puce, rendant le test des blocs mixtes compatibles avec l'utilisation de testeurs numériques. La génération de signal de test analogique est réalisée sur la puce elle-même par un filtrage passe-bas d'un train binaire encodé par un modulateur Sigma Delta. L'analyse harmonique de la réponse analogique est également réalisée sur la puce en utilisant une modulation par un signal carré et une modulation par un modulateur Sigma Delta. La génération de signal analogique et l'analyse de la réponse du circuit sous test étant programmables numériquement sur la puce, la compatibilité avec un testeur numérique à faible coût est assurée. L'optimisation des signatures de test est discutée en détail pour trouver un compromis entre temps et qualité du test
This phd thesis presents a BIST technique for harmonic testing of Analogue and Mixed-Signal (AMS) circuits. The interface of the BIST is fully digital. This approach is aimed at facilitating low-cost test techniques for System-on-Chip (SoC) devices, rendering the test of mixed-signal cores compatible with the use of a low-cost digital tester. Analogue test signal generation is performed on-chip by low pass filtering a Sigma Delta encoded bit-stream. Analogue harmonic test response analysis is also performed on-chip using square wave modulation and Sigma Delta modulation. Since both analog signal generation and circuit under test response analysis are digitally programmable on-chip, compatibility with a low-cost digital tester is ensured. Optimisation of test signatures is discussed in detail as a trade-off between test time and test quality

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Decoopman, Thibaut Vanbésien Olivier Lippens Didier. "Multiplicateurs de fréquences et métamatériaux en technologie finline." Villeneuve d'Ascq : Université des sciences et technologies de Lille, 2007. https://iris.univ-lille1.fr/dspace/handle/1908/517.

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Анотація:

Reproduction de : Thèse de doctorat : Microondes et microtechnologies : Lille 1 : 2004.
N° d'ordre (Lille 1) : 3515. Titre provenant de la page de titre du document numérisé. Bibliogr. p. [213]-223. Liste des publications.

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Ruby, Cédric. "Etude d'un composant analogique programmable destiné aux applications d'interfaces pour capteurs." Lyon, INSA, 2002. http://www.theses.fr/2002ISAL0109.

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Equivalents analogiques des FPGA, les EPAA sont susceptibles d'une part de simplifier le développement des ressources analogiques, et donc d'en réduire le temps de conception, et d'autre part de proposer une solution d'intégration économiquement avantageuse par rapport à la technologie ASIC. Le but de cette thèse est de développer un FPAA réalisant des opérations non-linéaires de calcul, afin de linéariser des signaux issus de capteurs. Le travail s'est focalisé sur une cellule réalisée à partir de 2 circuits multiplieurs et dont deux versions ont été réalisées et testées pendant cette étude. La première a fait apparaitre des problèmes d'offset ; une étude de l'appairage des composants a alors permis de réaliser des compensations d'offset ; la seconde version de la cellule a ainsi montré de nettes améliorations des performances. Cependant, l'intégration des ressources de calibrage des offsets est impérative, et une étude en ce sens permettra de conclure quant à l'industrialisation d'un tel circuit
Analog counterpart of an FPGA, an FPAA can firstly simplify the development flow of analog resources, in order to reduce the time-to-market of electronic applications, and can secondly be a cost effective integration solution compared to the expensive ASIC technology. The goal of this study is to develop an FPAA realizing non-linear calculus operations for the applications of sensors interface. Two versions of an analog cell using two analog multipliers were developed and tested during this thesis. The first one permitted to highlight the requirement to control internal offsets; a study of the matching in the structure was then leaded and an offset cancellation scheme was designed; finally, improvements of the performances were achieved with the second version of the cell. Nevertheless, an automatic offset cancellation must be integrated within the FP AA, and such a study could conclude about the possible industrialization of this integrated circuit

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Bernal, Olivier. "Conception de Convertisseurs Analogique-Numérique en technologie CMOS basse tension pour chaînes Vidéo CCD Spatiales." Phd thesis, Toulouse, INPT, 2006. http://oatao.univ-toulouse.fr/7495/1/bernal.pdf.

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Dans le cadre des Instruments d'Observation de la Terre, les technologies microélectroniques sur lesquelles sont basés les systèmes spatiaux embarqués, ont tendance à être de moins en moins basées sur les technologies dites durcies aux radiations au profit de technologies CMOS sub-microniques basse-tension dédiées principalement aux circuits numériques. Aussi, dans un premier temps, des méthodes de durcissement aux radiations présentes dans l'espace ont dû être analysées tant au niveau système qu'au niveau circuit et layout pour améliorer la fiabilité des Convertisseurs Analogique-Numérique (CAN) utilisés dans les chaînes Video CCD. Pour atteindre les performances des futurs imageurs CCD (12 bits à 20 Méchantillons/s), les CAN à architecture pipeline apparaissent comme les plus adaptés. Pour anticiper l'évolution des technologies vers les très basses tensions, les méthodes de conception en courant et en tension ont toutes deux été analysées. Dans ce cadre, l'approche originale en courant a aussi été abordée de par ses propriétés d'auto-calibrage (température, vieillissement). Afin de démontrer la faisabilité de CAN de haute résolution en courant, une mémoire de courant, cellule fondamentale d'un CAN en courant, a été implémentée en technologie CMOS 0.35μm. Le prototype de cette mémoire atteint une résolution supérieure à 13bits à 10Méchantillons/s. Toutefois, les performances en bruit de cette mémoire de courant (¼ 65dB) ne satisfont pas les critères en bruit d'un CAN 12bits. Aussi, une analyse comparative en bruit entre les circuits à capacités commutées en tension et à courants commutés a été effectuée afin de caractériser chacune des approches en bruit et de déterminer l'approche la moins pénalisante. Elle a permis de mettre en évidence un gain de 17dB environ des structures en tension sur celles en courant. C'est pourquoi, une approche en tension dont une méthode de conception optimisée a été développée, apparaît comme nécessaire pour les premiers étages de haute résolution au moins. Contrairement à l'approche en courant qui ne requiert pas de commutateurs analogiques performants et qui par là-même est plus adaptée au contexte spatial, l'approche en tension nécessite des commutateurs fonctionnant sur une large plage de tension. En général, les méthodes de conception basse-tension reposent sur une architecture dite “bootstrappée” pour améliorer leurs caractéristiques. Toutefois, non applicables directement de par les contraintes de l'environnement spatial, une autre architecture basée sur des transistors PMOS a été proposée. Enfin, pour pouvoir relaxer les contraintes sur la conception des circuits analogiques, une nouvelle méthode de calibrage et de correction numérique adaptable à la fois aux CAN en tension et en courant est proposée. Elle permet de corriger les erreurs de gain, d'offsets, et des niveaux de référence utilisés. Elle améliore aussi la linéarité du convertisseur, sa précision absolue, sa consommation et sa robustesse vis-à-vis des radiations. Pour le cas des structures en courant, la méthode proposée permet de doubler la vitesse d'échantillonnage du CAN.

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AGON, FRANCOIS. "Etude d'une cellule universelle de conversion analogique-numerique par redistribution de charges en technologie cmos." Paris 6, 1995. http://www.theses.fr/1995PA066496.

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Les performances des systemes electroniques sont accrues par l'utilisation du traitement numerique du signal. Pour cela il est necessaire de developper des interfaces avec les actionneurs ou les capteurs. Les convertisseurs analogiques-numeriques (can) et numeriques-analogiques (cna) sont des elements constitutifs de ces interfaces. La technologie cmos, tres bien adaptee a l'integration des fonctions numeriques, semblerait une technologie de fabrication privilegiee ; cependant elle n'est pas la plus appropriee pour la realisation des fonctions analogiques. Ainsi les performances des circuits mixtes resulteront essentiellement de celles des fonctions analogiques integrees et, en particulier, de celles des convertisseurs. L'objectif de l'etude concerne la realisation d'un can, en vue de faire une cellule de bibliotheque pour circuits mixtes en technologie cmos. Destine a une utilisation generale, ce circuit doit posseder une resolution elevee, une grande dynamique d'entree, une faible consommation et un encombrement reduit, tout en souhaitant par ailleurs que ses performances soient aussi independantes que possible des caracteristiques technologiques du fondeur. La linearite est une caracteristique essentielle d'un tel convertisseur. Afin d'obtenir une bonne linearite, nous avons developpe, dans un premier temps, un convertisseur qui possede un algorithme original de linearisation pour s'affranchir de l'imperfection des composants. Dans un second temps, afin de prendre en compte d'autres effets parasites mis en evidence lors de la caracterisation de ce premier circuit, une analyse theorique a ete effectuee pour envisager une amelioration de l'architecture proposee initialement. Les tests des convertisseurs doivent etre effectues dans des conditions proches de celles de leur utilisation. La methode de test statistique simple et fiable que nous avons mise en uvre nous a permis de determiner les origines des imprecisions de la conversion, resultat essentiel pour effectuer une optimisation des performances. Nous avons en outre propose une methode originale de mesure des tensions d'offset statique et dynamique des comparateurs

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Morche, Dominique. "Conception de codeurs sigma-delta en technologie CMOS pour la conversion analogique-numérique haute résolution." Grenoble INPG, 1994. http://www.theses.fr/1994INPG0065.

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Le travail se decompose en trois parties. Les principes de la conversion sont d'abord presentes. Une analyse mathematique de la mise en forme de bruit est ensuite menee. Enfin, la premiere partie se termine par une analyse des differentes structures de codeur utilisees. La deuxieme partie concerne l'integration des codeurs sigma delta. Apres une presentation des differentes solutions utilisees, la technique des capacites commutees est etudiee en detail. Differents modeles concernant les limitations apportees par les amplificateurs operationnels sont developpes pour permettre une simulation rapide des codeurs. Finalement, la derniere partie presente la realisation d'un codeur sigma delta pour la conversion analogique numerique a haute resolution

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Bernal, Olivier Lescure Marc. "Conception de convertisseurs analogique-numérique en technologie CMOS basse tension pour chaînes vidéo CCD spatiales." Toulouse : INP Toulouse, 2006. http://ethesis.inp-toulouse.fr/archive/00000349.

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Wei, Zhaopeng. "Auto-polarisation de la grille arrière pour auto-calibration de cellules analogiques et mixtes en technologie UTBB-FDSOI." Thesis, Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4033.

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Dans la course à la miniaturisation des circuits électroniques intégrés, il semble maintenant acquis que les technologies UTBB-FDSOI sont mieux adaptées aux tailles nanométriques, car elles peuvent limiter les problèmes dus aux variations aléatoires des dopages utilisés dans les transistors classiques de type “bulk” et apporter une amélioration significative en termes de performances et de conception de faible puissance. Les travaux de thèse présentés dans ce mémoire apportent une contribution significative au développement et à la mise au point de nouveaux blocs de base pour la conception et la réalisation d’une boucle à verrouillage de phase (PLL) utilisant la logique complémentaire en technologie UTBBFDSOI28 nm. Grâce à cette dernière, nous avons proposé un inverseur complémentaire basé sur une paire d’inverseurs à couplage croisé des grilles arrières offrant en sortie des signaux symétriques et complémentaires. Ce concept peut être étendu à toutes les cellules numériques pour générer des signaux de sortie plus stables, symétriques et résilients. D’abord nous avons conçu un oscillateur en anneaux rapide et performant composé par quatre inverseurs complémentaires délivrant des horloges de qualité en quadratures dont la fréquence d’oscillation est de 7.3 GHz. Puis, en utilisant la logique complémentaire et le contrôle de la grille arrière de cette technologie, nous proposons une solution efficace pour concevoir de nouvelles structures de VRCO, pompe de charge, PFD, diviseur etc., qui sont les éléments de base des PLL à grande vitesse et à faible bruit. Toutes ces conceptions ont été simulées et vérifiées sous Cadence. En outre, une puce de test de RO, miroir de courant et VCRO a déjà été réalisée en silicium et testée, validant l'ensemble de nos travaux
In the competition of the miniaturization of integrated electronic circuits, UTBB-FDSOI technologies are better adapted to nanometric sizes, because they can limit the problems due to the random doping variations used in conventional “bulk” transistors and bring a significant improvement in terms of performance and low power design. This thesis is a contribution to the development of novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology. Using this technology, we proposed a complementary inverter based on a pair of back-gate cross-coupled inverters offering a fully symmetrical operation of complementary signals. This design concept can be extended to any digital cells to generate more stable, symmetrical and resilient output signals. First, we designed a fast and efficient ring oscillator composed by four complementary inverters delivering quadrature clocks which oscillation frequency is 7.3GHz. Then using complementary logic and back-gate control structure, we proposed an efficient solution to produce novel structures of VRCO, PFD, Charge pump, divisor etc., which are the key building blocks of high-speed low noise PLLs. All these designs have been simulated and verified using Cadence. Moreover, a test chip of RO, current mirror and VCRO have already been realized in silicon and tested

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Gervais-Ducouret, Stéphane. "Etat de l'art de la technologie BiCMOS et de son utilisation : conception et optimisation de circuits analogiques BiCMOS." Bordeaux 1, 1994. http://www.theses.fr/1994BOR1A664.

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Une presentation de la technologie bicmos et de ses utilisations permet de donner un apercu global de ce procede de fabrication. Puis l'etude des composants principaux qui le constitue (les transistors mos et bipolaires) permet de les comparer pour mieux les utiliser ensemble. Ces resultats sont exploites pour la conception de circuits analogiques bicmos avec la technologie hf2cmos de la societe sgs thomson microelectronics: amplificateur differentiels, amplificateurs cascode miroirs de courant, sources de polarisation, amplificateurs operationnels et comparateurs. D'autres circuits plus originaux sont aussi traites comme les structures fusionnees et les cellules sensibles au faisceau laser. Enfin, des applications de recherche (trois) et deux asics pour les pme-pmi ont ete realisees durant cette these

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Gervais-Ducouret, Stéphane. "Etat de l'art de la technologie BiCMOS et de son utilisation : conception et optimisation de circuits analogiques BiCMOS." Bordeaux 1, 1994. http://www.theses.fr/1994BOR10680.

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Une presentation de la technologie bicmos et de ses utilisations permet de donner un apercu global de ce procede de fabrication. Puis l'etude des composants principaux qui le constitue (les transistors mos et bipolaires) permet de les comparer pour mieux les utiliser ensemble. Ces resultats sont exploites pour la conception de circuits analogiques bicmos avec la technologie hf2cmos de la societe sgs thomson microelectronics: amplificateur differentiels, amplificateurs cascode miroirs de courant, sources de polarisation, amplificateurs operationnels et comparateurs. D'autres circuits plus originaux sont aussi traites comme les structures fusionnees et les cellules sensibles au faisceau laser. Enfin, des applications de recherche (trois) et deux asics pour les pme-pmi ont ete realisees durant cette these

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Mas, Alexandre. "Convertisseur analogique-numérique large bande avec correction mixte." Thesis, Université Paris-Saclay (ComUE), 2018. http://www.theses.fr/2018SACLC054/document.

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Les besoins en débit d’information à transmettre ne cessent de croitre. Aussi la généralisation des émetteurs-récepteurs large-bande implique l’intégration de solutions sur une technologie silicium CMOS afin que leur cout soit compatible avec une application grand public. Si l’intégration massive des traitements numériques est facilitée par les dernières technologies CMOS, la fonction de conversion analogique-numérique est quant à elle plus difficile. En effet, afin d’optimiser l’étage frontal analogique, le convertisseur analogique-numérique (CAN) doit répondre à des contraintes très fortes en termes de largeur de bande (de l’ordre du GHz) et de résolution (de 10 à 14bits). Les convertisseurs analogique-numérique basés sur l’entrelacement temporel (CAN-ET) connaissent un essor remarquable car ce sont aujourd’hui les seuls à pouvoir répondre aux deux contraintes énoncées ci-dessus. Cependant, cette structure de CAN reste sensible aux défauts d’appariement entre ses différentes voies de conversion et voit ses performances limitées par la présence de raies parasites liées à des erreurs statiques (offset et gain) et dynamiques (skew et bande passante). Pour réduire l’impact des erreurs dynamiques, nous avons implémenté une calibration mixte en technologie FD-SOI 28nm. Dans une première partie, un état de l’art portant sur les différentes techniques de minimisation et de compensations analogiques des erreurs de skew et bande passante est réalisé. A partir de cette étude, nous proposons différentes techniques analogiques pour compenser les d´esappariements de bande passante et de skew. Pour compenser le skew, nous profitons des avantages de la technologie FD-SOI en modulant fortement la tension de la face arrière d’un ou plusieurs transistor(s) d’ échantillonnage. Concernant l’erreur de bande passante, nous proposons d’ajuster la résistance équivalente du T/H en adaptant la résistance à l’état passant des transistors d’échantillonnage de cinq manières différentes. Pour définir parmi toutes les compensations proposées celle qui est la plus adaptée à nos besoins, nous comparons différents critères de performance. Après avoir identifié la meilleure compensation de skew et de bande passante, nous avons, dans une dernière partie, implémenté une calibration mixte des erreurs statiques et dynamiques o`u l’estimation numérique est basée sur la méthode des Moindres Carrés
Data transmission requirements are ever more stringent, with respect to more throughput, less power consumption and reduced cost. The cable TV market is where broadband transceivers must continuously innovate to meet these requirements. In these transceivers, the analog front-end part must be adapted to meet the increasingly tighter specifications of the newest standards. A key bottleneck is the Analogto- Digital Converter (ADC), which must reach a sampling rate of several Gigasamples per second at effective conversion resolutions in the range of 10 to 14 bits. Among the possible choices, converters based on Time-Interleaving (TI-ADC) are experiencing remarkable growth, and today they appear to be the best candidates to rmeet the two constraints set out above. However, TI-ADCs are hampered by mismatches between its different conversion channels, which result in degraded performance due to the appearance of mismatch spurs in the frequency domain, arising both from static errors (gain and offset mismatch) and dynamic (skew and bandwidth) errors. To reduce these errors, we have investigated a mixeddomain calibration strategy for TI-ADCS in 28nm FDSOI technology. We strongly focused the analog compensation of dynamic errors. This report begins with a review of the state-of-theart w.r.t. the mismatch reduction and analog compensation techniques for both dynamic errors. Based on these results, we then introduce a variety of analog techniques aimed at compensating the bandwidth and skew mismatches. In order to compensate for the skew, we make the most of the FD-SOI technology by tightly regulating the voltage of the back gate of one or several sampling transistors. For the bandwidth error, we recommend that the T/H equivalent resistor be adjusted, adapting the on-resistor of the sampling transistors using up to five different techniques. Once the most appropriate skew and bandwidth compensations were identified, we ultimately implemented a mixed calibration of static and dynamic errors along with a digital calculation based upon the "Least- Squares" method

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Decoopman, Thibaut. "Multiplicateurs de fréquences et métamatériaux en technologie finline." Lille 1, 2004. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2004/50376-2004-127-128.pdf.

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Ce travail concerne d'une part la conception, la réalisation et la caractérisation d'un multiplicateur de fréquences large bande fonctionnant à 3 X 100 GHz et d'autre part l'étude des métamatériaux main-gauche. Ces structures périodiques permettent d'obtenir des valeurs de permittivité et de perméabilité effectives négatives simultanément. Dans le cadre du travail présenté, ces deux thématiques se rejoignent par l'intermédiaire des outils numériques utilisés pour la résolution des problèmes électromagnétiques et par l'utilisation dans les deux cas d'une technologie finline. Le tripleur de fréquences que nous proposons exploite la non-linéarité capacitive d'une diode Heterostructure Barrier Varactor (HBV) pour la génération d'harmoniques. La structure finline permet d'intégrer les éléments passifs d'adaptation d'impédances et de filtrage et de réaliser la conversion de modes sur une bande de fréquences large. Le dispositif que nous présentons exploite notamment une transition filtrante originale qui réalise simultanément le filtrage fréquentiel et la conversion d'impédances sur 30 % de largeur de bande. Les résultats de caractérisation grand signal des dispositifs réalisés à l'IEMN sont également présentés. Dans le cadre des milieux artificiels périodiques, pour lesquelles des propriétés électromagnétiques nouvelles comme la réfraction négative peuvent être observées, nous proposons la conception d'une ligne de transmission originale fonctionnant en bande X. La structuration métallique au moyen de résonateurs et de fils d'une finline permet d'obtenir une propagation à caractère main-gauche. Le calcul du diagramme de bande de cette structure infinie est réalisé à partir de résultats de simulations électromagnétiques et permet de prévoir son comportement main-gauche, caractérisé par une vitesse de phase opposée à la vitesse de groupe.

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Bertrand, Géraldine. "Conception et modélisation électrique de structures de protection contre les décharges électrostatiques en technologies BICMOS et CMOS analogique." Toulouse, INSA, 2001. http://www.theses.fr/2001ISAT0037.

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Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI)
The sensitivity of modern integrated circuits to ElectroStatic Discharges (ESD) increases with the technology shrink and the introduction of new process techniques. To move towards a "first pass success", ESD must be taken into account at an early stage of a project development which requires capability to predict efficiency of ESD protection strategies. The availability of an ESD protection library including both optimized layouts and electrical models is part of the solution. However, ESD protection structures operate in avalanche breakdown and high current regimes, which cannot be simulated with standard SPICE models. In this thesis, a methodology to extend classical models to these regimes is first developed for the vertical bipolar NPN transistor widely used in BiCMOS technologies. This methodology is then applied to the NMOS transistor in an analog CMOS process, with the modeling of its parasitic lateral NPN transistor. Physics-based compact models are provided thanks to 2D device simulation, TLP characterization and photoemission experiments (EMMI)

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DESGREZ, Simon. "Conception de diviseurs de fréquence analogiques réalisés en technologie monolithique à base de transistors pseudomorphiques à haute mobilité électronique." Phd thesis, Université Paul Sabatier - Toulouse III, 1997. http://tel.archives-ouvertes.fr/tel-00010077.

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Ce travail est une contribution à la conception de diviseurs de fréquence analogiques réalisés en technologie monolithique à base de transistors pseudomorphiques à haute mobilité électronique aux fréquences micro-ondes. Après avoir décrit les divers circuits existants en choisissant une classification originale selon les différents principes régissant la division de fréquence, nous développons une approche analytique basée sur des modèles simplifiés afin de trouver les paramètres essentiels du phénomène. Nous expérimentons également diverses méthodes d'analyse sur calculateur avec pour objectif le développement d'une approche méthodologique générale. Finalement, la méthode dite "de la boucle ouverte" est choisie pour la conception de circuits. Lors de son utilisation, il est à noter que des processus proches de cascades de bifurcations chaotiques sont observés. Une étude complémentaire présentée permet de vérifier qu'ils ne sont pas directement liés à la stabilité (physique) du dispositif. Ces travaux de modélisation sont pour la suite appliqués à la conception de deux diviseurs en technologie monolithique. Une large bande de synchronisation d'environ 30 % a été obtenue avec une topologie originale utilisant un transistor non polarisé sur le drain. Les résultats expérimentaux sont ensuite comparés aux simulations effectuées précédemment ainsi qu'aux performances déjà publiées sur des circuits de ce type. Enfin, une dernière partie est consacrée au bruit de phase dans les diviseurs de fréquences.

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Desgrez, Simon. "Conception de diviseurs de fréquence analogiques réalisés en technologie monomithique à base de transistors pseudomorphiques à haute mobilité électronique." Toulouse 3, 1997. http://www.theses.fr/1997TOU30138.

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Ce travail est une contribution a la conception de diviseurs de frequence analogiques realises en technologie monolithique a base de transistors pseudomorphiques a haute mobilite electronique aux frequences micro-ondes. Apres avoir decrit les divers circuits existants en choisissant une classification originale selon les differents principes regissant la division de frequence, nous developpons une approche analytique basee sur des modeles simplifies afin de trouver les parametres essentiels du phenomene. Nous experimentons egalement diverses methodes d'analyse sur calculateur avec pour objectif le developpement d'une approche methodologique generale. Finalement, la methode dite de la boucle ouverte est choisie pour la conception de circuits. Lors de son utilisation, il est a noter que des processus proches de cascades de bifurcations chaotiques sont observes. Une etude complementaire presentee permet de verifier qu'ils ne sont pas directement lies a la stabilite (physique) du dispositif. Ces travaux de modelisation sont pour la suite appliques a la conception de deux diviseurs en technologie monolithique. Une large bande de synchronisation d'environ 30 % a ete obtenue avec une topologie originale utilisant un transistor non polarise sur le drain. Les resultats experimentaux sont ensuite compares aux simulations effectuees precedemment ainsi qu'un performances deja publiees sur des circuits de ce type. Enfin, une derniere partie est consacree au bruit de phase dans les diviseurs de frequences.

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Bianchi, Raul-Andrés. "Techniques de conception des circuits intégrés analogiques pour des applications en haute température, en technologie sur substrat de silicium." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0113.

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Cette these se situe dans le domaine de la microelectronique en haute temperature. Actuellement les technologies de circuits integres plus poussees, en termes de densite d'integration, cout, et fiabilite, utilisent encore le silicium comme materiau de base. Ces technologies sont concues pour permettre une large duree de vie, dans une plage de temperature donnee, typiquement de 0 a 100\c. D'autres technologies se developpent aussi, notamment le sic (de plus large bande interdite) et le soi couche mince (ou la surface des jonctions parasites son fortement reduites), pour satisfaire les besoins des applications a des tres hautes temperatures. Ayant actuellement des performances inferieures, en termes de cout et de densite d'integration, elles restent beaucoup moins competitives que les technologies standards sur substrat de silicium. De plus, il est prevu que, dans les prochains dix ans, plus de 70% des applications en haute temperature correspondront encore a des applications automobiles et petrolieres ayant des temperatures d'operation intermediaires, inferieures a 200\c. A partir de l'etude de la physique des composants semiconducteurs et des materiaux pour la microelectronique, cette these elargit jusqu'a environ 250\c la plage de temperature d'utilisation des technologies cmos et bicmos standards, sur substrat de silicium, a travers des techniques de conception de circuits integres, sans toutefois modifier les procedes de fabrication. Les etudes et les tests ont ete experimentes sur une technologie cmos et une technologie bicmos commerciales. Ces conclusions sont transferables a toute technologie semblable actuelle. De plus, les performances en temperature semblent ameliorer dans le futur, du fait que l'augmentation de la densite d'integration entraine une augmentation des concentrations des dopants et une reduction de la surface des jonctions d'isolation. Deux applications industrielles, representatives du marche potentiel des applications des circuits integres en haute temperature, ont permis de verifier dans la pratique les resultats theoriques obtenus.

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Freitas, Philippe. "Apports et limitations de la technologie MOS double grille à grilles à grilles indépendantes sub-45nm pour la conception analogique basse fréquence." Thesis, Bordeaux 1, 2009. http://www.theses.fr/2009BOR13987/document.

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L’objectif de cette thèse est d’étudier les apports et les limitations des dispositifs double grille à grilles indépendantes (IDGMOS) dans la conception de circuits analogiques fonctionnant à basses fréquences. Ce dispositif compte parmi les structures à l’étude pour le remplacement des transistors MOS à substrat massif. Ce remplacement deviendra nécessaire dès lors que ceux-ci auront atteint leurs limites physiques suite à la diminution géométrique dictée par les besoins de l’industrie du semiconducteur. Bien que cette technologie soit conçue pour ses potentialités quant à la réalisation de circuits numériques et RF, le fait de pouvoir déconnecter les deux grilles et de les contrôler séparément ouvre également la voie à de nouvelles solutions pour la conception des systèmes analogiques futurs. Ce travail se focalise tout d’abord sur l’étude du comportement de l’IDGMOS et notamment sur les effets du couplage existant entre les deux interfaces du composant. Cette étude s’appuie sur les caractéristiques du transistor ainsi que sur son modèle. Celui-ci est ensuite simplifié afin d’extraire des lois élémentaires régissant le fonctionnement dynamique de l’IDGMOS. Dans un second temps, ce manuscrit précise l’environnement futur du transistor ainsi que les solutions existantes, conçues à base de dispositifs à substrat massif et permettant de palier les détériorations fonctionnelles futures. Une brève étude comparative est présentée ensuite entre une technologie MOS standard avancée et un modèle IDGMOS ajusté sur les prévisions de l’ITRS. Néanmoins, les paramètres ajustés sont à ce point idéaux qu’il est difficile de conclure. Il reste donc préférable de se cantonner aux considérations analogiques données par la suite du chapitre, celles-ci se basant principalement sur les équations du modèle de l’IDGMOS ainsi que sur sa structure. La troisième partie de se chapitre met en œuvre le transistor IDGMOS au sein de circuits représentant les blocs de base de l’électronique analogique. Chacun de ces blocs est étudié afin de mettre en valeur un apport fonctionnel particulier du composant. Cette étude se termine par une comparaison entre les résultats simulés d’un amplificateur complet IDGMOS et ceux d’un autre circuit réalisé quant à lui en utilisant l’accès substrat de transistors MOS standard, tous deux fonctionnant sous une tension d’alimentation de 0; 5V
The aim of this thesis is to study the contributions and the limitations of Independently Driven Double Gate MOS transistors in regard of the low frequency analog design. This device is one of the candidates for the replacement of the current bulk MOS technology since the gate length of the transistors cannot be efficiently decreased under 30nm. Even if the IDGMOS technology is mainly designed for digital and radio frequency applications, the independent drive of the gates should also improve the design of analog circuits ant it would provide solutions to the future circuits issues. First, this work focuses upon the IDGMOS’s behaviour, going a little deeper into the effects of the coupling that exists between its interfaces. Using the electrical characteristics of the transistor and simplifying its model, this report then reviews the static and dynamic laws of the component in order to extract a simple description of its operation modes. Secondly, a state of the art concerning both the future environment and issues is presented, followed by the solutions which currently exist using the standard MOS technology. A brief comparison between an advanced MOS technology and an IDGMOS model fitted on the ITRS parameters is given. However, these ideal parameters prevent this work from establishing a practical conclusion whereas the aforementioned theoretical studies can be used for providing a better understanding of the IDGMOS contributions. Those are reviewed just before the last part of the report which presents some basic analog circuits and their enhancement using double gate transistors. This chapter first emphasizes each important aspect of the device operating within the circuits and it thus concludes on an interesting comparison between two complete low supply voltage amplifiers, the first one designed using IDGMOS transistors and the other one based on bulk driven MOS devices

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Petit, Hervé. "Simulation comportementale pour la synthèse de convertisseurs analogique-numérique CMOS rapides." Phd thesis, Télécom ParisTech, 2004. http://pastel.archives-ouvertes.fr/pastel-00000868.

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La place des convertisseurs analogique-numérique (CAN) dans une chaîne de traitement du signal est particulièrement importante car elle conditionne les performances globales du système. Le partitionnement entre les modes de traitement analogique et numérique est en effet très dépendant de leurs caractéristiques de résolution, de vitesse et de consommation. Les architectures de convertisseurs de type flash, pipeline et sigma delta couvrent bien l'espace résolution-vitesse des applications de communications et sont étudiées en détail dans cette thèse. L'exploration de l'espace de conception par une simulation électrique n'est pas réaliste pour un bloc tel qu'un CAN étant donné le temps de simulation très important qu'il nécessiterait. Nous proposons la simulation rapide de ces architectures à partir d'un ensemble de classes C++ avec différents niveaux d'abstraction. Le premier niveau exploite un modèle linéaire du modulateur sigma delta issu de la simulation. Il a été utilisé pour l'optimisation des coefficients sous des contraintes d'excursion réduite des états d'intégrateur. Les performances dynamiques sont les plus délicates à évaluer étant donné leurs fortes dépendances avec la technologie. Une méthode d'exploration, basée sur un modèle comportemental du transfert de charge dans les circuits à capacités commutées, a été développée. Elle a été appliquée à différentes configurations de convertisseurs sigma-delta et pipeline pour déterminer les solutions les plus efficaces du point de vue de l'énergie de conversion.

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Pillet, Nicolas. "Conception et intégration de convertisseurs analogique/numérique, compacts, à bas bruit, adaptés aux capteurs CMOS destinés à la détection de particules chargées." Strasbourg, 2010. https://publication-theses.unistra.fr/public/theses_doctorat/2010/PILLET_Nicolas_2010.pdf.

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Les capteurs CMOS ont connu un développement croissant ces dernières années dans le monde de l’instrumentation car ils permettent d’intégrer sur le même substrat un élément sensible ainsi que des éléments de traitement du signal pour un cout de fabrication faible. L’équipe CMOS-ILC de l’IPHC développe des matrices de pixels en technologie CMOS pour des détecteurs dans le domaine de la physique des particules depuis une dizaine d’année. Lors de l’utilisation de ces capteurs pour des trajectomètres, il peut être intéressant d’augmenter la résolution spatiale des détecteurs. Ceci peut être obtenu en implantant des convertisseurs analogique numérique (CAN) en bas des colonnes de matrice de pixels. Ces CANs doivent répondre à des contraintes extrêmement fortes en termes de dimension, de vitesse de conversion et de consommation. Trois prototypes de CAN présentant des architectures différentes ont été développés afin de répondre à ces spécifications. Le premier est un CAN double rampe numérique, le second un CAN à approximation successive, enfin le troisième prototype est un CAN à résolution progressive. Trois circuits intégrant ces différentes architectures de CAN ont été réalisés et caractérisés. Les résultats ont permis d’effectuer une comparaison des différents prototypes existant dans le cadre d’une intégration en bas de matrices de pixels utilisées pour la trajectometrie pour la physique des particules
Development of CMOS sensors has grown exponentially in the world of instrumentation in the past years because of their ability to integrate a sensitive element and the associated readout electronics on the same substrate at a low price. The CMOS-ILC team of IPHC has developed matrix of CMOS pixels for detectors used in particle physics for the last ten years. While using this kind of detectors for trajectometry, it could be interesting to raise the spatial resolution of the detectors. It could be fulfilled by implementing analog to digital converter (ADC) in the bottom of the column’s matrix. These ADCs must response to very strong constraint in term of dimension, conversion speed and power consumption. Three prototypes of ADCs with different architectures have been developed in order to respond to these specifications. The first one is a double numerical ramp ADC, the second one is a successive approximation ADC and the last one is an ADC with a progressive resolution. Three chips with these different architectures have been submitted and tested. The results have led to a comparison of the different technics in use in this particular field

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