Дисертації: "Sécurité logicielle et matérielle"

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Mao, Yuxiao. "Détection dynamique d'attaques logicielles et matérielles basée sur l'analyse de signaux microarchitecturaux." Thesis, Toulouse, INSA, 2022. http://www.theses.fr/2022ISAT0015.

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Анотація:

Les systèmes informatiques ont évolué rapidement ces dernières années, ces évolutions touchant toutes les couches des systèmes informatiques, du logiciel (systèmes d'exploitation et logiciels utilisateur) au matériel (microarchitecture et technologie des puces). Si ce développement a permis d'accroître les fonctionnalités et les performances, il a également augmenté la complexité des systèmes (rendant plus difficile la compréhension globale du système), et par la-même augmenté la surface d'attaque pour les pirates. Si les attaques ont toujours ciblé les vulnérabilités logicielles, au cours des deux dernières décennies, les attaques exploitant les vulnérabilités matérielles des systèmes informatiques sont devenues suffisamment graves pour ne plus être ignorées. En 2018, par exemple, la divulgation des attaques Spectre et Meltdown a mis sur le devant de la scène les problèmes que peuvent poser certaines optimisations faites dans la microarchitecture des systèmes. Malheureusement, la détection et la protection contre ces attaques se révèlent particulièrement complexes, et posent donc aujourd'hui de nombreux défis : (1) le niveau élevé de complexité et de variabilité de la microarchitecture implique une grande difficulté à identifier les sources de vulnérabilité; (2) les contremesures impliquant une modification de la microarchitecture peuvent impacter significativement les performances globales du système complet; et (3) les contremesures doivent pouvoir s'adapter à l'évolution des attaques. Pour donner des éléments de réponse, cette thèse s'est intéressée à l'utilisation des informations qui sont disponibles au niveau de la microarchitecture pour construire des méthodes de détection efficaces.Ces travaux ont en particulier abouti à la construction d'un framework permettant la détection d'attaques qui laissent des empreintes au niveau de la couche microarchitecturale. Ce framework propose : (1) d'utiliser les informations microarchitecturales pour la détection des attaques, couvrant efficacement les attaques visant les vulnérabilités microarchitecturales; (2) de proposer une méthodologie pour aider les concepteurs dans le choix des informations pertinentes à extraire de la microarchitecture; (3) d'utiliser des connexions dédiées pour la transmission de ces informations microarchitecturales afin de garantir une haute bande passante; et (4) d'utiliser du matériel reconfigurable en conjonction avec du logiciel pour implémenter la logique de détection des attaques. Cette combinaison de logiciel et matériel reconfigurable (constituant le module de détection) permet à la fois de réduire l'impact sur les performances grâce à de l'accélération matérielle, et de mettre à jour la logique de détection afin de s'adapter à l'évolution des menaces par la reconfiguration au cours du cycle de vie du système. Nous présentons en détails les changements requis au niveau de la microarchitecture et du système d'exploitation, la méthodologie pour sélectionner les informations microarchitecturales appropriées, l'intégration de ce framework dans un système informatique spécifique, ainsi que la description du fonctionnement du système final pendant son cycle de vie. Cette thèse décrit pour finir deux cas d'étude menés sur un prototype (basé sur un coeur RISC-V) sur un FPGA, et montre comment des logiques relativement simples implantées dans le module de détection nous ont permis de détecter des attaques de classes différentes (attaque visant les caches et attaques de type ROP) sur un système complet exécutant un système d'exploitation, via l'exploitation d'informations provenant de la microarchitecture
In recent years, computer systems have evolved quickly. This evolution concerns different layers of the system, both software (operating systems and user programs) and hardware (microarchitecture design and chip technology). While this evolution allows to enrich the functionalities and improve the performance, it has also increased the complexity of the systems. It is difficult, if not impossible, to fully understand a particular modern computer system, and a greater complexity also stands for a larger attack surface for hackers. While most of the attacks target software vulnerabilities, over the past two decades, attacks exploiting hardware vulnerabilities have emerged and demonstrated their serious impact. For example, in 2018, the Spectre and Meltdown attacks have been disclosed, that exploited vulnerabilities in the microarchitecture layer to allow powerful arbitrary reads, and highlighted the security issues that can arise from certain optimizations of system microarchitecture. Detecting and preventing such attacks is not intuitive and there are many challenges to deal with: (1) the great difficulty in identifying sources of vulnerability implied by the high level of complexity and variability of different microarchitectures; (2) the significant impact of countermeasures on overall performance and on modifications to the system's hardware microarchitecture generally not desired; and (3) the necessity to design countermeasures able to adapt to the evolution of the attack after deployment of the system. To face these challenges, this thesis focuses on the use of information available at the microarchitecture level to build efficient attack detection methods.In particular, we describe a framework allowing the dynamic detection of attacks that leave fingerprints at the system's microarchitecture layer. This framework proposes: (1) the use microarchitectural information for attack detection, which can effectively cover attacks targeting microarchitectural vulnerabilities; (2) a methodology that assists designers in selecting relevant microarchitectural information to extract; (3) the use of dedicated connections for the transmission of information extracted, in order to ensure high transmission bandwidth and prevent data loss; and (4) the use of reconfigurable hardware in conjunction with software to implement attack detection logic. This combination (composing to the so-called detection module) reduces the performance overhead through hardware acceleration, and allows updating detection logic during the system lifetime with reconfiguration in order to adapt to the evolution of attacks. We present in detail the proposed architecture and modification needed on the operating system, the methodology for selecting appropriate microarchitectural information and for integrating this framework into a specific computer system, and we describe how the final system integrating our detection module is able to detect attacks and adapt to attack evolution. This thesis also provides two use-case studies implemented on a prototype (based on a RISC-V core with a Linux operating system) on an FPGA. It shows that, thanks to the analysis of microarchitectural information, relatively simple logic implemented in the detection module is sufficient to detect different classes of attacks (cache side-channel attack and ROP attack)

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Maillot, Patrick. "Contribution à l'étude des systèmes graphiques : architectures logicielle et matérielle." Lyon 1, 1986. http://www.theses.fr/1986LYO19048.

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Анотація:

Le travail présenté ici s'appuie sur deux éléments : le premier, développé au laboratoire d'informatique Lyon 1, est constitué des logiciels graphiques PATK2D ET PATK3D qui ont servi de support aux solutions proposées en matière de logiciel. Le second élément est le terminal graphique TGI11XX, conçu par la Société SECAPA.

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Duc, Guillaume. "Support matériel, logiciel et cryptographique pour une éxécution sécurisée de processus." Télécom Bretagne, 2007. http://www.theses.fr/2007TELB0041.

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La majorité des solutions apportées aux problèmes de sécurité informatique (algorithmes, protocoles, systèmes d'exploitation sécurisés, applications) s'exécute sur des architectures matérielles non sécurisées et pouvant donc être vulnérables à des attaques physiques (espionnage du bus, modification de la mémoire, etc. ) ou logicielles (système d'exploitation corrompu). Des architectures sécurisées, permettant de garantir la confidentialité et la bonne exécution de programmes contre de telles attaques, sont proposées depuis quelques années. Après avoir présenté quelques bases cryptographiques ainsi qu'un comparatif des principales architectures sécurisées proposées dans la littérature, nous présenterons l'architecture sécurisée CryptoPage. Cette architecture garantit la confidentialité du code et des données des applications ainsi que leur bonne exécution contre des attaques matérielles et logicielles. Elle inclut également un mécanisme permettant de réduire les fuites d'informations via le bus d'adresse, tout en conservant des performances raisonnables. Nous étudierons également comment déléguer certaines opérations de sécurité de l'architecture CryptoPage à un système d'exploitation qui n'est pas digne de confiance, afin de permettre plus de flexibilité, sans pour autant compromettre la sécurité de l'ensemble. Enfin, d'autres mécanismes importants pour le bon fonctionnement de l'architecture CryptoPage sont traités : identification des processus chiffrés, attestation des résultats, gestion des signaux logiciels, gestion des processus légers, gestion des communications inter-processus
The majority of the solutions to the issue of computer security (algorithms, protocols, secure operating systems, applications) are running on insecure hardware architectures that may be vulnerable to physical (bus spying, modification of the memory content, etc. ) or logical (malicious operating system) attacks. Several secure architectures, which are able to protect the confidentiality and the correct execution of programs against such attacks, have been proposed for several years. After the presentation of some cryptographic bases and a review of the main secure architectures proposed in the litterature, we will present the secure architecture CryptoPage. This architecture guarantees the confidentiality of the code and the data of applications and the correct execution against hardware or software attacks. In addition, it also includes a mechanism to reduce the information leakage on the address bus, while keeping reasonable performances. We will also study how to delegate some security operations of the architecture to an untrusted operating system in order to get more flexibility but without compromising the security of thearchitecture. Finally, some other important mechanism are studied: encrypted processid entification, attestations of the results, management of software signals, management of the threads, inter-process communication

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Crespo, Saucedo Raùl. "Plate-forme logicielle et matérielle pour le turbo codage et décodage : Turbo2000." Lorient, 2004. http://www.theses.fr/2004LORIS030.

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Cette thèse s'incrit dans le cadre de l'interaction algorithme/silicium pour la conception de circuits intégrés numériques de haute performance sur FPGA. Elle traite de la conception et de la réalisation d'une plate-forme logicielle et matérielle pour le codage et le décodage des turbo codes duo-binaires à 16 états, appelés codes Turbo2000. Cette plate-forme est constituée de deux parties : une partie matérielle et une partie logicielle. La partie matérielle consiste en un circuit décodeur duo-binaire à 16 états à haut débit et en une interface entre le décodeur et le bus PCI de l'ordinateur, tous deux implémentés dans un même composant FPGA. Le décodage du circuit fait appel à l'algorithme Max-Log-MAP. La partie logicielle, programmée en visual C++, est chargée du processus de codage, de la génération du bruit, de la modulation, de la démodulation, de l'option de décodage logiciel et de la mesure des performances de BER et de FER, ainsi que l'affichage graphique des résultats. La plate-forme de codage/décodage Turbo2000 a été conçue de telle sorte à offrir à l'utilisateur une grande flexibilité dans le maniement des paramètres de codage et de décodage, nécessaires aux nombreux cas de figures envisagés. Le décodage, dans sa version hardware, offre des débits au minimum 20 fois plus élevés qu'avec la version software.

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Nguyen, Viêt Tung. "Infrastructure matérielle et logicielle pour la fusion/fission d'interface homme-machine." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0107.

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Aujourd’hui les Interfaces Homme-Machine (IHM) sont en pleine mutation : elles passent d’un mode de fonctionnement centralisé à un mode de fonction distribué, du sédentaire au nomade. Cette thèse traite l’infrastructure matérielle et logicielle pour la fusion et fission de l’IHM. En notant la similarité de l’adaptation de l’IHM et celle du contrôle adaptatif, elle propose de décloisonné ces deux domaines. Les travaux réalisés font ressortir les demandes d’estimation continûment le contexte d’usage et l’utilisabilité de l’IHM. Un prototype a été développé pour détecter les changements des ressources d’interaction. Un démonstrateur a été construit pour illustrer la fusion/fission de l’IHM pour des applications d’exploitation des informations. En utilisant un système de capteurs de proximité, l’IHM fournit vers utilisateur des nouvelles capacités comme : interaction dans les deux sens, accès aux services différents et adaptation de l’affichage pour gagner en utilisabilité
Nowadays, the User Interface (UI) Is changlng: it moves from centralization to distribution, from sedentary function mode to nomadic function mode. This thesis deals with the plastlcity of UI focuslng on the hardware and software infrastructure for fusion/fission of Human Computer Interface. Because of the similarity between the adaptation of the UI and the adaptation of the adaptive controls, this thesls proposes to combine these two areas. Our work revealed the requirements of the continuous estimation for context of use and for usability of UI. We have developed a system prototype capturing contexts to detect changes ln UI interaction resources. An application was developed as an Illustration of UI fusion/fission. Using the developed sensor system, the interactive system provides the user new capabilities such as (i) two-way interaction, (ii) accessing to the different services and (iii) adapting the UI

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Sadde, Gérald. "Sécurité logicielle des systèmes informatiques : aspects pénaux et civils." Montpellier 1, 2003. http://www.theses.fr/2003MON10019.

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De l'instant de l'attaque logicielle contre le système, jusqu'aux conséquences macro-économiques induites, nous suivrons la propagation du dommage et ses implications juridiques en matière d'obligations et de responsabilité. Cela nous donnera tout d'abord l'occasion d'aborder l'aspect répressif de la sécurité au travers de la sanction pénale de l'acte. Mais tout autant nous nous intéresserons aux relations contractuelles qui vont naître de la prévention du dommage, au travers des mesures prises par la victime, le maître du système, pour protéger ses intérêts. Nous envisagerons les recours qui s'offrent non seulement à ce dernier mais aussi aux utilisateurs du système attaqué, qui subiront parfois un préjudice du fait d'une atteinte, à leurs biens, à la qualité d'un service, ou à leur vie privée. Enfin la sécurité informatique est à nos yeux un impératif d'ordre public et ce sont les dommages potentiels à l'économie dans son ensemble qui concluront donc cette étude.

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Omar, Tariq Ali. "Une architecture mixte logicielle et matérielle pour le contrôle intelligent en temps réel." Grenoble INPG, 2006. http://www.theses.fr/2006INPG0089.

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Le Contrôle intelligente d'un système autonome dans un environnement dynamique et dangereux exige la capacité d'identifier les menaces d'échec et de planifier les réponses temps-réel qui peut assurer la sécurité et l'objectif du système autonome. Nous proposons une architecture pour le contrôle intelligent en temps-réel, appelée ORICA. Elle se compose d'un sous-système de raisonnement IA et d'un sous-système d'exécution temps-réel de réponse. Le sous-système de raisonnement modélise des caractéristiques temporelles et logiques du comportement environnemental et planifie les réponses du système. Le sous-système temps-réel, composé d'une partie logicielle et d'une partie matérielle, exécute ces réponses pour éviter l'échec du système autonome. Il donne une performance inégalée par rapport aux précédentes approches conventionnelles. Le comportement unique de l'intelligence reconfigurable est implanté dans la partie matérielle, avec un circuit logique reprogrammable (FPGA)
Autonomous intelligent control system for a dynamic and dangerous environment necessitates the capacity to identify the failure threats and to plan the real-time responses that ensure safety and goal achievement by the autonomous system. We propose a real-time intelligent control architecture called ORICA. It consists of an AI reasoning subsystem and a real-time response execution subsystem. The AI reasoning subsystem models the temporal and logical characteristics of the environment and plans the system responses. The real-time subsystem, which is composed of a software section and a hardware section, executes these responses to avoid failure of the autonomous system. Its performance behavior is unparalleled by the previous classical approaches (pure hardware or pure software). The software section uses behavior switching according to the frequency of external events and a unique reconfigurable intelligence behavior has been implemented in hardware section, using a reprogrammable chip (FPGA)

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Laporte, Hervé. "Etude logicielle et matérielle d'un système de visualisation temps-réel basé sur la quadrique." Lille 1, 1996. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1996/50376-1996-156.pdf.

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Cette these s'inscrit dans le cadre des recherches menees au lifl sur l'utilisation de la quadrique comme primitive de visualisation temps reel. Apres avoir montre les limites de la facette comme primitive de visualisation et l'interet de la remplacer par la quadrique, notre premier travail est de definir exactement une primitive de visualisation pour notre systeme. En effet la quadrique seule n'est pas particulierement pratique a manipuler. Notamment certaines quadriques sont des surfaces infinies comme par exemple le cylindre. Nous definissons donc un objet de base constitue d'une quadrique et de plusieurs plans qui servent a la fois a limiter la quadrique et a la sculpter. Ensuite nous adaptons tous les algorithmes de rendu de base a la quadrique. Pour l'execution de l'algorithme de z-buffer nous calculons les profondeurs de notre objet de base. Pour l'eclairement, nous calculons la normale exacte en tout point. Cette normale est ensuite utilisee dans un post-processeur de calcul d'eclairement selon le modele propose par phong. L'etape suivante consiste a proposer des algorithmes d'amelioration de la qualite. Nous nous attachons a trouver des solutions pour l'anti-aliassage et le placage de texture. Un logiciel de validation des algorithmes a ete developpe qui a servi egalement pour simuler au niveau fonctionnel l'implementation materielle. Cette derniere permet une bonne evaluation de la complexite d'un processeur quadrique, seul moyen pour esperer des performances temps reel. Nous concluons qu'un accelerateur graphique base sur la quadrique offrirait des performances temps reel correcte pour un cout acceptable.

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Jordan, Harald. "Architectures logicielle et matérielle d'un contrôleur de robot multisensoriel : méthodologie et conception du système temps réel." Université Louis Pasteur (Strasbourg) (1971-2008), 1997. http://www.theses.fr/1997STR13155.

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Ce travail présente la méthodologie de développement d'un contrôleur de robot multisensoriel. Ce contrôleur se distingue par son ouverture, sa modularité et son évolutivité qui doivent permettre d'intégrer facilement de multiples capteurs intelligents et avancés. Notre approche consiste essentiellement dans une modélisation des besoins du contrôleur et ceci indépendamment de la réalisation matérielle. Après avoir défini les exigences du robot et de l'environnement vis-à-vis du contrôleur, nous avons choisi la méthode de modélisation Structured Analyses - Real-Time II (Hatley et Pirbhai 1991) qui nous a permis d'établir le modèle des besoins. Parmi les différentes architectures présentées dans la littérature, seule une architecture hiérarchique est adaptée pour répondre aux exigences prédéfinies. Nous avons ensuite retenu la notion des capteurs logiques (Henderson et Shilcrat 1984) que nous avons étendu afin de permettre de commander un système de capteurs extéroceptifs. Les interfaces du contrôleur sont, si possible, des standards existants. L'établissement du modèle des besoins s'est déroulé en deux étapes : le modèle pour un contrôleur minimal a été développé, ensuite nous avons étendu ce modèle à l'utilisation d'un système de vision. L'évaluation des modèles nous a demandé d'étendre la méthode SA-RT par l'utilisation des réseaux de Petri et des diagrammes d'activation de processus. Ces deux outils servent à vérifier la synchronisation des processus. L'estimation de puissance de calcul et des flux d'informations complète l'évaluation. Cette estimation a montré que l'implémentation du contrôleur minimal sur un ordinateur doté d'un processeur Pentium est possible. Nous avons ensuite établi les modèles d'architecture matérielle basés sur un tel ordinateur. Le développement de ces deux modèles suit celui des modèles des besoins : développement du modèle minimal et du modèle étendu.

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Laurent, Johan. "Modélisation de fautes utilisant la description RTL de microarchitectures pour l’analyse de vulnérabilité conjointe matérielle-logicielle." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT061.

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La sécurité numérique est aujourd’hui un enjeu majeur dans nos sociétés. Communications, énergie, transport, outils de production, Internet des Objets… Les systèmes numériques se multiplient et deviennent toujours plus critiques pour le bon fonctionnement du monde. Depuis un peu plus d’une vingtaine d’années, une nouvelle menace a émergé pour attaquer les systèmes : l’injection de faute. Elle consiste essentiellement à perturber un circuit pendant son fonctionnement, par diverses méthodes comme des perturbations sur l’alimentation du circuit, l’injection électromagnétique, ou l’injection laser ; afin de provoquer des erreurs. Ces erreurs peuvent ensuite être exploitées par un attaquant pour révéler des informations secrètes du circuit, ou passer outre des mesures de sécurité.La complexification des systèmes numériques et les avancées technologiques comme la finesse de gravure rendent particulièrement vulnérables les systèmes numériques face aux attaques par injection de fautes. Pour contrer ces attaques efficacement et à un coût raisonnable, il est nécessaire de penser la sécurité dès la phase de conception du système. Pour cela, il faut comprendre précisément l’impact de ces fautes sur les processeurs. Les effets induits peuvent être modélisés à différents niveaux d’abstraction. Actuellement, si l’impact des fautes est relativement bien connu au niveau matériel, leurs effets au niveau logiciel restent mal compris. Les analyses de vulnérabilité au niveau logiciel se basent donc sur des modèles de faute logiciels simples que sont par exemple le saut d’instruction, la corruption de registre ou l’inversion de test. Ces modèles sont appliqués sans réelle prise en compte de la microarchitecture du processeur attaqué. Cette non-considération de l’aspect matériel pose la question du réalisme des modèles logiciels, qui conduit à deux types de problèmes : certains effets modélisés ne correspondent pas à des vulnérabilités réelles ; et, à l’inverse, certains effets affaiblissant la sécurité ne sont pas modélisés. Ces difficultés se transposent ensuite dans des contremesures sur-dimensionnées, ou, plus grave, sous-dimensionnées.Pour lutter contre ces limitations des modèles de faute logiciels usuels, une étude précise de la microarchitecture des processeurs est requise. Dans cette thèse, nous explorons tout d’abord en quoi différentes structures du processeur, comme le pipeline ou les optimisations de forwarding et d’exécution spéculative, peuvent influer sur le comportement des fautes au sein du processeur et en quoi ces structures peuvent mettre à mal une vision purement logicielle de l’impact des fautes sur l’exécution d’un programme. Des injections au niveau RTL dans un processeur d’architecture RISC-V sont effectuées pour montrer que ces effets pourraient être exploités pour attaquer des contremesures logicielles typiques, ou encore une application de vérification de PIN sécurisée. Dans un deuxième temps est développée une méthode pour étudier plus généralement les effets des fautes dans un processeur. Cette méthode a un intérêt double. Le premier est la modélisation de fautes au niveau logiciel, avec notamment la définition de métriques d’évaluation des modèles. Le second est de conserver un lien avec le niveau RTL afin de pouvoir concrétiser les effets obtenus au niveau logiciel. Pour terminer cette thèse, nous étudions la possibilité d’utiliser des méthodes d’analyse statique pour analyser la sécurité de programmes face aux modèles de faute logiciels définis précédemment. Une analyse par interprétation abstraite et une analyse par exécution symbolique sont abordées.Cette thèse, financée par l’IRT Nanoelec pour le projet Pulse, a été réalisée au sein du laboratoire LCIS de Valence, en collaboration avec le CEA-Leti de Grenoble. Elle a été dirigée par Vincent Beroulle (LCIS) et co-encadrée par Christophe Deleuze (LCIS) et Florian Pebay-Peyroula (CEA-Leti)
Nowadays, digital security is of major importance to our societies. Communications, energy, transport, means of production, Internet of Things… The use of digital systems is ever increasing, making them critical to the correct working of our world. A little more than two decades ago, a new form of attack has risen: fault injection. Essentially, it consists in perturbing a circuit during computation, using various methods such as power glitches, electromagnetic injection or laser injection; in the aim of generating errors. These errors can then be exploited by an attacker to reveal secret information from the circuit, or to bypass some security measures.System complexification and technological advances make digital systems particularly vulnerable against fault injection attacks. In order to thwart these attacks effectively and at a reasonable cost, it is necessary to consider security from the early phases of the design flow. To do that, a better understanding of how faults impact processors is required. Effects provoked by fault injection can be modeled at various levels of abstraction. Currently, if the impact of faults at the hardware level is relatively well known, the same cannot be said for the software level. Security analyses at the software level are based on simple software fault models such as instruction skip, register corruption or test inversion. These models are applied without any serious consideration for the microarchitecture of the attacked processor. This brings the question of the realism of these models, leading to two types of problems: some modeled effects do not correspond to actual attacks; and, conversely, some effects lowering the security of the system are not modeled. These issues then translate to over-engineered, or, worse, under-engineered countermeasures.To face the limitations of typical software fault models, a precise study of processor microarchitectures is necessary. In this thesis, we first explore how various structures of the processor, such as the pipeline or optimization structures like forwarding and speculative execution, can influence the behavior of faults in the inner working of the processor; and how they call into question a pure software vision of how faults impact software execution. RTL injections are conducted in a RISC-V processor, to demonstrate how these effects could be exploited to counter typical software countermeasures and a hardened program that check PIN codes. Then, a method to study more generally the effects of faults in a processor is developed. The point of this method is twofold. The first is about modeling faults at the software level, with the definition of several metrics to evaluate models. The second point is about keeping a link to the RTL level, in order to be able to materialize effects obtained at the software level. Finally, to end this thesis, we study the possibility to use static analysis to analyze the security of programs against software fault models defined previously. Two methods are considered, one using abstract interpretation, and the other using symbolic execution.This thesis, financed by the IRT Nanoelec for the Pulse project, has been conducted within the LCIS laboratory in Valence, in collaboration with the CEA-Leti in Grenoble. It has been supervised by Vincent Beroulle (LCIS), and co-supervised by Christophe Deleuze (LCIS) and Florian Pebay-Peyroula (CEA-Leti)

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Huck, Emmanuel. "Simulation de haut niveau de systèmes d'exploitations distribués pour l'exploration matérielle et logicielle d'architectures multi-noeuds hétérogènes." Phd thesis, Université de Cergy Pontoise, 2011. http://tel.archives-ouvertes.fr/tel-00781961.

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Concevoir un système embarqué implique de trouver un compromis algorithme/architecture en fonction des contraintes temps-réel. Thèse : pour concevoir un MPSoC et plus particulièrement avec les circuits reconfigurables modifiant le support d'exécution en cours de fonctionnement, la nécessaire validation des comportements fluctuants d'un système réactif impose une évaluation préalable que l'on peut réaliser par simulation (de haut niveau) tout en permettant l'exploration de l'espace de conception architectural, matériel mais aussi logiciel, au plus tôt dans le flot de conception. Le point de vue du gestionnaire de la plateforme est adopté pour explorer à haut niveau les réactions du système aux choix de partitionnement impactés par l'algorithmique des services du système d'exploitation et leurs implémentations possibles. Pour cela un modèle modulaire de services d'OS simule fonctionnellement et conjointement en SystemC le matériel, les tâches logicielles et le système d'exploitation, répartis sur plusieurs noeuds d'exécution hétérogènes communicants. Ce modèle a permis d'évaluer l'architecture temps-réel idéale d'une application dynamique de vision robotique conjointement à l'exploration des services de gestion d'une zone reconfigurable modélisée. Ce modèle d'OS a aussi été intégré dans un simulateur de MPSoC hétérogène d'une puissance estimé à un Tera opérations par seconde.

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Wang, Peichang. "Tolérance aux fautes par reconfiguration logicielle et matérielle dans le système de commande numérique d'une machine électrique." Vandoeuvre-les-Nancy, INPL, 1990. http://www.theses.fr/1990INPL008N.

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Le travail a été réalisé au Cran (ENSEM) dans l'équipe de recherche méthodologie de conception et sûreté de fonctionnement des systèmes de commande. Dans une première partie, les travaux antérieurs de l'équipe sont rappelés : élaboration d'une méthode de conception des systèmes de commande pour les processus rapides que sont les convertisseurs électromécaniques (association d'électronique de puissance et de machines électriques). Cette méthode en 3 étapes fait largement appel aux réseaux de Petri interprétés et montre l'intérêt d'intégrer dès le début de la conception les problèmes de sûreté de fonctionnement. La situation du projet sur lequel l'auteur a travaillé est également présentée : un multiprocesseur rapide dédié à la commande des machines électriques. Dans la seconde partie, l'étude et la réalisation partielle permettant la démonstration de faisabilité, du système de commande tolérant ses fautes par reconfiguration est présentée. Cette étude a été menée en suivant scrupuleusement la méthode proposée. Elle met en évidence les problèmes à résoudre pour reconfigurer la commande tant logicielle que matérielle : détection des erreurs dans les processeurs par diagnostic interne ou par validation des échanges d'informations, isolement du processeur défaillant, reprise de la commande en performances dégradées par des algorithmes simplifiés, problèmes de l'initialisation de ces algorithmes, problème de la sûreté du système gérant la reconfiguration. L'intérêt de cette solution est d'obtenir une bonne sûreté de fonctionnement Sna s’introduire une redondance massive dans le système de commande. La partie expérimentale a été menée à terme avec un pont de Graetz réversible alimentant un moteur à courant continu, et des résultats intéressants ont été obtenus par simulation d'erreurs dans le système de commande

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Porquet, Joël. "Architecture de sécurité dynamique pour systèmes multiprocesseurs intégrés sur puce." Phd thesis, Université Pierre et Marie Curie - Paris VI, 2010. http://tel.archives-ouvertes.fr/tel-00574088.

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Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des différentes parties prenantes. Ces parties prenantes sont multiples (fabricants, fournisseurs d'accès, fournisseurs de contenu, utilisateurs, etc.) et ne se font pas forcément confiance entre elles, d'où la nécessité de trouver une manière de les exécuter ensemble mais avec une certaine garantie d'isolation. Les puces multimédia étant matériellement fortement hétérogènes -- peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés -- et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). L'approche multi-compartiment consiste en un nouveau modèle de confiance, plus flexible et générique que l'existant, qui permet à des piles logicielles variées de s'exécuter simultanément et de façon sécurisée sur des plateformes matérielles hétérogènes. Le cœur de l'approche est notamment composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et logiquement placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. Cette approche présente également des solutions pour le partage des périphériques, notamment des périphériques ayant une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en œuvre lors de la conception d'une plateforme d'expérimentation, sous la forme d'un prototype virtuel. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium. Concernant ces deux aspects, les résultats obtenus montrent que le coût est négligeable.

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Wang, Yewan. "Évaluation et modélisation de l’impact énergétique des centres de donnée en fonction de l’architecture matérielle/ logicielle et de l’environnement associé." Thesis, Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire, 2020. http://www.theses.fr/2020IMTA0175.

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Depuis des années, la consommation énergétique du centre de donnée a pris une importance croissante suivant une explosion de demande dans cloud computing. Cette thèse aborde le défi scientifique de la modélisation énergétique d’un centre de données, en fonction des paramètres les plus importants. Disposant d’une telle modélisation, un opérateur pourrait mieux repenser / concevoir ses actuels / futurs centre de données. Pour bien identifier les impacts énergétiques des matériels et logiciels utilisés dans les systèmes informatiques. Dans la première partie de la thèse, nous avons réaliser un grand nombre évaluations expérimentales pour identifier et caractériser les incertitudes de la consommation d’énergie induite par les éléments externes : effets thermiques, différencesentre des processeurs identiques causées par un processus de fabrication imparfait, problèmes de précision issus d’outil de mesure de la puissance, etc. Nous avons terminé cette étude scientifique par le développement d’une modélisation global pour un cluster physique donné, ce cluster est composé par 48 serveurs identiques et équipé d’un système de refroidissement à expansion à direct, largement utilisé aujourd’hui pour les datacenters modernes. La modélisation permet d’estimer la consommation énergétique globale en fonction des configurations opérationnelles et des données relatives à l’activité informatique, telles que la température ambiante, les configurations du système de refroidissement et la charge des serveurs
For years, the energy consumption of the data center has dramatically increased followed by the explosion of demand in cloud computing. This thesis addresses the scientific challenge of energy modeling of a data center, based on the most important variables. With such modeling, an data center operator will be able to better reallocate / design the current / future data centers. In order to identify the energy impacts of hardware and software used in computer systems. In the first part of the thesis, to identify and characterize the uncertainties of energy consumption introduced by external elements: thermal effects, difference between identical processors caused by imperfect manufacturing process, precision problems resulting from power measurement tool, etc. We have completed this scientific study by developing a global power modeling for a given physical cluster, this cluster is composed by 48 identical servers and equipped with a direct expansion cooling system, conventionally used today for modern data centers. The modeling makes it possible to estimate the overall energy consumption of the cluster based on operational configurations and data relating to IT activity, such as ambient temperature, cooling system configurations and server load

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Denoyelle, Nicolas. "De la localité logicielle à la localité matérielle sur les architectures à mémoire partagée, hétérogène et non-uniforme." Thesis, Bordeaux, 2018. http://www.theses.fr/2018BORD0201/document.

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La hiérarchie mémoire des serveurs de calcul est de plus en plus complexe. Les machines disposent de plusieurs niveaux de caches plus ou moins partagés et d’une mémoire distribuée. Plus récemment le paysage du Calcul Haute Performance (CHP) a vu apparaître des mémoires adressables embarquées dans le processeur ainsi que de nouvelles mémoires non-volatiles (périphérique mémoire sur le bus d’entrées sorties et prochainement de la mémoire non-volatile directement sur le bus mémoire). Cette hiérarchie est nécessaire pour espérer obtenir de bonnes performances de calcul, au prix d’une gestion minutieuse du placement des données et des tâches de calcul. Là où la gestion des caches était entièrement matérielle et masquée au développeur, le choix du placement des données dans telle ou telle zone de mémoire, plus ou moins rapide, volatile ou non, volumineuse ou non, est maintenant paramétrable logiciellement. Cette nouvelle flexibilité donne une grande liberté aux développeurs mais elle complexifie surtout leur travail quand il s’agit de choisir les stratégies d’allocation, de communication, de placement, etc. En effet, les caractéristiques des nombreux niveaux de hiérarchie impliqués varient significativement en vitesse, taille et fonctionnalités. Dans cette thèse, co-encadrée entre Atos Bull Technologies et Inria Bordeaux– Sud-Ouest, nous détaillons la structure des plates-formes contemporaines et caractérisons la performance des accès à la mémoire selon plusieurs scénarios de localité des tâches de calcul et des données accédées. Nous expliquons comment la sémantique du langage de programmation impacte la localité des données dans la machine et donc la performance des applications. En collaboration avec le laboratoire INESC-ID de Lisbonne, nous proposons une extension au célèbre modèle Roofline pour exposer de manière intelligible les compromis de performance et de localité aux développeurs d’applications. Nous proposons par ailleurs un outil de synthèse de métriques de localité mettant en lien les évènements de performance de l’application et de la machine avec la topologie de cette dernière. Enfin, nous proposons une approche statistique pour sélectionner automatiquement la meilleure politique de placement des tâches de calcul sur les coeurs de la machine et des données sur les mémoires
Through years, the complexity of High Performance Computing (HPC) systems’ memory hierarchy has increased. Nowadays, large scale machines typically embed several levels of caches and a distributed memory. Recently, on-chip memories and non-volatile PCIe based flash have entered the HPC landscape. This memory architecture is a necessary pain to obtain high performance, but at the cost of a thorough task and data placement. Hardware managed caches used to hide the tedious locality optimizations. Now, data locality, in local or remote memories, in fast or slow memory, in volatile or non-volatile memory, with small or wide capacity, is entirely software manageable. This extra flexibility grants more freedom to application designers but with the drawback of making their work more complex and expensive. Indeed, when managing tasks and data placement, one has to account for several complex trade-offs between memory performance, size and features. This thesis has been supervised between Atos Bull Technologies and Inria Bordeaux – Sud-Ouest. In the hereby document, we detail contemporary HPC systems and characterize machines performance for several locality scenarios. We explain how the programming language semantics affects data locality in the hardware, and thus applications performance. Through a joint work with the INESC-ID laboratory in Lisbon, we propose an insightful extension to the famous Roofline performance model in order to provide locality hints and improve applications performance. We also present a modeling framework to map platform and application performance events to the hardware topology, in order to extract synthetic locality metrics. Finally, we propose an automatic locality policy selector, on top of machine learning algorithms, to easily improve applications tasks and data placement

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Cuccuru, Arnaud. "Modélisation unifiée des aspects répétitifs dans la conception conjointe logicielle/matérielle des systèmes sur puce à hautes performances." Lille 1, 2005. https://ori-nuxeo.univ-lille1.fr/nuxeo/site/esupversions/355fcdef-0c0f-4da4-b573-f54b41045ff4.

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Des contrôleurs embarqués d'autrefois aux systèmes sur puce multiprocesseurs actuels, il existe un saut de complexité que les outils d'aide à la conception n'arrivent pas à franchir. Les concepteurs ne disposent pas d'outil leur permettant d'exploiter à un coût raisonnable les transistors potentiellement mis à leur disposition. Pour tenter de résoudre ce problème, le flot de conception Gaspard propose des solutions originales: une approche orientée modèle pour gérer la complexité du flot, et une orientation vers les systèmes multiprocesseurs réguliers Intégrée dans ce flot, cette thèse propose une contribution à deux niveaux: définition d'une syntaxe abstraite sous forme de métamodèles exprimés en MOF (infrastructure pour la mise en œuvre du flot), et définition d'une syntaxe concrète sous la forme d'un profil UML. L'objectif principal est de définir des mécanismes communs pour exprimer la régularité et le parallélisme des systèmes, tant au niveau applicatif qu'au niveau matériel.

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Koné, Chaka. "Architecture logicielle et matérielle d'un système de détection des émotions utilisant les signaux physiologiques. Application à la mnémothérapie musicale." Thesis, Université Côte d'Azur (ComUE), 2018. http://www.theses.fr/2018AZUR4042/document.

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Ce travail de thèse s’inscrit dans le domaine de l’informatique affective et plus précisément de l’intelligence artificielle et de l’exploration d’architecture. L’objectif de ce travail est de concevoir un système complet de détection des émotions en utilisant des signaux physiologiques. Ce travail se place donc à l’intersection de l’informatique pour la définition d’algorithme de détection des émotions et de l’électronique pour l’élaboration d’une méthodologie d’exploration d’architecture et pour la conception de nœuds de capteurs. Dans un premier temps, des algorithmes de détection multimodale et instantanée des émotions ont été définis. Deux algorithmes de classification KNN puis SVM, ont été implémentés et ont permis d’obtenir un taux de reconnaissance des émotions supérieurs à 80%. Afin de concevoir un tel système alimenté sur pile, un modèle analytique d’estimation de la consommation à haut niveau d’abstraction a été proposé et validé sur une plateforme réelle. Afin de tenir compte des contraintes utilisateurs, un outil de conception et de simulation d’architecture d’objets connectés pour la santé a été développé, permettant ainsi d’évaluer les performances des systèmes avant leur conception. Une architecture logicielle/matérielle pour la collecte et le traitement des données satisfaisant les contraintes applicatives et utilisateurs a ainsi été proposée. Doté de cette architecture, des expérimentations ont été menées pour la Mnémothérapie musicale. EMOTICA est un système complet de détection des émotions utilisant des signaux physiologiques satisfaisant les contraintes d’architecture, d’application et de l’utilisateur
This thesis work is part of the field of affective computing and more specifically artificial intelligence and architectural exploration. The goal of this work is to design a complete system of emotions detection using physiological signals. This work is therefore situated at the intersection of computer science for the definition of algorithm of detection of emotions and electronics for the development of an architecture exploration methodology for the design of sensor nodes. At first, algorithms for multimodal and instantaneous detection of emotions were defined. Two algorithms of classification KNN then SVM, were implemented and made it possible to obtain a recognition rate of the emotions higher than 80%. To design such a battery-powered system, an analytical model for estimating the power consumption at high level of abstraction has been proposed and validated on a real platform. To consider user constraints, a connected object architecture design and simulation tool for health has been developed, allowing the performance of systems to be evaluated prior to their design. Then, we used this tool to propose a hardware/software architecture for the collection and the processing of the data satisfying the architectural and applicative constraints. With this architecture, experiments have been conducted for musical Mnemotherapy. EMOTICA is a complete system for emotions detection using physiological signals satisfying the constraints of architecture, application and user

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Hamdi, Hedi. "Une architecture logicielle et un langage métier pour la sécurité à base de politiques dans les systèmes distribués." Thesis, Bordeaux 1, 2009. http://www.theses.fr/2009BOR13764.

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Les systèmes distribués supportent l'exécution d'un grand nombre d'applications pouvant avoir des contraintes d'exécution différentes. La sécurité pour ces systèmes possède une influence déterminante sur les performances et la qualité de service de ces applications. Le recours à la sécurité à base de politiques pour sécuriser ces systèmes est particulièrement attrayant. Toutefois, cette approche implique la spécification et le déploiement de politiques, qui reste une tâche laborieuse, souvent propice aux erreurs, et requiert une connaissance approfondie des mécanismes de sécurité. Dans cette thèse nous proposons un cadre pour la spécification, la vérification et l'implémentation des politiques pour la sécurité des systèmes distribués. Ce cadre repose sur un langage de spécification de politiques nommé PPL (Policy Programming Language) et une architecture de déploiement de politiques. Cette architecture se base sur le langage PPL et offre un support pour la compilation de politiques dans différents mécanismes d'implémentation en tenant compte des exigences de l'application ou du service sous-jacent. Elle permet par ailleurs une attribution automatique des politiques de sécurité aux composants d'implémentation. Le langage métier PPL fournit quant à lui des abstractions spécifiques pour permettre la spécification de politiques de sécurité facilitant ainsi leur développement et leur intégration dans le support de déploiement. Il est déclaratif, robuste, fortement expressif, et permet plusieurs possibilités de vérification. Il est aussi doté d'une sémantique formelle, qui permet de valider, vérifier et prouver les propriétés et les règles de sécurité d'une politique
Distributed systems support the execution of a large number of applications that have different performance constraints. Security for these systems has a decisive influence on the performance and quality of service of such applications. The use of security-based policies to secure these systems is particularly attractive. However, this approach involves the specification and the deployment of policies, which remains a laborious task, often conducive to error, and requires a thorough knowledge of security mechanisms. In this thesis we propose a framework for specification, verification and implementation of security policies for distributed systems. This framework is based on a policy specification language called PPL (Policy Programming Language) and an architecture of policies deployment. This architecture is based on PPL language and offers a support for the compilation of policies in different mechanisms of implementation, taking into account the requirements of the application or the underlying service. It also enables automatic distribution of security policies to their implementation components. The PPL language provides specific abstractions to allow the specification of security policies and facilitating their development and integration in the deployment support. It is declarative, robust, highly expressive, and allows several possibilities of verification. It also has a formal semantic, which allows you to validate, verify and prove the properties of a security policy

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Barrenscheen, Jens. "Commande économique d'un moteur synchrone à aimant permanent - architecture matérielle et logicielle - estimation de la position - modélisation dynamique au sens des systèmes échantillonnes." Paris 6, 1995. http://www.theses.fr/1995PA066516.

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Ce mémoire traite une commande numérique d'un moteur synchrone a aimant en vue d'une réalisation économique. L'utilisation des dispositifs de commande a faible coût nécessite une adéquation fine entre les structures algorithmiques et l'architecture matérielle pour conserver des performances satisfaisantes du moteur asservi en couple et en vitesse. Dans le but d'améliorer le rapport cout-performances du système, un algorithme original d'estimation de la position du rotor est propose. Cela permet de remplacer le capteur mécanique par un estimateur logiciel. La structure controle-estimation de la commande étudiée engendre une forte interaction entre les performances et la robustesse de l'asservissement d'une part et les paramètres des correcteurs d'autre part. Dans ce but, une modélisation fine au sens de petites variations a été developpee. Ce modèle permet de tenir compte du caractère échantillonne de la commande numérique et des discontinuités introduites par l'alimentation fonctionnant en mli. Le système étudie est donc non-lineaire et il comporte des grandeurs discrètes et des grandeurs continues dans le temps. En outre, l'échantillonnage est fait a fréquence variable. L'utilisation d'un algorithme de newton rend possible la détermination acceleree du régime permanent. L'utilisation des fonctions de sensibilité permet de décrire les propriétés dynamiques du système et de choisir les coefficients des correcteurs par placement de pôles

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Youssef, Mohamed Wassim. "Étude des interfaces logicielles/matérielles dans le cadre des systèmes multiprocesseurs monopuces et des modèles de programmation parallèle de haut niveau." Université Joseph Fourier (Grenoble), 2006. http://www.theses.fr/2006GRE10030.

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Today's systems-on-chip are multiprocessor. They are characterized by an increasing complexity and a reduced time to market. To tackle this complexity, the use of high level programming models seems to be a promising approach. In this work, we propose an MPSoC design flow, based on the use of high level parallel programming models API to design embedded software. An automated refinement of these API on target architecture is used. For that purpose, (1) MPSoC hardware/software interfaces were studied; then (2) parallel programming models and their classification in terms of provided abstraction were presented. The proposed flow has been used in two design experiments: (1) an MPEG video encoder, namely OpenDivX, using the MPI parallel programming model and targeting the ARM Integrator prototyping platform, (2) a software defined radio using the CORBA parallel programming model and targeting specific hardware architecture
Les systèmes mono-puce sont composés d'une partie logicielle et d'une partie matérielle. L'exécution de la partie logicielle sur les ressources de la partie matérielle est assuré a travers l'utilisation d'une interface logicielle/matérielle. Cette interface a une structure complexe, sa conception nécessite des compétences issues des domaines du logiciel et du matériel. Pour maîtriser cette complexité, des approches de conception de haut niveau sont requises. Dans cette optique, un flot de conception des systèmes MPSoC est proposé. Il est basé sur l'utilisation des API des modèles de programmation parallèle en vue de l'abstraction des interfaces logicielles/matérielles lors de la conception de la partie logicielle, puis de leur génération automatique en raffinant l'API utilisée sur l'architecture cible. Pour arriver à ce but, (1) une étude de l'architecture des interfaces logicielles/matérielles a été réalisé. Puis, (2) une étude des modèles de programmation parallèle et une classification en fonction de leur niveau d'abstraction a été effectué. Ensuite, le flot proposé a été utilisé pour la conception de deux applications : (1) un encodeur vidéo OpenDivX en utilisant le modèle de programmation parallèle MPI et la plateforme ARM IntegratorAP comme architecture matérielle cible, (2) une radio définie par logiciel en utilisant le modèle de programmation CORBA et une architecture matérielle spécifique comme architecture cible

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Helluy-Lafont, Étienne. "Sécurité et détection d'intrusion dans les réseaux sans fil." Thesis, Lille, 2021. http://www.theses.fr/2021LILUI017.

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Cette thèse porte sur la sécurité des communications sans fil, appliquée aux équipementstels que les téléphones mobiles, les ordinateurs portables, ou les objets communicants relevant de l’internet des objets.Aujourd’hui, les communications sans fil sont réalisées à l’aide de composants intégrés (modem), qui peuvent eux-même être la cible d’attaques. Effectivement, ces modem peuvent contenir des logiciels, au code fermé, qui sont peu audités et peuvent recéler des vulnérabilités. Au cours de cette thèse, nous avons poursuivi deux approches complémentaires qui visent à adresser le problème de la sécurité des modem sans fil. La première consiste à détecter les attaques pour mitiger les risques posés par les vulnérabilité ; la seconde àsavoir identifier et à corriger ces vulnérabilités afin d’éliminer les risques. Les modem sans fil posent des contraintes particulières pour les systèmes de détection d’intrusion (IDS). De fait, si le modem risque d’être compromis, le système d’exploitation (OS) ne peut pas faire confiance aux informations qu’il remonte : le modem n’est pas fiable. Il est ainsi délicat de détecter des attaques sans fil depuis l’OS, car il ne dispose d’aucune source d’information fiable sur laquelle baser cette détection. Dans ce contexte, il est préférable de réaliser la détection d’intrusion au niveau du réseau, en capturant directement les signaux échangés sans fil. Cependant, il n’est pastoujours simple de récupérer les signaux qui nous intéressent. Aujourd’hui, les équipements supportent une multitude de normes de communication différentes. Cette hétérogénéité représente un défi pour les solutions de capture. De plus, certains protocoles se prêtent malà une capture passive de leurs échanges, et sont parfois même spécifiquement conçus pour l’empêcher. Enfin, les données sont généralement chiffrées, ce qui constitue un obstacle supplémentaire pour les IDS. Les radio logicielles peuvent répondre en partie aux défis posés par cette diversité. Elles se composent d’une partie matérielle, mais surtout de logiciel, qui peut être adapté pourrecevoir des signaux de n’importe quel standard - dans les limites du matériel. Dans cette thèse, nous présentons une radio-logicielle spécialement concue pour permettre la capture et l’analyse d’une bande de fréquence donnée, afin d’identifier et d’étiqueter les signaux présents. Il s’agit d’une brique élémentaire pour construire des systèmes de détection d’intrusion sans-fil. Par ailleurs, les radio-logicielles traitent les signaux au niveau de leur représentation physique. Cela leur permet de collecter des informations supplémentaires, qui n’auraient pas été accessibles si on avait utilisé un modem conventionnel pour capturer les signaux. Dans cette thèse, nous décrivons des méthodes permettant d’identifier le modèle d’un appareil Bluetooth en analysant la représentation physique des paquets qu’il transmet.Dans la seconde partie de cette thèse, nous avons analysé les micrologiciels de plusieurs modem Bluetooth, afin d’identifier des vulnérabilités permettant d’en prendre le contrôle à distance. Cela nous a permis de découvrir plusieurs vulnérabilités exploitables dans desmodem très largement utilisés. Dans un second temps, nous avons développé un modem Bluetooth libre et open-source qui permet d’interagir avec de véritables modem pour faciliter la recherche et développement sur leur sécurité
This thesis focuses on the security of wireless communications, as used on devices such as mobile phones, laptops, or connected devices that make up the Internet of Things. Nowadays, wireless communications are carried out using integrated components (modem), which can themselves be the target of attacks. Indeed, these modems contain Closed Source software, that are poorly audited, and may have flaws. During this thesis, we pursued two complementary approaches that aim to address the problem of wireless modems security. The first is to detect attacks in order to mitigate the risks posed by vulnerabilities ; the second is to identify and correct these vulnerabilities in order to eliminate the risks. Wireless modems pose particular constraints for Intrusion Detection Systems (IDS). In fact, if the modem is at risk of being compromised, the operating system (OS) cannot trust the information it is sending back : the modem is unreliable. This makes it difficult to detect wireless attacks from the OS, as it has no reliable source of information on whichto base detection. In this context, it is preferable to perform intrusion detection at the network level, by directly capturing the signals exchanged wirelessly. However, it is not always easy to recover the signals of interest. Today’s equipment supports a multitude of different communication standards. This heterogeneity represents a challenge for capture solutions. In addition, some protocols do not lend themselves well to passive capture of their exchanges, and are sometimes even specifically designed to prevent it. Finally, data is usually encrypted, which is an additional obstacle for intrusion detection systems. Software Defined Radio (SDR) can partly meet the challenges posed by this diversity. They consist of a hardware part, but above all of software, which can be adapted to receive signals of any standard - within the limits of the material. In this thesis, we present a SDR specifically designed to allow the capture and analysis of a given frequency band, in order to identify and label the signals present. It is an elementary building block for building wireless intrusion detection systems. In addition, software radio processes signals in terms of their physical representation. This allows them to collect additional information, which would not have been accessible if a conventional modem had been used to capture the signals. In this thesis, we describe methods to identify the model of a Bluetooth device by analysing the physical representation of the packets it transmits. In the second part of this thesis, we analysed the firmware of several Bluetooth modems, in order to identify vulnerabilities that would allow remote control. This allowed us to discover several exploitable vulnerabilities in widely used modems. Finally, we developeda free and open-source Bluetooth modem that allows interaction with real-world modems to facilitate research and development on their security

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Souissi, Youssef. "Méthodes optimisant l'analyse des cryptoprocesseurs sur les canaux cachés." Phd thesis, Télécom ParisTech, 2011. http://pastel.archives-ouvertes.fr/pastel-00681665.

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Ces dernières années, la sécurité des systèmes embarqués a fait l'objet de recherches intensives. Comme l'énergie, le coût et la performance; la sécurité est un aspect important qui doit être considérée tout au long du processus de conception d'un système embarqué. Des menaces récentes appelées "attaques par canaux cachés'' (Side-Channel Analysis (SCA)) ont attiré beaucoup d'attention dans le milieu de la sécurité embarquée. Ces attaques exploitent des propriétés physiques, telles que la consommation d'énergie ou le champ magnétique rayonné, afin de retrouver le secret. De plus, elles sont passives dans le sens où l'analyse se contente d'une observation extérieure du système sans l'endommager. Dans ce contexte, il est évident que la sécurisation des systèmes embarqués contre les attaques SCA constitue un aspect vital dans le flot de conception. Par conséquent, la nécessité d'assurer et d'évaluer la robustesse des systèmes embarqués contre ces attaques devient clair. Cette thèse propose principalement des techniques et méthodes génériques dans l'analyse par canaux cachés. Ces techniques qui touchent à différents aspects de l'analyse SCA (acquisition, pré-traitement, attaque et évaluation) peuvent être utilisées dans un cadre d'évaluation plus officiel tel que les Critères Communs (CC) ou le FIPS-140 afin d'améliorer la visibilité de l'évaluateur. Par ailleurs, le propriétaire d'un produit pourrait aussi se baser sur ces techniques dans le but d'évaluer la sécurité de son produit face aux attaques par canaux cachés avant de solliciter un certificat.

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Sensaoui, Abderrahmane. "Etude et implémentation de mécanismes de protection d'exécution d'applications embarquées." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALM002.

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En considérant la vitesse avec laquelle la technologie des systèmes embarqués progresse, il n’est pas étonnant que le nombre des attaques des systèmes soit en nette augmentation. De nombreuses applications sont développées rapidement et sont écrites avec un langage bas niveau pour suivre le rythme avec lequel progresse l’industrie des systèmes embarqués. Souvent, ces applications contiennent beaucoup de bugs. Certains bugs peuvent être exploités pour pénétrer un système et exécuter un code malveillant. Aujourd’hui, la revue de code peut s’avérer très coûteuse vu la taille des codes développés. En outre, une revue détaillée de code ne garantit pas un système infaillible.Cette thèse présente une architecture permettant l'exécution de plusieurs applications sécurisées et non sécurisées sur une même plate-forme « légère ». Notre architecture doit garantir que même s’il y a une application compromise, les attaquants ne peuvent pas compromettre la totalité du système et/ou récupérer les données des autres applications. Elle doit garantir une forte séparation entre tous les périphériques et les applications présents sur la plate-forme. Finalement, elle doit aussi être capable de vérifier l’état de n’importe quel bout de code. Pour pouvoir garantir ces points, nous utiliserons des techniques d’isolation et d’attestation.Dans un premier temps, nous avons étudié plusieurs architectures d’isolation et d’attestation décrites dans la littérature et utilisés par l’industrie. L’étude a montré qu’il existe une grande variété d’architectures intéressantes offrant différents niveaux de protection et visant différents systèmes. Les systèmes avec une grande capacité de calcul proposent un bon niveau de protection. Par contre, les systèmes « légers », qui ont des ressources très limitées et doivent répondre aux contraintes temporelles, échouent dans au moins un des critères suivants : l’isolation, les performances, le coût, ou bien la flexibilité.À l’issue de cette étude, nous avons conçu Toubkal. Une solution hybride (Co-design logiciel et matériel) pour offrir une architecture d’isolation et d’attestation modulaire qui permet d’établir une isolation sur plusieurs niveaux, de détecter la présence d’un logiciel malveillant ou une donnée malveillante avec des performances acceptables et un coût réduit.Toubkal est principalement composé de trois modules ; deux matériels et un logiciel. Le premier module, appelé Master Memory Protection, permet de créer un premier niveau d’isolation pour contrôler les accès mémoire des périphériques. Le deuxième module, appelé Execution Aware Protection, permet de renforcer la protection d’un logiciel critique, y compris le système d’exploitation. Ces deux niveaux d’isolation permettent de réduire la surface d’attaque.L’isolation toute seule ne suffit pas pour garantir que les applications fonctionnent comme il le faut. En fait, l’attaquant peut toujours modifier le comportement d’une application faillible. Pour cela, Toubkal propose un root immuable qui permet d’attester l’intégrité des autres applications.Pour valider le design de Toubkal, nous avons défini des propriétés de sécurité que nous avons prouvé avec la vérification formelle. Nous avons aussi évalué la taille de Toubkal. Les résultats montrent que le coût de Toubkal est acceptable pour un système dit « léger ».Finalement, nous avons conclu cette thèse avec une discussion des limitations de Toubkal et les perspectives pour améliorer le design et offrir plus de protection, comme par exemple le chiffrement du code à coût caché
Looking at the speed by which embedded systems technologies are advancing, there is no surprise the attacks' number is rising. Many applications are written quickly in a low-level language to keep up with industry pace, and they contain a variety of bugs. Bugs can be used to break into a device and to run malicious code. Reviewing code becomes more and more complex and costly due to its size. Another factor complicating code review is the use of on-the-shelf libraries. Even a detailed code review does not guarantee a bug-free application.This thesis presents an architecture to run securely untrusted applications on the same platform. We assume that the applications contain exploitable bugs, even the operating system can be exploited. We also assume that attackers can take control of In/Out hardware components (e.g., Direct Memory Access (DMA)). The device is trusted when the architecture guarantees that attackers cannot compromise the whole device and access sensitive code and data. Even when an application is compromised, our architecture guarantees a strong separation of multiple components: hardware and software. It ensures the authenticity and integrity of embedded applications and can verify their state before any sensitive operation. The architecture guarantees, for local and remote parties, that the device is running properly, and protect against software attacks.First, we study multiple attack vector and isolation and attestation architectures. We present multiple software attack vectors, and we define the security features and properties that these architectures need to ensure. We provide a detailed description of fifteen existing architectures in both academia and industry, and we compare their features. Then, we provide an in-depth study of five lightweight architectures where we give a comparison of performance, size, and how they behave against software-based attacks. From these studies, we draw our security objectives for lightweight devices: multi-layer isolation, attestation, upgradability, confidentiality, small size with a negligible run-time overhead and ease-of-use.Then, we design hybrid isolation and attestation architecture for lightweight devices. The so-called Toubkal offers multi-layered isolation; the system is composed of three layers of isolation. The first one is at the hardware level to separate In/Out components from each other. The second one is at the security monitor level; our study shows that there is a strong need to create a real separation between the security monitor and all the rest. Finally, the third layer is at the application level.However, isolation itself is not sufficient. Devices still need to ensure that the running application behaves as it was intended. For this reason, Toubkal provides attestation to be able to check the state of a device at any-time. It guarantees that a software component or data were not compromised.Finally, we prove the correctness of the security properties that Toubkal provides. We modeled Toubkal as a finite state machine and used computer-aided formal verification to prove the security properties. Then, we evaluated Toubkal's overhead. The results show that Toubkal overhead is small and fit for lightweight devices

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Mendiboure, Léo. "Distribution géographique de données dans l'Internet des Véhicules : une approche logicielle et sécurisée utilisant les réseaux cellulaires." Thesis, Bordeaux, 2020. http://www.theses.fr/2020BORD0103.

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Le déploiement de réseaux de communication véhiculaires apparaît aujourd'hui comme une solution pertinente pour assurer la sécurité des usagers de la route et fluidifier le trafic routier. En effet, ces réseaux véhiculaires rendent possible le déploiement de Systèmes de Transport Intelligents Coopératifs (C-ITS). Grâce aux applications C-ITS, les véhicules pourraient échanger des informations concernant, par exemple, l'état de la chaussée ou un freinage d'urgence.Le fonctionnement de nombreuses applications C-ITS repose sur la distribution géographique des données : téléchargement coopératif, détection d'obstacles, création de cartes coopérative, etc. Jusqu'ici, la distribution de ces informations s'est principalement basée sur des communications directes entre véhicules (véhicule-à-véhicule). Toutefois, cette approche présente des limites lorsque les données doivent être transmises dans des zone géographiques vastes : perte de connectivité, perte de paquets, etc. De plus, les réseaux véhiculaires ont évolué, ces dernières années, d'une approche extit{ad hoc} vers une approche centralisée, intégrant les technologies de communications cellulaires. C'est pourquoi, la distribution géographique de données pourrait s'appuyer sur l'infrastructure cellulaire, largement déployée et garantissant des performances acceptables.Aussi, dans cette thèse, nous nous sommes intéressés à la définition d'une solution efficace et sécurisée pour la distribution géographique de données via l'infrastructure cellulaire. Pour ce faire, nous avons commencé par proposer une évolution de l'architecture de communication véhiculaire actuelle. Grâce aux améliorations proposées, le bon fonctionnement de l'ensemble des applications C-ITS pourrait être garanti. Par la suite, nous avons défini une solution basée sur une approche logicielle pour la distribution géographique de données. L'approche considérée permet de surmonter les limites du protocole actuellement utilisé pour la distribution géographique de données. De plus, elle garantit une gestion efficace de la mobilité des équipements terminaux. Enfin, nous avons introduit une nouvelle solution pour la sécurisation des réseaux véhiculaires définis logiciellement. L'approche proposée, utilisant la technologie Blockchain, vise à garantir un niveau de sécurité élevé et un passage à l'échelle important
Nowadays, the deployment of vehicular communication networks appears as an efficient solution to improve both road users safety and road traffic efficiency. Indeed, vehicular networks could enable the deployment of Cooperative Intelligent Transport Systems (C-ITS). Thanks to C-ITS applications, vehicles could exchange information concerning, for example, road conditions or emergency braking.The operation of many C-ITS applications relies on an efficient geographical dissemination of data: cooperative downloading, obstacle detection, cooperative map creation, etc. So far, this geographical data dissemination has mainly been based on direct communication between vehicles (vehicle-to-vehicle). However, this approach faces limitations when data must be transmitted over large geographical areas: connectivity loss, packet loss, etc. In addition, in recent years, vehicular networks have evolved from an extit{ad hoc} approach to a centralized approach, integrating cellular communication technologies. Therefore, geographical data dissemination could be based on the cellular network, widely deployed and guaranteeing acceptable performance.Thus, in this thesis, we focused on the definition of an efficient and secure solution for cellular-based geographical data dissemination. To achieve that, first of all, we proposed an evolution of the current vehicular communication architecture. Thanks to the proposed improvements, the proper functioning of all C-ITS applications could be guaranteed. Then, we defined a solution, based on a Software Defined approach, to efficiently distribute data geographically. This approach overcomes the limitations of the protocol currently used for geographic data dissemination. Moreover, it guarantees an efficient management of the mobility of terminal devices. Finally, we introduced a new solution to secure software-defined vehicular networks. The proposed approach, using the Blockchain technology, aims to guarantee a high level of security and scalability

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Guillermin, Nicolas. "Implémentation matérielle de coprocesseurs haute performance pour la cryptographie asymétrique." Phd thesis, Université Rennes 1, 2012. http://tel.archives-ouvertes.fr/tel-00674975.

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Dans cette thèse, je propose des architectures de coprocesseurs haute performance pour implémenter les primitives de cryptographie asymétrique, comme le RSA, les courbes elliptiques ou le couplage. Les coprocesseurs décrits dans cette thèse ont été implémentés dans des FPGA, et présentent des performances jamais égalées auparavant dans la littérature publique sur ce type de technologie. La particularité de ces architectures est l'utilisation du Residue Number System, un mode de représentation alternatif qui utilise les restes chinois pour calculer efficacement les opérations arithmétiques sur les grands nombres. Ces travaux permettent de confirmer expérimentalement les avantages théoriques de ce mode de représentation pour l'arithmétique modulaire, issus de [14, 13, 43]. Au bénéfice théorique que le RNS apporte s'ajoute une forte capacité de parallélisation qui permet d'obtenir des designs réguliers et pipelinés, proposant une fréquence maximale importante tout en réalisant les opérations modulaires dans un nombre très faible de cycles, et ce quelle que soit la taille des nombres. A titre d'exemple, une multiplication scalaire sur une courbe de 160 bits s'effectue en 0.57 ms sur un Altera Stratix, et en 4 ms pour une courbe de 512 bits, là ou les techniques de représentation classiques réalisent la même opération en le double de temps, à technologie équivalente (excepté pour des courbes particulières). Dans le cas du couplage, le gain est encore plus intéressant, puisqu'il a permis une division par 4 de latence de la meilleure implémentation sur corps de grande caractéristique au moment de la publication de [35], et la première implémentation d'un couplage à 128 bits de sécurité sur corps de grande caractéristique à descendre en dessous de la milliseconde. Enfin, je démontre la capacité du RNS à sécuriser une implémentation haute performance, en proposant 2 contre-mesures contre les canaux auxiliaires et les fautes s'adaptant efficacement sur les coprocesseurs et pouvant être utilisées pour toutes les primitives cryptographiques basées sur l'arithmétique modulaire de grands nombres.

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Courbon, Franck. "Rétro-conception matérielle partielle appliquée à l'injection ciblée de fautes laser et à la détection efficace de Chevaux de Troie Matériels." Thesis, Saint-Etienne, EMSE, 2015. http://www.theses.fr/2015EMSE0788/document.

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Le travail décrit dans cette thèse porte sur une nouvelle méthodologie de caractérisation des circuits sécurisés basée sur une rétro-conception matérielle partielle : d’une part afin d’améliorer l’injection de fautes laser, d’autre part afin de détecter la présence de Chevaux de Troie Matériels (CTMs). Notre approche est dite partielle car elle est basée sur une seule couche matérielle du composant et car elle ne vise pas à recréer une description schématique ou fonctionnelle de l’ensemble du circuit.Une méthodologie invasive de rétro-conception partielle bas coût, rapide et efficace est proposée. Elle permet d’obtenir une image globale du circuit où seule l’implémentation des caissons des transistors est visible. La mise en œuvre de cette méthodologie est appliquée sur différents circuits sécurisés. L’image obtenue selon la méthodologie déclinée précédemment est traitée afin de localiser spatialement les portes sensibles, voire critiques en matière de sécurité. Une fois ces portes sensibles identifiées, nous caractérisons l’effet du laser sur différentes parties de ces cellules de bases et nous montrons qu’il est possible de contrôler à l’aide d’injections de fautes laser la valeur contenue dans ces portes. Cette technique est inédite car elle valide le modèle de fautes sur une porte complexe en technologie 90 nm. Pour finir une méthode de détection de CTMs est proposée avec le traitement de l’image issue de la rétro-conception partielle. Nous mettons en évidence l’ajout de portes non répertoriées avec l’application sur un couple de circuits. La méthode permet donc de détecter, à moindre coût, de manière rapide et efficace la présence de CTMs
The work described in this thesis covers an integrated circuit characterization methodology based on a partial hardware reverse engineering. On one hand in order to improve integrated circuit security characterization, on the other hand in order to detect the presence of Hardware Trojans. Our approach is said partial as it is only based on a single hardware layer of the component and also because it does not aim to recreate a schematic or functional description of the whole circuit. A low cost, fast and efficient reverse engineering methodology is proposed. The latter enables to get a global image of the circuit where only transistor's active regions are visible. It thus allows localizing every standard cell. The implementation of this methodology is applied over different secure devices. The obtained image according to the methodology declined earlier is processed in order to spatially localize sensible standard cells, nay critical in terms of security. Once these cells identified, we characterize the laser effect over different location of these standard cells and we show the possibility with the help of laser fault injection the value they contain. The technique is novel as it validates the fault model over a complex gate in 90nm technology node.Finally, a Hardware Trojan detection method is proposed using the partial reverse engineering output. We highlight the addition of few non listed cells with the application on a couple of circuits. The method implementation therefore permits to detect, without full reverse-engineering (and so cheaply), quickly and efficiently the presence of Hardware Trojans

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Selmane, Nidhal. "Attaques en fautes globales et locales sur les cryptoprocesseurs AES : mise en œuvre et contremesures." Phd thesis, Télécom ParisTech, 2010. http://pastel.archives-ouvertes.fr/pastel-00565881.

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Dans cette thèse, Nous présentons différents aspects d'attaques physiques sur les implémentations cryptographiques de l'algorithme de chiffrement AES, ainsi qu'une étude sur les contre-mesures possibles. La première méthode d'injection utilisée est basée sur la violation temps de setup. Nous avons démontré pour la première fois que cette méthode globale permet l'injection de fautes exploitables dans les circuits cryptographiques ASIC et FPGA . On a également réalisé une attaque locale sur un microprocesseur ATmega128 en utilisant un laser. Nous présentons aussi dans cette thèse, une nouvelle approche pour contré les attaque en fautes basé sur la résilience. La résilience n'impose aucune destruction des secrets dans le cas d'une attaque en faute. Dans une implémentation protégée par résilience, quand une faute est injecté avec succès mais n'a pas de conséquence dans le calcul, le circuit ne présente aucune réaction par contre si le circuit est protégé par un système de détection arrête automatiquement le calcul même si la faute n'a pas d'effet. Dans une implémentation résilience même si la faute est injectée lors du calcul l'attaquant ne peut pas exploiter le résultat a fin d'exécuter une attaque DFA. Plusieurs méthodes concrètes pour mettre en oeuvre la résilience pour les chiffrements symétriques sont proposées, parmi lesquelles un mode aléatoire de fonctionnement qui convient pour des cartes à puce a faible coût. Nous proposons d'utiliser les logiques DPL comme méthode de protection. Ces logiques protègent simultanément contre les attaques par observation et par perturbation, et sont moins coûteux que la détection basée sur les codes.

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Njoyah, ntafam Perrin. "Méthodologie d'identification et d'évitement des cycles de gel du processeur pour l'optimisation de la performance du logiciel sur le matériel." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAM021/document.

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L’un des objectifs de la microélectronique est de concevoir et fabriquer des SoCs de petites tailles, à moindre coût et visant des marchés tel que l’internet des objets. À matériel fixe sur lequel l’on ne dispose d’aucune marge de manœuvre, l’un des challenges pour un développeur de logiciels embarqués est d’écrire son programme de manière à ce qu’à l’exécution, le logiciel développé puisse utiliser au mieux les capacités de ces SoCs. Cependant, ces programmes n’utilisent pas toujours correctement les capacités de traitement disponibles sur le SoC. L’estimation et l’optimisation de la performance du logiciel devient donc une activité cruciale. A l’exécution, ces programmes sont très souvent victimes de l’apparition de cycles de gel de processeur dus à l’absence de données en mémoire cache. Il existe plusieurs approches permettant d’éviter ces cycles de gel de processeur. Par l’exemple l’utilisation des options de compilation adéquates pour la génération du meilleur code exécutable possible. Cependant les compilateurs n’ont qu’une idée abstraite (sous forme de formules analytiques) de l’architecture du matériel sur lequel le logiciel s’exécutera. Une alternative est l’utilisation des processeurs « Out–Of–Order ». Mais ces processeurs sont très couteux en terme de coût de fabrication car nécessites une surface de silicium importante pour l’implantation de ces mécanismes. Dans cette thèse, nous proposons une méthode itérative basée sur les plateformes virtuelles précises au niveau du cycle qui permet d’identifier les instructions du programme à optimiser responsables à l’exécution, de l’apparition des cycles de gel de processeur dus à l’absence de données dans le cache L1. L’objectif est de fournir au développeur des indices sur les emplacements du code source de son programme en langage de haut niveau (C/C++ typiquement) qui sont responsables de ces gels. Pour chacune de ces instructions, nous fournissons leur contribution au rallongement du temps d’exécution totale du programme. Finalement nous estimons le gain potentiel maximal qu’il est possible d’obtenir si tous les cycles de gel identifiés sont évités en insérant manuellement dans le code source du programme à optimiser, des instructions de pré–chargement de données dirigé par le logiciel
One of microelectronics purposes is to design and manufacture small-sized, low-cost SoCs targeting markets such as the Internet of Things. With fixed hardware on which there is no possible flexibility, one of the challenges for an embedded software developer is to write his program so that, at runtime, the software developed can make the best use of these SoC capabilities. However, these programs do not always properly use the available SoC processing capabilities. Software performance estimation and optimization is then a crucial activity. At runtime, these programs are very often victims of processor data stall cycles. There are several approaches to avoiding these processor data stall cycles. For example, using the appropriate compilation options to generate the best executable code. However, the compilers have only an abstract knowledge (as analytical formulas) of the hardware architecture on which the software will be executed. Another way of solving this issue is to use Out-Of- Order processors. But these processors are very expensive in terms of manufacturing cost because they require a large silicon surface for the implementation of the Out-Of-Order mechanism. In this thesis, we propose an iterative methodology based on cycle accurate virtual platforms, which helps identifying precisely instructions of the program which are responsible of the generation of processor data stall cycles. The goal is to provide the developer with clues on the source code lignes of his program’s in high level language (C/C++ typically) which are responsible of these stalls. For each instructions, we provide their contribution to lengthening of the total program execution time. Finally, we estimate the maximum potential gain that can be achieved if all identified stall cycles are avoided by manually inserting software preloading instructions into the source code of the program to optimize

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Vincke, Bastien. "Architectures pour des systèmes de localisation et de cartographie simultanées." Phd thesis, Université Paris Sud - Paris XI, 2012. http://tel.archives-ouvertes.fr/tel-00770323.

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La robotique mobile est un domaine en plein essor. L'un des domaines de recherche consiste à permettre à un robot de cartographier son environnement tout en se localisant dans l'espace. Les techniques couramment employées de SLAM (Simultaneous Localization And Mapping) restent généralement coûteuses en termes de puissance de calcul. La tendance actuelle vers la miniaturisation des systèmes impose de restreindre les ressources embarquées. L'ensemble de ces constatations nous ont guidés vers l'intégration d'algorithmes de SLAM sur des architectures adéquates dédiées pour l'embarqué.Les premiers travaux ont consisté à définir une architecture permettant à un robot mobile de se localiser. Cette architecture doit respecter certaines contraintes, notamment celle du temps réel, des dimensions réduites et de la faible consommation énergétique.L'implantation optimisée d'un algorithme (EKF-SLAM), en utilisant au mieux les spécificités architecturales du système (capacités des processeurs, implantation multi-cœurs, calcul vectoriel ou parallélisation sur architecture hétérogène), a permis de démontrer la possibilité de concevoir des systèmes embarqués pour les applications SLAM dans un contexte d'adéquation algorithme architecture. Une seconde approche a été explorée ayant pour objectif la définition d'un système à base d'une architecture reconfigurable (à base de FPGA) permettant la conception d'une architecture fortement parallèle dédiée au SLAM. L'architecture définie a été évaluée en utilisant une méthodologie HIL (Hardware in the Loop).Les principaux algorithmes de SLAM sont conçus autour de la théorie des probabilités, ils ne garantissent en aucun cas les résultats de localisation. Un algorithme de SLAM basé sur la théorie ensembliste a été défini garantissant l'ensemble des résultats obtenus. Plusieurs améliorations algorithmiques sont ensuite proposées. Une comparaison avec les algorithmes probabilistes a mis en avant la robustesse de l'approche ensembliste.Ces travaux de thèse mettent en avant deux contributions principales. La première consiste à affirmer l'importance d'une conception algorithme-architecture pour résoudre la problématique du SLAM. La seconde est la définition d'une méthode ensembliste permettant de garantir les résultats de localisation et de cartographie.

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Ba, Papa-Sidy. "Détection et prévention de Cheval de Troie Matériel (CTM) par des méthodes Orientées Test Logique." Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT271/document.

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Pour réduire le coût des Circuits Intégrés (CIs), les entreprises de conception se tournent de plus en plus vers des fonderies basées dans des pays à faible coût de production (outsourcing). Cela a pour effet d’augmenter les menaces sur les circuits. En effet, pendant la fabrication,le CI peut être altéré avec l’insertion d’un circuit malicieux, appelé cheval de Troie Matériel (CTM). Ceci amène les vendeurs de CI à protéger leurs produits d’une potentielle insertion d’un CTM, mais également, d’en assurer l’authenticité après fabrication (pendant la phase de test).Cependant, les CTMs étant furtifs par nature, il est très difficile, voire impossible de les détecter avec les méthodes de test conventionnel, et encore moins avec des vecteurs de test aléatoires. C’est pourquoi nous proposons dans le cadre de cette thèse, des méthodes permettant de détecter et de prévenir l’insertion de CTM dans les CIs pendant leur fabrication.Ces méthodes utilisent des approches orientées test logique pour la détection de CTM aussi bien en phase de test (après fabrication du CI) qu’en fonctionnement normal (run-time).De plus, nous proposons des méthodes de prévention qui elles aussi s’appuient sur des principes de test logique pour rendre difficile, voire impossible l’insertion de CTM aussi bien au niveau netlist qu’au niveau layout
In order to reduce the production costs of integrated circuits (ICs), outsourcing the fabrication process has become a major trend in the Integrated Circuits (ICs) industry. As an inevitable unwanted side effect, this outsourcing business model increases threats to hardware products. This process raises the issue of un-trusted foundries in which, circuit descriptions can be manipulated with the aim to possibly insert malicious circuitry or alterations, referred to as Hardware Trojan Horses (HTHs). This motivates semiconductor industries and researchers to study and investigate solutions for detecting during testing and prevent during fabrication, HTH insertion.However, considering the stealthy nature of HTs, it is quite impossible to detect them with conventional testing or even with random patterns. This motivates us to make some contributions in this thesis by proposing solutions to detect and prevent HTH after fabrication (during testing).The proposed methods help to detect HTH as well during testing as during normal mode(run-time), and they are logic testing based.Furthermore, we propose prevention methods, which are also logic testing based, in order tomake harder or quasi impossible the insertion of HTH both in netlist and layout levels

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Hiscock, Thomas. "Microcontrôleur à flux chiffré d'instructions et de données." Thesis, Université Paris-Saclay (ComUE), 2017. http://www.theses.fr/2017SACLV074/document.

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Un nombre important et en constante augmentation de systèmes numériques nous entoure. Tablettes, smartphones et objets connectés ne sont que quelques exemples apparents de ces technologies omniprésentes, dont la majeure partie est enfouie, invisible à l'utilisateur. Les microprocesseurs, au cœur de ces systèmes, sont soumis à de fortes contraintes en ressources, sûreté de fonctionnement et se doivent, plus que jamais, de proposer une sécurité renforcée. La tâche est d'autant plus complexe qu'un tel système, par sa proximité avec l'utilisateur, offre une large surface d'attaque.Cette thèse, se concentre sur une propriété essentielle attendue pour un tel système, la confidentialité, le maintien du secret du programme et des données qu'il manipule. En effet, l'analyse du programme, des instructions qui le compose, est une étape essentielle dans la conception d'une attaque. D'autre part, un programme est amené à manipuler des données sensibles (clés cryptographiques, mots de passes, ...), qui doivent rester secrètes pour ne pas compromettre la sécurité du système.Cette thèse, se concentre sur une propriété essentielle attendue pour un tel système, la confidentialité, le maintien du secret du programme et des données qu'il manipule. Une première contribution de ces travaux est une méthode de chiffrement d'un code, basée sur le graphe de flot de contrôle, rendant possible l'utilisation d'algorithmes de chiffrement par flots, légers et efficaces. Protéger les accès mémoires aux données d'un programme s'avère plus complexe. Dans cette optique, nous proposons l'utilisation d'un chiffrement homomorphe pour chiffrer les données stockées en mémoire et les maintenir sous forme chiffrée lors de l'exécution des instructions. Enfin, nous présenterons l'intégration de ces propositions dans une architecture de processeur et les résultats d'évaluation sur logique programmable (FPGA) avec plusieurs programmes d'exemples
Embedded processors are today ubiquitous, dozen of them compose and orchestrate every technology surrounding us, from tablets to smartphones and a large amount of invisible ones. At the core of these systems, processors gather data, process them and interact with the outside world. As such, they are excepted to meet very strict safety and security requirements. From a security perspective, the task is even more difficult considering the user has a physical access to the device, allowing a wide range of specifically tailored attacks.Confidentiality, in terms of both software code and data is one of the fundamental properties expected for such systems. The first contribution of this work is a software encryption method based on the control flow graph of the program. This enables the use of stream ciphers to provide lightweight and efficient encryption, suitable for constrained processors. The second contribution is a data encryption mechanism based on homomorphic encryption. With this scheme, sensible data remain encrypted not only in memory, but also during computations. Then, the integration and evaluation of these solutions on Field Programmable Gate Array (FPGA) with some example programs will be discussed

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Chollet, Stéphanie. "Orchestration de services hétérogènes et sécurisés." Grenoble 1, 2009. http://www.theses.fr/2009GRE10283.

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Récemment, l'approche à services est apparue en ayant pour but de construire des applications à partir d'entités logicielles, nommées services. Un service fournit un ensemble de fonctionnalités définies par une description de services. A partir de cette description, un consommateur de service peut rechercher un service qui corresponde à ses besoins, le sélectionner et l'invoquer. La construction d'applications par composition de services demeure néanmoins une activité complexe puisqu'il faut traiter conjointement les aspects métier et techniques ; la composition doit satisfaire aux exigences fonctionnelles et non-fonctionnelles ainsi que respecter les contraintes des technologies à services liées, notamment, à l'hétérogénéité des plates-formes. Par ailleurs, les points forts de l'architecture à services, qui sont la distribution et le déploiement des services sur des plateformes hétérogènes, ouvrent d'importantes failles de sécurité. Nous proposons une approche dirigée par les modèles pour simplifier la réalisation d'applications basées sur une orchestration de services hétérogènes en prenant en considération les aspects de sécurité dès l'étape de conception. Pour cela, nous avons défini deux méta-modèles : l'un pour l'orchestration de services et l'autre pour la sécurité, ainsi que des liens entre ces méta-modèles dans le but d'étendre l'orchestration avec des propriétés de sécurité. Ainsi, il est possible de réaliser des modèles d'orchestration de services hétérogènes et sécurisés conformes aux méta-modèles. A partir de ces modèles, nous générons le code nécessaire à l'exécution de l'orchestration. L'exécution se fait en fonction des modèles définis dans la phase de conception et des services disponibles qui répondent aux spécifications. Notre approche a été validée avec la plate-forme Secure FOCAS, qui a été réalisée dans le cadre du projet Européen ITEA SODA
Service-oriented Computing (SOC) has appeared recently as a new software engineering paradigm. The very purpose of this reuse-based approach is to build applications through the late composition of independent software elements, called services, which are made available at run-time by internal or external providers. SOC brings properties of major interest. First, it supports rapid application development. Using existing, already tested, services is likely to reduce the time needed to build up an application and the overall quality of this application. SOC also improves software flexibility through late binding. A service to be used by an application is chosen at the last moment, based on its actual availability and on its properties at that moment. The service orientation has also to face thorny problems, as in any reuse-based approach. In this work, we focus on two major issues: the integration of heterogeneous service-oriented technologies and the management of security aspects when invoking a service. Security is actually a major concern to SOC practitioners. SOC technologies have allowed companies to expose applications, internally and externally, and, for that reason are heavily used. However, in some distributed environments, software services and process engines can be alarmingly vulnerable. Service-based processes can expose organizations to a considerable amount of security risk and dependability degradation. We propose to use a model-driven approach for solving this problem. During system design, paradigms such as abstraction, separation of concerns and language definition are used to define a model of the service composition with security properties. This model is transformed into an execution model. We present a generative environment applying these principles for service composition. This environment has been built as part of the SODA European project and validated on several industrial use cases

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Maréchal, Catherine. "Etude de l'influence de la technologie et de l'association de composants logiques sur la sensibilité électromagnétique de cartes électroniques : Application à l'étude d'une fonction dont la sécurité est fondée sur la redondance matérielle." Lille 1, 1994. http://www.theses.fr/1994LIL10109.

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Nous etudions l'influence de la technologie et de l'association des composants logiques sur la sensibilite electromagnetique des cartes electroniques. Dans une premiere partie, nous analysons le comportement d'un dispositif sous test simple vis-a-vis d'une perturbation electromagnetique de mode rayonne. Ce dispositif sous test est constitue de deux portes inverseuses connectees en serie par une ligne de transmission couplee a l'onde electromagnetique. Un outil statistique est developpe afin de caracteriser les defauts statiques qui apparaissent en sortie sur les etats logiques pour des perturbations de forte amplitude. Nous utilisons egalement une methode de mesure visualisant l'excursion du signal perturbe selon l'amplitude du champ electrique. Apres avoir etudie l'association de differentes familles d'une part de la technologie cmos (hc et hcu) et d'autre part de la technologie ttl (ls, als, as, f et s), nous analysons la propagation des perturbations le long d'une chaine de composants logiques. Nous utilisons le logiciel pspice afin de simuler les signaux induits sur la ligne de transmission. Dans une deuxieme partie, nous appliquons nos resultats experimentaux afin de tenter d'ameliorer la securite de systemes redondants soumis a une perturbation electromagnetique. Pour ce faire, nous etudions la sensibilite electromagnetique d'une fonction de securite effectivement implantee sur un systeme de transport. La securite de la carte est fondee sur une redondance materielle: une des voies de traitement de l'information emploi la technologie cmos et l'autre voie la technologie ttl.

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Poucheret, François. "Injections électromagnétiques : développement d’outils et méthodes pour la réalisation d’attaques matérielles." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20255/document.

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Les attaques en fautes consistent à perturber le fonctionnement d'un circuit intégré afin d'accéder à des informations confidentielles. Ce type d'attaque est critique pour la sécurité d'une application, en raison de la vaste gamme d'effets possibles : saut d'instructions, modifications de valeurs de registres … Les moyens mis en œuvre pour corrompre le fonctionnement d'un dispositif électronique sont divers et variés. Un circuit peut ainsi être utilisé en dehors de ses limites opérationnelles (en T°, V ou fréquence d'horloge), être soumis à de brusques variations de tension ou voir son signal d'horloge altéré. Ces attaques restent néanmoins globales, car elles perturbent le circuit dans son intégralité. De fait, elles sont facilement détectables par les nombreuses contremesures et capteurs intégrés de nos jours dans les circuits sécurisés. Des techniques plus élaborées ont ainsi vu le jour, notamment attaques dites LASER. Elles permettent de cibler une zone définie du circuit avec un effet très local, diminuant les risques d'être détectées par les capteurs ainsi que l'apparition de dysfonctionnements complets du système. Toutefois, ces attaques nécessitent une préparation physico-chimique du circuit, à la fois coûteuse et potentiellement destructrice pour l'échantillon ciblé. En raison de leur propriété de pénétration dans les matériaux, les injections électromagnétiques (Electromagnetic Injections) permettent, en théorie, de s'affranchir de toute étape de préparation. Leur capacité à transmettre de l'énergie sans contact direct, ainsi que la possibilité de les produire en possédant un matériel peu onéreux en font une technique de perturbation à fort potentiel. C'est dans ce contexte que cette thèse, intitulée « Injections électromagnétiques : développement d'outils et méthodes pour la réalisation d'attaques matérielles. » a été menée avec comme principaux objectifs la recherche de moyens de perturbation sans contact ne nécessitant pas d'étapes de préparation des échantillons, et produisant des effets localisés. Plus particulièrement, ces travaux de recherche ont donc d'abord été axés sur la réalisation d'une plateforme d'attaques basées sur la génération d'ondes EM harmoniques, en se focalisant sur les éléments clés que sont les sondes d'injection. Diverses expérimentations sur circuits intégrés en technologie récente, notamment sur une structure de générateur d‘horloge interne, ont permis de valider son efficacité. Enfin, des attaques sur générateurs de nombres aléatoires ont également été réalisées et ont démontré la possibilité de réduire l'aléa produit en sortie, en utilisant soit le phénomène de ‘locking' ou de manière plus surprenante, en provocant des fautes lors de l'échantillonnage des données par les éléments mémoires
Attacks based on fault injection consist in disturbing a cryptographic computation in order to extract critical information on the manipulated data. Fault attacks constitute a serious threat against applications, due to the expected effects: bypassing control and protection, granting access to some restricted operations… Nevertheless, almost of classical ways (T°,V,F) and optical attacks are limited on the newest integrated circuits, which embed several countermeasures as active shield, glitch detectors, sensors… In this context, potentials of Electromagnetic active attacks must undoubtedly be taken into account, because of their benefits (penetrating characteristics, contactless energy transmission, low cost power production…). In this work, EM active attacks based on continuous mode are presented, with a particular attention to the development and optimization of injection probes, with a complete characterization of EM fields provided by each probe at the IC surface. Finally, some experiments are realized on internal clock generator or on true random numbers generators, then evaluated to prove the efficiency of these techniques. Keywords. Hardware Attacks, Faults Attacks, EM induced faults, CMOS Integrated Circuits

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Tisserand, Arnaud. "Étude et conception d'opérateurs arithmétiques." Habilitation à diriger des recherches, Université Rennes 1, 2010. http://tel.archives-ouvertes.fr/tel-00502465.

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Ce travail présente quelques contributions en arithmétique des ordinateurs pour le matériel et le logiciel. L'arithmétique des ordinateurs est la branche de l'informatique qui traite des représentations des nombres, des algorithmes pour effectuer les calculs de base en machine, la validation de la qualité des calculs, l'analyse de l'efficacité des calculs et des outils d'aide à la conception de systèmes de calcul arithmétique. Nos travaux comportent des liens avec les domaines de la conception de circuits intégrés numériques, de l'architecture des machines et du développement logiciel de bibliothèques de calcul. Les principaux domaines d'application de nos travaux sont: le calcul numérique dans les systèmes embarqués, la cryptographie et la sécurité numérique, le traitement numérique du signal et des images et de façon plus limitée les dispositifs numériques de contrôle-commande en automatique. Le mémoire résume les travaux de recherche effectués, seul et en collaboration, depuis octobre 1997. Ces travaux portent sur: l'arithmétique en ligne, des architectures reconfigurables, des méthodes d'évaluation de fonctions à base de tables, la division pour circuits asynchrones, des opérateurs arithmétiques spécifiques pour FPGA, des variantes de la multiplication comme la multiplication par des constantes ou tronquée, des bibliothèques flottantes pour processeurs entiers, la division par des constantes, l'évaluation de fonctions par approximation polynomiale, des opérateurs arithmétiques pour la basse consommation d'énergie, la modélisation et l'évaluation de la consommation d'opérateurs arithmétiques, des opérateurs arithmétiques pour la cryptographie (corps finis et sécurisation contre des attaques physiques), la génération de diviseurs matériels, la bibliothèque logicielle PACE pour la cryptographie, la consommation d'énergie dans les processeurs graphiques, la maîtrise des erreurs d'arrondi dans les outils de CAO, la génération de nombres vraiment aléatoires et l'arithmétique par estimation.

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Lecomte, Maxime. "Système embarque de mesure de la tension pour la détection de contrefaçons et de chevaux de Troie matériels." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSEM018/document.

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Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGA
Due to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards

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Prokopiak, Marie. "L'amélioration de la qualité rédactionnelle des textes législatifs. Approche comparée droit français - droit de l'Union européenne." Thesis, Limoges, 2015. http://www.theses.fr/2015LIMO0116.

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La critique de la qualité rédactionnelle des textes législatifs s’est intensifiée depuis la fin des années quatre-vingt. Dans de nombreux systèmes juridiques nationaux comme dans l’ordre juridique de l’Union européenne, la doctrine et les pouvoirs publics ne cessent de déplorer la perte de normativité, le pointillisme, le manque de clarté des énoncés législatifs. En particulier, la sécurité juridique s’en trouve menacée, l’effectivité de la loi passablement affaiblie et l’égalité des citoyens devant la loi compromise. L’approche comparée, justifiée par l’étroite imbrication du système juridique français et du système juridique de l’Union européenne en matière normative, vise à apporter un éclairage nouveau et plus global sur les moyens de remédier à ce problème récurrent. La première voie d’amélioration est celle de la rénovation de l’ensemble des techniques, des méthodes, des procédures concourant à l’élaboration des textes législatifs. Cette préoccupation trouve d’ailleurs un écho favorable auprès des juges français et européen qui se réservent la possibilité de sanctionner, sur le fondement d’une argumentation juridique similaire, les malfaçons rédactionnelles nuisant à la compréhension des textes. La seconde voie d’amélioration, complémentaire, est celle de la clarification de la législation existante. Parce que l’accès matériel et intellectuel à cette dernière devient de plus en plus complexe, sont envisagées sa codification et, le cas échéant, sa révision selon un processus itératif. Ainsi, l’étude comparée des expériences française et européenne dessine les traits d’un modèle pour mieux rédiger les textes législatifs, lequel se développe bien au-delà des deux systèmes juridiques. Il n’est toutefois pas exempt de certaines contradictions, insuffisances et écueils, si bien qu’une réflexion commune sur les causes profondes de la dégradation de la qualité rédactionnelle des textes législatifs doit encore être menée
The criticism of the quality of drafting of legislation has been increasing since the 1980s. In many national legal systems as in the legal order of the European Union, authors and public authorities never stop denouncing the loss of normativity, the punctiliousness and the lack of clarity of legislation statement. In particular, the legal security is threatened, the effectiveness of the law is weakened and the equality of citizens before the law is compromised. The comparative study, justified by the close interlinking of the French legal system and that of the European Union, aims to provide a new and more global perspective on ways to address this recurring problem. The first means of improvement is the reform of all the techniques, methods and procedures that contribute to the preparation of legislation. This approach also finds a favorable response from the French and European judges, who reserve the right to sanction on the basis of similar legal arguments, the writing defects that affect the understanding of texts. The second, complementary, means of improvement is the clarification of existing legislation. As the material and intellectual access to it is becoming more and more complicated, its codification and, if required, its revision within the framework of an iterative process are being contemplated. Thus, the comparative study of French and European Union experiences outlines a model to better draft the legislation, which grows beyond the two legal systems. It is, however, not free of contradictions, deficiencies and pitfalls, therefore a Europe-wide reflexion on the underlying causes of the degradation of the quality of drafting of legislation needs to be undertaken

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Zermani, Sara. "Implémentation sur SoC des réseaux Bayésiens pour l'état de santé et la décision dans le cadre de missions de véhicules autonomes." Thesis, Brest, 2017. http://www.theses.fr/2017BRES0101/document.

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Les véhicules autonomes, tels que les drones, sont utilisés dans différents domaines d'application pour exécuter des missions simples ou complexes. D’un côté, ils opèrent généralement dans des conditions environnementales incertaines, pouvant conduire à des conséquences désastreuses pour l'humain et l'environnement. Il est donc nécessaire de surveiller continuellement l’état de santé du système afin de pouvoir détecter et localiser les défaillances, et prendre la décision en temps réel. Cette décision doit maximiser les capacités à répondre aux objectifs de la mission, tout en maintenant les exigences de sécurité. D’un autre côté, ils sont amenés à exécuter des tâches avec des demandes de calcul important sous contraintes de performance. Il est donc nécessaire de penser aux accélérateurs matériels dédiés pour décharger le processeur et répondre aux exigences de la rapidité de calcul.C’est ce que nous cherchons à démontrer dans cette thèse à double objectif. Le premier objectif consiste à définir un modèle pour l’état de santé et la décision. Pour cela, nous utilisons les réseaux Bayésiens, qui sont des modèles graphiques probabilistes efficaces pour le diagnostic et la décision sous incertitude. Nous avons proposé un modèle générique en nous basant sur une analyse de défaillance de type FMEA (Analyse des Modes de Défaillance et de leurs Effets). Cette analyse prend en compte les différentes observations sur les capteurs moniteurs et contextes d’apparition des erreurs. Le deuxième objectif était la conception et la réalisation d’accélérateurs matériels des réseaux Bayésiens d’une manière générale et plus particulièrement de nos modèles d’état de santé et de décision. N’ayant pas d’outil pour l’implémentation embarqué du calcul par réseaux Bayésiens, nous proposons tout un atelier logiciel, allant d’un réseau Bayésien graphique ou textuel jusqu’à la génération du bitstream prêt pour l’implémentation logicielle ou matérielle sur FPGA. Finalement, nous testons et validons nos implémentations sur la ZedBoard de Xilinx, incorporant un processeur ARM Cortex-A9 et un FPGA
Autonomous vehicles, such as drones, are used in different application areas to perform simple or complex missions. On one hand, they generally operate in uncertain environmental conditions, which can lead to disastrous consequences for humans and the environment. Therefore, it is necessary to continuously monitor the health of the system in order to detect and locate failures and to be able to make the decision in real time. This decision must maximize the ability to meet the mission objectives while maintaining the security requirements. On the other hand, they are required to perform tasks with large computation demands and performance requirements. Therefore, it is necessary to think of dedicated hardware accelerators to unload the processor and to meet the requirements of a computational speed-up.This is what we tried to demonstrate in this dual objective thesis. The first objective is to define a model for the health management and decision making. To this end, we used Bayesian networks, which are efficient probabilistic graphical models for diagnosis and decision-making under uncertainty. We propose a generic model based on an FMEA (Failure Modes and Effects Analysis). This analysis takes into account the different observations on the monitors and the appearance contexts. The second objective is the design and realization of hardware accelerators for Bayesian networks in general and more particularly for our models of health management and decision-making. Having no tool for the embedded implementation of computation by Bayesian networks, we propose a software workbench covering graphical or textual Bayesian networks up to the generation of the bitstream ready for the software or hardware implementation on FPGA. Finally, we test and validate our implementations on the Xilinx ZedBoard, incorporating an ARM Cortex-A9 processor and an FPGA

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Letan, Thomas. "Specifying and Verifying Hardware-based Security Enforcement Mechanisms." Thesis, CentraleSupélec, 2018. http://www.theses.fr/2018CSUP0002.

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Dans ces travaux de thèse, nous nous intéressons à une classe de stratégies d'application de politiques de sécurité que nous appelons HSE, pour Hardware-based Security Enforcement. Dans ce contexte, un ou plusieurs composants logiciels de confiance contraignent l'exécution du reste de la pile logicielle avec le concours de la plate-forme matérielle sous-jacente afin d'assurer le respect d'une politique de sécurité donnée. Pour qu'un mécanisme HSE contraigne effectivement l'exécution de logiciels arbitraires, il est nécessaire que la plate-forme matérielle et les composants logiciels de confiance l'implémentent correctement.Ces dernières années, plusieurs vulnérabilités ont mis à défaut des implémentations de mécanismes HSE. Nous concentrons ici nos efforts sur celles qui sont le résultat d'erreurs dans les spécifications matérielles et non dans une implémentation donnée.Plus précisément, nous nous intéressons aux cas particulier de l'usage légitime, par un attaquant, d'une fonctionnalité d'un composant matériel pour contourner les protections offertes par un second. Notre but est d'explorer des approches basées sur l'usage de méthodes formelles pour spécifier et vérifier des mécanismes HSE. La spécification de mécanismes HSE peut servir de point de départ pour la vérification des spécifications matérielles concernées, dans l'espoir de prévenir des attaques profitant de la composition d'un grand nombre de composants matériels. Elles peuvent ensuite être fournies aux développeurs logiciels, sous la forme d'une liste de prérequis que leurs produits doivent respecter s'ils désirent l'application d'une politique de sécurité clairement identifiée
In this thesis, we consider a class of security enforcement mechanisms we called Hardware-based Security Enforcement (HSE). In such mechanisms, some trusted software components rely on the underlying hardware architecture to constrain the execution of untrusted software components with respect to targeted security policies. For instance, an operating system which configures page tables to isolate userland applications implements a HSE mechanism. For a HSE mechanism to correctly enforce a targeted security policy, it requires both hardware and trusted software components to play their parts. During the past decades, several vulnerability disclosures have defeated HSE mechanisms. We focus on the vulnerabilities that are the result of errors at the specification level, rather than implementation errors. In some critical vulnerabilities, the attacker makes a legitimate use of one hardware component to circumvent the HSE mechanism provided by another one. For instance, cache poisoning attacks leverage inconsistencies between cache and DRAM’s access control mechanisms. We call this class of attacks, where an attacker leverages inconsistencies in hardware specifications, compositional attacks. Our goal is to explore approaches to specify and verify HSE mechanisms using formal methods that would benefit both hardware designers and software developers. Firstly, a formal specification of HSE mechanisms can be leveraged as a foundation for a systematic approach to verify hardware specifications, in the hope of uncovering potential compositional attacks ahead of time. Secondly, it provides unambiguous specifications to software developers, in the form of a list of requirements

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Cornelie, Marie-Angela. "Implantations et protections de mécanismes cryptographiques logiciels et matériels." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAM029/document.

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La protection des mécanismes cryptographiques constitue un enjeu important lors du développement d'un système d'information car ils permettent d'assurer la sécurisation des données traitées. Les supports utilisés étant à la fois logiciels et matériels, les techniques de protection doivent s'adapter aux différents contextes.Dans le cadre d'une cible logicielle, des moyens légaux peuvent être mis en oeuvre afin de limiter l'exploitation ou les usages. Cependant, il est généralement difficile de faire valoir ses droits et de prouver qu'un acte illicite a été commis. Une alternative consiste à utiliser des moyens techniques, comme l'obscurcissement de code, qui permettent de complexifier les stratégies de rétro-conception en modifiant directement les parties à protéger.Concernant les implantations matérielles, on peut faire face à des attaques passives (observation de propriétés physiques) ou actives, ces dernières étant destructives. Il est possible de mettre en place des contre-mesures mathématiques ou matérielles permettant de réduire la fuite d'information pendant l'exécution de l'algorithme, et ainsi protéger le module face à certaines attaques par canaux cachés.Les travaux présentés dans ce mémoire proposent nos contributions sur ces sujets tes travaux. Nous étudions et présentons les implantations logicielle et matérielle réalisées pour le support de courbes elliptiques sous forme quartique de Jacobi étendue. Ensuite, nous discutons des problématiques liées à la génération de courbes utilisables en cryptographie et nous proposons une adaptation à la forme quartique de Jacobi étendue ainsi que son implantation. Dans une seconde partie, nous abordons la notion d'obscurcissement de code source. Nous détaillons les techniques que nous avons implantées afin de compléter un outil existant ainsi que le module de calcul de complexité qui a été développé
The protection of cryptographic mechanisms is an important challenge while developing a system of information because they allow to ensure the security of processed data. Since both hardware and software supports are used, the protection techniques have to be adapted depending on the context.For a software target, legal means can be used to limit the exploitation or the use. Nevertheless, it is in general difficult to assert the rights of the owner and prove that an unlawful act had occurred. Another alternative consists in using technical means, such as code obfuscation, which make the reverse engineering strategies more complex, modifying directly the parts that need to be protected.Concerning hardware implementations, the attacks can be passive (observation of physical properties) or active (which are destructive). It is possible to implement mathematical or hardware countermeasures in order to reduce the information leakage during the execution of the code, and thus protect the module against some side channel attacks.In this thesis, we present our contributions on theses subjects. We study and present the software and hardware implementations realised for supporting elliptic curves given in Jacobi Quartic form. Then, we discuss issues linked to the generation of curves which can be used in cryptography, and we propose an adaptation to the Jacobi Quartic form and its implementation. In a second part, we address the notion of code obfuscation. We detail the techniques that we have implemented in order to complete an existing tool, and the complexity module which has been developed

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Kauffmann-Tourkestansky, Xavier. "Analyses sécuritaires de code de carte à puce sous attaques physiques simulées." Phd thesis, Université d'Orléans, 2012. http://tel.archives-ouvertes.fr/tel-00771273.

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Cette thèse s'intéresse aux effets des attaques par fautes physiques sur le code d'un système embarqué en particulier la carte à puce. De telles attaques peuvent compromettre la sécurité du système en donnant accès à des informations confidentielles, en compromettant l'intégrité de données sensibles ou en perturbant le fonctionnement pendant l'exécution. Dans cette thèse, nous décrivons des propriétés de sécurité permettant d'exprimer les garanties du système et établissons un modèle d'attaque de haut niveau définissant les capacités d'un attaquant à modifier le système. Ces propriétés et ce modèle nous servent à vérifier la sécurité du code par analyse statique ou test dynamique, combinés avec l'injection d'attaques, simulant les conséquences logicielles des fautes physiques. Deux méthodologies sont ainsi développées afin de vérifier le comportement fonctionnel du code sous attaques, tester le fonctionnement des sécurités implémentées et identifier de nouvelles attaques. Ces méthodologies ont été mises en oeuvre dans un cadre industriel afin de faciliter le travail du développeur chargé de sécuriser un code de carte à puce.

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Haddad, Patrick. "Caractérisation et modélisation de générateurs de nombres aléatoires dans les circuits intégrés logiques." Thesis, Saint-Etienne, 2015. http://www.theses.fr/2015STET4008/document.

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Les générateurs de nombres aléatoires sont des blocs destinés à produire des quantités numériques qui doivent être indépendantes et uniformément distribuées. Ces RNG sont utilisés dans des contextes sécuritaires où l'utilisation de nombres aléatoires est requise (génération de clefs cryptographiques, nonces des protocoles cryptographiques, marqueurs anti-rejeu, contre-mesures face aux attaques par canaux cachés) et où leur qualité est primordiale. Tous les composants électroniques ayant une fonction sécuritaire, comme par exemple les cartes à puces, incluent un ou plusieurs générateurs aléatoires (basés sur des principes physiques). En conséquence, le RNG est une brique centrale des applications sécuritaires et sa défaillance, totale ou partielle met donc en péril la fonctionnalité dans son ensemble. Ce travail de thèse porte sur l'étude des RNG physiques (PTRNG) et la modélisation de l'aléa à partir des caractérisations électroniques et mathématiques du circuit. Cette étude se place essentiellement dans le contexte de la norme AIS 31 du BSI* qui fait référence dans de nombreux pays européens. Cette norme est l‘une des rares qui impose des caractérisations sur les PTRNG, incluant notamment un modèle stochastique de ce dernier. Dans ce contexte, il est crucial de pouvoir valider la méthodologie d'évaluation proposée par ces normes et c'est sur ce point que j'ai focalisé mon travail de thèse.*Bundesamt für Sicherheit in der Informationstechnik, agence fédérale allemande chargée de la sécurité des technologies de l'information
Random number generators (RNG) are primitives that produce independent and uniformly distributed digital values, RNG are used in secure environments where the use of random numbers is required (generation of cryptographic keys, nonces in cryptographic protocols, padding values, countermeasures against side-channel attacks) and where the quality of the randomness is essential. All electronic components with a security function, such as smart cards, include one or more random generators (based on physical principles). Consequently, the RNG is an essential primitive for security applications. A flaw in security of the random number generation process directly impacts the security of the cryptographic system. This thesis focuses on the study of physical RNG (PTRNG), the modeling of its randomness and an electronic characterizations of the circuit. This study is in the context of the AIS-31 standard which is published by the BSI* and followed by many European countries. This standard is one of the few that require a characterizations of the PTRNG and a stochastic model. In this context, it is crucial to validate the evaluation methodology proposed by these standards and l focused on them during my thesis.*Bundesamt fiir Sicherheit in der Informationstechnik, federal agency German responsible for the security of information technology

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Hireche, Chabha. "Etude et implémentation sur SoC-FPGA d'une méthode probabiliste pour le contrôle de mission de véhicule autonome Embedded context aware diagnosis for a UAV SoC platform, in Microprocessors and Microsystems 51, June 2017 Context/Resource-Aware Mission Planning Based on BNs and Concurrent MDPs for Autonomous UAVs, in MDPI-Sensors Journal, December 2018." Thesis, Brest, 2019. http://www.theses.fr/2019BRES0067.

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Les systèmes autonomes embarquent différents types de capteurs, d’applications et de calculateurs puissants. Ils sont donc utilisés dans différents domaines d’application et réalisent diverses missions simples ou complexes. Ces missions se déroulent souvent dans des environnements non déterministes avec la présence d’évènements aléatoires pouvant perturber le déroulement de la mission. Il est donc nécessaire d’évaluer régulièrement l’état de santé du système et de ses composants matériels et logiciels dans le but de détecter les défaillances à l’aide de réseaux Bayésiens. Par la suite, une décision est prise par le planificateur de mission en générant un nouveau plan de mission assurant la continuité de la mission en réponse à l’événement détecté. Cette décision est prise à l’aide du modèle Markov Decision Process en fonction de contraintes telles que l’objectif de la mission, l’état de santé des capteurs et des applications embarqués, la stratégie de réalisation de la mission ‘stratégie safety’ ou ‘stratégie mission first’, etc. Comme les systèmes autonomes exécutent différentes tâches qui demandent différentes performances, il est nécessaire de penser à l’utilisation d’accélérateurs matériels sur SoC-FPGA dans le but de répondre aux contraintes de calculs hautes performances et décharger le CPU si besoin
Autonomous systems embed different types of sensors, applications and powerful calculators. Thus, they are used in different fields of application and perform various simple or complex tasks. Generally, these missions are executed in nondeterministic environments with the presence of random events that can affect the mission's progress. Therefore, it is necessary to regularly assess the health of the system and its hardware and software components in order to detect failures using Bayesian Networks.Subsequently, a decision is made by the mission planner by generating a new mission plan that ensures the mission in response to the detected event. This decision is made using the Markov Decision Process model based on constraints such as the mission objective, the health status of sensors and embedded applications, the mission policy "safety policy" or "mission first policy", etc. As autonomous systems perform different tasks that require different performance, it is necessary to consider the use of hardware accelerators on SoC-FPGA in order to meet high-performance computing constraints and unload the CPU if needed

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Da, Silva Mathieu. "Securing a trusted hardware environment (Trusted Execution Environment)." Thesis, Montpellier, 2018. http://www.theses.fr/2018MONTS053/document.

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Ce travail de thèse a pour cadre le projet Trusted Environment Execution eVAluation (TEEVA) (projet français FUI n°20 de Janvier 2016 à Décembre 2018) qui vise à évaluer deux solutions alternatives de sécurisation des plateformes mobiles, l’une est purement logicielle, la Whitebox Crypto, alors que l’autre intègre des éléments logiciels et matériels, le Trusted Environment Execution (TEE). Le TEE s’appuie sur la technologie TrustZone d’ARM disponible sur de nombreux chipsets du marché tels que des smartphones et tablettes Android. Cette thèse se concentre sur l’architecture TEE, l’objectif étant d’analyser les menaces potentielles liées aux infrastructures de test/debug classiquement intégrées dans les circuits pour contrôler la conformité fonctionnelle après fabrication.Le test est une étape indispensable dans la production d’un circuit intégré afin d’assurer fiabilité et qualité du produit final. En raison de l’extrême complexité des circuits intégrés actuels, les procédures de test ne peuvent pas reposer sur un simple contrôle des entrées primaires avec des patterns de test, puis sur l’observation des réponses de test produites sur les sorties primaires. Les infrastructures de test doivent être intégrées dans le matériel au moment du design, implémentant les techniques de Design-for-Testability (DfT). La technique DfT la plus commune est l’insertion de chaînes de scan. Les registres sont connectés en une ou plusieurs chaîne(s), appelé chaîne(s) de scan. Ainsi, un testeur peut contrôler et observer les états internes du circuit à travers les broches dédiées. Malheureusement, cette infrastructure de test peut aussi être utilisée pour extraire des informations sensibles stockées ou traitées dans le circuit, comme par exemple des données fortement corrélées à une clé secrète. Une attaque par scan consiste à récupérer la clé secrète d’un crypto-processeur grâce à l’observation de résultats partiellement encryptés.Des expérimentations ont été conduites sur la carte électronique de démonstration avec le TEE afin d’analyser sa sécurité contre une attaque par scan. Dans la carte électronique de démonstration, une contremesure est implémentée afin de protéger les données sensibles traitées et sauvegardées dans le TEE. Les accès de test sont déconnectés, protégeant contre les attaques exploitant les infrastructures de test, au dépend des possibilités de test, diagnostic et debug après mise en service du circuit. Les résultats d’expérience ont montré que les circuits intégrés basés sur la technologie TrustZone ont besoin d’implanter une contremesure qui protège les données extraites des chaînes de scan. Outre cette simple contremesure consistant à éviter l’accès aux chaînes de scan, des contremesures plus avancées ont été développées dans la littérature pour assurer la sécurité tout en préservant l’accès au test et au debug. Nous avons analysé un état de l’art des contremesures contre les attaques par scan. De cette étude, nous avons proposé une nouvelle contremesure qui préserve l’accès aux chaînes de scan tout en les protégeant, qui s’intègre facilement dans un système, et qui ne nécessite aucun redesign du circuit après insertion des chaînes de scan tout en préservant la testabilité du circuit. Notre solution est basée sur l’encryption du canal de test, elle assure la confidentialité des communications entre le circuit et le testeur tout en empêchant son utilisation par des utilisateurs non autorisés. Plusieurs architectures ont été étudiées, ce document rapporte également les avantages et les inconvénients des solutions envisagées en terme de sécurité et de performance
This work is part of the Trusted Environment Execution eVAluation (TEEVA) project (French project FUI n°20 from January 2016 to December 2018) that aims to evaluate two alternative solutions for secure mobile platforms: a purely software one, the Whitebox Crypto, and a TEE solution, which integrates software and hardware components. The TEE relies on the ARM TrustZone technology available on many of the chipsets for the Android smartphones and tablets market. This thesis focuses on the TEE architecture. The goal is to analyze potential threats linked to the test/debug infrastructures classically embedded in hardware systems for functional conformity checking after manufacturing.Testing is a mandatory step in the integrated circuit production because it ensures the required quality and reliability of the devices. Because of the extreme complexity of nowadays integrated circuits, test procedures cannot rely on a simple control of primary inputs with test patterns, then observation of produced test responses on primary outputs. Test facilities must be embedded in the hardware at design time, implementing the so-called Design-for-Testability (DfT) techniques. The most popular DfT technique is the scan design. Thanks to this test-driven synthesis, registers are connected in one or several chain(s), the so-called scan chain(s). A tester can then control and observe the internal states of the circuit through dedicated scan pins and components. Unfortunately, this test infrastructure can also be used to extract sensitive information stored or processed in the chip, data strongly correlated to a secret key for instance. A scan attack consists in retrieving the secret key of a crypto-processor thanks to the observation of partially encrypted results.Experiments have been conducted during the project on the demonstrator board with the target TEE in order to analyze its security against a scan-based attack. In the demonstrator board, a countermeasure is implemented to ensure the security of the assets processed and saved in the TEE. The test accesses are disconnected preventing attacks exploiting test infrastructures but disabling the test interfaces for testing, diagnosis and debug purposes. The experimental results have shown that chips based on TrustZone technology need to implement a countermeasure to protect the data extracted from the scan chains. Besides the simple countermeasure consisting to avoid scan accesses, further countermeasures have been developed in the literature to ensure security while preserving test and debug facilities. State-of-the-art countermeasures against scan-based attacks have been analyzed. From this study, we investigate a new proposal in order to preserve the scan chain access while preventing attacks, and to provide a plug-and-play countermeasure that does not require any redesign of the scanned circuit while maintaining its testability. Our solution is based on the encryption of the test communication, it provides confidentiality of the communication between the circuit and the tester and prevents usage from unauthorized users. Several architectures have been investigated, this document also reports pros and cons of envisaged solutions in terms of security and performance

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Khlif, Manel. "Analyse de diagnosticabilité d'architecture de fonctions embarquées - Application aux architectures automobiles." Phd thesis, Université de Technologie de Compiègne, 2010. http://tel.archives-ouvertes.fr/tel-00801608.

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Un système embarqué peut être défini comme un système électronique et informatique autonome, dédié à une tâche bien définie et soumis à des contraintes. Les défaillances des systèmes embarqués sont de plus en plus difficiles à prévoir, comprendre et réparer. Des travaux sur la sûreté de fonctionnement ont mis au point les techniques de vérification et des recommandations de conception pour maîtriser les risques. En même temps d'autres travaux ont entrepris d'améliorer la fiabilité de ces systèmes en rénovant les méthodologies de conception. Les méthodes de diagnostic, à leur tour, ont évolué afin d'améliorer la tolérance des systèmes embarqués aux pannes et leur capacité à s'auto-diagnostiquer. Ainsi, le domaine de l'analyse de la " diagnosticabilité " a vu le jour. Aujourd'hui, le concepteur d'un système doit s'assurer que celui-ci est diagnosticable, c'est-àdire que les fautes qui peuvent y apparaitre sont identifiables, avant de construire ou fabriquer le système. Les méthodes d'analyse de la diagnosticabilité se focalisent sur ce que nous appelons " la diagnosticabilité fonctionnelle " où l'architecture matérielle du système n'était pas directement considérée. Cette thèse contribue à l'analyse de l'impact de l'interaction des fonctions-architecture sur la diagnosticabilité d'un système embarqué. L'approche que nous avons conçue est intégrable dans le cycle de conception des systèmes embarqués ; elle commence par l'analyse de la diagnosticabilité des systèmes à événements discrets (telle qu'elle est présentée dans la littérature). Notre méthode, exige ensuite la vérification d'un ensemble de propriétés que nous avons définies et appelées " propriétés de la diagnosticabilité fonctionnelle-architecturale ". La vérification des propriétés s'effectue en deux étapes : la première étape est la vérification de la description de l'architecture (réalisée en AADL) et la deuxième étape est la vérification de l'interaction fonctions-architecture (réalisée en SystemC-Simulink). Pour l'analyse de l'interaction des fonctions avec l'architecture, réalisée en SystemC-Simulink, nous avons développé un prototype d'outil COSITA basé sur l'analyse des traces de la co-simulation du co-modèle. Nous avons comparé les résultats de l'analyse des traces de co-simulation avec des résultats que nous avons obtenus suite à une émulation sur une plateforme physique automobile dans le laboratoire Heudiasyc. Finalement, nous avons mis au point à travers cette thèse une méthodologie originale d'analyse de la diagnosticabilité qui prend en considération les contraintes de l'architecture matérielle du système.

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Diarrassouba, Aboubakar Sidiki. "Le principe de connexion entre le droit fiscal et la comptabilité." Thesis, Paris 2, 2015. http://www.theses.fr/2015PA020002.

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Depuis les réformes fiscales du 20ème siècle, l’alignement de principe du droit fiscal sur le droit privé et la comptabilité s’est progressivement imposé en droit fiscal français. En matière de fiscalité des entreprises, un principe de connexion entre le droit fiscal et la comptabilité a été consacré sur le fondement de textes épars, de la jurisprudence, de la doctrine majoritaire et du pragmatisme de l’administration fiscale ; mais surtout au nom de l’unité opératoire du droit considérée en phase avec les impératifs du droit fiscal telles la simplicité, la sécurité juridique, l’imposition selon la capacité contributive. A l’aune des principaux impôts commerciaux, la connexion présente une portée très large qui se dédouble en connexion matérielle et formelle. A l’épreuve de l’adoption mondiale du référentiel comptable de l’IASB et de l’harmonisation de la fiscalité directe des entreprises au sein de l’Union Européenne, le droit français, bien que tiraillé, a fait le choix du maintien de la connexion dans le cadre de la convergence du PCG avec les normes IAS-IFRS sans le secours d’une véritable politique fiscale optimale devant tendre vers l’élargissement de l’assiette des impôts en contrepartie d’une réduction des taux et vers la réduction des coûts de conformité de l’impôt au moins au sein de l’Union Européenne. Mais, à la lumière de ces impératifs fiscaux, de la logique juridique et du droit fiscal américain, les potentialités de la déconnexion doivent être explorées notamment le projet d’ACCIS soutenu par la France et reposant sur une assiette autonome et élargie, l’admission optionnelle du bilan fiscal et la réduction des concepts fiscaux transversaux
Since the tax reforms of 20th century, the alignment of tax law on private law and accounting gradually became the imperative principle under French law.Concerning business taxation, the principle of book and tax conformity has been established based on scattered provisions, the case law, the majority of tax scholars and the pragmatism of the tax authorities; but specially in the name of the operating unity of the law matching with the tax values such simplicity, legal certainty, taxation in accordance with ability to pay.With regard to the main business taxes, the book tax conformity has very wide reach which is both material and formal.Facing the worldwide adoption of the IASB accounting standards and the harmonization of the direct tax on businesses within the European Union, the French law, despite tension, chose the preservation of the book tax conformity in the process of the convergence of the General accounting plan toward the IAS-IFRS without the account of the optimal tax policy that must aim at broadening the tax base with rates reduction and the reduction of tax conformity costs at least within the EU.In the light of theses canons, legal logic, the example of the US law, the potentialities of a disconnection must be explored namely the current EU project of CCCTB, backed by France, based on a broad and autonomous tax base ; a fiscal balance sheet election; the reduction of transversal tax concepts

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Carlier, Peggy. "L'UTILISATION DE LA LEX FORI DANS LA RÉSOLUTION DES CONFLITS DE LOIS." Phd thesis, Université du Droit et de la Santé - Lille II, 2008. http://tel.archives-ouvertes.fr/tel-00287077.

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Анотація:

À trop vouloir poser la loi étrangère en parfait symbole de la résolution des conflits de lois, les auteurs dressent une présentation manichéenne du droit international privé où la lex fori (loi du juge saisi) incarne l'indésirable. C'est oublier qu'elle est davantage utilisée que la loi étrangère en matière de litiges internationaux puisque de nombreux procédés lui octroient pleinement ou subsidiairement une position privilégiée.
Prenant acte de ce constat, qu'il fonde sur des considérations sociologiques (ethnocentrisme) et pragmatiques (bonne administration de la justice), l'auteur entend réhabiliter la loi du for. Sans aller jusqu'à un legeforismo, dont la traduction pratique serait l'application systématique de la lex fori, un équilibre réaliste est proposé à partir d'un rapprochement des critères de rattachement et des chefs de compétence. Le vade-mecum de ce rapprochement offre alors les clés de la complémentarité qui doit exister entre la lex fori et la loi étrangère.

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Дисертації з теми "Sécurité logicielle et matérielle"

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