Добірка наукової літератури з теми "RISC V processor"

Code instrumentation enables the observability of an embedded software system during its execution. A usage example of code instrumentation is the estimation of “worst-case execution time” using hybrid analysis. This analysis combines static code analysis with measurements of the execution time on the deployment platform. Static analysis of source code determines where to insert the tracing instructions, so that later, the execution time can be captured using a logic analyser. The main drawback of this technique is the overhead introduced by the execution of trace instructions. This paper proposes a modification of the architecture of a RISC pipelined processor that eliminates the execution time overhead introduced by the code instrumentation. In this way, it allows the tracing to be non-intrusive, since the sequence and execution times of the program under analysis are not modified by the introduction of traces. As a use case of the proposed solution, a processor, based on RISC-V architecture, was implemented using VHDL language. The processor, synthesized on a FPGA, was used to execute and evaluate a set of examples of instrumented code generated by a “worst-case execution time” estimation tool. The results validate that the proposed architecture executes the instrumented code without overhead.

Although the RISC-V ISA has not been around for long, it is a processor architecture that has been highlighted by many businesses and individuals for its low-cost and rapid pace of development. They are open-source-synthesizable hardware processors with minimal functionality that is ideal for current IoT applications involving simple sensors and actuator controls. Due to some qualities of hardware, they can operate in areas where software programs and applications cannot be used whereas, these software programs that run on such hardware equally help in understanding how hardware operates. This paper, therefore, proposes and discusses the design, implementation, and internal verification and test platform for a Reduced Instruction Set Code-V’s (RISC-V) Instruction Set Architecture (ISA), using an interactive desktop program for a 32-bit single-cycle processor. This paper developed a system that functions as interactive assistance to RISC-V's ISA design and debugger using a more user-friendly desktop UI application. The uniqueness of this design is the flexibility of testing and debugging that is possible through either the software interface or through hardware peripherals such as Universal Asynchronous Receiver/Transmitter (UART) protocols in FPGA or even both. These peripherals allow users to view the contents of the register files and RAM being utilized by the implemented processor on the FPGA. The proposed desktop User Interface program monitors and controls the sequential processing and states of a 32-bit single-cycle RISC-V processor’s operation on an FPGA. Contents of the proposed processor’s registers and memory are displayed alongside other temporal or internal data. Internal components such as Program Counters (PC), Random Access Memory (RAM), are displayed all through the proposed User Interface (UI) program and also through various peripherals on the FPGA board. The software program is implemented using C# programing language through Microsoft Visual Studio 2019 Integrated Development Environment (IDE). The proposed hardware synthesizable processor core is implemented using Verilog Hardware Description Language (HDL) and synthesized with Xilinx Integrated Synthesis Environment (ISE) version 14.7. The proposed processor and its corresponding hardware test modules occupy 6476 Look-Up-Tables (LUT) and operate at a maximum frequency of 49MHz and its operation is verified on a Field Programmable Gate Array (FPGA). The proposed processor and its test platform can serve as a good educational tool as well as a help for processor design engineers both experienced and beginners.

In the field of embedded systems, energy efficiency is a critical requirement, particularly for battery-powered devices. RISC-V processors have gained popularity due to their flexibility and open-source nature, making them an attractive choice for embedded applications. However, not all RISC-V processors are equally energy-efficient, and evaluating their performance in specific use cases is essential. This paper presents RisCO2, an RISC-V implementation optimized for energy efficiency. It evaluates its performance compared to other RISC-V processors in terms of resource utilization and energy consumption in a signal processing application for nondispersive infrared (NDIR) CO2 sensors.The processors were implemented in the PULPino SoC and synthesized using Vivado IDE. RisCO2 is based on the RV32E_Zfinx instruction set and was designed from scratch by the authors specifically for low-power signal demodulation in CO2 NDIR sensors. The other processors are Ri5cy, Micro-riscy, and Zero-riscy, developed by the PULP team, and CV32E40P (derived from Ri5cy) from the OpenHW Group, all of them widely used in the RISC-V community. Our experiments showed that RisCO2 had the lowest energy consumption among the five processors, with a 53.5% reduction in energy consumption compared to CV32E40P and a 94.8% reduction compared to Micro-riscy. Additionally, RisCO2 had the lowest FPGA resource utilization compared to the best-performing processors, CV32E40P and Ri5cy, with a 46.1% and a 59% reduction in LUTs, respectively. Our findings suggest that RisCO2 is a highly energy-efficient RISC-V processor for NDIR CO2 sensors that require signal demodulation to enhance the accuracy of the measurements. The results also highlight the importance of evaluating processors in specific use cases to identify the most energy-efficient option. This paper provides valuable insights for designers of energy-efficient embedded systems using RISC-V processors.

ABSTRACTEmbedded systems constitute the class of computers that presentthe most significant volume and are increasingly present ineveryday life. The main element of these systems is the processor,which can be found in discrete form, represented by a physicalcomponent, or cores, as used in programmable logic devices.Processors of the same architecture share the same instructionset but may differ in the organization’s implementation. RISC(Reduced Instruction Set Computer) is the class of architecturesthat favors a simple, reduced instruction set. RISC-V is an exampleof such architecture, which consists of an initiative by academiaand industry to be open and free, aiming for easy and optimizedimplementations. However, due to the recent disclosure of itsfeatures and specifications, RISC-V needs more reference materialfor digital and embedded system designs. This work proposesthe RVSH, a simple RISC-V processor for teaching and researchactivities. The implementation aims to allow the adoption of thisarchitecture in topics such as digital systems, computer architecture,microcontrollers, and embedded systems design.

Blockchain technology is increasingly being used in Internet of things (IoT) devices for information security and data integrity. However, it is challenging to implement complex hash algorithms with limited resources in IoT devices owing to large energy consumption and a long processing time. This paper proposes an RISC-V processor with memristor-based in-memory computing (IMC) for blockchain technology in IoT applications. The IMC-adapted instructions were designed for the Keccak hash algorithm by virtue of the extendibility of the RISC-V instruction set architecture (ISA). Then, an RISC-V processor with area-efficient memristor-based IMC was developed based on an open-source core for IoT applications, Hummingbird E200. The general compiling policy with the data allocation method is also disclosed for the IMC implementation of the Keccak hash algorithm. An evaluation shows that >70% improvements in both performance and energy saving were achieved with limited area overhead after introducing IMC in the RISC-V processor.

Recent research has shown interest in adopting the RISC-V processors for high-reliability electronics, such as aerospace applications. The openness of this architecture enables the implementation and customization of the processor features to increase their reliability. Studies on hardened RISC-V processors facing harsh radiation environments apply fault tolerance techniques in the processor core and peripherals, exploiting system redundancies. In prior work, we present a hardened RISC-V System-on-Chip (SoC), which could detect and correct radiation-induced faults with limited fault awareness. Therefore, in this work, we propose solutions to extend the fault observability of the SoC implementation by providing error detection and monitoring. For this purpose, we introduce observation features in the redundant structures of the system, enabling the report of valuable information that supports enhanced radiation testing and support the application to perform actions to recover from critical failures. Thus, the main contribution of this work is a solution to improve fault awareness and the analysis of the fault models in the system. In order to validate this solution, we performed complementary experiments in two irradiation facilities, comprehending atmospheric neutrons and a mixed-field environment, in which the system proved to be valuable for analyzing the radiation effects on the processor core and its peripherals. In these experiments, we were able to obtain a range of error reports that allowed us to gain a deeper understanding of the faults mechanisms, as well as improve the characterization of the SoC.

In the new Internet of Things (IoT) era, embedded Field-Programmable Gate Array (FPGA) technology is enabling the deployment of custom-tailored embedded IoT solutions for handling different application requirements and workloads. Combined with the open RISC-V Instruction Set Architecture (ISA), the FPGA technology provides endless opportunities to create reconfigurable IoT devices with different accelerators and coprocessors tightly and loosely coupled with the processor. When connecting IoT devices to the Internet, secure communications and data exchange are major concerns. However, adding security features requires extra capabilities from the already resource-constrained IoT devices. This article presents the FAC-V coprocessor, which is an FPGA-based solution for an RISC-V processor that can be deployed following two different coupling styles. FAC-V implements in hardware the Advanced Encryption Standard (AES), one of the most widely used cryptographic algorithms in IoT low-end devices, at the cost of few FPGA resources. The conducted experiments demonstrate that FAC-V can achieve performance improvements of several orders of magnitude when compared to the software-only AES implementation; e.g., encrypting a message of 16 bytes with AES-256 can reach a performance gain of around 8000× with an energy consumption of 0.1 μJ.

The RISC-V platform is one of the leaders in the computer and embedded systems industry. With the increasing use of these systems, the demand for available peripherals for the implementations of this platform is growing. This thesis deals with the FU540-C000 processor from SiFive company, which is one of the implementations of the RISC-V architecture, and its basic peripherals. Based on the analysis, an UART circuit for asynchronous serial communication was selected from the peripherals of this processor. The aim of this master thesis is to design and implement the peripheral in one of the languages for the description of digital circuits, and then create a verification environment, through which the functionality of the implementation will be verified.

This thesis focuses on design and implementation of a testing framework for different implementation types of RISC-V architecture. It describes history, instruction set and processor modes which are supported by this architecture. Further, the current methodologies and testing frameworks implemented in Python are discussed. Emphasis is placed on the analysis of compliance tests. In the practical part, the design and implementation of a framework for execution of compliance tests for models, which can be implemented in various ways, either as an ISA simulator or a hardware model, is done. The secondary aim of the thesis is to create a graphical user interface for quick and easy test configuration. Finally, the results are evaluated and the possibilities of further development are discussed.

This master thesis deals with the design of a RISC-V processor with bit manipulations instruction set extension. In this work, attention is paid to the description of the RISC-V instruction set and the CodAL language, which is used to describe the instruction sets and the processor architectures. The main goal of this work is to implement a model with a 32-bit address space, RISC-V basic instruction set and bit manipulations instruction set. The processor's design have two models, which one is instruction model and second is RTL model. The resulting parameters of the designed processor are measured using a Genus Synthesis Solution tool. The usability of bit manipulations based on decoder coverage is also included in the measurement.

Basic methodology that exploits instruction level parallelism is called pipelining and it is part of every processor for decades. The ideal pipeline increases performance and efficiency for a relatively small cost. But the real pipeline has number of limitations caused by dependencies and hazards between instructions. The aim of this thesis is to discuss techniques used to improve efficency and performance of pipelined processors, to implement selected techniques to a RISC processor model and discuss its benefits.

Thesis: M. Eng., Massachusetts Institute of Technology, Department of Electrical Engineering and Computer Science, February, 2021
Cataloged from the official PDF of thesis.
Includes bibliographical references (pages 139-140).
We create a Python based RISC-V simulator that is capable of simulating any assembly code written in RISC-V, and even perform simple power analysis of RISC-V designs. The power consumption of non-privileged RISC-V RV32IM instructions are measured experimentally, forming the basis for our simulator. These instructions include memory loads and stores, PC jumps and branches, as well as arithmetic instructions with register values. The object-oriented simulator also supports stepping and debugging. In the context of designing software for hardware use, the simulator helps assess vulnerability to side channel attacks by accepting input power consumption values. The power consumption graph of any disassembled RISC-V code can be obtained if the power consumption of each instruction is given as an input; then, from the output power consumption waveforms, we can assess how vulnerable a system is to side channel attacks. Because the power values can be customized based on what's experimentally measured, this means that our simulator can be applied to any disassembled code and to any system as long as the input power consumption of each instruction is supplied. Finally, we demonstrate an example application of the simulator on a pseudorandom function for simple side channel power analysis.
by Gloria (Yu Liang) Fang.
M. Eng.
M.Eng. Massachusetts Institute of Technology, Department of Electrical Engineering and Computer Science

Práce se zabývá implementací simulátoru superskalárního procesoru. Implementace se odvíjí od existujících simulátorů a jejich chybějících částí. Simulátor umí vykonávat instrukční sadu RISC-V, ovšem je umožněno přidání jakékoli RISC instrukční sady. Simulátor má deterministickou predikci skoku. Části procesoru lze upravovat. Součástí je i editor kódu pro danou instrukční sadu.

The number of application specific instruction set processors is rapidly increasing, because of increased demand for low power and small area designs. A lot of new instruction sets are born, but they are usually confidential. University of California in Berkeley took an opposite approach. The RISC-V instruction set is completely free. This master's thesis focuses on analysis of RISC-V instruction set and two programming languages used to model instruction sets and microarchitectures, CodAL and Chisel. Implementation of RISC-V base instruction set along with multiplication, division and 64-bit address space extensions and implementation of cycle accurate model of Rocket Core-like microarchitecture in CodAL are main goals of this master's thesis. The instruction set model is used to generate the C compiler and the cycle accurate model is used to generate RTL representation, all thanks to Codasip Studio. Generated compiler is compared against the one implemented manually and results are used for instruction set optimizations. RTL is synthesized to Artix 7 FPGA and compared to the Rocket Core synthesis.

The thesis is focused on the design and implementation of the portable stimulus verification scenarios for selected Berkelium processor modules based on RISC-V architecture from Codasip. The aim of this work is to use new standard for Portable Stimulus developed by Accellera organization to design and implement portable stimulus scenarios using the Questa InFact tool from Mentor. The proposed portable stimulus scenarios are then linked to the already existing verification environments of the UVM methodology and then they are used for verification of the Berkelium processor modules based on RISC-V architecture. The last part of the thesis is the evaluation of portability of the implemented scenarios to the individual levels of the Berkelium processor based on RISC-V architecture (IP blocks, subsystems, system level), in which it tries to use the proposed scenarios across all verificated levels.

Negli ultimi anni in applicazioni come il Machine Learning la complessità degli algoritmi è in continua crescita, per migliorarne l’efficienza e velocizzarne l’esecuzione si è iniziato ad usare nuovi formati di precisione, come ad esempio il brain float il quale, presenta lo stesso numero di bit per l’esponente di un floating point a 32 bit ma tronca la mantissa in modo da rientrare in 16 bit. In questa maniera si mantiene lo stesso range dinamico del fp32 riducendo però la precisione in modo accettabile per applicazioni come near-sensor-computing e machine learning. Il vantaggio di utilizzare un formato con ridotto numero di bit si vede in termini di memory-footprint e banda, e nelle performance grazie alla vettorizzazione delle operazioni. Altri formati che possiamo trovare in algoritmi di machine learning sono fixed-point a 4, 2 ed 1 bit che vengono usati in reti neurali quantizzate in modo da permetterne l’implementazione anche in dispositivi come i microcontollori con risorse limitate. Supportare tutti questi formati su processori general-purpose può essere difficoltoso per il rischio di saturare l’encoding space e soluzioni come l’implementazione di istruzioni a lunghezza variabili rischiano di complicare troppo lo stadio di decodifica con conseguente aumento di consumi. In questa tesi si propone la progettazione e ottimizzazione di un core basato su ISA RISC-V in modo da operare a stati: per ogni tipo di istruzione floating point e SIMD fixed point si ha un unica codifica indipendentemente dal formato, dove quest’ultimo (stato) è contenuto in un registro di controllo risolvendo quindi il problema dell’encoding space. Questo ci ha permesso di supportare 15 formati per istruzioni SIMD tra cui 6 a precisioni miste. Queste modifiche hanno reso possibile l’esecuzione di kernel convoluzionali a 4 e 2 bit con performance da 3,78 a 7,78 volte superiori al core originale.

Nowadays, network processors are an integral part of information technology. With the deployment of 5G network ramping up around the world, numerous new devices are going to take advantage of their processing power and programming flexibility. Contemporary information technology providers of today such as Ericsson, spend a great amount of financial resources on licensing deals to use processors with proprietary instruction set architecture designs from companies like Arm holdings. There is a new non-proprietary instruction set architecture technology being developed known as Risc-V. There are many open source processors based on Risc-V architecture, but it is still unclear how well an open-source Risc-V processor performs network packet processing tasks compared to an Arm-based processor. The main purpose of this thesis is to design a test model simulating and evaluating how well an open-source Risc-V processor performs packet processing compared to an Arm Cortex M7 processor. This was done by designing a C code simulating some key packet processing functions processing 50 randomly generated 72 bytes data packets. The following functions were tested: framing, parsing, pattern matching, and classification. The code was ported and executed in both an Arm Cortex M7 processor and an emulated open source Risc-V processor. A working packet processing test code was built, evaluated on an Arm Cortex M7 processor. Three different open-source Risc-V processors were tested, Arianne, SweRV core, and Rocket-chip. The execution time of both cases was analyzed and compared. The execution time of the test code on Arm was 67, 5 ns. Based on the results, it can be argued that open source Risc-V processor tools are not fully reliable yet and ready to be used for packet processing applications. Further evaluation should be performed on this topic, with a more in-depth look at the SweRV core processor, at physical open-source Risc-V hardware instead of emulators.
Nätverksprocessorer är en viktig byggsten av informationsteknik idag. I takt med att 5G nätverk byggs ut runt om i världen, många fler enheter kommer att kunna ta del av deras kraftfulla prestanda och programerings flexibilitet. Informationsteknik företag som Ericsson, spenderarmycket ekonomiska resurser på licenser för att kunna använda proprietära instruktionsuppsättnings arkitektur teknik baserade processorer från ARM holdings. Det är väldigt kostam att fortsätta köpa licenser då dessa arkitekturer är en byggsten till designen av många processorer och andra komponenter. Idag finns det en lovande ny processor instruktionsuppsättnings arkitektur teknik som inte är licensierad så kallad Risc-V. Tack vare Risc-V har många propietära och öppen källkod processor utvecklats idag. Det finns dock väldigt lite information kring hur bra de presterar i nätverksapplikationer är känt idag. Kan en öppen-källkod Risc-V processor utföra nätverks databehandling funktioner lika bra som en proprietär Arm Cortex M7 processor? Huvudsyftet med detta arbete är att bygga en test model som undersöker hur väl en öppen-källkod Risc-V baserad processor utför databehandlings operationer av nätverk datapacket jämfört med en Arm Cortex M7 processor. Detta har utförts genom att ta fram en C programmeringskod som simulerar en mottagning och behandling av 72 bytes datapaket. De följande funktionerna testades, inramning, parsning, mönster matchning och klassificering. Koden kompilerades och testades i både en Arm Cortex M7 processor och 3 olika emulerade öppen källkod Risc-V processorer, Arianne, SweRV core och Rocket-chip. Efter att ha testat några öppen källkod Risc-V processorer och använt test koden i en ArmCortex M7 processor, kan det hävdas att öppen-källkod Risc-V processor verktygen inte är tillräckligt pålitliga än. Denna rapport tyder på att öppen-källkod Risc-V emulatorer och verktygen behöver utvecklas mer för att användas i nätverks applikationer. Det finns ett behov av ytterligare undersökning inom detta ämne i framtiden. Exempelvis, en djupare undersökning av SweRV core processor, eller en öppen-källkod Risc-V byggd hårdvara krävs.

The textbook consists of review and monographic chapters, presents a modern view of the literary process of the XX-beginning of the XXI century, examines the work of poets, prose writers, playwrights who caused an extraordinary rise in spirituality and culture of the period under consideration. The analysis of the top works of Nobel prize winners: I. Bunin, B. Pasternak, M. Sholokhov, A. Solzhenitsyn, V. Shalamov, I. Brodsky, writers-front — line poets and prose writers is given. Attention is paid to the work of writers of Russian emigration. The section "Modern prose" includes materials about philosophical and aesthetic searches in the works of such writers As V. Rasputin, L. Borodin, Yu. Polyakov, B. Ekimov, A. Bitov, V. Makanin, A. Kabakov, V. Tokareva, etc. It offers questions and tasks for independent work, topics of essays, term papers and theses, a list of bibliographic sources. Meets the requirements of the Federal state educational standards of higher education of the latest generation. It is intended for students of higher educational institutions.

The textbook consists of review and monographic chapters, presents a modern view of the literary process of the XX — early XXI century, examines the work of poets, novelists, playwrights who caused an extraordinary rise in spirituality and culture of the period under consideration. The analysis of the top works of Nobel Prize laureates is given: I. Bunin, B. Pasternak, M. Sholokhov, A. Solzhenitsyn, I. Brodsky, writers- front—line poets and prose writers. Attention is paid to the work of writers of Russian emigration. The section "Modern prose" includes materials on philosophical and aesthetic searches in the works of such writers as V. Rasputin, L. Borodin, Yu. Polyakov, B. Ekimov, A. Bitov, V. Makanin, A. Kabakov, V. Tokareva, etc. It offers questions and tasks for independent work, topics of abstracts, term papers and theses, a list of bibliographic sources. Meets the requirements of the federal state educational standards of higher education of the latest generation. Designed for students of higher educational institutions.

Com muita satisfação publicamos mais uma edição da coletânea “Estudos de Direito Latino Americano” em seu Volume XI. Trata-se de uma obra que visa reunir pesquisas sobre diversas temáticas jurídicas tanto do Brasil quanto da América Latina. O primeiro capítulo intitulado “Políticas Públicas e Desigualdade Social nas cidades brasileiras: uma resenha crítica” foi fazer uma resenha crítica do artigo intitulado: Globalização e desafios urbanos: políticas públicas e desigualdade social nas cidades brasileiras, publicado na Revista Eure (Santiago), no ano de 2011. O artigo foi realizado através de uma pesquisa exploratória, assentada em uma revisão literária bibliométrica com procedimento quantiqualitativo e método histórico comparativo. endo como objetivo, compreender os diversos ciclos de crescimento econômico evitaram uma redistribuição mais equitativa da riqueza, agravando as desigualdades sociais e empobrecendo as populações urbanas brasileiras. O segundo capítulo intitulado “O sequestro do ônibus 174: a generalização do Direito Penal do inimigo através da trajetória de Sandro Barbosa do Nascimento” é apresentada a história de Sandro Barbosa do Nascimento, que foi marcada pela ausência de suporte estatal, culminando em um sequestro do ônibus 174 no Rio de Janeiro, tentativa do agente de ser ouvido pelas autoridades. O estudo foi dividido em três etapas. Na primeira, é narrado o episódio criminoso envolvendo o transporte público. Em seguida, é exposta a história de Sandro desde sua infância, quando presenciou a morte de sua mãe a facadas até pouco antes do fatídico evento que o levou à morte pelas mãos de policiais com o objetivo de evidenciar a influência da negligência do Estado em sua formação. Por fim, é feita uma análise entre os trágicos acontecimentos ocasionados pela não efetivação das normas que dizem respeito ao direito à vida e segurança pública, bem como os requisitos básicos das garantias fundamentais, dentre eles saúde, alimentação e educação, com a tese descritiva de Günther Jakobs sobre o Direito Penal do Inimigo, que estabelece a marginalização e punição antecipada de indivíduos que insistem em violar os tipos penais, desligando-se do ser cidadão e regredindo ao chamado Estado Natural. O terceiro capítulo intitulado “O licenciamento ambiental e o projeto de lei nº 2159/2021 sob a perspectiva do desenvolvimento sustentável” é analisada a institucionalização de uma política de gestão ambiental é fenômeno recente no Brasil, que surgiu a partir de uma mudança global de conscientização ambiental durante a década de 1970, motivando a edição da Lei 6938/1981 através da qual, pela primeira vez em âmbito nacional, houve uma gestão integrada dos recursos naturais expressa por uma Política Nacional do Meio Ambiente (PNMA), que inovou ao prever instrumentos de gestão ambiental como o licenciamento ambiental. Trata-se do instrumento adotado para possibilitar a implementação, construção e operação de empreendimentos que tenham potencial poluidor, garantindo que a necessária proteção ambiental seja observada nesse processo. Esse processo, contudo, sofre diversas críticas quanto ao seu funcionamento, com diversas tentativas de alteração legislativa do processo atual, sendo que o objetivo do presente trabalho é analisar as alterações propostas pelo Projeto de Lei 2159/2021, Projeto de Lei 3.729/2004 e a introdução da Licença por Adesão e Compromisso a fim de responder o questionamento central levantado: se a adoção da LAC é um instrumento capaz de garantir maior eficiência ao processo de licenciamento ambiental ou se tal modificação no sistema pode colocar em risco a proteção ao meio ambiente e o objetivo de se promover o desenvolvimento sustentável previsto na Constituição da República Brasileira. Como objetivo específico, visa aprofundar a figura do licenciamento ambiental como instrumento do desenvolvimento sustentável e analisar as especificidades das alterações propostas. O quarto capítulo intitulado “A eficiência da autofalência: análise custo-benefício de um instituto esquecido no ordenamento jurídico” tem como objetivo analisar a eficiência do instituto da autofalência (falência requerida pelo próprio devedor). O capítulo observa a Lei de Recuperação de Empresas e Falência (LREF) com o auxílio da Análise Econômica do Direito visando à análise dos custos de falência da autofalência e os benefícios trazidos ao optar pelo instituto, como a proteção ao patrimônio dos sócios e outras vantagens introduzidas em decorrência da alteração da Lei nº 11.101/2005 pela Lei nº 14.112/2020. Ao final, conclui-se que a autofalência é um mecanismo viável que visa a diminuir os custos sociais de uma futura recuperação judicial infrutífera, diante da preocupação do Estado com a crise financeira e econômica de uma empresa. O quinto capítulo intitulado “As diversidades e as Tics na educação: uma análise inclusiva” tem como objetivo entender a relevância da valorização da diversidade e da redução da desigualdade em um determinado cenário organizacional, inclusive instituições de ensino, foco do presente estudo e sugerir mudanças pedagógicas utilizando as tecnologias de informação como meios para a existência de um ambiente organizacional que pratique a inclusão. Sabe-se que a ideia básica da gestão da diversidade em qualquer instituição é a necessidade da prática do respeito, da empatia, da inclusão e do reconhecimento de modo que um ambiente produtivo efetivamente ocorra, onde todos se sintam valorizados e os talentos sejam utilizados em plenitude realmente exista. Somente assim, as finalidades plenas daquela instituição educacional conseguirão ser atingidas. O sexto capítulo intitulado “A Corte Constitucional Monocrática: questões sobre as decisões monocráticas em controle de constitucionalidade concentrado” o autor defende que o sistema de controle de constitucionalidade adotado pelo Brasil, que congloba tanto o modelo concentrado quanto o difuso; corrobora com o aumento indireto das competências da Corte Constitucional, entre outros. A fim de proporcionar eficiência aos julgamentos, criou-se a possibilidade de prolação de decisões monocráticas, porém questiona-se a sua legitimidade e respeito à separação dos poderes, mormente quando em ações de controle concentrado de constitucionalidade, uma vez que por decisão liminar, de um único ministro, suspende-se o efeito de Lei, processada pelo Legislativo e sancionada pelo Executivo. O sétimo capítulo intitulado “O constitucionalismo ecológico biocêntrico sob uma análise sistemática crítica” tem como objetivo estabelecer a relação entre o ser humano e o meio ambiente, especificamente em relação à fauna, é questão recorrente no debate doutrinário, de modo que houve grandes evoluções no arcabouço jurídico pertinente. Se nos primórdios o meio ambiente não representava preocupação para o ser humano, tem-se que no sistema jurídico pátrio hodierno um verdadeiro rol de garantias aos animais, ainda que sob uma visão antropocêntrica do Constitucionalismo Ecológico. Com isto, quer-se dizer que estas garantias não representam direitos à fauna, uma vez que não são sujeitos de direitos, mas sim deveres do ser humano. Nesta toada, há movimento recente na doutrina com a finalidade de propor uma mudança de paradigma, de modo que os animais passem a ser sujeitos de direitos e possam fruir de direitos fundamentais, nos moldes dos direitos garantidos ao ser humano. Portanto, relevantes questões exsurgem desse Constitucionalismo Ecológico Biocêntrico, especialmente se de fato representa avanço ao arcabouço jurídico, bem como se traz efetividade que justifique esta mudança tão profunda e os efeitos que lhes são corolários. O oitavo capítulo intitulado “O desmonte da política de assistência social durante o governo Bolsonaro: análise do contexto assistencial na pandemia da Covid - 19” tem como objetivo analisar o contexto de precarização e sucateamento, e com os desafios impostos pela pandemia da COVID-19 e o agravamento de algumas questões sociais, como o aumento de desemprego, amplia a inserção da população em situação de vulnerabilidade social e extrema pobreza. O atual contexto que vivenciamos é marcado por fortes ataques aos direitos sociais, somado a ampliação de trabalhos temporários, subcontratação, flexibilização, em que se tem o aumento de trabalhos desprotegidos, invisíveis às Leis trabalhistas. O nono capítulo intitulado ‘Improbidade administrativa: seus aspectos e sua denotação crítica” tem como objetivo analisar e esquematizar a questão que caracteriza a Improbidade Administrativa, em conformidade com fatores que vem ganhando espaço com desordens diante da lei. Ao exercício das atividades que são desempenhadas pelos agentes públicos e que levam a constância de razões que atentem contra a integridade, desempenhando ilegalidades com enriquecimento pessoal e violando princípios em benefício próprio, importunando assim a constitucionalidade da lei de improbidade. A Administração Pública é o alicerce para a concretização de serviços, visando à satisfação da coletividade, e é voltada para assuntos detalhados que tem como objetivo alcançar com perfeição os princípios que norteiam a administração. Aos que causem prejuízos ao erário e ao enriquecimento ilícito, consoante as suas especificidades descritas na lei, consiste em improbidade administrativa. Os que causam prejuízos ao erário e enriquecem ilicitamente se enquadram como agentes causadores da improbidade administrativa. O décimo capítulo intitulado “Benefício Assistencial: análise das condições de miserabilidade” tem como objetivo analisar a concessão ao Benefício Assistencial. No artigo 203, V da Constituição Federal de 1988, traz a garantia da concessão de um beneficio assistencial à pessoa idosa ou deficiente que não tenha condições de prover o próprio sustento. Esse benefício tem regulamentação na Lei 8.742/93, conhecida como LOAS – Lei Orgânica da Previdência Social, que demonstra a acerca do benefício de prestação continuada, e institui o direito fundamental à assistência social, garantindo condições de uma sobrevivência digna àqueles que, apesar de não ter vertido contribuições previdenciárias ou tenham perdido a qualidade de segurado, não se encontram em condições de prover o próprio sustento, seja pela idade, ou em razão de alguma deficiência. Entretanto, existem requisitos para sua concessão, dentre eles o critério da miserabilidade, que cita um valor igualitário para definir quem será considerado hipossuficiente para fins do benefício de prestação continuada. Sendo assim, a fixação de um valor baixo para examinar a miserabilidade do postulante, é ferir sem sombra de dúvida esse princípio. Demonstrar-se-á, também, que o Estado não deve se afastar da sua função primordial, qual seja, promover o bem-estar de qualquer pessoa que dele necessite. O décimo primeiro capítulo intitulado “Direito do trabalhador rural: preceitos constitucionais e direitos fundamentais” tem como objetivo analisar fontes de melhorias nas condições do trabalhador rural, na qual desempenha na agricultura uma das atividades essenciais para o desenvolvimento econômico e sustentável do país, no entanto, os trabalhadores que desempenham esta atividade não têm seus direitos trabalhistas e previdenciários devidamente resguardados e em sua grande maioria vivem e trabalham em condições precárias. Ressalta-se que no Brasil esse problema se arrasta há anos, desde a formação do país, pois o desenvolvimento da agricultura e do pastoreio não despertou o mesmo interesse do legislador em relação à regulação do trabalhador urbano. Tal observação está denominada na Consolidação das Leis do Trabalho (CLT), publicada em 1943, onde é nítida a preocupação quanto à regulação e proteção do trabalhador urbano. Ao passo que, o trabalhador rural encontra-se visivelmente excluído da esfera dessa proteção legal através da disposição do art. 7º, alínea “b”, da CLT. Desta feita, nasce a necessidade de investigação e análise dos motivos que geram tal precariedade dos direitos desta importante categoria de trabalhadores. O décimo segundo capítulo intitulado “Direito tributário constitucional: a (im)possibilidade do exercício do poder judicante aos tribunais administrativos fiscais” propõe a análise acerca da possibilidade do exercício do poder judicante dos Tribunais Administrativos Fiscais, sob a ótica da Constituição Federal de 1988. O décimo terceiro capítulo intitulado “Impacto das instituições do Direito e da Administração no trabalho no mundo pós-pandemia” tem por finalidade realizar uma reflexão sobre o impacto das instituições do direito e da administração na construção do sentido do trabalho pós-pandemia. Como elemento presente na vida do ser humano desde os primórdios de sua atuação sobre a natureza, o trabalho reveste-se de centralidade que ultrapassa a mera satisfação de necessidades econômicas e alcança outras dimensões, como a social e a de saúde física e mental. Neste diapasão, a administração e o direito do trabalho, são elencados para estudo por serem as instituições sustentadoras das relações formais e informais no mundo do trabalho. No contexto de relações sociais trabalhistas na pós-pandemia, busca-se responder à questão de pesquisa: qual o impacto das instituições Administração e Direito do Trabalho, estruturadoras das relações sociais nas organizações, após a ruptura do modo tradicional de execução do trabalho com a pós-pandemia? Essa questão é respondida mediante pesquisa bibliográfica, em um estudo exploratório, de abordagem qualitativa e de natureza básica. O décimo quarto capítulo intitulado “A teoria argentina de Enrique del Percio sobre mudanças na sociedade contemporânea e a influência destas no envelhecimento do Perfil demográfico populacional na América Latina” tem como objetivo estudar os países da América Latina, entre eles a Argentina e o Brasil, e como têm experimentado um crescente movimento de envelhecimento do seu perfil populacional, o que decorre de sucessivas quedas nas taxas de natalidade e aumentos na expectativa de vida das pessoas. Esse movimento demográfico, tratado por alguns como “onda idosa”, decorre de profundas mudanças na sociedade, em processo que foi muito bem explorado pelo professor e filósofo argentino Enrique del Percio, o qual soube analisar as alterações estruturais na sociedade ao longo dos anos, principalmente no que diz respeito ao papel das mulheres, que foi determinante para o panorama de envelhecimento vivido atualmente. Por fim, o décimo quinto capítulo intitulado “Criação, análise, interpretação e construção dos Direitos Humanos passados e futuros a partir da revitalização e da importância da língua espanhola” tem como objetivo fazer uma síntese historiográfica da relevância do uso da língua hispânica no centro dos principais “direitos passados e futuros”, acentuando os pontos de similaridade dos valores culturais atuais até à formação de blocos supranacionais e de alianças em comum. Neste passo, propõe-se uma reflexão sobre a posição de assimilação do castelhano à educação política, jurídica e econômica das próximas gerações, e a sua constante retroalimentação. Por isso, a obra que ora se apresenta é de leitura obrigatória para estudantes e profissionais do Direito que queiram compreender e formar opinião acerca de temas jurídicos que transcendem nosso país e, diante de tais debates importantes trazidos na presente obra podem surgir soluções e respostas para a resolução de diversas questões em pauta na América Latina.

Realities such as the COVID-19 pandemic have expedited the move to online operations, highlighting the undeniable fact that the world is continuing to go digital. This emphasises the need for policymakers to regulate in a manner that allows them to harness digital trade benefits while also avoiding associated risk. However, given that digital trade remains unco-ordinated globally, with countries adopting different approaches to policy issues, national regulatory divergence on the matter continues, placing limits on the benefits that countries can obtain from digital trade. Given these disparities, ahead of the African Continental Free Trade Area (AfCFTA) Phase II Negotiations, African countries have been considering the best way to harmonise regulations on issues related to digital trade. To do this effectively, AfCFTA members need to identify where divergencies exist in their domestic regulatory systems. This will allow AfCFTA members to determine where harmonisation is possible, as well as what is needed to achieve such harmonisation. This report analyses the domestic regulations and policies of four focus countries – South Africa, Nigeria, Kenya and Senegal – comparing their regulatory approaches to five policy issues: i) regulation of online transactions; ii) cross-border data flows, data localisation, and personal data protection; iii) access to source code and technology transfer; iv) intermediary liability; and v) customs duties on electronic transmissions. The study highlights where divergencies exist in adopted approaches, indicating the need for the four countries – and AfCFTA members in general – to carefully consider the implications of the divergences, and determine where it is possible and beneficial to harmonise approaches. This was intended to encourage AfCFTA member states to take ownership of these issues and reflect on the reforms needed. As seen in Table 1 below, the study shows that the four countries diverge on most of the five policy issues. There are differences in how all four countries regulate online transactions – that is, e-signatures and online consumer protection. Nigeria was the only country out of the four to recognise all types of e-signatures as legally equivalent. Kenya and Senegal only recognise specific e-signatures, which are either issued or validated by a recognised institution, while South Africa adopts a mixed approach, where it recognises all e-signatures as legally valid, but provides higher evidentiary weight to certain types of e-signatures. Only South Africa and Senegal have specific regulations relating to online consumer protection, while Nigeria and Kenya do not have any clear rules. With regards to cross border data flows, data localisation, and personal data protection, the study shows that all four focus countries have regulations that consist of elements borrowed from the European Union (EU) General Data Protection Regulation (GDPR). In particular, this was regarding the need for the data subject's consent, and also the adequacy requirement. Interestingly, the study also shows that South Africa, Kenya and Nigeria also adopt data localisation measures, although at different levels of strictness. South Africa’s data localisation laws are mostly imposed on data that is considered critical – which is then required to be processed within South African borders – while Nigeria requires all data to be processed and stored locally, using local servers. Kenya imposes data localisation measures that are mostly linked to its priority for data privacy. Out of the four focus countries, Senegal is the only country that does not impose any data localisation laws. Although the study shows that all four countries share a position on customs duties on electronic transmissions, it is also interesting to note that none of the four countries currently have domestic regulations or policies on the subject. The report concludes by highlighting that, as the AfCFTA Phase II Negotiations aim to arrive at harmonisation and to improve intra-African trade and international trade, AfCFTA members should reflect on their national policies and domestic regulations to determine where harmonisation is needed, and whether AfCFTA is the right platform for achieving this efficiently.