Добірка наукової літератури з теми "Ordinateurs – Mémoires à accès sélectif – Conception et construction"

Les contrôleurs mémoire temps-réel récemment proposés abordent le compromis entreperformance et prédictibilité en cherchant à offrir le meilleur des deux mondes. Cependant,en conséquence, les conceptions deviennent complexes et présentent souvent des développementsmathématiques qui sont longs, difficiles à lire et à examiner, incomplets, et reposent sur des hypothèses peu claires. Etant donné que de tels composants sont souvent conçus comme faisant partie de microarchitectures utilisées dans des systèmes temps réel critiques, un degré élevé de confiance dans le comportement correct du système est nécessairepour atteindre les objectifs de certification. Pour résoudre ce problème, nous proposons un nouveauframework, intitulé CoqDRAM, écrit dans l’assistant de preuves formelles Coq, dans lequel nousmodélisons les dispositifs DRAM et les contrôleurs et leur comportement attendu en tant que spécification formelle. Le framework est destiné à aider à la conception d’algorithmes d’ordonnancement DRAM corrects par construction et dignes de confiance. La spécification CoqDRAM capture les critères de correction selon les normes JEDEC et énonce d’autrespropriétés de haut niveau, telles que l’équité (fairness) et la cohérence séquentielle (sequential consistency).Suivant cette approche, les développements mathématiques sur papier-et-crayon sont remplacéspar des preuves vérifiées par machine, ce qui accroit la confiance que la conception est effectivement correcte. Nous présentons l’utilisabilité de Coq-DRAM en modélisant et en prouvant deux algorithmes d’ordonnancement de principe : l’un basé sur la politique d’arbitrage First-In First-Out (FIFO) et l’autre sur la multiplexage par répartition dans le temps (TDM). De plus, en utilisant CoqDRAM, nous proposons un nouvel algorithme d’ordonnancement DRAM appelé TDMShelf, qui étend et améliore les travaux précédents sur l’arbitrage work-conserving dynamique TDM. Plus précisément, TDMShelf exploite des informations sur l’état interne de la mémoire auniveau de l‘ordonnancement des requêtes mémoire, fournissant ainsi un bon équilibre entre prédictibilité et latence moyenne pour les systèmes temps réel à criticité mixte
Recently proposed real-time memorycontrollers tackle the performance-predictability tradeoffby trying to offer the best of both worlds. However,as a consequence, designs have become complexand often present mathematical developmentsthat are lengthy, hard to read and review, incomplete,and rely on unclear assumptions. Given thatsuch components are often designed as part microarchitecturesthat are used in safety-critical real-timesystems, a high degree of confidence that systemsbehave correctly is required in order to meet certificationgoals. To address that problem, we proposea new framework written in the Coq theorem provernamed CoqDRAM, in which we model DRAM devicesand controllers and their expected behaviour asa formal specification. The framework is intended toaid the design of correct-by-construction, trustworthyDRAM scheduling algorithms. The CoqDRAM specificationcaptures correctness criteria according to theJEDEC standards and states other high-level properties,such as fairness and sequential consistency. Followingsuch approach, paper-and-pencil mathematicaldevelopments are replaced by machine-checkedproofs, which increase confidence that the design isindeed correct.We showcase CoqDRAM’s usability bymodelling and proving two proof of concept schedulingalgorithms: one based on the First-in First-Out (FIFO) arbitration policy and the other on Time-Division Multiplexing (TDM). Moreover, using Coq-DRAM, we propose a new DRAM scheduling algorithmcalled TDMShelve, which extends and improvesprevious work on work-conserving dynamic TDM arbitration.More specifically, TDMShelve exploits informationabout the internal state of the memory at requestscheduling level, thus providing a good balancebetween predictability and average-case latency formixed-criticality real-time systems. Finally, we connectthe algorithms written in CoqDRAM to software andhardware simulation environments. These environmentsare used to perform simulation runs that furthervalidate the correctness of the CoqDRAM model

La cryptographie est une science très ancienne qui a trouvé un nouveau souffle grâce aux développements des réseaux de communication, tel que Internet, pour la transmission d'informations confidentielles. Dans ce travail, le principal objectif est de rechercher de nouvelles architectures pour l'implantation matérielle des algorithmes de cryptographie à clé secrète notamment Data Encryption Standard (DES) et son successeur Advanced Encryption Standard (AES). Notre choix a été de modifier l'architecture des mémoires SRAM afin de permettre la conception d'un nouveau circuit que nous avons nommé "Crypto-Mémoire". Ce circuit est capable de réaliser deux fonctions : l'exécution des opérations typiques d'un SRAM et le chiffrement des données stockées dans la mémoire selon l'algorithme DES ou AES. Dans cette thèse, nous avons donc donné une nouvelle fonctionnalité aux mémoires SRAM afin de supprimer des transferts de données et par conséquent d'augmenter le niveau de sécurité d'un SoC.

De nos jours, les mémoires sont présentes dans de nombreux circuits intégrés conçus pour des applications électroniques embarquées et occupent une majeure partie de la surface des systèmes sur puce (SoC). Ces mémoires deviennent donc les acteurs principaux du rendement de production. Or, une forte densité d'intégration associée à une complexité élevée des procédés de fabrications rendent ces mémoires toujours plus sensibles aux défauts de fabrications. Afin de mettre en évidence les défaillances survenant dans les mémoires, plusieurs méthodes de test existent. Ces solutions de test couramment utilisées pour les mémoires SRAM sont basées sur la détection de fautes statiques telles que les fautes de collage ou de couplage. Des algorithmes spécifiques, appelés algorithmes March, sont utilisés afin de mettre en évidence ce type de fautes. Cependant, ces solutions de test ne sont pas adaptées à la détection d'un nouveau type de faute apparaissant dans les technologies submicroniques. Ces fautes, appelées fautes dynamiques, sont principalement dues à des défauts de type " ouverts-résistif " et ne se manifestent que dans des configurations très spécifiques. En effet, une séquence d'opérations est nécessaire à la mise en évidence de ces fautes. Le premier objectif de cette thèse a été de proposer des solutions de test permettant la détection de fautes dynamiques dues à des défauts " ouverts-résistifs " dans le driver d'écriture et l'amplificateur de lecture. Une extension sur l'étude des comportements dynamiques face à des variations de procédés de fabrication dans le point mémoire a été proposée. Enfin, la seconde partie de cette thèse fournit de nouvelles solutions de diagnostic, capables de prendre en compte les fautes dynamiques d'une part, et proposant une détection précise des sites fautifs. Ces travaux ont été réalisés en collaboration avec la société Infineon basée à Sophia Antipolis spécialisée dans la conception de mémoires SRAM.

Les limites rencontrées par les dernières générations de mémoires Flash et DRAM (Dynamic Random Access Memory) nécessitent la recherche de nouvelles variables physiques (autres que la charge et la tension), de nouveaux dispositifs ainsi que de nouvelles architectures de circuits. Plusieurs dispositifs à résistance variable sont très prometteurs. Parmi eux, les OxRRAMs (Oxide Resistive Random Access Memory) et les CBRAMs (Conductive Bridge Random Access Memory) sont de sérieux candidats pour la prochaine génération de mémoire dense. Ce travail se concentre donc sur le rôle des mémoires résistives (OxRRAM et CBRAM) dans les mémoires embarquées et plus particulièrement dans les FPGAs. Pour cela, nous avons développé un modèle compact, outil indispensable à la conception de circuits intégrés. Ensuite, nous avons conçus de nouveaux circuits non volatiles tels que des flips-flops (NVFF), des tables de correspondance (NVLUT), des commutateurs 2x2 ainsi que des SRAMs (NVSRAM). Ces structures ont finalement été simulées dans le cas d’un FPGA, afin de vérifier l’impact de celles-ci sur la surface, le délai ainsi que la puissance. Nous avons comparé les résultats pour un FPGA à base de NVLUTs utilisant une structure 1T-2R composée de CBRAMs par rapport à un FPGA plus classique utilisant des SRAMs. Nous réduisons ainsi la taille de 5%, la consommation de 18% et améliorons la vitesse de fonctionnement de 24%. La thèse aborde la modélisation compacte, la conception des circuits, et l’évaluation de systèmes incluant des mémoires résistives
The grave challenges to future of traditional memories (flash and DRAM) at 1X nm regime has resulted in increased quest for new physical state variables (other than charge or voltage), new devices and architectures offering memory and logic functions beyond traditional transistors. Many thin film devices with resistance change phenomena have been extensively reported as ’promising candidates’. Among them, Ox- ide Resistive Memory (OxRRAM) and Conductive Bridge Resistive Memory (CBRAM) are leading contenders for the next generation high density memories. In this work, we focus on the role of Resistive Memories in embedded memories and their impact on FPGAs in particular. We begin with the discussion on the compact modeling of resistive memory devices for design enabling, we have designed novel circuits of non- volatile flip-flop (NVFF), non-volatile look-up table (NVLUT), non-volatile 2x2 switch and non-volatile SRAM (NVSRAM) using Resistive Memories. We simulated the impact of these design structures on the FPGA system assessing the performance parameters of area, delay and power. By using the novel 1T-2R memory element concept of CBRAMs in FPGAs to implement Look-up Tables (NVLUT), we would scale down the area impact by 5%, enhance speed by 24% and reduce the power by 18% compared to SRAM based FPGAs. The thesis addresses aspects of compact modeling, circuit design and system evaluation using resistive memories

De nos jours, la conception des systèmes sur puce devient de plus en plus complexe, et requiert des densités de mémoire sans cesse grandissantes. Pour ce faire, une forte miniaturisation des nœuds technologiques s’opère. Les mémoires non-volatiles résistives, tels que les RRAM, PC-RAM ou MRAM se présentent comme des alternatives technologiques afin d'assurer à la fois une densité suffisante et des faibles contraintes en surface, en latence, et en consommation à l’échelle nanométrique. Cependant, la variabilité croissante de ces cellules mémoires ainsi que des circuits en périphérie, tels que des circuits de lecture, est un problème majeur à prendre en considération. Cette thèse consiste en une étude détaillée et une aide à la compréhension de la problématique de variabilité appliquée aux circuits de lecture pour mémoires résistives. Elle propose des solutions d’amélioration de la fiabilité de lecture de ces mémoires. Pour ce faire, diverses études ont été réalisées : revue générale des solutions existantes d’amélioration du rendement de lecture, au niveau circuit et système ; développement d’un modèle statistique évaluant la contribution à la marge de lecture de la variabilité de chaque composante du chemin de lecture de la mémoire résistive ; analyse, caractérisation, modélisation et optimisation de l’offset d’un amplificateur de lecture dynamique pour mémoires résistives ; proposition d’architecture d’amplificateur de lecture permettant un rapport signal à offset optimum
Nowadays, Systems on chip (SoCs) conception is becoming more and more complex and demand an ever-increasing amount of memory capacity. This leads to aggressive bit cell technology scaling. Nonvolatile resistive memories (PC-RAM, RRAM, MRAM) are promising technologic alternatives to ensure both high density, low power consumption, low area and low latencies. However, scaling lead to significant memory cell and/or memory periphery variability. This thesis aims to address variability issues in read circuitries of resistive memories and propose solutions for read yield enhancement of these memories. To this end, several sub-studies were achieved: overall review of the existing solutions for read yield enhancement, at both circuit and system level; development of a statistical model evaluating the contributions to read margin of the variability of each component of the resistive memory sensing path; analysis, characterization modelling and optimization of the offset of one particular dynamic sense amplifier for resistive memories; proposal of a sense amplifier architecture that features an optimum signal to offset ratio