Добірка наукової літератури з теми "Circuits intégrés – Innovations technologiques"

En 2016, nous avons lancé le premier master de Nanoélectronique en Équateur à l’Universidad San Francisco de Quito (USFQ). Il s’agit d’un master en Double Diplôme dont le Master 1 (M1) se fait en Equateur et le Master 2 (M2) soit en France (Institut National Polytechnique de Toulouse, INPT) soit en Italie (Université de Calabres, UNICAL). Parmi les cours proposés le cours de design de microprocesseur de 48h est divisé en 2 parties dont une se concentrant sur le design d’un VSM (Very Simple Microprocessor). Dans une pédagogie de type classe inversée, une approche de type Apprentissage Par Projet (APP) a été choisie en utilisant comme support l’outil de design Microwind, logiciel de design de circuits intégrés incluant une perspective technologique. Ce type de travail a été reproduit tous les ans et Microwind a continué à intégrer de nouveaux noeuds technologiques avec de nouvelle architectures : planar, FinFET et plus récemment Nano-Sheet FET. De cette façon chaque nouvelle promotion peut apprendre à pratiquer l’intégration des VSM « customized » avec la possibilité d’intégrer des noeuds technologiques les plus avancés.

Objectif : L’objectif de cet article est de faire état des interactions entre l’intelligence artificielle et la réhabilitation auditive en montrant de quelle manière celle-ci est intégrée aux prothèses auditives conventionnelles, aux implants cochléaires et aux programmes d’entraînement perceptivo-cognitif. Méthodes : Il s’agit d’une revue de littérature effectuée au moyen de recherches bibliographiques référencées ainsi que sur internet afin de recenser les innovations technologiques des fabricants de prothèses auditives conventionnelles et/ou d’implants cochléaires ainsi que différents sites proposant des programmes d’entraînement en ligne. Résultats : Ces recherches ont permis d’identifier des processus d’intelligence artificielle intégrés aux prothèses auditives conventionnelles, aux processeurs et aux systèmes de réglage des implants cochléaires ainsi que des programmes d’entraînement en ligne. Conclusion : Cette étude confirme l’existence de programmes d’entraînement auditif et cognitif informatisés n’intégrant pas l’intelligence artificielle ce qui ne leur permet pas de s’ajuster aux comportements et aux attentes de leurs utilisateurs.

Les nouveaux capteurs d’image 3D sont des éléments clés pour exploiter pleinement les applications émergentes dans les domaines de l'imagerie 3D et de la vision par ordinateur telles que la reconnaissance faciale, la capture de mouvement, la détection de présence ou encore la réalité augmentée. Ces capteurs reposent essentiellement sur une technique de mesure de distance. Parmi celles-ci, la mesure indirecte du temps de vol des photons présente l’avantage d’une mise en œuvre simple, fiable et économique appropriée aux applications mobiles grâce au fonctionnement conjugué d’un capteur d’image et d’une diode laser. Le principe consiste à calculer une distance en mesurant le déphasage entre un signal laser infrarouge modulé et le signal optique renvoyé après réflexion sur un objet de la scène. Des impulsions laser avec un rapport cyclique proche de 50\% sont généralement utilisées comme signal laser en modulant le courant à travers une diode laser. Le travail de thèse se focalise sur l'étude et la conception d'un circuit intégré de pilotage de diode laser qui soit à la fois compact, efficace et peu cher, pour des applications d'imagerie 3D utilisées dans les téléphones portables. La nouveauté ici concerne l'intégration du pilote entier (hormis la diode laser et quelques composants passifs) sur une seule puce tout en respectant les contraintes des applications mobiles (faibles tensions d'alimentation, forte intégration). Un autre défi important concerne les pics de tension se produisant pendant les transitoires rapides dus aux inductances parasites. Enfin, un fort rendement électrique s’avère indispensable dans le but de prolonger l’autonomie de la batterie et minimiser l’auto-échauffement. A des fins de comparaison, deux topologies de pilotage différentes, mettant en oeuvre un convertisseur DC/DC associé à un élément de commutation connecté soit en série soit en parallèle de la diode laser, ont été retenues comme base pour concevoir le pilote de diode laser. Deux prototypes ont été réalisés en utilisant une technologie CMOS 130nm de STMicroelectronics, qui sont capables de fournir des impulsions de courant jusqu'à 3A avec une largeur d'impulsion de 2,5ns à une fréquence maximale de 200MHz sous une tension d'alimentation de 3,6V. Dans ces conditions, ils délivrent une puissance électrique de sortie moyenne de 4,5W à la diode laser avec un rendement électrique d'environ 60%
Three-dimensional (3D) image sensors are key enablers for unlocking emerging applications in consumer electronics such as facial recognition, presence detection, gesture control or Augmented Reality (AR). These sensors mostly rely on range measuring techniques such as structured-light or Time-of-Flight (ToF) principles. The indirect Time-of-Flight (iToF) principle offers the advantage of a simple, reliable and low cost solution for mobile applications by using a laser transmitter and an image sensor. Its operating principle is to calculate a distance by measuring the phase shift between a modulated infrared laser signal and the optical signal received by the sensor after reflection on an object from the scene. Laser pulses with a duty cycle close to 50\% are usually sent through the scene by modulating the current through a semiconductor laser diode. The thesis is focused on the study and design of a compact, cost-effective and efficient integrated Laser Diode Driver (LDD) for 3D-depth sensing applications used in mobile phones. The novelty here concerns the integration of the whole driver (except laser diode and some passive components) on a single chip while accommodating mobile phone constraints (low supply voltages, high integration). Another important requirement concerns the high voltage spikes occurring during fast transients due to stray inductance. Finally, a high efficiency and low losses in the chip are critical for saving the battery lifetime and minimizing the self-heating. For comparison purposes, two different driving topologies, implementing a DC/DC converter connecting a switching element either in series or in parallel with a laser diode, have been retained as basis for designing the laser diode driver. Two IC prototypes have been realized using a 130nm CMOS technology from STMicroelectronics. Both drivers are able to generate current pulses up to 3A with a 2.5ns pulse width at a maximum 200MHz frequency under a 3.6V supply voltage. Under theses conditions, they provide an average output electrical power of 4.5W to the laser diode with an electrical efficiency of around 60%

L'électromigration (EMG) est l'une des conséquences de la course à la miniaturisation des composants électroniques en général et la réduction des dimensions des interconnexions en particulier. Il est identifié comme l'un des phénomènes critiques de fiabilité pour les circuits intégrés en technologies submicroniques. Les méthodes de vérification de ce phénomène utilisées durant la conception de circuits sont pour la plupart basées sur des règles de densité de courants et de température. Ces règles deviennent de plus en plus difficiles à mettre en place, compte tenue de l'augmentation des densités de courant dans les réseaux d'interconnexions. Les travaux de cette thèse s'inscrivent dans la dynamique de recherches de moyens d'amélioration de la détection des risques d'électromigration durant la phase de conception. Le but est d'établir une relation entre violations des règles électriques et la physique de dégradation des interconnexions. Les résultats obtenus au cours des tests de vieillissement nous ont permis de repousser les limites de courant sans altérer les durées de vie des circuits. Enfin, ce projet été l'occasion de définir des règles conception basé sur l'optimisation des cellules d'horloges dans la grille d'alimentation des circuits intégrés. L'application des solutions proposées au cours de ces travaux ont permis de réaliser des circuits robustes aux effets EMG
Electromigration (EMG) is a consequence of miniaturization of integrated circuits in general and the reduction of interconnect dimensions in particular. It is identified as one of the critical reliability phenomenon for integrated circuits designed in submicron technologies. The methods of checking this phenomenon at design level are mostly based on current density rules and temperature. These rules are becoming difficult to implement due to increasing current density in interconnection network. This thesis is based on researching for ways to improve detection of electromigration risks at design level. The goal is to establish a relation between electrical rules and interconnect degradation mechanism. Results obtained from ageing tests permit us to relax current limit without altered circuit lifetimes. Finally, this project has been instrumental to define design rules based on optimization of clock tree cells placement in integrated circuit power grid. The application of solution proposed during this work permit to design robust circuits toward EMG

Une méthode de modélisation de transistor à effet de champ a été mise au point pour l'analyse de structures existantes, pour le contrôle de la technologie et la recherche de structures optimales en circuits integrés monolithiques hyperfréquence. Elle est utilisée pour définir une structure mesfet optimale ainsi que celle d'un tegfet en algaas/gaas.

Cette these presente une contribution a la caracterisation de processus technologiques. Notre travail a ete essentiellement axe sur la determination de capacites de composants elementaires en technologie cmos. Deux methodes d'evaluation ont ete mises au point, l'une statique et l'autre dynamique. La premiere est basee sur l'utilisation d'un element de reference pour determiner la capacite inconnue. Simple a mettre en uvre, cette methode a permis la caracterisation de composants de dimensions minimales. Des capacites dans la gamme du ff ont ete mesurees. Ces resultats ont permis d'etablir une carte modele capacitive pour des jonctions pn et de determiner les dimensions effectives de transistors. La deuxieme methode developpee permet de faire une evaluation en absolue de capacites constantes avec une bonne precision. Son principe est base sur l'etude de la reponse en courant d'une capacite a une rampe de tension. Elle est particulierement adaptee a la caracterisation des interconnexions

Le domaine de l'électroménager grand public est un secteur d'activité à fort volume de production, où l'augmentation des fonctionnalités proposées ainsi que diverses contraintes sociétales(économie d'énergie, réduction de la consommation d'eau, ou du bruit acoustique)se font de plus en plus pressantes. De ce fait, une grande partie des actionneurs implémentés ont dû être adaptés ou remplacés. Cela engendra l'émergence de nombreux actionneurs spécifiques et originaux dont le comportement s'éloigne bien souvent des caractéristiques des charges traditionnellement étudiées dans l'enseignement supérieur. D'autre part, l'électronique est de plus en plus présente dans ce secteur. La réalisation d'un circuit de commande adapté passe par une bonne connaissance de l'application et des contraintes qui y sont associées, sous peine de choisir un composant qui, bien que performant ne soit pas adapté à la fonction. De ce fait, le principe de fonctionnement de divers actionneurs a été explicité et une étude théorique sommaire, permettant la compréhension des phénomènes rencontrés, a été menée. Ensuite, une analyse comportementale détaillée nous a permis d'extraire les paramètres électriques imposés par chaque actionneur et de déterminer l'impact de ces contraintes sur le composant de commande. L'étude de la commutation des triacs à l'ouverture a été abordée et les résultats obtenus, associés à l'analyse comportementale préalable, ont conduit au développement d'une nouvelle structure intégrée dans la filière ASD de STMicroelectronics. Cette nouvelle solution de commande dédiée permet la commande d'électroaimants ou de moteurs universels par une tension redressée double alternance.

Les besoins en performance des générations sub-65 nm impliquent l'utilisation de films diélectriques à très faible permittivité relative dans les interconnexions. Avec l'introduction du cuivre, deux films diélectriques interviennent dans l'architecture : un isolant entre les lignes métalliques et une barrière diélectrique recouvrant le dessus de ces lignes. Pour la génération 45 nm, le film isolant interligne de très faible permittivité relative est obtenu en introduisant de la porosité dans une matrice SiOC. Ces films poreux sont un véritable saut technologique pour l'ensemble de la chaîne de réalisation des interconnexions. Les barrières diélectriques doivent aussi présenter une permittivité relative faible. Dans ce but, le film SiCN, utilisé pour la génération 65 nm, doit être remplacé par un matériau présentant les mêmes caractéristiques barrière mais une densité moindre pour satisfaire les besoins en performances électriques. Le film isolant interligne présenté dans cette étude est basé sur une approche non porogène, dite de restructuration. L’étude du procédé de dépôt et des caractéristiques du film a permis de mettre en évidence les phénomènes physiques à l’origine de la structure à gradient du film. Les propriétés mécaniques ont pu être déterminées par nanoindentation à partir d’une méthode de mesure sur multicouches. L’amélioration de la tenue mécanique de ce film poreux a été étudiée avec un traitement thermique assisté par rayonnement ultraviolet. Son efficacité dépend du temps d’exposition et de l’atmosphère dans la chambre de traitement. De plus, la cinétique de réticulation de la structure SiOC est liée à la densité du film. Enfin, la faisabilité de l’intégration de ce film a été démontrée. En ce qui concerne les barrières diélectriques, deux solutions pour la génération 45 nm ont été comparées : une barrière SiC stabilisée par plasma et une bicouche SiCN. L’efficacité en tant que barrière à la diffusion a été mesurée grâce à deux méthodes développées dans cette étude. Cela a permis de mettre en évidence les performances de ces nouvelles couches
The performance requirements for sub-65 nm generations imply the use of dielectric films with ultra low k-value in interconnects. With the introduction of copper, two dielectric films play a major role in the architecture: an insulator in between the metal lines and a dielectric barrier capping the top of these lines. For the 45 nm node, ultra low k-value insulators are obtained by introducing porosity into a SiOC matrix. These porous films are a true technological jump for the whole interconnect module integration. The dielectric barriers must also have a low k-value. To this purpose, the SiCN film, used for the 65 nm generation, must be replaced by a material showing the same barrier properties but less dense to satisfy the requirements in electric performances. The ultra low k-value insulator is based on a non porogen approach, called restructuring. The study of the process of deposit and the characteristics of film allow highlighting the physical phenomena at the origin of the graded structure in depth of the film. The mechanical properties were determined by nanoindentation, using a method based on multilayers. The improvement of the mechanical resistance of this porous film was obtained using a thermally assisted ultraviolet treatment. Its effectiveness depends on exposure duration and purge gas in the chamber. Moreover, the kinetics of cross-linking in the SiOC structure is related to the film density. Lastly, the feasibility of the integration of this film was evidenced. With regard to the dielectric barriers, two solutions for the 45 nm generation were evaluated: a plasma stabilized SiC layer and a SiCN bilayer. Their barrier efficiency was evaluated thanks to two methods developed in this study. That made it possible to qualify the performances of these new layers

La densite d'integration croissante et le perfectionnement des logiciels de conception assistee par ordinateur permettent de realiser des circuits de plus en plus complexes. Pour obtenir des circuits fiables et conformes a des specifications, on distingue en microelectronique deux etapes essentielles : la fabrication et la conception. Ces deux etapes sont de plus en plus assujetties a des objectifs de rendement, de rapidite de mise en uvre, de qualite, de fiabilite et de cout d'execution. Le premier axe de recherche est oriente vers la maitrise et la diminution des fluctuations technologiques. Dans ce cadre, nous proposons une methodologie originale permettant de mettre en evidence les etapes critiques de fabrication. Cette methodologie se decompose en trois temps. Dans un premier temps, les parametres electriques sont relies aux donnees technologiques grace a une etude theorique, ensuite une etude des correlations entre les parametres electriques est menee. Enfin, le recoupement des informations issues des deux points precedents permet d'isoler l'etape critique qui engendre le plus de fluctuations. Nous proposons un logiciel mettant en pratique cette methodologie. Le deuxieme axe de recherche est oriente vers l'estimation des fluctuations des performances des circuits. Nous proposons une etude experimentale de methodes statistiques permettant de construire une base de donnees reduite, representative de la distribution des parametres electriques. Nous avons etabli des criteres d'evaluation permettant d'isoler la meilleure base de donnees reduite qui fournit le pire cas, le meilleur cas et la distribution des performances. L'originalite de cette etude reside dans son approche experimentale appliquee a la conception des circuits electriques dans toute son etendue. Pour mener a bien cette etude nous avons defini des circuits dans les domaines analogiques, numeriques et mixtes et realise chaque circuit electrique selon deux architectures differentes.

Aujourd’hui, les capteurs d’image CMOS sont quasi exclusivement architecturés autour de pixels analogiques. Une transition vers des pixels purement numériques permettrait d’améliorer significativement les performances des imageurs. Malheureusement, une telle approche est difficilement envisageable car elle entraine un pixel surdimensionné et inutilisable pour le marché grand public. Une des voies prometteuses pour résoudre ce problème d’intégration des pixels est de réfléchir non plus en deux dimensions (2D), mais en trois dimensions (3D), en répartissant les différentes fonctionnalités sur plusieurs wafers interconnectés.Ainsi, les travaux présentés dans ce manuscrit décrivent la conception d’un capteur d’image purement numérique en technologie CMOS 3D-IC 130 nm Tezzaron. Ce capteur est architecturé autour d’un pixel numérique intégrant une modulation sigma delta du premier ordre sur 10 bits de résolution maximale. L’étude exhaustive des différents blocs constituant le pixel nous a permis de proposer au final une solution garantissant une surface maitrisée de silicium : taille finale de pixel de 32,5 μm × 32,5 μm pour un facteur de remplissage de plus de 80 %. Au niveau des performances brutes, la simulation du pixel a révélé de bons résultats : consommation de 11 μA/pixel, rapport signal sur bruit de 60 dB, nombre effectif de bits d'environ 7,2 bits, non linéarité différentielle maximale et minimale de +1,37 /-0,73 (pour 10 bits) et une non linéarité intégrale maximale et minimale de +2,447/-3,5 (pour 10 bits)
Nowadays, CMOS image sensors are almost exclusively architectured around analog pixels. A transition to purely digital pixels would significantly improve the performances of imagers. Unfortunately, such an approach is difficult to consider because it causes an oversized and unusable pixel for the consumer market. One of the promising ways to solve this problem of pixel integration is to think not only in 2D dimensions, but in 3D dimensions by distributing the different functionalities on several interconnected wafers.Thus, the work presented in this manuscript describes the design of a purely digital image sensor in CMOS 3D-IC 130 nm Tezzaron technology. This sensor is architectured around a digital pixel integrating a first order sigma delta modulation on 10 bits of maximum resolution. The exhaustive study of the different blocks constituting the pixel allowed us to finally propose a solution guaranteeing a contained surface of silicon: final pixel size of 32.5 μm × 32.5 μm with a fill factor of at least 80 %. Regarding performances, the pixel simulations showed good results: 11 μA/pixel consumption, 60 dB signal-to-noise ratio, 7.2 effective number of bits, maximum and minimum differential nonlinearity of +1,37/-0,73 (for 10 bits) and a maximum and minimum integral nonlinearity of + 2,447/-3,5 (for 10 bits)