Добірка наукової літератури з теми "22nm CMOS FD-SOI"

La demande croissante en débit pour les télécommunications mobiles a conduit à l’utilisation de systèmes à formation de faisceaux afin de limiter notamment l’impact des pertes de propagation dans l’espace libre (FSPL) sur le bilan de liaison, dues à l’élévation de la fréquence d’opération. Afin de pouvoir orienter un faisceau directif concentrant la majorité du gain du réseau d’antennes en direction d’un utilisateur donné, un nombre important de circuits radiofréquences intégrés (RFFE) est nécessaire.De manière conventionnelle, les RFFE 5G sont généralement constitués d’un amplificateur à faible bruit (LNA), et d’un amplificateur de puissance (PA). Ces derniers sont physiquement dissociés, et alternativement adressés avec un élément commuté, afin de fonctionner en duplexage par répartition dans le temps (TDD). Dans ce cas, non seulement l’élément commuté implique des pertes et un besoin en surface silicium non négligeable, mais aussi les RFFE ne sont utilisés que la moitié du temps (dû au TDD). Aussi, cet important espace silicium requis est ensuite à multiplier par le nombre d’éléments que compose le système à formation de faisceau. De plus, l’espacement entre chaque antenne constituant le réseau d’antennes étant proportionnel à la longueur d’onde, ce dernier pourrait donc fonctionner à des fréquences de fonctionnement plus élevées si les RFFE sont miniaturisés. Dans ce travail, une solution permettant l’élimination du besoin d’un élément commuté, ainsi qu’à la fusion des LNA et PA est proposé, induisant une forte réduction de la surface silicium requise, utilisant la technologie GF 22nm CMOS FD-SOI. Bien que la conception de fonctions millimétriques (mmW) soit abordé, l’aspect conversion de fréquence ainsi que l’étude de fonctions de bande de base sera également discutée, avec notamment la conception d’un mixer passif RF, de deux filtres passe-bas RC actifs reconfigurables d’ordre 2 et 4, d’un amplificateur à gain variable (VGA), d’un bloc analogique tampon 50Ω, d’un commutateur bipolaire à deux directions (DPDT), ainsi qu’une chaine de génération de signaux en quadrature, grâce à l’association d’un coupleur hybride (HCPLR), et d’un oscillateur local (LO) externe hors-puce. Le système complet sera caractérisé pour démontrer l’intérêt de ces structures en termes de performances et de surface silicium requise, et des pistes d’améliorations seront énumérées
The increasing demand for data rate for mobile telecommunications has led to the use of beamforming systems in order to notably limit the impact of free space propagation losses (FSPL) over the link budget, due to the elevation of the operating frequency. In order to be able to direct a directional beam concentrating the majority of the gain of the antenna array towards a given user, a large number of integrated radio frequency front-ends (RFFE) is necessary.Conventionally, 5G RFFEs generally consist of a low noise amplifier (LNA), and a power amplifier (PA). The latter are physically dissociated, and are alternatively addressed using a commuted element, in order to operate in time division duplexing (TDD). In this case, not only does the switched element involve losses and a significant silicon surface requirement, but also the RFFEs are only used half the time (due to TDD). Also, this large silicon area required must then be multiplied by the number of elements that constitutes the beamforming system. In addition, the spacing between each antenna constituting the antenna array being proportional to the wavelength, the latter could therefore reach higher operating frequencies if the RFFEs are miniaturized. In this work, a solution allowing the elimination of the need for a commuted element, as well as the merging of the LNA and PA is proposed, inducing a strong reduction in the silicon surface area required for the same operation that conventional architectures, using the GF 22nm CMOS FD-SOI technology. Although the design of millimeter functions (mmW) will be discussed, the frequency conversion aspect as well as the study of baseband functions will also be covered, including the design of a RF passive mixer, two reconfigurable second- and fourth-order active-RC low-pass filters, a variable gain amplifier (VGA), a 50Ω analog buffer, a double pole double throw (DPDT) switch, as well as a generation chain of quadrature signals, done from the combination of a hybrid coupler (HCPLR), and an external off-chip local oscillator (LO). The complete system will be simulated to demonstrate the relevancy of these structures regarding performances and required silicon surface, and axis for improvement will also be listed