Gotowa bibliografia na temat „Tunnel FETs”

Basat en un mecanisme de transport de corrent de banda a banda, el túnel-FET és capaç de superar la limitació de pendent sub-llindar física del MOSFET de 60 mV /dec. Per tant, s'ha convertit en un dels dispositius més prometedors per ser el successor del MOSFET clàssic en els últims anys. Aquesta tesi descriu tots els passos necessaris per modelar analíticament un Túnel-FET de doble porta. El model inclou una solució electrostàtica de dues dimensions en totes les regions del dispositiu, el que permet fins i tot simulacions hetero-unió del dispositiu. Per a un comportament més realista del dispositiu, cal tenir en compte el rendiment del dispositiu que limita els perfils de dopatge de forma Gaussiana en les unions del canal. Les expressions per a les probabilitats de túnel de banda a banda i les de Trap-Assisted-Tunneling (TAT) són executades per un enfocament WKB quasi bidimensional. El corrent del dispositiu es calcula mitjançant la teoria de transmissió de Landauer. El model és vàlid per a dispositius de canal curt i les estàncies estan ben comparades amb les dades de simulació TCAD Sentaurus i amb les medicions proporcionades. S'introdueix un modelo general per les flactuacions del dopant aleatoria, que prediu les influencies característiques del dispositiu en el corrent de sortida i el voltatge llindar. El model s'aplica al MOSFET, així com a dispositius TFET.<br>Basado en un mecanismo de transporte de corriente banda a banda, el Tunnel-FET es capaz de superar la limitación de pendiente sub-umbral física del MOSFET de 60 mV/dec. Por lo tanto, esto lo convierte en uno de los dispositivos más prometedores para ser el sucesor del MOSFET clásico en los últimos años. Esta tesis describe todos los pasos necesarios para modelar analíticamente un Tunnel-FET de doble puerta. El modelo incluye una solución electrostática bidimensional en todas las regiones del dispositivo, lo que permite incluso simulaciones de hetero-unión del dispositivo. Para un comportamiento más realista del dispositivo se tiene en cuenta el rendimiento del dispositivo que limita los perfiles de dopaje de forma Gaussiana en las uniones del canal. Las expresiones para las probabilidades de túnel de banda a banda y de Trap-Assisted-Tunneling (TAT) se implementan mediante un enfoque de WKB cuasi bidimensional. La corriente del dispositivo se calcula mediante la teoría de transmisión de Landauer. El modelo es válido para dispositivos de canal corto y las estancias están bien comparadas con los datos de simulación TCAD Sentaurus y con las mediciones proporcionadas. Se introduce un modelo general para las fluctuaciones del dopado aleatorio, que predice las influencias características del dispositivo en la corriente de salida y el voltaje umbral. El modelo se aplica al MOSFET, así como a los dispositivos TFET.<br>Based on a band-to-band current transport mechanism, the Tunnel-FET is able to overcome the physical subthreshold slope limitation of the MOSFET of 60 mV/dec. Therefore, it has become one of the most promising devices to be the successor of the classical MOSFET in the last few years. This thesis describes all necessary steps to analytically model a double-gate Tunnel-FET. The model includes a two-dimensional electrostatic solution in all device regions, which enables even hetero-junction device simulations. Device performance limiting Gaussian-shaped doping profiles at the channel junctions are taken into account for a realistic device behavior. Expressions for the band-to-band and trap-assisted-tunneling probabilities are implemented by a quasi two-dimensional WKB approach. The device current is calculated based on Landauer's transmission theory. The model is valid for short-channel devices and stays is good agreement with the TCAD Sentaurus simulation data and with the provided measurements. A general model for random-dopant-fluctuations is introduced, which predicts characteristic device influences on the output current and threshold voltage. The model is applied to MOSFET, as well as TFET devices.

Thesis (S.M.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2013.<br>Cataloged from PDF version of thesis.<br>Includes bibliographical references (pages 59-62).<br>The supply voltage (VDD) scaling of conventional CMOS technology is approaching its limit due to the physical limit of 60 mV/dec subthreshold swing (SS) at room temperature and the requirement for controlled leakage current. In order to continue VDD scaling for low power applications, novel device structures with steep SS have been proposed. Tunnel-FETs (TFETs) are among the most attractive device structure due to their compatibility with conventional CMOS technology and the potential for outstanding VDD scalability. Heterostructure vertical TFETs with enhanced gate modulation promise significantly improved electrostatic control and drive current relative to lateral tunneling designs. In this thesis, vertical TFETs based on InGaAs/GaAsSb heterostructure are investigated in terms of design, fabrication and electrical characterization. Ino.53Gao.47As/ GaAso.5Sb0.5 heterostructure vertical TFETs are fabricated with an airbridge structure, designed to prevent parasitic tunneling path in the device, with a two-step highly selective undercut process. Electrical measurement of the devices with various gate areas demonstrates area-dependent tunneling current. The Ino.53Gao.47As/ GaAs0 .5 Sb. 5 vertical TFETs with HfO2 high-k gate dielectric (EOT ~ 1.3 nm) exhibit minimum sub-threshold swings of 140 and 58 mV/dec at 300 and 150 K respectively, with an ON-current density of 0.5 [mu]A/[mu]m2 at VDD = 0.5 V at 300 K. A physical model of TFET operation in the ON-state is proposed based on temperature dependent measurements, which reveal a current barrier due to an ungated region near the drain. Simulations illustrate that the gate-to-drain distance must be scaled to eliminate this barrier. In diode-mode operation, outstanding backward diode performance is demonstrated in this system for the first time, with gate-tunable curvature coefficient of 30 V1 near VDS= 0 V. These results indicate the potential of vertical TFETs in hybrid IC applications.<br>by Tao Yu.<br>S.M.

La miniaturització dels MOSFET en els circuits integrats ha elevat la tecnologia microelectrònica. Aquesta tendència també augmenta el grau de complexitat d'aquests circuits i els seus components bàsics. En els MOSFET convencionals, el corrent es basa en l'emissió termoiònica de portadors de càrrega, que per això limita el pendent subumbral en aquests transistors a 60 mV / dec. Per tant, per superar aquest límit i continuar amb la miniaturització per mantenir el ritme de la llei de Moore, es requereixen estructures alternatives. Entre aquestes, el transistor d'efecte de camp per túnel (TFET) es considera un possible successor de l'MOSFET. A causa del seu mecanisme alternatiu de transport de corrent, conegut com a túnel de banda a banda (B2B), el pendent subumbral en TFET pot fer-se inferior al límit de 60 mV / dec. Per comprendre i estimar el comportament dels TFET, no només com un element únic sinó també a nivell de circuit, es requereix un model compacte d'aquest dispositiu. En aquesta tesi es presenta un model basat en càrrega per descriure el comportament capacitiu d'un TFET de doble porta (DG TFET). No obstant això, la simplicitat i la flexibilitat de el model permeten usar-lo per a un altre tipus d'estructures TFET, com els TFET planars o de nanofils d'una sola porta (SG TFETs). El model és verificat amb les simulacions TCAD, així com amb mesures experimentals de TFET fabricats. El model de capacitància també inclou l'efecte dels elements paràsits. A més, en el context d'aquest treball també s'investiga la influència dels contactes de barrera Schottky en el comportament capacitiu dels TFET. Aquest model finalment es combina amb un model DC compacte existent per formar un model TFET compacte complet. A continuació, el model compacte s'implementa per a simulacions transitòries de circuits oscil·ladors d'anell basats en TFET.<br>La miniaturización de los MOSFET en los circuitos integrados ha elevado la tecnología microelectrónica. Esta tendencia también aumenta el grado de complejidad de estos circuitos y sus componentes básicos. En los MOSFET convencionales, la corriente se basa en la emisión termoiónica de portadores de carga, que por ello limita la pendiente subumbral en estos transistores a 60 mV/dec. Por tanto, para superar este límite y continuar con la miniaturización para mantener el ritmo de la ley de Moore, se requieren estructuras alternativas. Entre estas, el transistor de efecto de campo por túnel (TFET) se considera un posible sucesor del MOSFET. Debido a su mecanismo alternativo de transporte de corriente, conocido como túnel de banda a banda (B2B), la pendiente subumbral en TFET puede hacerse inferior al límite de 60 mV/dec. Para comprender y estimar el comportamiento de los TFET, no sólo como un elemento único sino también a nivel de circuito, se requiere un modelo compacto de este dispositivo. En esta tesis se presenta un modelo basado en carga para describir el comportamiento capacitivo de un TFET de doble puerta (DG TFET). Sin embargo, la simplicidad y la flexibilidad del modelo permiten usarlo para otro tipo de estructuras TFET, como los TFET planares o de nanohílos de una sola puerta (SG TFETs). El modelo es verificado con las simulaciones TCAD, así como con medidas experimentales de TFET fabricados. El modelo de capacitancia también incluye el efecto de los elementos parásitos. Además, en el contexto de este trabajo también se investiga la influencia de los contactos de barrera Schottky en el comportamiento capacitivo de los TFET. Este modelo finalmente se combina con un modelo DC compacto existente para formar un modelo TFET compacto completo. A continuación, el modelo compacto se implementa para simulaciones transitorias de circuitos osciladores de anillo basados en TFET.<br>Miniaturization of the MOSFETs on the integrated circuits has elevated the microelectronic technology. This trend also increases the degree of complexity of these circuits and their building blocks. In conventional MOSFETs the current is based on the thermionic—emission of charge carrier, which therefore limits the subthreshold swing in these transistors to 60 mV/dec. Hence, to overcome this limit and continue with down scaling to keep pace with the Moor’s law, alternative structures are required. Among these, the tunnel—field—effect transistor (TFET) is considered as a potential successor of the MOSFET. Due to its alternative current transport mechanism, known as band—to—band (B2B) tunneling, the subthreshold swing in TFETs can overcome the 60 mV/dec limit. In order to comprehend and estimate the behavior of TFETs, not only as a single element but also on the circuit level, a compact model of this device is required. In this dissertation a charge –based model to describes the capacitive behavior of a double—gate (DG) TFET is presented. However, simplicity and flexibility of the model allow to use it for other type of TFET structures such as single—gate (SG) planar or nanowire TFETs. The model is verified with the TCAD simulations as well as the measurement data of fabricated TFETs. The capacitance model also includes the effect of the parasitic elements. Furthermore, in the context of this work also the influence of Schottky barrier contacts on the capacitive behavior of TFETs is investigated. This model is finally combined with an existing compact DC model to form a complete compact TFET model. The compact model is then implemented for transient simulations of TFET—based inverter and ring—oscillator circuits.

Thesis: Ph. D., Massachusetts Institute of Technology, Department of Electrical Engineering and Computer Science, 2016.<br>Cataloged from PDF version of thesis.<br>Includes bibliographical references.<br>The Tunnel-FET (TFET), where carrier injection is determined by gate-controlled tunneling from the source to the channel, has been attractive as one of the promising candidates for future ultra-low power applications. In this thesis, inline-TFETs with tunneling direction aligned to the gate electric field are designed, fabricated and analyzed based on InGaAs/GaAsSb material. Using ultrathin InGaAs/GaAsSb quantum-well (QW), the device fabrication technology was developed and the tunneling properties of two successive generations of QWTFETs were investigated. In the first generation QWTFETs, the limitation of gate oxide quality on InGaAs and parasitic thermal currents manifests itself in degraded subthreshold swing (SS) of 140 mV/dec, as well as strongly temperature dependent SS from 300 K to 77 K. The second generation QWTFETs with sub-nm InP cap between gate oxide and InGaAs channel and revised structure design has demonstrated improved SS of 87 mV/dec at 300 K and temperature independent SS below 140 K, indicating the achievable tunneling current steepness with the current device design. Physical modeling and quantum simulations based on the low temperature I-V characteristics were used to analyze the fundamental gate efficiency of the experimental QWTFETs in order to reveal the ultimate intrinsic tunneling steepness of the InGaAs/GaAsSb tunneling junction. The extracted gate efficiency around 55-64% is due to the coupling of the gate capacitance and tunneling junction capacitance and degrades dramatically the attainable SS in the QWTFET. On the other hand, the implied intrinsic tunneling steepness of the InGaA/GaAsSb is around 30 mV/dec, almost identical to previously reported non-abruptness of the conduction/valence band-edge into the bandgap. The result indicates the possibility of achieving SS as low as 38 mV/dec in QWTFETs by improving gate efficiency by up to 78% with proposed optimized parameters based on simulation results. Non-logic TFET-specific circuits are also explored to understand the advantage of TFETs in real-world applications. Due to the superior nonlinearity in the device I-V characteristics and gate-dependent negative-differential-resistance (NDR) under forward bias condition (VDS < 0), experimental and simulation results of QWTFET-based RF detector, oscillator and mixer have demonstrated the potential of QWTFET in these non-logic circuit applications, especially for ultralow standby power applications.<br>by Tao Yu.<br>Ph. D.

There has been a tremendous evolution in integrated circuit technology in the past decades. With the scaling of complementary metal-oxide-semiconductor (CMOS) transistors, faster, less power consuming and more complex chips per unit area have made possible electronic gadgets to evolve to what we see today. The increasing demand in electronic portability imposes low power consumption as a key metric to analog and digital circuit design. While dynamic power consumption decreases quadratically with the decrease of power supply voltage, leakage power presents a limitation due to the inverse sub-threshold slope (SS). A power supply reduction implies a consequent threshold voltage reduction that, given the fixed SS, cause an exponential increase in leakage current. This poses a limitation in the reduction of power consumption that is inherent to the conventional thermionicbased transistors (MOSFETS and FinFETs). In thermionic-based transistors the SS at room temperature is limited to 60 mV/dec. To circumvent the SS limitation of conventional transistors, devices with different carrier injection mechanisms independent of the thermal (Boltzmann) distribution of mobile charge carriers are required. The Tunnel Field-Effect Transistor (TFET) is presented as the most promising post CMOS-technology due to its non-thermal carrier injection mechanism based on Band-To-Band Tunneling (BTBT) effect. TFETs are known as steep slope devices (SS < 60 mV/dec at room temperature). Large current gain (ION/IOFF > 105) at low voltage operation (sub-0.25 V) and extremely low leakage current have already been demonstrated, placing TFETs as serious candidates for ultra-low power and energy efficient circuit applications. TFETs have been explored mostly in digital circuits and applications. In this thesis, the use of TFETs is explored as an alternative technology also for ultra-low power and voltage conversion and management circuits, suited for weak energy harvesting (EH) sources. As TFETs are designed as reverse biased p-i-n diodes (different doping types in source/drain regions), the particular electrical characteristics under reverse bias conditions require changes in conventional circuit topologies. Rectifiers, charge pumps and power management circuits (PMC) are designed and analyzed with TFETs, evaluating their performance with the proposal of new topologies that extend the voltage/power range of operation compared to current technologies and circuit topologies. TFET-based PMCs for RF and DC EH sources are proposed and limitations (with solutions) of using TFETs in conventional inductor-based boost converters identified.<br>Ha habido una tremenda evolución en la tecnología de circuitos integrados en las últimas décadas. Con el escalado de transistores de metal-óxido-semiconductor (CMOS), se han hecho posibles chips más rápidos, con menos consumo de energía y más complejos con menos área y esto ha posibilitado la existencia de los aparatos electrónicos que vemos en la actualidad. La creciente demanda de portabilidad implica que el consumo de energía es un indicador clave en el diseño analógico y digital. Mientras que el consumo de potencia dinámica disminuye cuadráticamente con la disminución de la tensión de fuente de alimentación, la potencia de fugas presenta una limitación debido a la pendiente sub-umbral inverso (sub-threshold slope, SS). Una reducción de la tensión de alimentación implica una consecuente reducción de tensión umbral a fin de mantener las prestaciones que, dado el SS fijo, causa un aumento exponencial de la corriente de fuga. Esto plantea una limitación en la reducción de consumo de energía que es inherente a los transistores convencionales basados en inyección de portadores termoiónicos (MOSFETS y FinFETs). En transistores termoiónicos la SS a temperatura ambiente está limitado a 60 mV / dec. Para eludir la limitación SS de transistores convencionales se requieren dispositivos con mecanismos diferentes de inyección de portadores. El transistor túnel de efecto campo (TFET) se presenta como la tecnología más prometedora debido a su mecanismo de inyección de portadores no térmico basado en el efecto Band-To-Band Tunneling (BTBT). Los TFETs se conocen como dispositivos de alta pendiente sub-umbral (SS <60 mV / dec a temperatura ambiente). Han sido ya demostradas ganancias de corriente elevadas (ION / IOFF> 10 ^ 5) en operación de baja tensión (sub-0,25 V) y una corriente de fugas extremadamente bajo, colocando los TFETs como serios candidatos para aplicaciones de circuitos eficientes de ultra-baja potencia y energía. Los TFETs se han explorado sobre todo en circuitos digitales y aplicaciones. En esta tesis, el uso de TFETs se explora como una tecnología alternativa también para circuitos de potencia y de conversión de tensión ultra-bajas, adecuada para fuentes de energía del ambiente, usualmente muy limitadas en magnitud. Debido a que los TFETs están diseñados como diodos p-i-n en polarización inversa (hay diferente tipo de dopaje en las regiones fuente / drenador), sus características eléctricas particulares en condiciones de polarización inversa requieren cambios en las topologías de circuito convencionales. En la tesis, rectificadores, bombas de carga y circuitos de gestión de la energía (PMC) con TFETs se diseñan y analizan, realizando una evaluación de su rendimiento con la propuesta de nuevas topologías que extienden el rango de tensión y potencia de operación en comparación con tecnologías y topologías de circuitos actuales. Se proponen PMCs basados en TFET para fuentes de RF y DC y se identifican las limitaciones (con soluciones) de la utilización de TFETs en convertidores elevadores convencionales basados en inductores.<br>Hi ha hagut una tremenda evolució en la tecnologia de circuits integrats en les últimes dècades. Amb l'escalat de transistors de metall-òxid-semiconductor (CMOS), s'han fet possibles xips més ràpids, amb menys consum d'energia i més complexos amb menys àrea i això ha possibilitat l'existència dels aparells electrònics que veiem en l'actualitat. La creixent demanda de portabilitat implica que el consum d'energia és un indicador clau en el disseny analògic i digital. Mentre que el consum de potència dinàmica disminueix quadràticament amb la disminució de la tensió de font d'alimentació, la potència de fuites presenta una limitació a causa del pendent sub-llindar invers (sub-threshold slope, SS). Una reducció de la tensió d'alimentació implica una conseqüent reducció de tensió llindar a fi de mantenir les prestacions que, donat el SS fix, causa un augment exponencial del corrent de fuita. Això planteja una limitació en la reducció de consum d'energia que és inherent als transistors convencionals basats en injecció de portadors termoiònics (MOSFETS i FinFETs). En transistors termoiònics la SS a temperatura ambient està limitat a 60 mV / dec. Per eludir la limitació SS de transistors convencionals es requereixen dispositius amb mecanismes diferents d'injecció de portadors. El transistor túnel d'efecte camp (TFET) es presenta com la tecnologia més prometedora a causa del seu mecanisme d'injecció de portadors no tèrmic basat en l'efecte Band-To-Band Tunneling (BTBT). Els TFETs es coneixen com a dispositius d'alt pendent sots-llindar (SS <60 mV / dec a temperatura ambient). Han estat ja demostrats guanys de corrent gran (ION / IOFF> 10 ^ 5) en operació de baixa tensió (sub-0,25 V) i un corrent de fuites extremadament baix, col·locant els TFETs com a seriosos candidats per a aplicacions de circuits eficients d'ultra-baixa potència i energia. Els TFETs s'han explorat sobretot en circuits digitals i aplicacions. En aquesta tesi, l'ús de TFETs s'explora com una tecnologia alternativa també per a circuits de potència i de conversió de tensió ultra-baixes, adequada per a fonts d'energia de l'ambient, usualment molt limitades en magnitud. Degut a que els TFETs estan dissenyats com díodes p-i-n en polarització inversa (hi ha diferent tipus de dopatge en les regions font / drenador), les seves característiques elèctriques particulars en condicions de polarització inversa requereixen canvis en les topologies de circuit convencionals. En la tesi, rectificadors, bombes de càrrega i circuits de gestió de l'energia (PMC) amb TFETs es dissenyen i analitzen, realitzant una avaluació del seu rendiment amb la proposta de noves topologies que estenen el rang de tensió i potència d'operació en comparació amb tecnologies i topologies de circuits actuals. Es proposen PMCs basats en TFET per fonts de RF i DC i s'identifiquen les limitacions (amb solucions) de la utilització de TFETs en convertidors elevadors convencionals basats en inductors.