Artykuły w czasopismach na temat „Sequential logic circuits”
Utwórz poprawne odniesienie w stylach APA, MLA, Chicago, Harvard i wielu innych
Sprawdź 50 najlepszych artykułów w czasopismach naukowych na temat „Sequential logic circuits”.
Przycisk „Dodaj do bibliografii” jest dostępny obok każdej pracy w bibliografii. Użyj go – a my automatycznie utworzymy odniesienie bibliograficzne do wybranej pracy w stylu cytowania, którego potrzebujesz: APA, MLA, Harvard, Chicago, Vancouver itp.
Możesz również pobrać pełny tekst publikacji naukowej w formacie „.pdf” i przeczytać adnotację do pracy online, jeśli odpowiednie parametry są dostępne w metadanych.
Przeglądaj artykuły w czasopismach z różnych dziedzin i twórz odpowiednie bibliografie.
JAHANIRAD, HADI, i KARIM MOHAMMADI. "SEQUENTIAL LOGIC CIRCUITS RELIABILITY ANALYSIS". Journal of Circuits, Systems and Computers 21, nr 05 (sierpień 2012): 1250040. http://dx.doi.org/10.1142/s0218126612500405.
Pełny tekst źródłaWatt, A. "Astables and sequential logic circuits". Electronics Education 1990, nr 2 (1990): 7–8. http://dx.doi.org/10.1049/ee.1990.0021.
Pełny tekst źródłaAndrews, Lauren B., Alec A. K. Nielsen i Christopher A. Voigt. "Cellular checkpoint control using programmable sequential logic". Science 361, nr 6408 (20.09.2018): eaap8987. http://dx.doi.org/10.1126/science.aap8987.
Pełny tekst źródłaUpadhyay, Shipra, R. A. Mishra, R. K. Nagaria i S. P. Singh. "DFAL: Diode-Free Adiabatic Logic Circuits". ISRN Electronics 2013 (10.02.2013): 1–12. http://dx.doi.org/10.1155/2013/673601.
Pełny tekst źródłaBasu, Shaunak, i Subhashree Basu. "Reversible Logic Synthesis of Sequential Circuits". International Journal of Computer Applications 129, nr 11 (17.11.2015): 29–32. http://dx.doi.org/10.5120/ijca2015906999.
Pełny tekst źródłaZhang, Li Min, Zhi Wei Yang, Yao Kun Pang, Tao Zhou, Chi Zhang i Zhong Lin Wang. "Tribotronic triggers and sequential logic circuits". Nano Research 10, nr 10 (14.06.2017): 3534–42. http://dx.doi.org/10.1007/s12274-017-1564-9.
Pełny tekst źródłaLevin, Iliya, Osnat Keren i Vladimir Ostrovsky. "Synthesis of sequential circuits by using linearization". Facta universitatis - series: Electronics and Energetics 20, nr 3 (2007): 461–77. http://dx.doi.org/10.2298/fuee0703461l.
Pełny tekst źródłaJagadeesan, Neeraja, B. Saman, M. Lingalugari, P. Gogna i F. Jain. "Sequential Logic Circuits Using Spatial Wavefunction Switched (SWS) FETs". International Journal of High Speed Electronics and Systems 24, nr 03n04 (wrzesień 2015): 1550011. http://dx.doi.org/10.1142/s0129156415500111.
Pełny tekst źródłaMONTEIRO, JOSÉ, SRINIVAS DEVADAS i ABHIJIT GHOSH. "RETIMING SEQUENTIAL CIRCUITS FOR LOW POWER". International Journal of High Speed Electronics and Systems 07, nr 02 (czerwiec 1996): 323–40. http://dx.doi.org/10.1142/s0129156496000141.
Pełny tekst źródłaHudli, Anand V., i Raghu V. Hudli. "Temporal Logic Based Hierarchical Test Generation for Sequential VLSI Circuits". VLSI Design 2, nr 1 (1.01.1994): 69–80. http://dx.doi.org/10.1155/1994/94514.
Pełny tekst źródłaShieh, M. D., C. L. Wey i P. D. Fisher. "Fault effects in asynchronous sequential logic circuits". IEE Proceedings E (Computers and Digital Techniques) 140, nr 6 (listopad 1993): 327–32. http://dx.doi.org/10.1049/ip-e.1993.0046.
Pełny tekst źródłaChi-Ying Tsui, J. Monteiro, Massoud Pedram, Srinivas Devadas, A. M. Despain i B. Lin. "Power estimation methods for sequential logic circuits". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 3, nr 3 (wrzesień 1995): 404–16. http://dx.doi.org/10.1109/92.406998.
Pełny tekst źródłaSarica, Fatma, i Avni Morgül. "Basic circuits for multi-valued sequential logic". Analog Integrated Circuits and Signal Processing 74, nr 1 (29.08.2012): 91–96. http://dx.doi.org/10.1007/s10470-012-9946-0.
Pełny tekst źródłaSasipriya, P., i V. S. Kanchana Bhaaskaran. "Design of Low Power VLSI Circuits Using Two Phase Adiabatic Dynamic Logic (2PADL)". Journal of Circuits, Systems and Computers 27, nr 04 (6.12.2017): 1850052. http://dx.doi.org/10.1142/s0218126618500524.
Pełny tekst źródłaJiang, Jin Tao, Li Fang Ye i Jian Ping Hu. "Leakage Reduction of P-Type Logic Circuits Using Pass-Transistor Adiabatic Logic with PMOS Pull-up Configuration". Applied Mechanics and Materials 39 (listopad 2010): 73–78. http://dx.doi.org/10.4028/www.scientific.net/amm.39.73.
Pełny tekst źródłaSaito, Ro, Christopher L. Ayala, Olivia Chen, Tomoyuki Tanaka, Tomohiro Tamura i Nobuyuki Yoshikawa. "Logic Synthesis of Sequential Logic Circuits for Adiabatic Quantum-Flux-Parametron Logic". IEEE Transactions on Applied Superconductivity 31, nr 5 (sierpień 2021): 1–5. http://dx.doi.org/10.1109/tasc.2021.3061636.
Pełny tekst źródłaJiang, Jin Tao, Yu Zhang i Jian Ping Hu. "P-Type Adiabatic Sequential Circuits for Leakage Reduction of Nanometer Circuits". Advanced Materials Research 159 (grudzień 2010): 155–61. http://dx.doi.org/10.4028/www.scientific.net/amr.159.155.
Pełny tekst źródłaMadec, Morgan, Elise Rosati i Christophe Lallement. "Feasibility and reliability of sequential logic with gene regulatory networks". PLOS ONE 16, nr 3 (30.03.2021): e0249234. http://dx.doi.org/10.1371/journal.pone.0249234.
Pełny tekst źródłaMOHAMMADI, MAJID, ALIAKBAR NIKNAFS, MOHAMMAD ESHGHI i GERHARD W. DUECK. "DESIGN AND OPTIMIZATION OF SINGLE AND MULTIPLE-LOOP REVERSIBLE AND QUANTUM FEEDBACK CIRCUITS". Journal of Circuits, Systems and Computers 21, nr 03 (maj 2012): 1250018. http://dx.doi.org/10.1142/s0218126612500181.
Pełny tekst źródłaAmirany, Abdolah, i Ramin Rajaei. "Spin-Based Fully Nonvolatile Full-Adder Circuit for Computing in Memory". SPIN 09, nr 01 (marzec 2019): 1950007. http://dx.doi.org/10.1142/s2010324719500073.
Pełny tekst źródłaKAO, CHI-CHOU, i YEN-TAI LAI. "IMPROVED TIME-MULTIPLEXED FPGA ARCHITECTURE AND ALGORITHM FOR MINIMIZING COMMUNICATION COST DESIGNS". Journal of Circuits, Systems and Computers 22, nr 05 (9.05.2013): 1350033. http://dx.doi.org/10.1142/s0218126613500333.
Pełny tekst źródłaKumaresan, Raja Sekar, Marshal Raj i Lakshminarayanan Gopalakrishnan. "Design and implementation of a nano magnetic logic barrel shifter using beyond-CMOS technology". Journal of Electrical Engineering 73, nr 1 (1.02.2022): 1–10. http://dx.doi.org/10.2478/jee-2022-0001.
Pełny tekst źródłaButyrlagin, Nikolay, Nikolay Chernov, Nikolay Prokopenko i Vladislav Yugai. "Linear Logic Synthesis of Multi-Valued Sequential Circuits". Advances in Science, Technology and Engineering Systems Journal 4, nr 6 (2019): 430–42. http://dx.doi.org/10.25046/aj040654.
Pełny tekst źródłaBrowne, Clarke, Dill i Mishra. "Automatic Verification of Sequential Circuits Using Temporal Logic". IEEE Transactions on Computers C-35, nr 12 (grudzień 1986): 1035–44. http://dx.doi.org/10.1109/tc.1986.1676711.
Pełny tekst źródłaWu, S. F., i P. D. Fisher. "Automating the design of asynchronous sequential logic circuits". IEEE Journal of Solid-State Circuits 26, nr 3 (marzec 1991): 364–70. http://dx.doi.org/10.1109/4.75015.
Pełny tekst źródłaAssaf, Mansour, Leslie-Ann Moore, Sunil Das, Satyendra Biswas i Scott Morton. "Low-level logic fault testing ASIC simulation environment". World Journal of Engineering 11, nr 3 (1.06.2014): 279–86. http://dx.doi.org/10.1260/1708-5284.11.3.279.
Pełny tekst źródłaXiao, Lin Rong, Xiang Xu i Shi Yan Ying. "Dual-Edge Triggered T Flip-Flop Structure Using Quantum-Dot Cellular Automata". Advanced Materials Research 662 (luty 2013): 562–67. http://dx.doi.org/10.4028/www.scientific.net/amr.662.562.
Pełny tekst źródłaFeldman, Alexander, Ingo Pill, Franza Wotawa, Ion Matei i Johan De Kleer. "Efficient Model-Based Diagnosis of Sequential Circuits". Proceedings of the AAAI Conference on Artificial Intelligence 34, nr 03 (3.04.2020): 2814–21. http://dx.doi.org/10.1609/aaai.v34i03.5670.
Pełny tekst źródłaSasipriya, P., i V. S Kanchana Bhaaskaran. "Low power combinational and sequential logic circuits using clocked differential cascode adiabatic logic (CDCAL)". International Journal of Engineering & Technology 7, nr 3 (19.07.2018): 1548. http://dx.doi.org/10.14419/ijet.v7i3.14632.
Pełny tekst źródłaMatrosova, Anjela Yu, Evgeny V. Mitrofanov, Sergey A. Ostanin, Nataly B. Butorina, Elena G. Pakhomova i Sergey A. Shulga. "Detection and masking of trojan circuits in sequential logic". Vestnik Tomskogo gosudarstvennogo universiteta. Upravlenie, vychislitel'naya tekhnika i informatika, nr 42 (1.02.2018): 89–99. http://dx.doi.org/10.17223/19988605/42/10.
Pełny tekst źródłaPomeranz, Irith. "Invariant States and Redundant Logic in Synchronous Sequential Circuits". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 26, nr 6 (czerwiec 2007): 1171–75. http://dx.doi.org/10.1109/tcad.2006.885832.
Pełny tekst źródłaChen, J. E., C. L. Lee i W. Z. Shen. "Single-fault fault-collapsing analysis in sequential logic circuits". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 10, nr 12 (1991): 1559–68. http://dx.doi.org/10.1109/43.103505.
Pełny tekst źródłaJahanirad, H. "Efficient reliability evaluation of combinational and sequential logic circuits". Journal of Computational Electronics 18, nr 1 (7.12.2018): 343–55. http://dx.doi.org/10.1007/s10825-018-1288-4.
Pełny tekst źródłaDebany, Warren H. "Coverage of Node Shorts Using Internal Access and Equivalence Classes". VLSI Design 1, nr 1 (1.01.1993): 71–85. http://dx.doi.org/10.1155/1993/42309.
Pełny tekst źródłaStamoulis, Georgios I. "A Monte-Carlo Approach for the Estimation of Average Transition Probabilities in Sequential Logic Circuits". Active and Passive Electronic Components 24, nr 2 (2001): 69–85. http://dx.doi.org/10.1155/2001/41403.
Pełny tekst źródłaHoushmand, Pouran, i Majid Haghparast. "Design of a novel quantum reversible ternary up-counter". International Journal of Quantum Information 13, nr 05 (sierpień 2015): 1550038. http://dx.doi.org/10.1142/s0219749915500380.
Pełny tekst źródłaJone, Wen-Ben, Nigam Shah, Anita Gleason i Sunil R. Das. "PGEN: A Novel Approach to Sequential Circuit Test Generation". VLSI Design 4, nr 3 (1.01.1996): 149–65. http://dx.doi.org/10.1155/1996/68463.
Pełny tekst źródłaUemura, Taiki, Yoshiharu Tosaka, Hideya Matsuyama, Keiji Takahisa, Mitsuhiro Fukuda i Kichiji Hatanaka. "Robust Flip-Flop Circuit against Soft Errors for Combinational and Sequential Logic Circuits". Japanese Journal of Applied Physics 48, nr 4 (20.04.2009): 04C070. http://dx.doi.org/10.1143/jjap.48.04c070.
Pełny tekst źródłaNi, Hai Yan, i Jian Ping Hu. "Near-Threshold Flip-Flops Using Clocked Adiabatic Logic in Nanometer CMOS Processes". Key Engineering Materials 460-461 (styczeń 2011): 837–42. http://dx.doi.org/10.4028/www.scientific.net/kem.460-461.837.
Pełny tekst źródłaBarkalov, Alexander, Larysa Titarenko, Kazimierz Krzywicki i Svetlana Saburova. "Improving Characteristics of LUT-Based Mealy FSMs with Twofold State Assignment". Electronics 10, nr 8 (10.04.2021): 901. http://dx.doi.org/10.3390/electronics10080901.
Pełny tekst źródłaAndaloussi, Issam, i Moulay Brahim Sedra. "A design of sequential reversible circuits by reversible gates". International Journal of Engineering & Technology 9, nr 2 (18.04.2020): 397. http://dx.doi.org/10.14419/ijet.v9i2.30451.
Pełny tekst źródłaCao, Ruiping, i Jianping Hu. "Near-Threshold Computing and Minimum Supply Voltage of Single-Rail MCML Circuits". Journal of Electrical and Computer Engineering 2014 (2014): 1–10. http://dx.doi.org/10.1155/2014/836019.
Pełny tekst źródłaChi-Ying Tsui, J. Monteiro, M. Pedram, S. Devadas, A. M. Despain i B. Lin. "Correction to "Power Estimation Methods for Sequential Logic Circuits" [Correspondence]". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 4, nr 4 (grudzień 1996): 495. http://dx.doi.org/10.1109/tvlsi.1996.544414.
Pełny tekst źródłaVenkatasubramanian, Ramakrishnan, Sujan K. Manohar i Poras T. Balsara. "NEM Relay-Based Sequential Logic Circuits for Low-Power Design". IEEE Transactions on Nanotechnology 12, nr 3 (maj 2013): 386–98. http://dx.doi.org/10.1109/tnano.2013.2252923.
Pełny tekst źródłaHarris, M. S. "Computer-aided design techniques for low power sequential logic circuits". Microelectronics Journal 29, nr 6 (czerwiec 1998): 363. http://dx.doi.org/10.1016/s0026-2692(97)00073-6.
Pełny tekst źródłaDe Micheli, G. "Symbolic Design of Combinational and Sequential Logic Circuits Implemented by Two-Level Logic Macros". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 5, nr 4 (październik 1986): 597–616. http://dx.doi.org/10.1109/tcad.1986.1270230.
Pełny tekst źródłaMancini, Toni, Annalisa Massini i Enrico Tronci. "Parallelization of Cycle-Based Logic Simulation". Parallel Processing Letters 27, nr 02 (czerwiec 2017): 1750003. http://dx.doi.org/10.1142/s0129626417500037.
Pełny tekst źródłaLiu, Wenting, i Qun Sun. "Research on a design method of pneumatic logic control system". Measurement and Control 54, nr 5-6 (maj 2021): 1105–12. http://dx.doi.org/10.1177/00202940211020336.
Pełny tekst źródłaMahmood, Ausif, i William I. Baker. "An Evaluation of Parallel Synchronous and Conservative Asynchronous Logic-Level Simulations". VLSI Design 4, nr 2 (1.01.1996): 91–105. http://dx.doi.org/10.1155/1996/56545.
Pełny tekst źródłaYakunin, A. N., Aung Myo San i Khant Win. "Improving Performance of a Multi-Bit Arithmetic Logic Unit". Proceedings of Universities. Electronics 26, nr 1 (luty 2021): 40–53. http://dx.doi.org/10.24151/1561-5405-2021-26-1-40-53.
Pełny tekst źródła