Artykuły w czasopismach na temat „Processor Architectures”
Utwórz poprawne odniesienie w stylach APA, MLA, Chicago, Harvard i wielu innych
Sprawdź 50 najlepszych artykułów w czasopismach naukowych na temat „Processor Architectures”.
Przycisk „Dodaj do bibliografii” jest dostępny obok każdej pracy w bibliografii. Użyj go – a my automatycznie utworzymy odniesienie bibliograficzne do wybranej pracy w stylu cytowania, którego potrzebujesz: APA, MLA, Harvard, Chicago, Vancouver itp.
Możesz również pobrać pełny tekst publikacji naukowej w formacie „.pdf” i przeczytać adnotację do pracy online, jeśli odpowiednie parametry są dostępne w metadanych.
Przeglądaj artykuły w czasopismach z różnych dziedzin i twórz odpowiednie bibliografie.
Page, Ian. "Reconfigurable processor architectures". Microprocessors and Microsystems 20, nr 3 (maj 1996): 185–96. http://dx.doi.org/10.1016/0141-9331(95)01076-9.
Pełny tekst źródłaByrd, G. T., i M. A. Holliday. "Multithreaded processor architectures". IEEE Spectrum 32, nr 8 (1995): 38–46. http://dx.doi.org/10.1109/6.402166.
Pełny tekst źródłaYantır, Hasan Erdem, Wenzhe Guo, Ahmed M. Eltawil, Fadi J. Kurdahi i Khaled Nabil Salama. "An Ultra-Area-Efficient 1024-Point In-Memory FFT Processor". Micromachines 10, nr 8 (31.07.2019): 509. http://dx.doi.org/10.3390/mi10080509.
Pełny tekst źródłaKorolija, Nenad, i Kent Milfeld. "Towards hybrid supercomputing architectures". Journal of Computer and Forensic Sciences 1, nr 1 (2022): 47–54. http://dx.doi.org/10.5937/1-42710.
Pełny tekst źródłaTabak, Daniel. "Microelectronics: Processor architectures I". Microprocessing and Microprogramming 24, nr 1-5 (sierpień 1988): 563. http://dx.doi.org/10.1016/0165-6074(88)90111-1.
Pełny tekst źródłaTabak, Daniel. "Microelectronics: Processor architectures II". Microprocessing and Microprogramming 24, nr 1-5 (sierpień 1988): 693. http://dx.doi.org/10.1016/0165-6074(88)90131-7.
Pełny tekst źródłaRao, Wenjing, Alex Orailoglu i Ramesh Karri. "Towards Nanoelectronics Processor Architectures". Journal of Electronic Testing 23, nr 2-3 (20.03.2007): 235–54. http://dx.doi.org/10.1007/s10836-006-0555-7.
Pełny tekst źródłaGöhringer, Diana, Thomas Perschke, Michael Hübner i Jürgen Becker. "A Taxonomy of Reconfigurable Single-/Multiprocessor Systems-on-Chip". International Journal of Reconfigurable Computing 2009 (2009): 1–11. http://dx.doi.org/10.1155/2009/395018.
Pełny tekst źródłaBezzubtsev, Stanislav O., Vyacheslav V. Vasin, Dmitry Yu Volkanov, Shynar R. Zhailauova, Vladislav A. Miroshnik, Yuliya A. Skobtsova i Ruslan L. Smeliansky. "An Approach to the Construction of a Network Processing Unit". Modeling and Analysis of Information Systems 26, nr 1 (15.03.2019): 39–62. http://dx.doi.org/10.18255/1818-1015-2019-1-39-62.
Pełny tekst źródłaKATZ, RANDY H., i JOHN L. HENNESSY. "HIGH PERFORMANCE MICROPROCESSOR ARCHITECTURES". International Journal of High Speed Electronics and Systems 01, nr 01 (marzec 1990): 1–17. http://dx.doi.org/10.1142/s0129156490000022.
Pełny tekst źródłaMusoll, Enric, i Mario Nemirovsky. "Design Space Exploration of High-Performance Parallel Architectures". Journal of Integrated Circuits and Systems 3, nr 1 (18.11.2008): 32–38. http://dx.doi.org/10.29292/jics.v3i1.279.
Pełny tekst źródłaAamodt, Tor M., Wilson Wai Lun Fung i Timothy G. Rogers. "General-Purpose Graphics Processor Architectures". Synthesis Lectures on Computer Architecture 13, nr 2 (21.05.2018): 1–140. http://dx.doi.org/10.2200/s00848ed1v01y201804cac044.
Pełny tekst źródłaVehlies, Uwe. "Stepwise Transformation of Algorithms into Array Processor Architectures by the DECOMP". VLSI Design 3, nr 1 (1.01.1995): 67–80. http://dx.doi.org/10.1155/1995/76861.
Pełny tekst źródłaMOTLAGH, BAHMAN S., i RONALD F. DeMARA. "PERFORMANCE OF SCALABLE SHARED-MEMORY ARCHITECTURES". Journal of Circuits, Systems and Computers 10, nr 01n02 (luty 2000): 1–22. http://dx.doi.org/10.1142/s0218126600000068.
Pełny tekst źródłaSkvortsov, Leonid Vladlenovich, Roman Vyacheslavovich Baev, Ksenia Yurievna Dolgorukova i Eugene Yurievich Sharygin. "Developing an LLVM-based compiler for stack based TF16 processor architecture". Proceedings of the Institute for System Programming of the RAS 33, nr 5 (2021): 137–54. http://dx.doi.org/10.15514/ispras-2021-33(5)-8.
Pełny tekst źródłaYantır, Hasan Erdem, Ahmed M. Eltawil i Khaled N. Salama. "Efficient Acceleration of Stencil Applications through In-Memory Computing". Micromachines 11, nr 6 (26.06.2020): 622. http://dx.doi.org/10.3390/mi11060622.
Pełny tekst źródłaBakó, László, Szabolcs Hajdú i Fearghal Morgan. "Evaluation and Comparison of Low FPGA Footprint, Embedded Soft-Core Processors". MACRo 2015 2, nr 1 (1.10.2017): 23–30. http://dx.doi.org/10.1515/macro-2017-0003.
Pełny tekst źródłaJonckers, N., B. Engelen, K. Appels, S. De Raedemaeker, L. Mariën i J. Prinzie. "Towards Single-Event Upset detection in Hardware Secure RISC-V processors". Journal of Instrumentation 19, nr 06 (1.06.2024): C06009. http://dx.doi.org/10.1088/1748-0221/19/06/c06009.
Pełny tekst źródłaRong Lin. "Reconfigurable parallel inner product processor architectures". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 9, nr 2 (kwiecień 2001): 261–72. http://dx.doi.org/10.1109/92.924037.
Pełny tekst źródłaRamdas, Tirath, Gregory K. Egan, David Abramson i Kim K. Baldridge. "ERI sorting for emerging processor architectures". Computer Physics Communications 180, nr 8 (sierpień 2009): 1221–29. http://dx.doi.org/10.1016/j.cpc.2009.01.029.
Pełny tekst źródłaEdwards, Chris. "Processor Makers Embrace DPUs". New Electronics 53, nr 21 (8.12.2020): 16–17. http://dx.doi.org/10.12968/s0047-9624(22)61661-4.
Pełny tekst źródłaJain. S, Poonam, Pooja S, Sripath Roy. K, Abhilash K i Arvind B V. "Implementation of asymmetric processing on multi core processors to implement IOT applications on GNU/Linux framework". International Journal of Engineering & Technology 7, nr 2.7 (18.03.2018): 710. http://dx.doi.org/10.14419/ijet.v7i2.7.10928.
Pełny tekst źródłaSHARIF, MD HAIDAR. "HIGH-PERFORMANCE MATHEMATICAL FUNCTIONS FOR SINGLE-CORE ARCHITECTURES". Journal of Circuits, Systems and Computers 23, nr 04 (kwiecień 2014): 1450051. http://dx.doi.org/10.1142/s0218126614500510.
Pełny tekst źródłaTHIELE, LOTHAR, i ULRICH ARZT. "ON THE SYNTHESIS OF MASSIVELY PARALLEL ARCHITECTURES". International Journal of High Speed Electronics and Systems 04, nr 02 (czerwiec 1993): 99–131. http://dx.doi.org/10.1142/s0129156493000078.
Pełny tekst źródłaGarzia, Fabio, Roberto Airoldi i Jari Nurmi. "Implementation of FFT on General-Purpose Architectures for FPGA". International Journal of Embedded and Real-Time Communication Systems 1, nr 3 (lipiec 2010): 24–43. http://dx.doi.org/10.4018/jertcs.2010070102.
Pełny tekst źródłaLee, Jongbok. "Performance Study of Asymmetric Multicore Processor Architectures". Journal of the Institute of Webcasting, Internet and Telecommunication 14, nr 3 (30.06.2014): 163–69. http://dx.doi.org/10.7236/jiibc.2014.14.3.163.
Pełny tekst źródłaRezgui, S., R. Velazco, R. Ecoffet, S. Rodriguez i J. R. Mingo. "Estimating error rates in processor-based architectures". IEEE Transactions on Nuclear Science 48, nr 5 (2001): 1680–87. http://dx.doi.org/10.1109/23.960357.
Pełny tekst źródłaPradhan. "Dynamically Restructurable Fault-Tolerant Processor Network Architectures". IEEE Transactions on Computers C-34, nr 5 (maj 1985): 434–47. http://dx.doi.org/10.1109/tc.1985.1676583.
Pełny tekst źródłaGebali, F., i A. N. M. E. Rafiq. "Processor array architectures for deep packet classification". IEEE Transactions on Parallel and Distributed Systems 17, nr 3 (marzec 2006): 241–52. http://dx.doi.org/10.1109/tpds.2006.39.
Pełny tekst źródłaDiamantaras, K. I., W. H. Chou i S. Y. Kung. "Dynamic programming implementation on array processor architectures". Journal of VLSI signal processing systems for signal, image and video technology 13, nr 1 (sierpień 1996): 27–35. http://dx.doi.org/10.1007/bf00930665.
Pełny tekst źródłaZmyzgova, T. R., A. V. Solovyev, A. G. Rabushko, A. A. Medvedev i Yu V. Adamenko. "Issues of compatibility of processor command architectures". IOP Conference Series: Earth and Environmental Science 421 (7.01.2020): 042006. http://dx.doi.org/10.1088/1755-1315/421/4/042006.
Pełny tekst źródłaGehrke, W., i K. Gaedke. "Associative controlling of monolithic parallel processor architectures". IEEE Transactions on Circuits and Systems for Video Technology 5, nr 5 (1995): 453–64. http://dx.doi.org/10.1109/76.473558.
Pełny tekst źródłaMoran, J., i S. Alexandres. "A comparison of some processor farm architectures". Microprocessing and Microprogramming 34, nr 1-5 (luty 1992): 85–88. http://dx.doi.org/10.1016/0165-6074(92)90108-j.
Pełny tekst źródłaWithagen, Willem Jan, i Rob Takken. "Hierachical modeling and simulation of processor architectures". Microprocessing and Microprogramming 39, nr 2-5 (grudzień 1993): 229–32. http://dx.doi.org/10.1016/0165-6074(93)90094-2.
Pełny tekst źródłaBarbierato, Enrico, Daniele Manini i Marco Gribaudo. "A Multiformalism-Based Model for Performance Evaluation of Green Data Centres". Electronics 12, nr 10 (10.05.2023): 2169. http://dx.doi.org/10.3390/electronics12102169.
Pełny tekst źródłaWang, Guang, i Yin Sheng Gao. "A Control Path Design of Communications Processor". Advanced Materials Research 694-697 (maj 2013): 1459–64. http://dx.doi.org/10.4028/www.scientific.net/amr.694-697.1459.
Pełny tekst źródłaMahmood, Ausif. "Behavioral Simulation and Performance Evaluation of Multi-Processor Architectures". VLSI Design 4, nr 1 (1.01.1996): 59–68. http://dx.doi.org/10.1155/1996/91035.
Pełny tekst źródłaSrinivasan, Sudarshan K., Koushik Sarker i Rajendra S. Katti. "Token-Aware Completion Functions for Elastic Processor Verification". Research Letters in Electronics 2009 (2009): 1–5. http://dx.doi.org/10.1155/2009/480740.
Pełny tekst źródłaKYRIAKIS-BITZAROS, E. D., D. J. SOUDRIS i C. E. GOUTIS. "TRANSFORMATION OF NESTED LOOPS INTO UNIFORM RECURRENCES AND THEIR MAPPING TO REGULAR PROCESSOR ARRAYS". Journal of Circuits, Systems and Computers 06, nr 03 (czerwiec 1996): 243–65. http://dx.doi.org/10.1142/s0218126696000194.
Pełny tekst źródłaJung, Yongchul, Jaechan Cho, Seongjoo Lee i Yunho Jung. "Area-Efficient Pipelined FFT Processor for Zero-Padded Signals". Electronics 8, nr 12 (22.11.2019): 1397. http://dx.doi.org/10.3390/electronics8121397.
Pełny tekst źródłaBuinevich, M., i K. Izrailov. "Identification of Processor’s Architecture of Executable Code Based on Machine Learning. Part 1. Frequency Byte Model". Proceedings of Telecommunication Universities 6, nr 1 (2020): 77–85. http://dx.doi.org/10.31854/1813-324x-2020-6-1-77-85.
Pełny tekst źródłaERTEN, GAIL, i FATHI M. SALAM. "TWO CELLULAR ARCHITECTURES FOR INTEGRATED IMAGE SENSING AND PROCESSING ON A SINGLE CHIP". Journal of Circuits, Systems and Computers 08, nr 05n06 (październik 1998): 637–59. http://dx.doi.org/10.1142/s0218126698000407.
Pełny tekst źródłaLIU, WANLI, DAVID H. ALBONESI, JOHN GOSTOMSKI, LLOYD PALUM, DAVE HINTERBERGER, RICK WANZENRIED i MARK INDOVINA. "AN EVALUATION OF A CONFIGURABLE VLIW MICROARCHITECTURE FOR EMBEDDED DSP APPLICATIONS". Journal of Circuits, Systems and Computers 13, nr 06 (grudzień 2004): 1321–45. http://dx.doi.org/10.1142/s0218126604001994.
Pełny tekst źródłaPrisagjanec, Milcho, i Pece Mitrevski. "Reducing Competitive Cache Misses in Modern Processor Architectures". International Journal of Computer Science and Information Technology 8, nr 6 (30.12.2016): 49–57. http://dx.doi.org/10.5121/ijcsit.2016.8605.
Pełny tekst źródłaCorporaal, Henk, i Marnix Arnold. "Using Transport Triggered Architectures for Embedded Processor Design". Integrated Computer-Aided Engineering 5, nr 1 (1.01.1998): 19–38. http://dx.doi.org/10.3233/ica-1998-5103.
Pełny tekst źródłaLee, Jongbok. "A Performance Study of Embedded Multicore Processor Architectures". Journal of the Institute of Webcasting, Internet and Telecommunication 13, nr 1 (28.02.2013): 163–69. http://dx.doi.org/10.7236/jiibc.2013.13.1.163.
Pełny tekst źródłaLee, Jongbok. "Performance Study of Multicore Digital Signal Processor Architectures". Journal of the Institute of Webcasting, Internet and Telecommunication 13, nr 4 (31.08.2013): 171–77. http://dx.doi.org/10.7236/jiibc.2013.13.4.171.
Pełny tekst źródłaMarks, R. Jackson, Les E. Atlas, Seho Oh i Kwan F. Cheung. "Optical-processor architectures for alternating-projection neural networks". Optics Letters 13, nr 6 (1.06.1988): 533. http://dx.doi.org/10.1364/ol.13.000533.
Pełny tekst źródłaTouloupis, E., J. A. Flint, V. A. Chouliaras i D. D. Ward. "Modelling multiple faults in fault-tolerant processor architectures". Electronics Letters 41, nr 21 (2005): 1162. http://dx.doi.org/10.1049/el:20053160.
Pełny tekst źródłaBalkesen, Cagri, Jens Teubner, Gustavo Alonso i M. Tamer ozsu. "Main-Memory Hash Joins on Modern Processor Architectures". IEEE Transactions on Knowledge and Data Engineering 27, nr 7 (1.07.2015): 1754–66. http://dx.doi.org/10.1109/tkde.2014.2313874.
Pełny tekst źródła