Artykuły w czasopismach na temat „Pipeline datapath”
Utwórz poprawne odniesienie w stylach APA, MLA, Chicago, Harvard i wielu innych
Sprawdź 33 najlepszych artykułów w czasopismach naukowych na temat „Pipeline datapath”.
Przycisk „Dodaj do bibliografii” jest dostępny obok każdej pracy w bibliografii. Użyj go – a my automatycznie utworzymy odniesienie bibliograficzne do wybranej pracy w stylu cytowania, którego potrzebujesz: APA, MLA, Harvard, Chicago, Vancouver itp.
Możesz również pobrać pełny tekst publikacji naukowej w formacie „.pdf” i przeczytać adnotację do pracy online, jeśli odpowiednie parametry są dostępne w metadanych.
Przeglądaj artykuły w czasopismach z różnych dziedzin i twórz odpowiednie bibliografie.
Ravikumar, C. P., i V. Saxena. "TOGAPS: A Testability Oriented Genetic Algorithm For Pipeline Synthesis". VLSI Design 5, nr 1 (1.01.1996): 77–87. http://dx.doi.org/10.1155/1996/65320.
Pełny tekst źródłaKingyens, Jeffrey, i J. Gregory Steffan. "The Potential for a GPU-Like Overlay Architecture for FPGAs". International Journal of Reconfigurable Computing 2011 (2011): 1–15. http://dx.doi.org/10.1155/2011/514581.
Pełny tekst źródłaLee, Y. H., M. Khalil-Hani i M. N. Marsono. "An FPGA-Based Quantum Computing Emulation Framework Based on Serial-Parallel Architecture". International Journal of Reconfigurable Computing 2016 (2016): 1–18. http://dx.doi.org/10.1155/2016/5718124.
Pełny tekst źródłaKashima, Ryota, Ikki Nagaoka, Masamitsu Tanaka, Taro Yamashita i Akira Fujimaki. "64-GHz Datapath Demonstration for Bit-Parallel SFQ Microprocessors Based on a Gate-Level-Pipeline Structure". IEEE Transactions on Applied Superconductivity 31, nr 5 (sierpień 2021): 1–6. http://dx.doi.org/10.1109/tasc.2021.3061353.
Pełny tekst źródłaAlachiotis, Nikolaos, i Alexandros Stamatakis. "A Vector-Like Reconfigurable Floating-Point Unit for the Logarithm". International Journal of Reconfigurable Computing 2011 (2011): 1–12. http://dx.doi.org/10.1155/2011/341510.
Pełny tekst źródłaTitus, Dr Anita. "Datapath Optimization in AES using Pipelined Architecture". International Journal for Research in Applied Science and Engineering Technology 8, nr 8 (31.08.2020): 940–44. http://dx.doi.org/10.22214/ijraset.2020.31056.
Pełny tekst źródłaCekli, Serap, i Ali Akman. "Enhanced SPIHT Algorithm with Pipelined Datapath Architecture Design". Electrica 19, nr 1 (5.03.2019): 29–36. http://dx.doi.org/10.26650/electrica.2018.15101.
Pełny tekst źródłaNabi, Syed Waqar, i Wim Vanderbauwhede. "Automatic Pipelining and Vectorization of Scientific Code for FPGAs". International Journal of Reconfigurable Computing 2019 (18.11.2019): 1–12. http://dx.doi.org/10.1155/2019/7348013.
Pełny tekst źródłaCappuccino, G., G. Cocorullo, P. Corsonello i S. Perri. "High speed self-timed pipelined datapath for square rooting". IEE Proceedings - Circuits, Devices and Systems 146, nr 1 (1999): 16. http://dx.doi.org/10.1049/ip-cds:19990271.
Pełny tekst źródłaArató, Péter, lstván Béres, Andrzej Rucinski, Robert Davis i Roy Torbert. "A high-level datapath synthesis method for pipelined structures". Microelectronics Journal 25, nr 3 (maj 1994): 237–47. http://dx.doi.org/10.1016/0026-2692(94)90015-9.
Pełny tekst źródłaXianwu Xing i Ching Chuen Jong. "Multivoltage Multifrequency Low-Energy Synthesis for Functionally Pipelined Datapath". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 17, nr 9 (wrzesień 2009): 1348–52. http://dx.doi.org/10.1109/tvlsi.2008.2002684.
Pełny tekst źródłaSergiyenko, A. M., V. A. Romankevich i A. A. Serhienko. "Genetic Programming of Application-Specific Pipelined Datapaths". Èlektronnoe modelirovanie 42, nr 2 (9.04.2020): 25–40. http://dx.doi.org/10.15407/emodel.42.02.025.
Pełny tekst źródłaArató, Péter, Zoltán Ádám Mann i András Orbán. "Time-constrained scheduling of large pipelined datapaths". Journal of Systems Architecture 51, nr 12 (grudzień 2005): 665–87. http://dx.doi.org/10.1016/j.sysarc.2005.02.001.
Pełny tekst źródłaHong-Shin Jun i Sun-Young Hwang. "Design of a pipelined datapath synthesis system for digital signal processing". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 2, nr 3 (wrzesień 1994): 292–303. http://dx.doi.org/10.1109/92.311638.
Pełny tekst źródłaSergiyenko, A. M., i I. V. Mozghovyi. "Hardware Decompressor Design". Èlektronnoe modelirovanie 45, nr 5 (10.10.2023): 113–28. http://dx.doi.org/10.15407/emodel.45.05.113.
Pełny tekst źródłaJin, Zheming, i Jason D. Bakos. "A Heuristic Scheduler for Port-Constrained Floating-Point Pipelines". International Journal of Reconfigurable Computing 2013 (2013): 1–9. http://dx.doi.org/10.1155/2013/849545.
Pełny tekst źródłaKoch, Andreas. "Efficient Integration of Pipelined IP Blocks into Automatically Compiled Datapaths". EURASIP Journal on Embedded Systems 2007 (2007): 1–9. http://dx.doi.org/10.1155/2007/65173.
Pełny tekst źródłaKoch, Andreas. "Efficient Integration of Pipelined IP Blocks into Automatically Compiled Datapaths". EURASIP Journal on Embedded Systems 2007, nr 1 (2007): 065173. http://dx.doi.org/10.1186/1687-3963-2007-065173.
Pełny tekst źródłaHan, Liang, Jie Chen i Xiaodong Chen. "Power optimization for the datapath of a 32-bit reconfigurable pipelined DSP processor". Journal of Electronics (China) 22, nr 6 (listopad 2005): 650–57. http://dx.doi.org/10.1007/bf02687846.
Pełny tekst źródłaYoo, Hee-Jin, Ju-Young Oh, Jun-Yong Lee i Do-Soon Park. "A Scheduling Approach using Gradual Mobility Reduction for Synthesizing Pipelined Datapaths". KIPS Transactions:PartA 9A, nr 3 (1.09.2002): 379–86. http://dx.doi.org/10.3745/kipsta.2002.9a.3.379.
Pełny tekst źródłaJin, Seunghun, Dongkyun Kim, Thuy Tuong Nguyen, Daijin Kim, Munsang Kim i Jae Wook Jeon. "Design and Implementation of a Pipelined Datapath for High-Speed Face Detection Using FPGA". IEEE Transactions on Industrial Informatics 8, nr 1 (luty 2012): 158–67. http://dx.doi.org/10.1109/tii.2011.2173943.
Pełny tekst źródłaGuo, Wei, KwangHyok Ri, Luping Cui i Jizeng Wei. "An Area-Efficient Unified Architecture for Multi-Functional Double-Precision Floating-Point Computation". Journal of Circuits, Systems and Computers 24, nr 10 (25.10.2015): 1550151. http://dx.doi.org/10.1142/s0218126615501510.
Pełny tekst źródłaNummer, Muhammad, i Manoj Sachdev. "Experimental Results for Slow-speed Timing Characterization of High-speed Pipelined Datapaths". Journal of Electronic Testing 27, nr 1 (3.11.2010): 9–17. http://dx.doi.org/10.1007/s10836-010-5186-3.
Pełny tekst źródłaChowdhury, Shubhajit Roy, Dipankar Chakrabarti i Hiranmay Saha. "FPGA realization of a smart processing system for clinical diagnostic applications using pipelined datapath architectures". Microprocessors and Microsystems 32, nr 2 (marzec 2008): 107–20. http://dx.doi.org/10.1016/j.micpro.2007.12.001.
Pełny tekst źródłaSalehi, Sayed Ahmad, Rasoul Amirfattahi i Keshab K. Parhi. "Pipelined Architectures for Real-Valued FFT and Hermitian-Symmetric IFFT With Real Datapaths". IEEE Transactions on Circuits and Systems II: Express Briefs 60, nr 8 (sierpień 2013): 507–11. http://dx.doi.org/10.1109/tcsii.2013.2268411.
Pełny tekst źródłaYin, Xiao-Bo, Feng Yu i Zhen-Guo Ma. "Resource-Efficient Pipelined Architectures for Radix-2 Real-Valued FFT With Real Datapaths". IEEE Transactions on Circuits and Systems II: Express Briefs 63, nr 8 (sierpień 2016): 803–7. http://dx.doi.org/10.1109/tcsii.2016.2530862.
Pełny tekst źródłaWilson, T. C., N. Mukherjee, M. K. Garg i D. K. Banerji. "An ILP Solution for Optimum Scheduling, Module and Register Allocation, and Operation Binding in Datapath Synthesis". VLSI Design 3, nr 1 (1.01.1995): 21–36. http://dx.doi.org/10.1155/1995/23249.
Pełny tekst źródłaLivramento, Vinícius Dos S., Bruno G. Moraes, Brunno A. Machado, Eduardo Boabaid i José Luiz Güntzel. "Evaluating the Impact of Architectural Decisions on the Energy Efficiency of FDCT/IDCT Configurable IP Cores". Journal of Integrated Circuits and Systems 7, nr 1 (27.12.2012): 23–36. http://dx.doi.org/10.29292/jics.v7i1.353.
Pełny tekst źródłaJosipović, Lana, Shabnam Sheikhha, Andrea Guerrieri, Paolo Ienne i Jordi Cortadella. "Buffer Placement and Sizing for High-Performance Dataflow Circuits". ACM Transactions on Reconfigurable Technology and Systems 15, nr 1 (31.03.2022): 1–32. http://dx.doi.org/10.1145/3477053.
Pełny tekst źródłaSoliman, Mostafa I., i Elsayed A. Elsayed. "Simultaneous Multithreaded Matrix Processor". Journal of Circuits, Systems and Computers 24, nr 08 (12.08.2015): 1550114. http://dx.doi.org/10.1142/s0218126615501145.
Pełny tekst źródłaJohn, Elwyn G., Z. Ghassemlooy, Malcolm Woolfson, Steve Harrold, M. Fleury, Mike Barnes i Math Bollen. "Book Reviews: A Guide to Microsoft Excel for Scientists and Engineers, Fiber Bragg Gratings, Signal Detection Theory, Analog BiCMOS Design: Practices and Pitfalls, High Level Synthesis of Pipelined Datapaths, Electronic Control of Switched Reluctance Machines, Power Quality Primer". International Journal of Electrical Engineering & Education 39, nr 2 (kwiecień 2002): 175–80. http://dx.doi.org/10.7227/ijeee.39.2.9.
Pełny tekst źródłaKashima, Ryota, Ikki Nagaoka, Tomoki Nakano, Masamitsu Tanaka, Taro Yamashita i Akira Fujimaki. "Lowering Latency in a High-Speed Gate-Level-Pipelined Single Flux Quantum Datapath Using an Interleaved Register File". IEEE Transactions on Applied Superconductivity, 2023, 1–6. http://dx.doi.org/10.1109/tasc.2023.3249131.
Pełny tekst źródła"Energy-Efficient and High-throughput Implementations of Lightweight Block Cipher". International Journal of Innovative Technology and Exploring Engineering 9, nr 2S (31.12.2019): 35–41. http://dx.doi.org/10.35940/ijitee.b1022.1292s19.
Pełny tekst źródła