Gotowa bibliografia na temat „Durcissement électronique”

Ce mémoire a pour but de suivre la dégradation des composants de puissance VDMOSFET sous conditions extrêmes de haute tension et haute température. Les composants sont soumis à des hautes tensions électriques pour induire un courant inverse nuisible à la jonction intégrée. Une autre méthode de contrainte électrique est utilisée, c’est la dégradation de la couche d’oxyde par effet de champ électrique élevé. Une attention particulière est donnée pour le suivi de la caractéristique de commutation de ces composants. Dans certain cas un gain de rapidité est observé dépendamment de la nature des défauts créés et leur emplacement géométrique. La rapidité de commutation est aussi fonction de la température. Les défauts ainsi créés sont ensuite caractérisés par une suite de mesures de capacités grille-source et grille-drain. Des décalages des courbes sont observés dans les deux sens comme conséquence de la charge totale des défauts. La finalité de ce travail est d’introduire une nouvelle méthode de suivi de fiabilité des composants électroniques par l’observation de leurs caractéristiques de commutation
The aim of this work is to follow the degradation of VDMOSFET power devices under extrem conditions of high voltages and high temperature. The devices are subjected to high electric voltages in order to induce a reverse current that is harmful to the integrated junction. Another method of stress is used; it is the degradation of the oxide layer by high electric field. A particular attention is given to the follow up of the switching characteristics of these devices. In certain cases a gain of speed is observed depending on the nature of defects and their geometrical emplacement. The switching speed is also a function of temperature. The defects created are then characterized by a series of capacitance measurements on gate-source and gate-drain terminals. Curves shifting are observed in both directions depending on the total charge of defects. The finality of this work is to introduce a new method to follow up the degradation of electronic devices by monitoring their switching characteristic

Les travaux de cette thèse sont axés sur le durcissement à la dose cumulée des circuits analogiques associés aux systèmes électroniques embarqués sur des véhicules spatiaux, satellites ou sondes. Ces types de circuits sont réputés pour être relativement sensibles à la dose cumulée, parfois dès quelques krad, souvent en raison de l’intégration d’éléments bipolaires. Les nouvelles technologies CMOS montrent par leur intégration de plus en plus poussée, un durcissement naturel à cette dose. L’approche de durcissement proposée ici, repose sur un durcissement par la conception d’une technologie commerciale « full CMOS » du fondeur ST Microelectronics, appelée HCMOS9A. Cette approche permet d’assurer la portabilité des méthodes de durcissement proposées d’une technologie à une autre et de rendre ainsi accessible les nouvelles technologies aux systèmes spatiaux. De plus, cette approche de durcissement permet de faire face aux coûts croissants de développement et d’accès aux technologies durcies. Une première technique de durcissement à la dose cumulée est appliquée à une tension de référence « full CMOS ». Elle ne fait intervenir ni jonction p-n parasites ni précautions delay out particulières mais la soustraction de deux tensions de seuil qui annulent leurs effets à la dose cumulée entre elles. Si les technologies commerciales avancées sont de plus en plus utilisées pour des applications spécialement durcies, ces dernières exhibent en contrepartie de plus grands offsets que les technologies bipolaires. Cela peut affecter les performances des systèmes. La seconde technique étudiée : l’auto zéro, est une solution efficace pour réduire les dérives complexes dues entre autres à la température, de l’offset d’entrée des amplificateurs opérationnels. Le but ici est de prouver que cette technique peut tout aussi bien contrebalancer les dérives de l’offset dues à la dose cumulée
The purpose of this thesis work is to investigate circuit design techniques to improve the robustness to Total Ionizing Dose (TID) of analog circuits within electronic systems embedded in space probes, satellites and vehicles. Such circuits often contain bipolartransistor components which are quite sensitive to cumulated radiation dose. However highly integrated CMOS technology has been shown to exhibit better natural TDI hardening.The approach proposed here is a hardening by design using a full CMOS semiconductor technology commercially available from ST Microelectronics calledHCMOS9A. The proposed generic hardening design methods will be seen to be compatibleand applicable to other existing or future process technologies. Furthermore this approach addresses the issue of ever-increasing development cost and access to hardened technologies.The first TID hardening technique proposed is applied to a full-CMOS voltage reference. This technique does not involve p-n junctions nor any particular layout precaution but instead is based on the subtraction of two different threshold voltages which allows the cancellation of TDI effects. While the use of advanced commercial CMOS technologies for specific radiation hardened applications is becoming more common, these technologies suffer from larger inputoffs et voltage drift than their bipolar transistor counterparts, which can impact system performance. The second technique studied is that of auto-zeroing, which is an efficient method to reduce the complex offset voltage drift mechanisms of operational amplifiers due to temperature. The purpose here is to prove that this technique can also cancel input offset voltage drift due to TID.Index term : hardening, cumulated dose, CMOS technology, voltage reference,operational amplifier

L'objectif de ce travail est la caracterisation de structures mos avant et apres irradiation au co60 afin de determiner si le niveau de bruit en 1/f avant irradiation peut etre considere comme un indicateur de durcissement de leur technologie. Une etude theorique du fonctionnement des composants et de leur bruit de fond est presentee mettant en evidence les parametres susceptibles d'evoluer au cours des irradiations. Les resultats experimentaux confirment l'existence d'une correlation entre l'evolution de la tension de seuil et le bruit de fond mais montrent le role preponderant des resistances d'acces sur les resultats obtenus. Le comportement en bruit a egalement permis de detecter et d'analyser des defauts particuliers crees par les irradiations. L'etude des capacites mos irradiees et leur simulation a partir du modele developpe ont permis de confirmer les resultats obtenus sur les transistors

Ignorer les contraintes severes existant sur les circuits integres et systemes electroniques fonctionnant en environnement radiatif - haute atmosphere, espace, nucleaire - peut avoir des consequences inestimables. En effet, les phenomenes lies aux effets ionisants et aux collisions avec des particules (ions lourds, neutrons etc) engendrent des pannes et/ou des reponses erronees dans les circuits electroniques si aucun durcissement n'est mis en uvre. Une premiere approche de prevention des pannes est souvent mise en place au niveau systeme. Elle fait appel a des techniques de redondance. Une autre methode a pour objectif d'ameliorer la fiabilite au niveau technologique par l'utilisation d'un process de fabrication durci aux radiations (tel que le soi). Face aux nouveaux besoins de l'electronique aeronautique et spatiale, non totalement satisfaits par les precedentes solutions, une nouvelle tendance emerge, developpee dans ce travail. Elle consiste a pratiquer le durcissement au niveau de la conception des circuits en conservant une technologie standard. Les convertisseurs a/n flash sont les elements cles dans l'acquisition des donnees a grande vitesse. Des observations ont montre leur forte sensibilite aux effets radiatifs. Dans un premier temps, la methode consiste a partitionner l'architecture du convertisseur en blocs pour en identifier les reponses aux differentes perturbations. Dans une deuxieme etape, le durcissement est mis en uvre en utilisant deux techniques complementaires prenant en compte les contraintes fonctionnelles : une re-configuration de la structure logique et une re-conception de certains blocs individuels. Le travail de validation effectue sur des bascules, et la conception d'un can flash durci ont conduit a proposer un prototype realise dans une technologie standard. Les simulations, jointes a certains tests effectues au sol permettent de demontrer l'amelioration de la securite de fonctionnement apportee par les solutions proposees.

Les zones de Guinier-Preston (gp), petits rassemblements d'atomes d'éléments minoritaires, se forment dans les premières étapes du durcissement de certains alliages. Dans les alliages à base d'Al-Cu elles sont riches en cuivre. Elles sont en forme de disques de diamètre de 3 à 20 nm et dans la plupart de cas ont une épaisseur d'une seule couche atomique. Nous avons étudié ces zones gp dans l'alliage modèle Al-Cu 4% et dans l'alliage industriel Al-Cu 4,4% - mg 1,5% - mn 0,6% (en masse) par microscopie électronique en transmission à résolution atomique. L’analyse des contrastes est faite à l'aide de simulations utilisant un modèle de diffusion des ondes électroniques dans lequel l'échantillon est découpé en tranches de quelques angströms d'épaisseur. L’onde électronique est diffusée de tranche en tranche (méthode des multicouches). Afin de déterminer directement la teneur en cuivre dans les zones gp, nous avons effectue une analyse locale par émission x caractéristique, sous l'impact d'une nanosonde électronique (source à émission de champ). Un modèle simple a permis d'interpréter les résultats. La concentration trouvée dans les zones gp est comprise entre 50 et 100%. Une cartographie tridimensionnelle de la répartition des atomes de cuivre dans l'alliage binaire a été obtenue à l'aide d'une sonde atomique tomographique. La majorité des zones gp dans l'alliage Al-Cu 4% recuit 10 h a 100c sont des monocouches atomiques riches en cuivre, en forme de disques de diamètre 4 à 10 nm. Dans le même alliage traité de la même manière, nous avons aussi observé des zones gp bicouches. Les zones gp, présentes dans l'alliage industriel Al-Cu-Mg-Mn (2024) traité T3 (mise en solution, traction 2%, vieillissement à la température ambiante) ont la même forme que celles observées dans l'alliage binaire. Le contraste des zones gp dépend très sensiblement de leur taille et de leur structure interne, de l'épaisseur de la lame mince et de la défocalisation. Par contre l'influence de la position de la zone gp en profondeur dans l'échantillon est négligeable. Nous avons pu également mettre en évidence que dans un alliage comprenant des plans d'atomes assez lourds dans une matrice d'atomes légers, la canalisation des électrons rapides est beaucoup plus efficace par les colonnes d'atomes lourds (ici le cuivre) que par celles d'atomes légers (ici aluminium). Nous avons mis en évidence, sur une image expérimentale à résolution atomique, le cisaillement d'une zone gp provoque par le passage d'une dislocation. Cette observation a permis de proposer un modèle simple de durcissement qui est relie à la limite élastique expérimentale. Les résultats obtenus à l'aide de la sonde atomique tomographique montrent, que la matrice entre les zones gp est encore riche en cuivre. De plus, la répartition des atomes de cuivre dans la solution solide n'est pas homogène. À proximité des zones gp (quelques angströms), la matrice est très appauvrie et la concentration de cuivre semble même être nulle. Les zones gp se forment et grossissent au dépens de l'environnement en cuivre

Cette etude concerne la formulation et la caracterisation d'adhesifs structuraux durcissables par bombardement electronique. L'influence de differents constituants d'une formulation adhesive acrylique sur diverses caracteristiques, en particulier la resistance au cisaillement sur acier inoxydable, a ete mise en evidence. L'importance des fonctions chimiques polaires et des proprietes intrinseques des resines de base sur l'adherence a notamment ete montree, ainsi que le role primordial d'une charge telle que le talc. Des formulations adhesives acryliques structurales polymerisant par ionisation electronique ont ainsi ete obtenues. Elles donnent, sur acier inoxydable, des resistances au cisaillement comparables a celles obtenues avec la plupart des adhesifs structuraux durcissant par des methodes classiques. Cette etude a ensuite ete generalisee a d'autres types de supports: composite carbone/composite carbone, composite carbone/buna et buna/buna. Avec ces assemblages de bonnes resistances au cisaillement ont egalement ete obtenues, notamment avec des formulations adhesives presentant de meilleures caracteristiques thermiques. Enfin, une etude de faisabilite en ce qui concerne les adhesifs epoxydes polymerisant par bombardement electronique a ete realisee

La combinaison de deux mécanismes permettant d’accroitre la résistance mécanique (précipitation et joints de grains) a été explorée dans cette thèse afin d’augmenter les propriétés d’alliages d’aluminium à durcissement structural de la série 7###. Les techniques d’élaboration par déformation plastique intense permettent d’obtenir des alliages nano-structurés comportant une grande densité de joints de grains qui permet une augmentation conséquente de la limite d’élasticité selon la loi de Hall-Petch. Cependant, la grande densité de défauts (dislocations, lacunes, joints de grains…) et les contraintes internes générées par cette déformation donnent lieu à des nanostructures hors équilibre intrinsèquement instables lors d’un traitement de précipitation. Cela se traduit d’une part par une croissance rapide des grains et d’autre part par des changements dans les mécanismes de précipitation (précipitation hétérogène, cinétique accélérée). Nous avons étudié les nanostructures obtenues par déformation plastique intense via HPT et HPS (High pressure torsion/sliding) sur un alliage modèle, Al-2%Fe, et un alliage commercial AA7449 enrichi en fer. La stratégie choisie était de stabiliser la structure à grains ultra-fins par des nanoparticules d’intermétalliques riches en fer (épinglage de Zener) pour permettre une précipitation homogène de phases durcissantes et de combiner ainsi les 2 mécanismes pour accroître la limite élastique. Dans ce contexte, nous nous sommes plus particulièrement intéressés à : 1) l’influence des solutés sur les mécanismes physiques de recristallisation dynamique conduisant à la nanostructuration ; 2) les mécanismes spécifiques impliqués lors de la co-déformation de phases aux comportements mécaniques très différents ; 3) les transformations de phase pouvant conduire soit à la formation d’une solution solide sursaturée ou bien au contraire à la décomposition d’une solution solide par précipitation induite par déformation ; 4) aux relations entre les nanostructures ainsi générées, leur stabilité thermique et leur résistance mécanique. L’observation des microstructures et la compréhension des mécanismes induits par la déformation ainsi que les relations avec le comportement mécanique ont été entrepris grâce à l’utilisation de nombreuses techniques : la microscopie électronique à balayage, en transmission, ASTAR (cartographie d’orientation au MET), ainsi que la sonde atomique tomographique. L’étude de la précipitation a été réalisée par DSC (calorimétrie différentielle à balayage), SAXS (diffusion des rayons X aux petits angles) et MET in-situ. Finalement, la relation avec le comportement mécanique a été établie sur la base d’essais de traction et de mesures de microdureté
The combination of two mechanisms to increase mechanical strength, namely precipitation and grain size reduction, has been explored in this thesis in the aim of increasing the properties of age hardenable aluminum alloy from the 7### series.Manufacturing by severe plastic deformation makes it possible to obtain nanostructured alloys with high density of grain boundaries, which allows increasing the yield strength according to the Hall-Petch law. However, the high density of defects (dislocations, vacancies, grain boundaries ...) and the internal stresses generated by this deformation results in inherently unstable nanostructures when precipitation heat treatment is performed. These nanostructures experience rapid grain growth and drastic changes in precipitation mechanisms (heterogeneous precipitation, accelerated kinetics).In this work we have studied nanostructures obtained by severe plastic deformation using HPT and HPS (High pressure torsion / sliding) on a model alloy, Al-2% Fe and a commercial alloy AA7449 enriched with iron. The strategy was to stabilize the ultra-fine grain structure by intermetallic iron-rich nanoparticles (Zener pinning) to allow homogeneous precipitation hardening and thus combine the two mechanisms to increase the yield strength. In this context, we have particularly investigated: 1) the influence of solutes on the physical mechanisms leading to dynamic recrystallization nanostructuring; 2) specific mechanisms involved in co-deforming phases with very different mechanical behaviors; 3) the phase transformations that may lead either to the formation of a supersaturated solid solution or, on the contrary, to the decomposition of a solid solution by deformation-induced precipitation; 4) the relationship between the nanostructures thus generated, their thermal stability and related mechanical properties.The observation of the microstructures and understanding of the mechanisms induced by the deformation and relations with the mechanical behavior has been undertaken with many techniques: scanning and transmission electron microscopy (SEM/TEM), ASTAR (orientation mapping by TEM), and atom probe tomography. The study of precipitation was carried out by DSC (differential scanning calorimetry), SAXS (small angle X-ray scattering) and in-situ TEM. Finally, the relationship with the mechanical behavior has been established on the basis of tensile tests and micro-hardness measurements

Au cours des dernières années, un développement continu a été observé dans les domaines des systèmes électroniques et des ordinateurs. Une série de mécanismes menaçant la fiabilité ont émergé. Par exemple, des défauts physiques provenant de fils mal lithographié, vias et d'autres dispositifs de bas niveau sont fréquemment observées dans les circuits nanométriques. D'autre part, les circuits sont également devenus plus sensibles aux grèves de particules excitées. Ces deux mécanismes, bien que essentiellement différente, peuvent causer de multiples fautes qui contribuent pour fiabilités plus faibles dans les circuits intégrés. Fautes multiples sont plus inquiétant que de simples car elles sont plus graves et aussi parce qu'ils peuvent surmonter les techniques de tolérance aux fautes. Les circuits numériques sont utilisés dans la plupart des systèmes électroniques aujourd'hui, mais il y a un contexte spécifique dans lequel ils doivent être fiable. Tel contexte comprend des applications de haute dépendabilité. Et cela est le scénario dans lequel cette thèse est conçu. Il a un double objectif: (a) de proposer des méthodes pour évaluer la fiabilité des circuits numériques, et (b) de proposer des techniques d'amélioration de la fiabilité. En ce qui concerne le premier objectif, plusieurs méthodes ont été proposées dans la littérature et le texte montre comment ces méthodes présentent des limitations en ce qui concerne la taille de circuit (nombre de portes), le type de circuit (séquentielle ou combinatoire) et le profil de faute (unique ou fautes multiples). Cette thèse propose deux méthodes pour l'évaluation de la fiabilité. La première méthode est appelée SPR+ et elle vise l'analyse de la logique combinatoire seulement. SPR+ améliore la précision de l'analyse, en tenant compte de l'effet de chaque nœud de fanout par rapport à la fiabilité de l'ensemble du circuit. Une autre méthode, appelée SNaP, est également proposé dans cette thèse. Il s'agit d'une approche hybride, car il est partiellement basée sur la simulation. SNaP peut être utilisé pour la logique combinatoire et séquentielle, et peut également être émulé dans un dispositif FPGA pour une analyse plus rapide. Les deux méthodes, SPR+ et SNAP, peuvent traiter de fautes multiples
With the current advances achieved in the manufacturing process of integrated circuits, a series of reliability-threatening mechanisms have emerged or have become more prominent. For instance, physical defects originating from poorly lithographed wires, vias and other low-level devices are commonly seen in nanometric circuits. On the other hand, circuits have also become more sensitive to the strikes of highly energized particles. Both mechanisms, although essentially different, can cause multiple faults that contribute for lower reliabilities in integrated circuits. Multiple faults are more troubling than single faults since these are more severe and also because they can overcome fault tolerance techniques. Digital circuits are used in most electronic systems nowadays, but there is a specific context in which they are required to be reliable. Such context comprises high-dependability applications. This is the scenario in which this thesis is conceived. It’s goals are twofold : (a) to pro pose methods to assess the reliability of digital circuits, and (b) to propose techniques for reliability improvement. Concerning the first goal, several methods have been proposed in the literature and the text shows how these methods present limitations with respect to circuit size (number of gates), circuit type (sequential or combinational) and fault profile (single versus multiple faults). This thesis proposes two methods for reliability assessment. The first method is termed SPR+ and its targeted at the analysis of combinational logic only. SPR+ improves the average analysis accuracy by taking into account the effect of each fanout reconvergent node to the overall circuit reliability. Another method, termed SNaP, is also proposed in this thesis. It is a hybrid approach since it is partially based on simulation. SNaP can be used for combinational and sequential logic and can also be emulated in an FPGA device for faster analysis. Both SPR+ and SNaP can cope with multiple faults

Les microsystèmes sont le dernier développement de la microélectronique. Leur apparition ouvre des possibilités révolutionnaires dans plusieurs domaines d'application, dont l'exploitation de l'espace. L'utilisation des microsystèmes dans l'espace se heurte au problème de l'exposition à la radiation, notamment pour la partie électronique. Cet obstacle a été surmonte dans le passe par la mise en place de filières de fabrication résistantes (durcies) aux effets de la radiation. Le rétrécissement des budgets militaires a provoqué la disparition de la plupart des technologies de fabrication durcies, ce qui est en train de pousser les constructeurs vers l'emploi de technologies commerciales standard (COTS). L'objectif de cette thèse a été d'investiguer des techniques de conception pour le durcissement d'un microsystème fabrique par une technologie COTS. Le microsystème en question est un capteur de rayonnements infrarouges base sur des thermopiles en silicium, suspendues par une étape de micro-usinage en volume par la face avant. Les éléments pertinents des différents domaines de connaissance impliques sont passés en revue, avec une analyse des techniques de durcissement applicables à la construction de l'électronique de lecture en technologie CMOS. Un programme de caractérisation expérimentale a été réalisé, et il a permis d'établir le niveau de sensibilité de la technologie aux rayonnements et l'efficacité des techniques de durcissement développées. Les très bons résultats obtenus ont permis de passer à la réalisation de la chaine de lecture du capteur, qui a été fabriquée, caractérisée et qualifiée pour l'espace.

Au cours des dernières années, un développement continu a été observé dans les domaines des systèmes électroniques et des ordinateurs. Une série de mécanismes menaçant la fiabilité ont émergé. Par exemple, des défauts physiques provenant de fils mal lithographié, vias et d'autres dispositifs de bas niveau sont fréquemment observées dans les circuits nanométriques. D'autre part, les circuits sont également devenus plus sensibles aux grèves de particules excitées. Ces deux mécanismes, bien que essentiellement différente, peuvent causer de multiples fautes qui contribuent pour fiabilités plus faibles dans les circuits intégrés. Fautes multiples sont plus inquiétant que de simples car elles sont plus graves et aussi parce qu'ils peuvent surmonter les techniques de tolérance aux fautes. Les circuits numériques sont utilisés dans la plupart des systèmes électroniques aujourd'hui, mais il y a un contexte spécifique dans lequel ils doivent être fiable. Tel contexte comprend des applications de haute dépendabilité. Et cela est le scénario dans lequel cette thèse est conçu. Il a un double objectif: (a) de proposer des méthodes pour évaluer la fiabilité des circuits numériques, et (b) de proposer des techniques d'amélioration de la fiabilité. En ce qui concerne le premier objectif, plusieurs méthodes ont été proposées dans la littérature et le texte montre comment ces méthodes présentent des limitations en ce qui concerne la taille de circuit (nombre de portes), le type de circuit (séquentielle ou combinatoire) et le profil de faute (unique ou fautes multiples). Cette thèse propose deux méthodes pour l'évaluation de la fiabilité. La première méthode est appelée SPR+ et elle vise l'analyse de la logique combinatoire seulement. SPR+ améliore la précision de l'analyse, en tenant compte de l'effet de chaque nœud de fanout par rapport à la fiabilité de l'ensemble du circuit. Une autre méthode, appelée SNaP, est également proposé dans cette thèse. Il s'agit d'une approche hybride, car il est partiellement basée sur la simulation. SNaP peut être utilisé pour la logique combinatoire et séquentielle, et peut également être émulé dans un dispositif FPGA pour une analyse plus rapide. Les deux méthodes, SPR+ et SNAP, peuvent traiter de fautes multiples
With the current advances achieved in the manufacturing process of integrated circuits, a series of reliability-threatening mechanisms have emerged or have become more prominent. For instance, physical defects originating from poorly lithographed wires, vias and other low-level devices are commonly seen in nanometric circuits. On the other hand, circuits have also become more sensitive to the strikes of highly energized particles. Both mechanisms, although essentially different, can cause multiple faults that contribute for lower reliabilities in integrated circuits. Multiple faults are more troubling than single faults since these are more severe and also because they can overcome fault tolerance techniques. Digital circuits are used in most electronic systems nowadays, but there is a specific context in which they are required to be reliable. Such context comprises high-dependability applications. This is the scenario in which this thesis is conceived. It’s goals are twofold : (a) to pro pose methods to assess the reliability of digital circuits, and (b) to propose techniques for reliability improvement. Concerning the first goal, several methods have been proposed in the literature and the text shows how these methods present limitations with respect to circuit size (number of gates), circuit type (sequential or combinational) and fault profile (single versus multiple faults). This thesis proposes two methods for reliability assessment. The first method is termed SPR+ and its targeted at the analysis of combinational logic only. SPR+ improves the average analysis accuracy by taking into account the effect of each fanout reconvergent node to the overall circuit reliability. Another method, termed SNaP, is also proposed in this thesis. It is a hybrid approach since it is partially based on simulation. SNaP can be used for combinational and sequential logic and can also be emulated in an FPGA device for faster analysis. Both SPR+ and SNaP can cope with multiple faults