Artykuły w czasopismach na temat „Digital logic circuits”
Utwórz poprawne odniesienie w stylach APA, MLA, Chicago, Harvard i wielu innych
Sprawdź 50 najlepszych artykułów w czasopismach naukowych na temat „Digital logic circuits”.
Przycisk „Dodaj do bibliografii” jest dostępny obok każdej pracy w bibliografii. Użyj go – a my automatycznie utworzymy odniesienie bibliograficzne do wybranej pracy w stylu cytowania, którego potrzebujesz: APA, MLA, Harvard, Chicago, Vancouver itp.
Możesz również pobrać pełny tekst publikacji naukowej w formacie „.pdf” i przeczytać adnotację do pracy online, jeśli odpowiednie parametry są dostępne w metadanych.
Przeglądaj artykuły w czasopismach z różnych dziedzin i twórz odpowiednie bibliografie.
Hasuo, S., i T. Imamura. "Digital logic circuits". Proceedings of the IEEE 77, nr 8 (1989): 1177–93. http://dx.doi.org/10.1109/5.34118.
Pełny tekst źródłaDuncan, Philip N., Siavash Ahrar i Elliot E. Hui. "Scaling of pneumatic digital logic circuits". Lab on a Chip 15, nr 5 (2015): 1360–65. http://dx.doi.org/10.1039/c4lc01048e.
Pełny tekst źródłaKamde, Shilpa, Jitesh Shinde, Sanjay Badjate i Pratik Hajare. "Comparative Analysis Domino Logic Based Techniques For VLSI Circuit". INTERNATIONAL JOURNAL OF COMPUTERS & TECHNOLOGY 12, nr 8 (21.03.2014): 3803–8. http://dx.doi.org/10.24297/ijct.v12i8.2998.
Pełny tekst źródłaHou, Yue Wei, Xin Xu, Wei Wang, Xiao Bo Tian i Hai Jun Liu. "Titanium Oxide Memristor Based Digital Encoder Circuit". Applied Mechanics and Materials 644-650 (wrzesień 2014): 3430–33. http://dx.doi.org/10.4028/www.scientific.net/amm.644-650.3430.
Pełny tekst źródłaRaman, Karthik, i Andreas Wagner. "The evolvability of programmable hardware". Journal of The Royal Society Interface 8, nr 55 (9.06.2010): 269–81. http://dx.doi.org/10.1098/rsif.2010.0212.
Pełny tekst źródłaDokic, B. L. "A Review on Energy Efficient CMOS Digital Logic". Engineering, Technology & Applied Science Research 3, nr 6 (18.12.2013): 552–61. http://dx.doi.org/10.48084/etasr.389.
Pełny tekst źródłaAvdeev, N. A., i P. N. Bibilo. "Design of Digital Operational Units with Low Power Consumption". Programmnaya Ingeneria 12, nr 2 (16.03.2021): 63–73. http://dx.doi.org/10.17587/prin.12.63-73.
Pełny tekst źródłaJóźwiak, Lech. "General Decomposition and Its Use in Digital Circuit Synthesis". VLSI Design 3, nr 3-4 (1.01.1995): 225–48. http://dx.doi.org/10.1155/1995/16259.
Pełny tekst źródłaShukla, Vandana, O. P. Singh, G. R. Mishra i R. K. Tiwari. "Design and Implementation of Four Bit Binary Shifter Circuit Using Reversible Logic Approach". International Journal of Reconfigurable and Embedded Systems (IJRES) 4, nr 3 (1.11.2015): 213. http://dx.doi.org/10.11591/ijres.v4.i3.pp213-218.
Pełny tekst źródłaŽemva, Andrej, Andrej Trost i Baldomir Zajc. "Educational Programmable System for Prototyping Digital Circuits". International Journal of Electrical Engineering & Education 35, nr 3 (lipiec 1998): 236–44. http://dx.doi.org/10.1177/002072099803500306.
Pełny tekst źródłaSaman, B., R. H. Gudlavalleti, R. Mays, J. Chandy, Evan Heller i F. Jain. "3-Bit Analog-to-Digital Converter Using Multi-State Spatial Wave-Function Switched FETs". International Journal of High Speed Electronics and Systems 29, nr 01n04 (marzec 2020): 2040014. http://dx.doi.org/10.1142/s0129156420400145.
Pełny tekst źródłaSanthi, C., i Dr Moparthy Gurunadha Babu. "Symmetric stacked fast binary counters based on reversible logic". International Journal of Engineering & Technology 7, nr 4 (6.10.2018): 2747. http://dx.doi.org/10.14419/ijet.v7i4.14141.
Pełny tekst źródłaGaladima, B. Y., G. S. M. Galadanci, A. Tijjani i M. Ibrahim. "A review on reversible logic gates". Bayero Journal of Pure and Applied Sciences 12, nr 1 (15.04.2020): 242–50. http://dx.doi.org/10.4314/bajopas.v12i1.38s.
Pełny tekst źródłaY. N., Sharath Kumar, i Dinesha P. "TFI-FTS: An efficient transient fault injection and fault-tolerant system for asynchronous circuits on FPGA platform". International Journal of Electrical and Computer Engineering (IJECE) 11, nr 3 (1.06.2021): 2704. http://dx.doi.org/10.11591/ijece.v11i3.pp2704-2710.
Pełny tekst źródłaAl-Rabadi, Anas. "Three-dimensional lattice logic circuits, Part I: Fundamentals". Facta universitatis - series: Electronics and Energetics 18, nr 1 (2005): 1–13. http://dx.doi.org/10.2298/fuee0501001a.
Pełny tekst źródłaLin, Shan, Tao Lin i Zhan Wen Liu. "A Discussion of the Design Method of Full Adder Circuit". Applied Mechanics and Materials 135-136 (październik 2011): 15–20. http://dx.doi.org/10.4028/www.scientific.net/amm.135-136.15.
Pełny tekst źródłaHossain, M., M. P. Singh i J. K. Rakshit. "Modelling of one-bit Arithmetic Logic Circuit using silicon micro-ring resonator". Journal of Physics: Conference Series 2335, nr 1 (1.09.2022): 012003. http://dx.doi.org/10.1088/1742-6596/2335/1/012003.
Pełny tekst źródłaWang, Lu, Hongyu Zhu, Ze Zuo i Dianzhong Wen. "Full-function logic circuit based on egg albumen resistive memory". Applied Physics Letters 121, nr 24 (12.12.2022): 243505. http://dx.doi.org/10.1063/5.0124826.
Pełny tekst źródłaFerreira Pontes, Matheus, Clayton Farias, Rafael Schvittz, Paulo Butzen i Leomar Da Rosa Jr. "Survey on Reliability Estimation in Digital Circuits". Journal of Integrated Circuits and Systems 16, nr 3 (31.12.2021): 1–11. http://dx.doi.org/10.29292/jics.v16i3.568.
Pełny tekst źródłaLi, Hongtao, Chunbiao Li, Zeshi Yuan, Wen Hu i Xiaochen Zhen. "A New Class of Chaotic Circuit with Logic Elements". Journal of Circuits, Systems and Computers 24, nr 09 (27.08.2015): 1550136. http://dx.doi.org/10.1142/s0218126615501364.
Pełny tekst źródłaSimonetta, Alessandro, i Maria Cristina Paoletti. "Designing Digital Circuits in Multi-Valued Logic". International Journal on Advanced Science, Engineering and Information Technology 8, nr 4 (31.07.2018): 1166. http://dx.doi.org/10.18517/ijaseit.8.4.5966.
Pełny tekst źródłaHauser, J. R. "Noise margin criteria for digital logic circuits". IEEE Transactions on Education 36, nr 4 (1993): 363–68. http://dx.doi.org/10.1109/13.241612.
Pełny tekst źródłaShukla, Vandana, O. P. Singh, G. R. Mishra i R. K. Tiwari. "A Novel Approach to Design a 4-Bit Binary Comparator Circuit with Reversible Logic using CDSM Gate". International Journal of Business Data Communications and Networking 11, nr 1 (styczeń 2015): 36–49. http://dx.doi.org/10.4018/ijbdcn.2015010104.
Pełny tekst źródłaBROCK, DARREN K. "RSFQ TECHNOLOGY: CIRCUITS AND SYSTEMS". International Journal of High Speed Electronics and Systems 11, nr 01 (marzec 2001): 307–62. http://dx.doi.org/10.1142/s0129156401000861.
Pełny tekst źródłaHuang, Mingqiang, Xingli Wang, Guangchao Zhao, Philippe Coquet i Bengkang Tay. "Design and Implementation of Ternary Logic Integrated Circuits by Using Novel Two-Dimensional Materials". Applied Sciences 9, nr 20 (9.10.2019): 4212. http://dx.doi.org/10.3390/app9204212.
Pełny tekst źródłaWang, Zicheng, Zijie Cai, Zhonghua Sun, Jian Ai, Yanfeng Wang i Guangzhao Cui. "Research of Molecule Logic Circuit Based on DNA Strand Displacement Reaction". Journal of Computational and Theoretical Nanoscience 13, nr 10 (1.10.2016): 7684–91. http://dx.doi.org/10.1166/jctn.2016.5194.
Pełny tekst źródłaNaveenkumar, Majety. "Novel Design of Reversible MUX and DEMUX using GDI Techinque". International Journal of Advances in Applied Sciences 4, nr 3 (1.09.2015): 103. http://dx.doi.org/10.11591/ijaas.v4.i3.pp103-108.
Pełny tekst źródłaFadaei, Mohammadreza. "Designing ALU using GDI method". International Journal of Reconfigurable and Embedded Systems (IJRES) 8, nr 3 (1.11.2019): 151. http://dx.doi.org/10.11591/ijres.v8.i3.pp151-161.
Pełny tekst źródłaDilshad, Sk, Gannu Akhil, Simhadri RajaNandini, Javeria Unissa i Pulapakori Yadav Chandu. "Design and Implementation of Seven Segment Display Using Reversible Logic Gates". International Journal for Research in Applied Science and Engineering Technology 10, nr 11 (30.11.2022): 1500–1504. http://dx.doi.org/10.22214/ijraset.2022.47523.
Pełny tekst źródłaKumaresan, Raja Sekar, Marshal Raj i Lakshminarayanan Gopalakrishnan. "Design and implementation of a nano magnetic logic barrel shifter using beyond-CMOS technology". Journal of Electrical Engineering 73, nr 1 (1.02.2022): 1–10. http://dx.doi.org/10.2478/jee-2022-0001.
Pełny tekst źródłaLIU, YUYU, JINGUO QUAN, HUAZHONG YANG i HUI WANG. "MOS CURRENT MODE LOGIC CIRCUITS: DESIGN CONSIDERATION IN HIGH-SPEED LOW-POWER APPLICATIONS AND ITS FUTURE TREND, A TUTORIAL". International Journal of High Speed Electronics and Systems 15, nr 03 (wrzesień 2005): 599–614. http://dx.doi.org/10.1142/s0129156405003351.
Pełny tekst źródłaMOORE, PHILLIP W., i GANESH K. VENAYAGAMOORTHY. "EVOLVING DIGITAL CIRCUITS USING HYBRID PARTICLE SWARM OPTIMIZATION AND DIFFERENTIAL EVOLUTION". International Journal of Neural Systems 16, nr 03 (czerwiec 2006): 163–77. http://dx.doi.org/10.1142/s0129065706000585.
Pełny tekst źródłaTyurin, S. F., A. Yu Skornyakova, Y. A. Stepchenkov i Y. G. Diachenko. "SELF-TIMED LOOK UP TABLE FOR ULAs AND FPGAs". Radio Electronics, Computer Science, Control 1, nr 1 (24.03.2021): 36–45. http://dx.doi.org/10.15588/1607-3274-2021-1-4.
Pełny tekst źródłaSharmila Devi, S., i V. Bhanumathi. "Reversible Logic Based MOS Current Mode Logic Implementation in Digital Circuits". Computers, Materials & Continua 70, nr 2 (2022): 3609–24. http://dx.doi.org/10.32604/cmc.2022.020426.
Pełny tekst źródłaRamsay, E. P., D. T. Clark, J. D. Cormack, A. E. Murphy, D. A. Smith, R. F. Thompson, R. A. R. Young i S. Finney. "Digital and Analogue Integrated Circuits in Silicon Carbide for High Temperature Operation". Additional Conferences (Device Packaging, HiTEC, HiTEN, and CICMT) 2012, HITEC (1.01.2012): 000373–77. http://dx.doi.org/10.4071/hitec-thp11.
Pełny tekst źródłaAssaf, Mansour, Leslie-Ann Moore, Sunil Das, Satyendra Biswas i Scott Morton. "Low-level logic fault testing ASIC simulation environment". World Journal of Engineering 11, nr 3 (1.06.2014): 279–86. http://dx.doi.org/10.1260/1708-5284.11.3.279.
Pełny tekst źródłaBhoi, Bandan Kumar, Nirupma Pathak, Santosh Kumar i Neeraj Kumar Misra. "Designing digital circuits using 3D nanomagnetic logic architectures". Journal of Computational Electronics 20, nr 3 (5.02.2021): 1310–25. http://dx.doi.org/10.1007/s10825-020-01647-7.
Pełny tekst źródłaMilter, O., i A. Kolodny. "Crosstalk noise reduction in synthesized digital logic circuits". IEEE Transactions on Very Large Scale Integration (VLSI) Systems 11, nr 6 (grudzień 2003): 1153–58. http://dx.doi.org/10.1109/tvlsi.2003.817551.
Pełny tekst źródłaHajj, I. N., i I. N. D. Saab. "Switch-Level Logic Simulation of Digital Bipolar Circuits". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 6, nr 2 (marzec 1987): 251–58. http://dx.doi.org/10.1109/tcad.1987.1270269.
Pełny tekst źródłaGoñi-Moreno, Angel. "On genetic logic circuits: forcing digital electronics standards?" Memetic Computing 6, nr 3 (21.06.2014): 149–55. http://dx.doi.org/10.1007/s12293-014-0136-8.
Pełny tekst źródłaFalkowski, Bogdan J. "Spectral Testing of Digital Circuits". VLSI Design 14, nr 1 (1.01.2002): 83–105. http://dx.doi.org/10.1080/10655140290009828.
Pełny tekst źródłaXu, Haoran, Jianghua Ding i Jian Dang. "Design and Characteristics of CMOS Inverter based on Multisim and Cadence". Journal of Physics: Conference Series 2108, nr 1 (1.11.2021): 012034. http://dx.doi.org/10.1088/1742-6596/2108/1/012034.
Pełny tekst źródłaChen, Ling, i Zhong Liang Pan. "Fault Detection of Bridging Faults in Digital Circuits by Shared Binary Decision Diagram". Key Engineering Materials 439-440 (czerwiec 2010): 1235–40. http://dx.doi.org/10.4028/www.scientific.net/kem.439-440.1235.
Pełny tekst źródłaGavrilenkov, Sergey I., Elizaveta O. Petrenko i Evgeny V. Arbuzov. "A Digital Device for Automatic Checking of Homework Assignments in the Digital Circuits Course". ITM Web of Conferences 35 (2020): 04009. http://dx.doi.org/10.1051/itmconf/20203504009.
Pełny tekst źródłaHudli, Anand V., i Raghu V. Hudli. "Temporal Logic Based Hierarchical Test Generation for Sequential VLSI Circuits". VLSI Design 2, nr 1 (1.01.1994): 69–80. http://dx.doi.org/10.1155/1994/94514.
Pełny tekst źródłaKumagai, Masaaki, i Takashi Emura. "Development of a Universal Interface Board and its Application to Robot Controllers and Signal Processors". Journal of Robotics and Mechatronics 16, nr 2 (20.04.2004): 200–207. http://dx.doi.org/10.20965/jrm.2004.p0200.
Pełny tekst źródłaMuñoz-Quijada, Maria, Samuel Sanchez-Barea, Daniel Vela-Calderon i Hipolito Guzman-Miranda. "Fine-Grain Circuit Hardening Through VHDL Datatype Substitution". Electronics 8, nr 1 (25.12.2018): 24. http://dx.doi.org/10.3390/electronics8010024.
Pełny tekst źródłaChandna, A., R. B. Brown, D. Putti i C. D. Kibler. "Power rail logic: a low power logic style for digital GaAs circuits". IEEE Journal of Solid-State Circuits 30, nr 10 (1995): 1096–100. http://dx.doi.org/10.1109/4.466073.
Pełny tekst źródłaZhongliang, Pan, Chen Ling i Chen Yihui. "Determining Equivalent Signal Lines by Weight Value Assignment for Logic Verification of Digital Circuits". Open Electrical & Electronic Engineering Journal 8, nr 1 (16.09.2014): 104–10. http://dx.doi.org/10.2174/1874129001408010104.
Pełny tekst źródłaXu, Xingjian, Tian Ban i Yuehua Li. "SPLM: A Flexible and Accurate Reliability Assessment Model for Logic Circuits". Journal of Circuits, Systems and Computers 28, nr 02 (12.11.2018): 1950032. http://dx.doi.org/10.1142/s0218126619500324.
Pełny tekst źródła