Rozprawy doktorskie: „Co-conception matérielle et logicielle”

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Jordan, Harald. "Architectures logicielle et matérielle d'un contrôleur de robot multisensoriel : méthodologie et conception du système temps réel". Université Louis Pasteur (Strasbourg) (1971-2008), 1997. http://www.theses.fr/1997STR13155.

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Ce travail présente la méthodologie de développement d'un contrôleur de robot multisensoriel. Ce contrôleur se distingue par son ouverture, sa modularité et son évolutivité qui doivent permettre d'intégrer facilement de multiples capteurs intelligents et avancés. Notre approche consiste essentiellement dans une modélisation des besoins du contrôleur et ceci indépendamment de la réalisation matérielle. Après avoir défini les exigences du robot et de l'environnement vis-à-vis du contrôleur, nous avons choisi la méthode de modélisation Structured Analyses - Real-Time II (Hatley et Pirbhai 1991) qui nous a permis d'établir le modèle des besoins. Parmi les différentes architectures présentées dans la littérature, seule une architecture hiérarchique est adaptée pour répondre aux exigences prédéfinies. Nous avons ensuite retenu la notion des capteurs logiques (Henderson et Shilcrat 1984) que nous avons étendu afin de permettre de commander un système de capteurs extéroceptifs. Les interfaces du contrôleur sont, si possible, des standards existants. L'établissement du modèle des besoins s'est déroulé en deux étapes : le modèle pour un contrôleur minimal a été développé, ensuite nous avons étendu ce modèle à l'utilisation d'un système de vision. L'évaluation des modèles nous a demandé d'étendre la méthode SA-RT par l'utilisation des réseaux de Petri et des diagrammes d'activation de processus. Ces deux outils servent à vérifier la synchronisation des processus. L'estimation de puissance de calcul et des flux d'informations complète l'évaluation. Cette estimation a montré que l'implémentation du contrôleur minimal sur un ordinateur doté d'un processeur Pentium est possible. Nous avons ensuite établi les modèles d'architecture matérielle basés sur un tel ordinateur. Le développement de ces deux modèles suit celui des modèles des besoins : développement du modèle minimal et du modèle étendu.

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Cuccuru, Arnaud. "Modélisation unifiée des aspects répétitifs dans la conception conjointe logicielle/matérielle des systèmes sur puce à hautes performances". Lille 1, 2005. https://ori-nuxeo.univ-lille1.fr/nuxeo/site/esupversions/355fcdef-0c0f-4da4-b573-f54b41045ff4.

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Des contrôleurs embarqués d'autrefois aux systèmes sur puce multiprocesseurs actuels, il existe un saut de complexité que les outils d'aide à la conception n'arrivent pas à franchir. Les concepteurs ne disposent pas d'outil leur permettant d'exploiter à un coût raisonnable les transistors potentiellement mis à leur disposition. Pour tenter de résoudre ce problème, le flot de conception Gaspard propose des solutions originales: une approche orientée modèle pour gérer la complexité du flot, et une orientation vers les systèmes multiprocesseurs réguliers Intégrée dans ce flot, cette thèse propose une contribution à deux niveaux: définition d'une syntaxe abstraite sous forme de métamodèles exprimés en MOF (infrastructure pour la mise en œuvre du flot), et définition d'une syntaxe concrète sous la forme d'un profil UML. L'objectif principal est de définir des mécanismes communs pour exprimer la régularité et le parallélisme des systèmes, tant au niveau applicatif qu'au niveau matériel.

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Huck, Emmanuel. "Simulation de haut niveau de systèmes d'exploitations distribués pour l'exploration matérielle et logicielle d'architectures multi-noeuds hétérogènes". Phd thesis, Université de Cergy Pontoise, 2011. http://tel.archives-ouvertes.fr/tel-00781961.

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Concevoir un système embarqué implique de trouver un compromis algorithme/architecture en fonction des contraintes temps-réel. Thèse : pour concevoir un MPSoC et plus particulièrement avec les circuits reconfigurables modifiant le support d'exécution en cours de fonctionnement, la nécessaire validation des comportements fluctuants d'un système réactif impose une évaluation préalable que l'on peut réaliser par simulation (de haut niveau) tout en permettant l'exploration de l'espace de conception architectural, matériel mais aussi logiciel, au plus tôt dans le flot de conception. Le point de vue du gestionnaire de la plateforme est adopté pour explorer à haut niveau les réactions du système aux choix de partitionnement impactés par l'algorithmique des services du système d'exploitation et leurs implémentations possibles. Pour cela un modèle modulaire de services d'OS simule fonctionnellement et conjointement en SystemC le matériel, les tâches logicielles et le système d'exploitation, répartis sur plusieurs noeuds d'exécution hétérogènes communicants. Ce modèle a permis d'évaluer l'architecture temps-réel idéale d'une application dynamique de vision robotique conjointement à l'exploration des services de gestion d'une zone reconfigurable modélisée. Ce modèle d'OS a aussi été intégré dans un simulateur de MPSoC hétérogène d'une puissance estimé à un Tera opérations par seconde.

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Mao, Yuxiao. "Détection dynamique d'attaques logicielles et matérielles basée sur l'analyse de signaux microarchitecturaux". Thesis, Toulouse, INSA, 2022. http://www.theses.fr/2022ISAT0015.

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Les systèmes informatiques ont évolué rapidement ces dernières années, ces évolutions touchant toutes les couches des systèmes informatiques, du logiciel (systèmes d'exploitation et logiciels utilisateur) au matériel (microarchitecture et technologie des puces). Si ce développement a permis d'accroître les fonctionnalités et les performances, il a également augmenté la complexité des systèmes (rendant plus difficile la compréhension globale du système), et par la-même augmenté la surface d'attaque pour les pirates. Si les attaques ont toujours ciblé les vulnérabilités logicielles, au cours des deux dernières décennies, les attaques exploitant les vulnérabilités matérielles des systèmes informatiques sont devenues suffisamment graves pour ne plus être ignorées. En 2018, par exemple, la divulgation des attaques Spectre et Meltdown a mis sur le devant de la scène les problèmes que peuvent poser certaines optimisations faites dans la microarchitecture des systèmes. Malheureusement, la détection et la protection contre ces attaques se révèlent particulièrement complexes, et posent donc aujourd'hui de nombreux défis : (1) le niveau élevé de complexité et de variabilité de la microarchitecture implique une grande difficulté à identifier les sources de vulnérabilité; (2) les contremesures impliquant une modification de la microarchitecture peuvent impacter significativement les performances globales du système complet; et (3) les contremesures doivent pouvoir s'adapter à l'évolution des attaques. Pour donner des éléments de réponse, cette thèse s'est intéressée à l'utilisation des informations qui sont disponibles au niveau de la microarchitecture pour construire des méthodes de détection efficaces.Ces travaux ont en particulier abouti à la construction d'un framework permettant la détection d'attaques qui laissent des empreintes au niveau de la couche microarchitecturale. Ce framework propose : (1) d'utiliser les informations microarchitecturales pour la détection des attaques, couvrant efficacement les attaques visant les vulnérabilités microarchitecturales; (2) de proposer une méthodologie pour aider les concepteurs dans le choix des informations pertinentes à extraire de la microarchitecture; (3) d'utiliser des connexions dédiées pour la transmission de ces informations microarchitecturales afin de garantir une haute bande passante; et (4) d'utiliser du matériel reconfigurable en conjonction avec du logiciel pour implémenter la logique de détection des attaques. Cette combinaison de logiciel et matériel reconfigurable (constituant le module de détection) permet à la fois de réduire l'impact sur les performances grâce à de l'accélération matérielle, et de mettre à jour la logique de détection afin de s'adapter à l'évolution des menaces par la reconfiguration au cours du cycle de vie du système. Nous présentons en détails les changements requis au niveau de la microarchitecture et du système d'exploitation, la méthodologie pour sélectionner les informations microarchitecturales appropriées, l'intégration de ce framework dans un système informatique spécifique, ainsi que la description du fonctionnement du système final pendant son cycle de vie. Cette thèse décrit pour finir deux cas d'étude menés sur un prototype (basé sur un coeur RISC-V) sur un FPGA, et montre comment des logiques relativement simples implantées dans le module de détection nous ont permis de détecter des attaques de classes différentes (attaque visant les caches et attaques de type ROP) sur un système complet exécutant un système d'exploitation, via l'exploitation d'informations provenant de la microarchitecture
In recent years, computer systems have evolved quickly. This evolution concerns different layers of the system, both software (operating systems and user programs) and hardware (microarchitecture design and chip technology). While this evolution allows to enrich the functionalities and improve the performance, it has also increased the complexity of the systems. It is difficult, if not impossible, to fully understand a particular modern computer system, and a greater complexity also stands for a larger attack surface for hackers. While most of the attacks target software vulnerabilities, over the past two decades, attacks exploiting hardware vulnerabilities have emerged and demonstrated their serious impact. For example, in 2018, the Spectre and Meltdown attacks have been disclosed, that exploited vulnerabilities in the microarchitecture layer to allow powerful arbitrary reads, and highlighted the security issues that can arise from certain optimizations of system microarchitecture. Detecting and preventing such attacks is not intuitive and there are many challenges to deal with: (1) the great difficulty in identifying sources of vulnerability implied by the high level of complexity and variability of different microarchitectures; (2) the significant impact of countermeasures on overall performance and on modifications to the system's hardware microarchitecture generally not desired; and (3) the necessity to design countermeasures able to adapt to the evolution of the attack after deployment of the system. To face these challenges, this thesis focuses on the use of information available at the microarchitecture level to build efficient attack detection methods.In particular, we describe a framework allowing the dynamic detection of attacks that leave fingerprints at the system's microarchitecture layer. This framework proposes: (1) the use microarchitectural information for attack detection, which can effectively cover attacks targeting microarchitectural vulnerabilities; (2) a methodology that assists designers in selecting relevant microarchitectural information to extract; (3) the use of dedicated connections for the transmission of information extracted, in order to ensure high transmission bandwidth and prevent data loss; and (4) the use of reconfigurable hardware in conjunction with software to implement attack detection logic. This combination (composing to the so-called detection module) reduces the performance overhead through hardware acceleration, and allows updating detection logic during the system lifetime with reconfiguration in order to adapt to the evolution of attacks. We present in detail the proposed architecture and modification needed on the operating system, the methodology for selecting appropriate microarchitectural information and for integrating this framework into a specific computer system, and we describe how the final system integrating our detection module is able to detect attacks and adapt to attack evolution. This thesis also provides two use-case studies implemented on a prototype (based on a RISC-V core with a Linux operating system) on an FPGA. It shows that, thanks to the analysis of microarchitectural information, relatively simple logic implemented in the detection module is sufficient to detect different classes of attacks (cache side-channel attack and ROP attack)

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Wang, Peichang. "Tolérance aux fautes par reconfiguration logicielle et matérielle dans le système de commande numérique d'une machine électrique". Vandoeuvre-les-Nancy, INPL, 1990. http://www.theses.fr/1990INPL008N.

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Le travail a été réalisé au Cran (ENSEM) dans l'équipe de recherche méthodologie de conception et sûreté de fonctionnement des systèmes de commande. Dans une première partie, les travaux antérieurs de l'équipe sont rappelés : élaboration d'une méthode de conception des systèmes de commande pour les processus rapides que sont les convertisseurs électromécaniques (association d'électronique de puissance et de machines électriques). Cette méthode en 3 étapes fait largement appel aux réseaux de Petri interprétés et montre l'intérêt d'intégrer dès le début de la conception les problèmes de sûreté de fonctionnement. La situation du projet sur lequel l'auteur a travaillé est également présentée : un multiprocesseur rapide dédié à la commande des machines électriques. Dans la seconde partie, l'étude et la réalisation partielle permettant la démonstration de faisabilité, du système de commande tolérant ses fautes par reconfiguration est présentée. Cette étude a été menée en suivant scrupuleusement la méthode proposée. Elle met en évidence les problèmes à résoudre pour reconfigurer la commande tant logicielle que matérielle : détection des erreurs dans les processeurs par diagnostic interne ou par validation des échanges d'informations, isolement du processeur défaillant, reprise de la commande en performances dégradées par des algorithmes simplifiés, problèmes de l'initialisation de ces algorithmes, problème de la sûreté du système gérant la reconfiguration. L'intérêt de cette solution est d'obtenir une bonne sûreté de fonctionnement Sna s’introduire une redondance massive dans le système de commande. La partie expérimentale a été menée à terme avec un pont de Graetz réversible alimentant un moteur à courant continu, et des résultats intéressants ont été obtenus par simulation d'erreurs dans le système de commande

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Tisserand, Arnaud. "Étude et conception d'opérateurs arithmétiques". Habilitation à diriger des recherches, Université Rennes 1, 2010. http://tel.archives-ouvertes.fr/tel-00502465.

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Ce travail présente quelques contributions en arithmétique des ordinateurs pour le matériel et le logiciel. L'arithmétique des ordinateurs est la branche de l'informatique qui traite des représentations des nombres, des algorithmes pour effectuer les calculs de base en machine, la validation de la qualité des calculs, l'analyse de l'efficacité des calculs et des outils d'aide à la conception de systèmes de calcul arithmétique. Nos travaux comportent des liens avec les domaines de la conception de circuits intégrés numériques, de l'architecture des machines et du développement logiciel de bibliothèques de calcul. Les principaux domaines d'application de nos travaux sont: le calcul numérique dans les systèmes embarqués, la cryptographie et la sécurité numérique, le traitement numérique du signal et des images et de façon plus limitée les dispositifs numériques de contrôle-commande en automatique. Le mémoire résume les travaux de recherche effectués, seul et en collaboration, depuis octobre 1997. Ces travaux portent sur: l'arithmétique en ligne, des architectures reconfigurables, des méthodes d'évaluation de fonctions à base de tables, la division pour circuits asynchrones, des opérateurs arithmétiques spécifiques pour FPGA, des variantes de la multiplication comme la multiplication par des constantes ou tronquée, des bibliothèques flottantes pour processeurs entiers, la division par des constantes, l'évaluation de fonctions par approximation polynomiale, des opérateurs arithmétiques pour la basse consommation d'énergie, la modélisation et l'évaluation de la consommation d'opérateurs arithmétiques, des opérateurs arithmétiques pour la cryptographie (corps finis et sécurisation contre des attaques physiques), la génération de diviseurs matériels, la bibliothèque logicielle PACE pour la cryptographie, la consommation d'énergie dans les processeurs graphiques, la maîtrise des erreurs d'arrondi dans les outils de CAO, la génération de nombres vraiment aléatoires et l'arithmétique par estimation.

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Vallée, Nicolas. "Conception d'un outil de débogage formel pour systèmes logiciels et matériels selon l'approche "Debug as Design"". Paris 7, 2011. http://www.theses.fr/2011PA077211.

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Afin de réduire les délais de validation des systèmes complexes critiques, toutes les informations disponibles à chaque phase du traditionnel cycle en V devraient être utilisées pour valider le plus tôt possible chaque aspect du système. Par ailleurs, il faut également prendre en compte deux évolutions. D'un côté, la taille des systèmes augmente de manière continue. D'un autre côté, les concepteurs doivent désormais composer avec la diversité des composants utilisés et le mélange des aspects matériels et logiciels, ce qui peut les amener à gérer de multiples abstractions au sein de systèmes de grande taille. Pour relever ce défi, tant industriel que théorique, nous proposons un nouveau modèle hiérarchique raffinable et modulaire, qui permet à la fois de simuler et d'analyser un système complexe. Nous adaptons ensuite deux techniques d'analyse statique à ce modèle: l'interprétation abstraite et l'exécution symbolique. Enfin, leur utilisation conjointe nous a permis d'extraire le comportement abstrait d'un système ou de ses composants, afin d'effectuer une validation de spécification à l'aide d'outils adaptés
In order to reduce the time required to validate critical complex Systems, all information available during the classical V-Model should be used as soon as possible to check every system aspect. Further, two evolutions have to be taken into account. On the one hand, the size of complex Systems increases. On the other hand, designers must also consider the diversity of used components and the mixing of hardware and software aspects. It may imply to manage different levels of abstraction in sizeable Systems. To address this industrial and theoretical challenge, we present a new hierarchical model which is refinable and modular. It enables both simulating and analyzing a complex System. We then adapt two techniques of static analysis to this model: abstract interpretation and symbolic execution. Their joint use allows us to extract the abstract behavior of a system or a component, in order to check whether it respects a specification with adhoc tool

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Taha, Safouan. "Modélisation conjointe logiciel/matériel de systèmes temps réel". Thesis, Lille 1, 2008. http://www.theses.fr/2008LIL10016/document.

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Ce travail de thèse porte précisément sur la prise en charge du matériel embarqué dans la modélisation de l'application temps-réel. Afin d'améliorer le développement du matériel et de faciliter la communication des décisions architecturales au flot logiciel, nous avons adopté l'ingénierie dirigée par les modèles dans la conception, simulation et implantation de la plateforme matérielle. En effet, nous avons défini un langage de modélisation HRM (Hardware Resource Model) pour la description de plateformes matérielles sous différentes vues et à différents niveaux de détail. Nous avons ensuite conçu une méthodologie de modélisation du matériel en HRM pour assister tout utilisateur dans la construction de modèles de plateformes. Nous avons également développé un outillage complet et automatisé pour la simulation des plateformes matérielles ainsi modélisées. Enfin, nous décrivons un processus d'unification entre HRM et le standard d'implantation du matériel IP-XACT. Pour mieux prendre en charge le modèle de la plateforme matérielle dans la conception du système temps-réel, nous avons spécifiés des règles et des contraintes d'allocation qui régissent les placements des entités logicielles sur les ressources matérielles. Puis nous avons proposé des mécanismes d'adéquation pour adapter des configurations à priori inadéquates. Pour finir et illustrer l'agencement de toutes ces contributions dans le cadre d'un même processus de développement, nous avons développé une chenille de robots unicycles qui roulent sans glisser sur un plan horizontal. Il s'agit d'un système qui est à la fois temps-réel, embarqué, multi-tâches, distribué, répétitif et paramétrable
This PhD work focuses on the hardware support when modeling real-time systems. To improve the development of hardware and to communicate architectural intends to the software flow, we adopted the model driven engineering for design, simulation and implementation of hardware platforms. We have first defined a modeling language HRM (Hardware Resource Model) that describes hardware platforms with different views and at different levels of detail. Then, we developed a methodology based on HRM to help users in the construction of their platforms models. We have also developed automated tools for the simulation of these hardware models. Finally, we provide an efficient process of unification between HRM and the recent standard of hardware implementation IP-XACT. As our purpose is to take into consideration the hardware properties during the system design, we have specified rules and constraints that govem allocation of software entities onto hardware resources. After that, we proposed mechanisms to adapt inadequate configurations. Finally, we illustrate all these contributions within the same case study, which is a robots chain. It is realtime, embedded, multi-tasking, distributed, repetitive and configurable system

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Combier, Jessica. "Conception et développement de composants logiciels et matériels pour un dispositif ophtalmique". Thesis, Toulouse 3, 2019. http://www.theses.fr/2019TOU30014.

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Les recherches menées au cours de cette thèse de Doctorat s'inscrivent dans les activités du laboratoire commun OPERA (OPtique EmbaRquée Active) impliquant ESSILOR-LUXOTTICA et le CNRS. L’objectif est de contribuer au développement des “lunettes du futur” intégrant des fonctions d'obscurcissement, de focalisation ou d'affichage qui s’adaptent en permanence à la scène et au regard de l’utilisateur. Ces nouveaux dispositifs devront être dotés de capacités de perception, de décision et d’action, et devront respecter des contraintes d'encombrement, de poids, de consommation énergétique et de temps de traitement. Ils présentent par conséquent des connexions évidentes avec la robotique. Dans ce contexte, les recherches ont consisté à investiguer la structure et la construction de tels systèmes afin d’identifier leurs enjeux et difficultés. Pour ce faire, la première tâche a été de mettre en place des émulateurs de divers types de lunettes actives, qui permettent de prototyper et d’évaluer efficacement diverses fonctions. Dans cette phase de prototypage et de test, ces émulateurs s’appuient naturellement sur une architecture logicielle modulaire typique de la robotique. La seconde partie de la thèse s'est focalisée sur le prototypage d’un composant clé des lunettes du futur, qui implique une contrainte supplémentaire de basse consommation : le système de suivi du regard, aussi appelé oculomètre. Le principe d’un assemblage de photodiodes et d’un traitement par réseau de neurones a été proposé. Un simulateur a été mis au point, ainsi qu’une étude de l'influence de l'agencement des photodiodes et de l’hyper-paramétrisation du réseau sur les performances de l'oculomètre
The research carried out during this doctoral thesis takes place within the OPERA joint laboratory (OPtique EmbaRquée Active) involving ESSILOR-LUXOTTICA and the CNRS. The aim is to contribute to the development of "glasses of the future", which feature obscuration, focus or display capabilities that continuously adapt to the scene and the user gaze. These new devices will be endowed with perception, decision and action capabilities, and will have to respect constraints of space, weight, energy consumption and processing time. They therefore show obvious connections with robotics. In this context, the structure and building of such systems has been investigated in order to identify their issues and difficulties. To that end, the first task was to set up emulators of various types of active glasses, which enable the prototyping and effective testing of various functions. In this prototyping and testing phase, these emulators naturally rely on a modular software architecture typical of robotics. The second part of the thesis focused on the prototyping of a key component which implies an additional constraint on low consumption, namely the eye tracking system, also known as gaze tracker. The principle of a photodiode assembly and of a neural network processing has been proposed. A simulator has been developed, as well as a study of the influence of the arrangement of photodiodes and the hyper-parametrization of the network on the performance of the oculometer

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Ben, Ismail Tarek. "Synthèse au niveau système et conception de systèmes mixtes logiciels-matériels". Grenoble INPG, 1996. http://www.theses.fr/1996INPG0003.

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L'objet de ces travaux de these est d'etudier la specification et la synthese de systemes de controle, qui peuvent etre composes a la fois de logiciel et de materiel, sur des architectures multiprocesseurs (asic, fpga, et logiciel). Ce sujet de recherche fait partie a la fois de la synthese de systemes vlsi et de la conception mixte logicielle/materielle. Afin d'atteindre ces objectifs, une methodologie qui permet de concevoir conjointement le logiciel et le materiel a ete developpee. L'originalite de ce travail vient du fait que les specifications a traiter sont decrites a un tres haut niveau d'abstraction, appele niveau systeme, avec le langage sdl. Ceci permet de concevoir des applications de plus en plus complexes. Ces travaux traitent principalement le probleme du decoupage de systemes de controle en sous-systemes de granularite plus fine et donc plus facilement synthetisables. L'approche de decoupage qui a ete developpee se base sur une boite a outils qui offre au concepteur le moyen de transformer, raffiner, decouper un systeme puis d'affecter chaque sous-systeme a une technologie particuliere en logiciel (c) ou en materiel (vhdl). La methode de decoupage suivie est interactive et utilise une forme intermediaire basee sur un modele de machines a etats finis etendues communicantes via des canaux abstraits. Une autre tache tout aussi importante dans cette methodologie de raffinement est de synthetiser la communication entre les differentes partitions resultat d'un decoupage. Cela se traduit par une etape d'allocation de protocoles de communication et une etape de synthese d'interfaces entre les sous-systemes communicants. La premiere etape consiste a selectionner dans une bibliotheque les modeles de communication necessaires entre les sous-systemes. La deuxieme etape consiste a adapter ou generer les interfaces des differents sous-systemes

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Fiandino, Maxime. "Exploration d'architectures basée sur la génération automatique de plates-formes matérielles et le portage rapide du logiciel". Grenoble INPG, 2007. http://www.theses.fr/2007INPG0053.

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L’approche proposée se déroule selon un flot itératif en trois étapes. L’une concerne la modification et le développement rapide du modèle exécutable de l’architecture. Une autre vise le portage rapide des logiciels. La troisième est l’exploration d’architecture logicielle et matérielle. Un outil a été développé pour créer et modifier rapidement un HMPSoC à partir de sous-systèmes de traitement paramétrables. Une méthode permet d’adapter le logiciel sur une architecture, elle inclut: paramétrer manuellement le logiciel applicatif, l’extraction automatique des caractéristiques de l’architecture, la génération des sources de bas niveau. Enfin une méthode permet d’effectuer des simulations multi-niveaux des processeurs. Les simulations de haut niveau servent pour exécuter rapidement les logiciels embarqués, les simulations précises en mode bas niveau (ISS) pour mesurer les performances. Suivant les résultats, l’architecture et les logiciels sont modifiés et le cycle peut reprendre
The proposed approach is an iterative flow in three steps. The first one is the fast development and modification of the architecture executable model. The second one is the adaptation of the embedded software. The third one is the hardware and software architecture exploration. A tool has been developed in order to create and modify quickly a hardware architecture model. It uses flexible sub-systems. One method in order to adapt the embedded software is exposed, it includes: to manually add some parameterization in the software, an automatic extraction of the architecture characteristics, the generation of the low level code sources. To finish a method allow to simulate processors at different level of simulation with their embedded software, high level for fast simulation, low level for performance measurements. Following results, hardware and software are modified and the flow can restart. This flow was tested on a real application, a parallelized H264 encoder

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Atat, Youssef. "Conception de haut niveau des MPSoCs à partir d'une spécification Simulink : passerelle entre la conception au niveau système et la génération d'architecture". Grenoble INPG, 2007. http://www.theses.fr/2007INPG0047.

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La technologie de fabrication actuelle permet l’intégration d’un système multiprocesseur complexe sur une seule pièce de silicium (MPSoC pour Multiprocessor System-on-Chip). Une façon de maîtriser la complexité croissante de ces systèmes est d’augmenter le niveau d’abstraction et d’aborder la conception au niveau système. Cependant, l’augmentation du niveau d’abstraction peut engendrer un fossé entre les concepts au niveau système et ceux utilisés pour l’implémentation de l’architecture Matériel/Logiciel du MPSoC. L’objectif de cette thèse est de combler le gap entre les deux niveaux d’abstractions utilisés en proposant une passerelle efficace entre les outils d’aide au développement d’algorithmes (Matlab\Simulink) et les outils de conception des architectures (ROSES et macro-Cell builder). Ceci est accompli : - En définissant un modèle intermédiaire transactionnel dans l’environnement Simulink. Ce modèle intermédiaire combine l’algorithme et l’architecture. Il permet la définition précoce de la plateforme d’implémentation et établit une continuité entre le modèle fonctionnel et le modèle architectural. - En automatisant le passage entre le niveau système et le niveau architectural, dans le but d’accélérer la procédure de la conception des MPSoCs et de réduire la quantité des erreurs provoquées par le travail manuel dans un environnement unifié. La pertinence de ce travail a été évaluée par son application à la conception du décodeur MP3 présenté dans ce mémoire
The current fabrication technology allows the integration of a complex multiprocessor system on one silicon part (MPSoC for Multiprocessor System-one-Chip). A way to control the increasing complexity of these systems is to increase the abstraction level and to adopt the system level design. However, the increase of the abstraction level can make a huge gap between the system level concepts and those used for the hardware/software architecture implementation of MPSoC. The objective of this thesis is to fill the gap between the two abstractions levels by proposing an efficient bridge between the algorithms development aid tools (Matlab\Simulink) and the architectures design tools (ROSES and macro-Cell builder). This is accomplished: - By defining a transactional model in the Simulink environment. This intermediate model combines algorithm and architecture. It allows the early definition of the implementation platform and establishes continuity between the functional model and the architectural model. - By automating the passage between the system level and the architectural level, to accelerate the MPSoCs design procedure and to reduce the errors quantity caused by manual design in a unified environment. The relevance of this work was evaluated by its application to the MP3 decoder design presented in this memory

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Guo, Ran. "Vélocimétrie tridimensionnelle de suivi en temps réel de particules à grande échelle pour l'étude des flux en intérieur". Electronic Thesis or Diss., Université Côte d'Azur, 2024. http://www.theses.fr/2024COAZ5073.

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Le suivi Lagrangien de particules (en anglais Particle Tracking Velocimetry ou PTV) représente une technique fondamentale dans l'étude de la dynamique des fluides, permettant l'observation des champs d'écoulement ainsi que l'analyse et la quantification du mouvement et de la distribution des fluides dans un espace donné. Cette thèse répond à la demande croissante de systèmes PTV en temps réel et à haute vitesse dans des environnements de plus en plus complexes en intégrant des architectures matérielles avancées et des techniques de modélisation à l'échelle du système. La contribution de cette thèse a des implications importantes tant pour la recherche théorique que pour les applications pratiques. L'intégration réussie de la modélisation à l'échelle du système avec des architectures matérielles telles que les FPGA et les SoC fournit une base solide pour le développement de systèmes en temps réel à haute performance dans des domaines où la latence réduite et un débit élevé sont essentiels. Deux approches distinctes d'Ingénierie Dirigée par les Modèles (MDE) sont étudiées dans cette recherche pour les systèmes PTV : la première basée sur le modèle Réseau de Processus Réactifs (RPN) utilisant LabVIEW FPGA, et la deuxième exploitant le Langage de Modélisation de Systèmes (SysML) pour le modèle d'application, couplé à l'Open Computing Language (OpenCL) pour l'exécution de la plateforme. Un modèle formel RPN a fourni une base rigoureuse pour l'analyse du système, facilitant la spécification précise des interactions entre les composants. La faisabilité des méthodologies proposées a été validée par le développement et les tests du prototype initial sous LabVIEW. Sur cette base, un modèle SysML a été introduit et intégré avec des architectures multi-SoC, démontrant des améliorations substantielles en termes de rapidité d'exécution et d'évolutivité. Des architectures de traitement parallèle et des méthodologies sont mises en œuvre pour optimiser la concurrence et le débit du système, éléments essentiels pour répondre aux exigences des applications PTV en temps réel. Les résultats expérimentaux montrent que le système respecte le cahier des charges en termes de vitesse (nombre d'images par seconde) et de nombre de particules par image, tout en maintenant une précision dans le suivi des mouvements des particules dans des environnements à grande échelle de flux d'air. De plus, les résultats de cette thèse vont au-delà des applications PTV, offrant des contributions potentielles aux systèmes complexes de traitement d'images en temps réel
Particle Tracking Velocimetry (PTV) represents a pivotal technique in the study of fluid dynamics, enabling the observation of flow fields, as well as the analysis and quantification of fluid movement and distribution in a given location. This thesis addresses the growing demand for real-time, high-speed PTV systems in increasingly complex environments by integrating advanced hardware architectures and system-level modeling techniques.The contribution of this thesis holds significant implications for both theoretical research and practical applications. The successful integration of system-level modeling with hardware architectures such as FPGAs and SoCs provides a blueprint for developing high-performance real-time systems in fields where low latency and high throughput are critical. Two distinct Model-Driven Engineering (MDE) approaches are examined in this research for PTV system: one based on the Reactive Process Network (RPN) model utilizing LabVIEW FPGA, and another leveraging System Modeling Language (SysML) for the application model paired with Open Computing Language (OpenCL) for platform execution. A formal RPN model provided a rigorous foundation for system analysis, facilitating the precise specification of component interactions within the system. The feasibility of the proposed methodologies was validated through the development and testing of the initial LabVIEW prototype. Building on this foundation, a SysML-based model was introduced and integrated with multi-SoC architectures, demonstrating substantial improvements in execution speed and scalability. Parallel processing architectures and methodologies are implemented to optimize system concurrency and throughput, which are crucial for meeting the demanding requirements of real-time PTV applications.The experimental results demonstrate that the system meets the specifications in terms of speed (frames per second) and the number of particles per image, while maintaining accuracy in tracking particle movements in large-scale airflow environments. In addition, the findings of this thesis extend beyond PTV applications, offering potential contributions to complex systems in real-time image processing

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Daveau, Jean-Marc. "Spécifications systèmes et synthèse de la communication pour le co-design logiciel/matériel". Grenoble INPG, 1997. https://tel.archives-ouvertes.fr/tel-00002996.

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Au fur et à mesure que la complexité s'accroit, il devient nécessaire de définir de nouvelles méthodes permettant de la gérer. Une des façons de maîtriser cette complexité est d'élever le niveau d'abstraction des spécifications en utilisant des langages de spécification systèmes. D'un autre côté, l'élévation du niveau d'abstraction augmente le fossé entre les concepts utilisés pour la spécification (processus communicants, communication abstraite) et ceux utilisés par les langages de description de matériel. Bien que ces langages soient bien adaptés à la spécification et la validation de systèmes complexes, les concepts qu'ils manipulent ne sont pas aisément transposables sur ceux des langages de description de matériels. Il est donc nécessaire de définir de nouvelles méthodes permettant une synthèse efficace à partir de spécifications systèmes. Le sujet de cette thèse est la présentation d'une approche de génération de code C et VHDL à partir de spécifications systèmes en SDL. Cette approche résout la principale difficulté rencontrée par les autres approches, à savoir la communication inter-processus. La communication SDL peut être traduite en VHDL en vue de la synthèse. Cela est rendu possible par l'utilisation d'une forme intermédiaire qui supporte un modèle de communication générale qui autorise la représentation pour la synthèse de la plupart des schémas de communication. Cette forme intermédiaire permet d'appliquer au système un ensemble d'étapes de raffinement pour obtenir la solution désirée. La principale étape de raffinement, appelée synthèse de la communication, détermine le protocole et les interfaces utilisés par les différents processus pour communiquer. La spécification raffinée peut être traduite en C et VHDL pour être utilisée par des outils du commerce. Nous illustrons la faisabilité de cette approche par une application à un système de télécommunication : le protocole TCP/IP sur ATM
As the system complexity grows there is a need for new methods to handle large system design. One way to manage that complexity is to rise the level of abstraction of the specifications by using system level description languages. On the other side, as the level of abstraction rise the gap between the concepts used for the specification at the system level (communication channels, interacting processes, data types) and those used for hardware synthesis becomes wider. Although these languages are well suited for the specification and validation of complex real time distributed systems, the concepts manipulated are not easy to map onto hardware description languages. It is thus necessary to defines methods for system level synthesis enabling efficient synthesis from system level specifications. The subject of this thesis is the presentation of a new approach of generation of C and VHDL code from system level specifications in SDL. This approach solves the main problem encountered by previous approach : inter process communications. SDL communication can be translated in VHDL for synthesis. This is achieved by the use of a powerful intermediate form that support the modelling for synthesis of a wide range of communication schemes. This intermediate form allows to apply to the system a set of transformations in order to obtain the desired solution. The main refinement step, called communication synthesis is aimed at fixing the protocol and interface used by the different processes to communicate. The refined specification can be translated in C and VHDL and synthesised by commercial tools. We illustrate the feasibility of this approach through an application to a telecommunication example : the TCP/IP over ATM protocol

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Dziri, Mohamed-Anouar. "Modèles d'intégration d'outils et de composants logiciel/matériel pour la conception des systèmes hétérogènes embarqués". Grenoble INPG, 2004. http://www.theses.fr/2004INPG0038.

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La technologie de fabrication des circuits intégrés a permis de passer des composants spécifiques ASIC aux systèmes embarqués sur une seule puce (SoC). Ces systèmes sont construits par un assemblage de composants hétérogènes préconçus. De plus, le flot de conception de SoC nécessite l'intégration de plusieurs outils provenant de différentes sources et ayant des domaines d'application variés, dans le but d'obtenir un flot de conception complet. L'intégration de composants hétérogènes est difficile. Elle requiert une adaptation de leurs interfaces au réseau de communication. Cette adaptation nécessite la construction d'adaptateurs divers et très sophistiqués. Ces derniers sont obtenus par un assemblage de composants d'interface élémentaires. L'intégration d'outils dans un environnement de conception existant est aussi difficile. Elle nécessite une interopérabilité entre les différents outils dans le cadre d'un seul flot de conception complet. La manipulation d'outils et de composants dans un flot complet de conception est un travail fastidieux, source d'erreurs, et coûteux en terme de temps de conception. Vu la pression du temps de mise sur le marché, un environnement ouvert à l'intégration d'outils et de composants logiciels/matériels est devenue cruciale. La contribution de cette thèse concerne la construction d'un environnement de conception ouvert autour d'un format intermédiaire. Cet environnement permet l'intégration d'outils selon un modèle bien défini. Il permet aussi l'intégration de composants logiciels/matériels selon un flot générique et des techniques de composition. Les concepts proposés ont été validés sur deux études de cas différentes : l'intégration de l'outil VCC de Cadence et l'intégration d'un IP de communication décrit à un haut niveau d'abstraction dans le flot de conception ROSES
The continuous evolution of integrated circuits technology is challenging designers to shift from application-specific components (ASIC) to full systems on a single chip (SoC). In order to manage the complexity of these SoC systems, they are built by assembling pre-designed components from different providers. Moreover, a complete SoC design flow requires the integration of several design tools from different providers and for different application domains. The integration of these heterogeneous components into a single system is very difficult, requiring an adaptation of their interfaces to the embedded communication network. This adaptation often needs sophisticated interface sub-systems that can also be constructed by assembling pre-designed interface components. Integrating design tools from different providers into a complete SoC design flow is also a difficult task, requiring seamless interoperability among the different tools. Handling tool and component integration on a complete SoC design flow is a fastidious, error-prone, and time-consuming manual work. Due to the always increasing time-to-market pressure, an open environment for the automation of tool and component integration is becoming crucial. The main contribution of this thesis is the definition of an open environment for component/tool integration built around an intermediate format. This environment eases design tool integration according to a well-defined model. It also defines a generic design flow and composition techniques for hardware/software component integration. The proposed concepts were validated using two case-studies: the integration of Cadence VCC design tool and of a communication IP, described in a high abstraction level, into the ROSES design flow

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Aljer, Ammar. "Co-design et raffinement en B : BHDL tool, plateforme pourr la conception de composants numériques". Lille 1, 2004. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2004/50376-2004-Aljer.pdf.

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Dans le cadre de la modélisation de systèmes complexes, la conception d'entrée ou appelée système représente le plus haut niveau d'abstraction du système global, ceci avant tout choix en terme d'implantation et de technologies. À ce tout premier stade de la conception, l'utilisation d'un langage formel de spécification est de plus en plus considéré comme le fondement d'un réel processus de validation en particulier dans le cas d'exigences de sûreté. Cette thèse met en lumière la nécessité d'une modélisation par raffinement: de la spécfication la plus abstraite vers un point de description proche de l'implémentation afin d'assurer (1) la traçabilité des besoins et des exigences, (2) une meilleure gestion du développement et (3) surtout une conception sûre des systèmes car générée par construction prouvée et ceci que ces sytèmes fassent appel à des technologies logicielles, numériques ou analogiques, voire autres. Le travail qui a été mené a consisté à mettre en perspective la taxinomie des langages ADL, le modèle de développement utilisé dans le cadre des composants électroniques et la méthode par raffinement, dite Méthode B. Ceci nous a permis de réaliser la plateforme BHDL Tool : plateforme de conception de circuits électroniques intégrant (1) une interface de description structurelle de composants électroniques, (2) un générateur de code VHDL et enfin (3) un traducteur en un langage formel pour les preuves de raffinement sous l'Atelier B.

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Porquet, Joël. "Architecture de sécurité dynamique pour systèmes multiprocesseurs intégrés sur puce". Phd thesis, Université Pierre et Marie Curie - Paris VI, 2010. http://tel.archives-ouvertes.fr/tel-00574088.

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Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des différentes parties prenantes. Ces parties prenantes sont multiples (fabricants, fournisseurs d'accès, fournisseurs de contenu, utilisateurs, etc.) et ne se font pas forcément confiance entre elles, d'où la nécessité de trouver une manière de les exécuter ensemble mais avec une certaine garantie d'isolation. Les puces multimédia étant matériellement fortement hétérogènes -- peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés -- et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). L'approche multi-compartiment consiste en un nouveau modèle de confiance, plus flexible et générique que l'existant, qui permet à des piles logicielles variées de s'exécuter simultanément et de façon sécurisée sur des plateformes matérielles hétérogènes. Le cœur de l'approche est notamment composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et logiquement placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. Cette approche présente également des solutions pour le partage des périphériques, notamment des périphériques ayant une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en œuvre lors de la conception d'une plateforme d'expérimentation, sous la forme d'un prototype virtuel. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium. Concernant ces deux aspects, les résultats obtenus montrent que le coût est négligeable.

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Cornevaux-Juignet, Franck. "Hardware and software co-design toward flexible terabits per second traffic processing". Thesis, Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire, 2018. http://www.theses.fr/2018IMTA0081/document.

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La fiabilité et la sécurité des réseaux de communication nécessitent des composants efficaces pour analyser finement le trafic de données. La diversification des services ainsi que l'augmentation des débits obligent les systèmes d'analyse à être plus performants pour gérer des débits de plusieurs centaines, voire milliers de Gigabits par seconde. Les solutions logicielles communément utilisées offrent une flexibilité et une accessibilité bienvenues pour les opérateurs du réseau mais ne suffisent plus pour répondre à ces fortes contraintes dans de nombreux cas critiques.Cette thèse étudie des solutions architecturales reposant sur des puces programmables de type Field-Programmable Gate Array (FPGA) qui allient puissance de calcul et flexibilité de traitement. Des cartes équipées de telles puces sont intégrées dans un flot de traitement commun logiciel/matériel afin de compenser les lacunes de chaque élément. Les composants du réseau développés avec cette approche innovante garantissent un traitement exhaustif des paquets circulant sur les liens physiques tout en conservant la flexibilité des solutions logicielles conventionnelles, ce qui est unique dans l'état de l'art.Cette approche est validée par la conception et l'implémentation d'une architecture de traitement de paquets flexible sur FPGA. Celle-ci peut traiter n'importe quel type de paquet au coût d'un faible surplus de consommation de ressources. Elle est de plus complètement paramétrable à partir du logiciel. La solution proposée permet ainsi un usage transparent de la puissance d'un accélérateur matériel par un ingénieur réseau sans nécessiter de compétence préalable en conception de circuits numériques
The reliability and the security of communication networks require efficient components to finely analyze the traffic of data. Service diversification and through put increase force network operators to constantly improve analysis systems in order to handle through puts of hundreds,even thousands of Gigabits per second. Commonly used solutions are software oriented solutions that offer a flexibility and an accessibility welcome for network operators, but they can no more answer these strong constraints in many critical cases.This thesis studies architectural solutions based on programmable chips like Field-Programmable Gate Arrays (FPGAs) combining computation power and processing flexibility. Boards equipped with such chips are integrated into a common software/hardware processing flow in order to balance short comings of each element. Network components developed with this innovative approach ensure an exhaustive processing of packets transmitted on physical links while keeping the flexibility of usual software solutions, which was never encountered in the previous state of theart.This approach is validated by the design and the implementation of a flexible packet processing architecture on FPGA. It is able to process any packet type at the cost of slight resources over consumption. It is moreover fully customizable from the software part. With the proposed solution, network engineers can transparently use the processing power of an hardware accelerator without the need of prior knowledge in digital circuit design

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Maillet-Contoz, Laurent. "Construction d'un environnement d'aide à la conception incrémentale : application au prototypage d'architecture mixte matériel/logicel". Montpellier 2, 1997. http://www.theses.fr/1997MON20171.

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Ce travail porte sur la conception d'un environnement permettant de concevoir avec efficacite des architectures mixtes materiel/logiciel. Pour cela, il a fallu prendre en consideration les problemes suivants : i) identification des mesures pour juger les systemes mixtes, ii) identification des manieres de comparer et de construire les systemes mixtes, selon leurs composants ou leurs proprietes, iii) prototypage des systemes par construction incrementale, en prenant en compte les mesures portant sur les configurations precedentes, afin de raffiner les versions successives des systemes a developper ainsi que les strategies de conception, iv) realisation d'un environnement integrant les outils de conception et de mesure, assurant la capitalisation des configurations. Nous proposons un environnement d'aide a la conception, qui permet de construire interactivement un systeme par la generation de configurations successives. Le prototypage est alors guide par l'analyse des mesures effectuees sur les configurations precedentes. Notre travail porte sur l'identification des notions, des concepts et des variables utiles au prototypage de systemes mixtes materiel/logiciel, permettant d'ameliorer les modeles de configurations et sur la construction d'un environnement permettant de superviser et de memoriser les tentatives de conception, en interaction avec les concepteurs. Une architecture a base d'agents est presentee afin de prendre en charge les operations de recherche d'une adequation entre un algorithme et une architecture, et une maquette a ete developpee pour illustrer l'utilisation d'un tel environnement. Il laisse les concepteurs dans la boucle de conception, ne les remplace pas, mais permet d'instrumenter certaines des taches de conception.

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Ben, Ameur Amal. "Approche de simulation transactionnelle pour la modélisation des performances et de l'énergie d'un système mémoire pour SoC hétérogènes". Thesis, Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4048.

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Les appareils mobiles, à chaque nouvelle version des normes et suivant les demandes continues de nouveaux services par les utilisateurs, doivent prendre en charge de plus en plus de fonctionnalités, qui deviennent également de plus en plus exigeantes du point de vue informatique. Par conséquent, être en mesure de répondre aux nouvelles exigences tout en fournissant des puces à faible consommation d’énergie est aujourd’hui le défi le plus important pour les concepteurs de systèmes pour appareils mobiles. Pour relever ce défi, de nouvelles approches de modélisation de la performance et de la puissance au niveau système ont été proposées, permettant d'explorer les architectures matérielles/ logicielles (HW / SW) dès les toutes premières étapes d'un flot de conception de systèmes sur puce (SoC). Cependant, les solutions existantes prennent en charge de manière limitée l'optimisation de la puissance du système de mémoire (y compris la mémoire SDRAM), qui peut occuper plus de 70% de la surface d'une puce et consommer plus de 30% de l'énergie totale. Dans nos travaux, nous proposons un cadre de simulation basé sur SystemC-TLM au niveau Electronic System Level (ESL), capable de prendre en charge l’exploration commune d’une architecture SoC et de sa configuration mémoire. Ce nouveau cadre permet d’optimiser la consommation d’énergie des SoC tout en faisant correspondre les performances requises en termes de puissance et de performances, de bande passante mémoire et de temps de latence
Mobile devices, at each new release of the standards and following users’ continuous requests of new services, have to support more and more features, which are also becoming more and more demanding from the computational point of view. As a consequence, being able to fulfil new requirements and at the same time to provide power efficient chips is nowadays the most important challenge for mobile devices system designers. To tackle this challenge, novel system level performance and power modeling approaches have been proposed allowing hardware/software (HW/SW) architectures to be explored right at the very first steps of a System-on-Chip (SoC) design flow. However, existing solutions have limited support for the power optimization of the memory system (including SDRAM) that may occupy more than 70% of a chip area and consume more than 30% of the total energy. In our work, we propose a SystemC-TLM-based simulation framework at Electronic System Level (ESL), which is able to support the joint exploration of a SoC architecture and its memory configuration. This new framework helps in optimizing the SoC energy consumption while matching the required performance in terms of power and performance, as well as of memory bandwidth and latency

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Rahmouni, Mohamed Khaled. "Définition d’un flot de conception basé sur la simulation conjointe du matériel et du logiciel pour des systèmes destinés à la protection des réseaux électriques". Grenoble INPG, 2010. http://www.theses.fr/2010INPG0105.

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Les méthodes de conception et de validation des parties matérielles/logicielles classiquement utilisées chez Schneider Electric ne permettent plus de maitriser complètement la complexité des architectures modernes. Ce travail vise à optimiser le flot de conception des équipements de protection en exploitant des approches basées sur la simulation conjointe du matériel et du logiciel embarqué. Il s’agit d’étendre l’utilisation des techniques de simulation SystemC largement utilisées dans le domaine des systèmes sur puce (SoC) à l’industrie des équipements de protection et plus largement à celle des systèmes sur cartes. En plus du transfert technologique des approches simulation SystemC ainsi que du prototypage virtuel pour résoudre des problématiques d’exploration d’architectures relais, ce travail suggère l’utilisation des prototypes virtuels à des fins qualité en automatisant les tests de validation produit
The methods classically used at Schneider to design and validate the hardware/software relay parts can no longer fully master the complexity of modern architectures. This work aims to optimize the design flow of the relay using system simulation approaches. It is expanding the use of SystemC hardware/software simulation techniques widely used in the Systems on Chip (SoC) domain to the protection relays industry and, more generally, to the systems on board. In addition to the technological transfer for the SystemC simulation approaches and virtual prototyping for solving architecture exploration problems, this work suggests the use of virtual prototypes for ensuring quality specifications by means of automatizing the device testing phase. Furthermore, it has been possible to characterize the execution of real-time software on SystemC timed TLM platforms

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Marine, Souheil. "IRENE : un langage pour la description, simulation et synthèse automatique du matériel VLSI". Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00319961.

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Discussion des termes clés des langages de description; nécessité d'une sémantique matérielle. Le langage IRENE sert à la description comportemental et structurelle des circuits intégrés VLSI. Principes du simulateur fonctionnel du langage IRENE, des outils de synthèse KARENE et MACSIM et d'une interface avec le compilateur de silicium SYCO. KASRENE assure l'intégration des langages IRENE et KARL. Solution basée sur une organisation centrée objet de la base de données d'un système de conception assistée de VLSI

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Abderrahim, Mohamed. "Conception d’un système de supervision programmable et reconfigurable pour une infrastructure informatique et réseau répartie". Thesis, Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire, 2018. http://www.theses.fr/2018IMTA0119/document.

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Le Cloud offre le calcul, stockage etréseau en tant que services. Pour réduire le coûtde cette offre, les opérateurs ont tendance à s’appuyer sur des infrastructures centralisées et gigantesques. Cependant, cette configuration entrave la satisfaction des exigences de latence et de bande passante des applications de nouvelle génération. L'Edge cherche à relever ce défi en s'appuyant sur des ressources massivement distribuées. Afin de satisfaire les attentes des opérateurs et des utilisateurs du Edge, des services de gestion ayant des capacités similaires à celles qui ont permis le succès du Cloud doivent être conçus. Dans cette thèse, nous nous concentrons sur le service de supervision. Nous proposons un canevas logiciel pour la mise en place d’un service holistique. Ce canevas permet de déterminer une architecture de déploiement pair-à-pair pour les fonctions d'observation, de traitement et d'exposition des mesures. Il vérifie que cette architecture satisfait les exigences fonctionnelles et de qualité de service des utilisateurs. Ces derniers peuvent être exprimés à l'aide d'un langage de description offert par le canevas. Le canevas offre également un langage de description pour unifier la description de l'infrastructure Edge. L’architecture de déploiement est déterminée avec l’objectif de minimiser l'empreinte de calcul et réseau du service de supervision. Pour cela, les fonctions de supervision sont mutualisées entre les différents utilisateurs. Les tests que nous avons faits ont montré la capacité de notre proposition à réduire l'empreinte de supervision avec un gain qui atteint -28% pour le calcul et -24% pour leréseau
Cloud offers compute, storage and network as services. To reduce the offer cost, the operators tend to rely on centralized and massive infrastructures. However, such a configuration hinders the satisfaction of the latency and bandwidth requirements of new generation applications. The Edge aims to rise this challenge by relying on massively distributed resources. To satisfy the operators and the users of Edge, management services similar to the ones that made the success of Cloud should be designed. In this thesis, we focus on the monitoring service. We design a framework to establish a holistic monitoring service. This framework determines a peer-to-peer deployment architecture for the observation, processing, and exposition of measurements. It verifies that this architecture satisfies the functional and quality of service constraints of the users. For this purpose, it relies on a description of users requirement sand a description of the Edge infrastructure.The expression of these two elements can be unified with two languages offered by the Framework. The deployment architecture is determined with the aim of minimizing the compute and network footprint of the monitoring service. For this purpose, the functions are mutualized as much as possible among the different users. The tests we did showed the relevance of our proposal for reducing monitoring footprint with a gain of -28% for the compute and -24% for the network

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Dauphin, Benjamin. "Liveness analysis techniques and run-time environment for memory management of dataflow applications". Electronic Thesis or Diss., Institut polytechnique de Paris, 2021. http://www.theses.fr/2021IPPAT004.

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Cette thèse a été effectuée à Télécom Paris et a été financée par Nokia Bell Labs France. Dans cette thèse sont étudiées différentes techniques visant à la gestion des interblocages et de la saturation des capacités mémoires dans les systèmes embarqués. Ce travail trouve sa motivation dans la complexification de l’architecture des systèmes informatiques au cours des dernières décennies, notamment avec la généralisation des architectures hétérogènes et Non-Uniform Memory Access (NUMA). Cette évolution se constate dans tous types de systèmes informatiques, de l’embarqué sur Multi-Processor System on a Chip (MPSoC) aux systèmes distribués pour le calcul haute performance (High-Performance Computing). Nous nous intéressons en particulier au problème de la saturation des capacités mémoires dans les systèmes embarqués utilisés pour le traitement numérique du signal (Digital Signal Processing). Nos contributions peuvent toutefois être utilisées pour d’autres types d’applications et de plateformes.Cette thèse apporte trois contributions :(1) Nous présentons une technique de prévention des interblocages se basant sur l’étude des cliques dans un type de graphes, les Memory Exclusion Graphs. Ces graphes représentent les buffers alloués en mémoire et leur possibilité d’allocation simultanée.(2) Nous présentons une optimisation de l’analyse de vivacité conventionnellement utilisée pour l’étude de la saturation mémoire, permettant d’analyser des systèmes plus complexes en un temps réduit. (3) Nous avons développé une technique d’évitement des interblocages utilisant les résultats de l’analyse de vivacité. Cette technique d’évitement a été intégrée à un environnement d’exécution expérimental.Nous évaluons la première et la deuxième contribution en les comparant à un outil issu de l’état de l’art.Pour conclure, nous proposons plusieurs pistes de travaux futurs sur la base des contributions de la thèse
This thesis has been realized at Télécom Paris and it has been financed by Nokia Bell Labs France. It studies different techniques to handle the issue of deadlocks and memory shortages in computing systems. Its work is motivated by the rise over the past decades of heterogeneous and Non-Uniform Memory Access (NUMA) architectures in all varieties computing systems, from embedded systems running on Multi-Processor Systems on a Chip (MPSoCs) to distributed High-Performance Computing (HPC) systems. We focus more specifically on the issue of memory shortages in embedded systems used for Digital Signal Processing, but our contributions could be applied to different applications and platforms.The contributions of this thesis are threefold:(1) we present a deadlock prevention technique based on the analysis of cliques in Memory Exclusion Graphs, which are graphs representing buffers allocated in memory and whether they might get simultaneously allocated;(2) we present an optimization on the conventional liveness analysis for memory shortages, allowing to execute the liveness analysis in reasonable time for larger systems than previously supported;(3) we developed a deadlock avoidance strategy using results from the liveness analysis, and integrated it into an experimental run-time environment.We evaluate our first and second contributions in comparison to an existing state-of-the-art tool.Finally we propose multiple leads to improve on the contributions of the thesis

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GUITTON, Patricia. "Estimation et Optimisation de la Consommation lors de la conception globale des systèmes autonomes". Phd thesis, Université de Nice Sophia-Antipolis, 2004. http://tel.archives-ouvertes.fr/tel-00007496.

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Les systèmes embarqués représentent une part de plus en plus importante du marché semiconducteurs. Les systèmes embarqués visent des applications plus gourmandes en capacité de calcul, augmentant du même coup la surface de silicium et l'énergie dissipée. Un des problèmes de la conception système est le patitionnement d'applications qui requiert l'utilisation de méthodes complexes. En effet, le partitionnement sous contraintes de temps, basé sur un algorithme d'ordonnancement avec un objectif de minimisation de la surface de silicium ou de la consommation est un problème NP-difficile. Ce travail de thèse étudie la prise en compte de la consommation (énergie et pic de puissance) lors de la conception globale de systèmes autonomes.
Une première étude consiste à estimer la consommation des divers composants d'une architecture SoC. Puis, nous nous sommes intéressés aux deux étapes principales des méthodes de partitionnement : l'allocation et l'ordonnancement. En particulier,
la technique d'ajustement conjoint de la tension et de la fréquence est considérée dans l'ordonnancement pour minimiser l'énergie. A la suite de ces optimisations, une gestion des modes basse consommation est réalisée, ayant pour objectif de mettre les processeurs en état de repos ou repos profond dès que la possibilité se présente, ce changement de mode permettant de gagner en consommation. Ce travail a été testé sur divers exemples, comme une application de détection de mouvement sur fond d'images
fixes pour caméra embarquée.

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Bardin, Jonathan. "RoSe : un framework pour la conception et l'exécution d'applications distribuées dynamiques et hétérogènes". Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00750739.

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L'adaptation est aujourd'hui devenue un enjeu majeur en Génie Logiciel. Les ingénieurs sont en effet régulièrement confrontés à des demandes d'évolution qui peuvent prendre de nombreuses formes : mises à jour, nouvelles versions, besoins en nouvelles fonctionnalités, etc. Cette tendance est accrue par l'émergence de nouveaux domaines tels que l'informatique ubiquitaire ou le cloud computing qui exigent des changements dynamiques dans des environnements en constante évolution. Ainsi, dans ces domaines, les ressources sont souvent élastiques, volatiles et hétérogènes. Cette thèse s'intéresse en particulier à la conception et à l'exécution d'applications distribuées composées d'entités hétérogènes et qui nécessitent d'être adaptées durant l'exécution. Notre approche s'appuie sur les modèles à composant orientés service et sur les styles d'architectures SOA et REST. Nous proposons un framework, nommé RoSe, qui permet l'import de ressources distantes dans un framework à composant orienté service et l'export de service locaux. RoSe permet aux développeurs et aux administrateurs de gérer la distribution des applications de manière totalement indépendante et dynamique grâce à un langage de configuration et d'une API dite fluent. Le framework lui-même est modulaire et flexible et supporte l'ajout et le retrait de composants durant l'exécution. L'implantation de RoSe est hébergée au sein du projet OW2 Chameleon et est aujourd'hui utilisée dans plusieurs projets industriels et académiques.

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Du, Wan. "Modélisation et simulation de réseaux de capteurs sans fil". Phd thesis, Ecole Centrale de Lyon, 2011. http://tel.archives-ouvertes.fr/tel-00690466.

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Cette thèse traite de la modélisation et la simulation de réseaux de capteurs sans fil afin de fournir des estimations précises de consommations d'énergie. Un cadre de conception et de simulation base sur SystemC au niveau système est proposé, nommé IDEA1. Elle permet l'exploration de l'espace de conception de réseaux de capteurs à un stade amont. Les résultats de simulation comprennent le taux de livraison de paquets, la latence de transmission et les consommations d'énergie. Sur un banc d'essai comportant 9 nœuds, la différence moyen entre les IDEA1 simulations et les mesures expérimentales est 4.6 %. Les performances d'IDEA1 sont comparées avec un autre simulateur largement utilisé, NS-2. Avec la co-simulation matérielle et logicielle, IDEA1 peut apporter des modèles plus détaillés de nœuds de capteurs. Pour fournir les résultats de la simulation au même niveau d'abstraction, IDEA1 réalise les simulations deux fois plus vite que NS-2.Enfin, deux études de cas sont accomplies pour valider le flot de conception d'IDEA1. La performance de l'IEEE 802.15.4 est globalement évaluée pour diverses charges de trafic et configurations de paramètres de protocole. Une application de contrôle actif des vibrations est également étudiée. Les simulations d'IDEA1 trouvent le meilleur choix de protocoles de communication.

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Gourlet, Pauline. "Montrer le faire, construire l’agir : une approche développementale de la conception mise en œuvre à l’école primaire". Thesis, Paris 8, 2018. http://www.theses.fr/2018PA080023/document.

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- Pourquoi vous aimez faire des vidéos ? - Bah parce que... on me voit et ça fait du bien de voir les gens ! - Moi, c’est parce que… moi j’ai envie d’être une star de cinéma. Depuis quelques semaines dans cette classe de CP, l’enseignant cherche avec ses élèves comment son téléphone portable peut médiatiser efficacement l’apprentissage de l’écriture. Nous le rencontrons en novembre 2015 et introduisons dans la classe un artefact numérique qui vise à instrumenter les activités de production de contenus numériques des élèves.Cette thèse interroge la conception et l’évaluation d’artefacts numériques, et contribue à répondre à la question suivante : comment concevoir pour contribuer au développement des activités scolaires de manière durable ? Et comment les artefacts numériques participent-ils de ce développement ? Nous dessinons une approche développementale de la conception, qui propose de déplacer l’objet de la conception des artefacts aux formes de l’agir collectif ; approche que nous mettons en œuvre à travers une recherche action longitudinale ancrée en ergonomie dans la classe de CP d’une école publique. Nous proposons son pendant méthodologique, qui entend transformer autant que comprendre : une démarche de « recherche par version », construite à partir des démarches participatives en design d’interaction et de la théorie socio-culturelle de l’activité, qui met en avant la dimension développementale et sociale de l’agir. Notre étude a pour objet l’interrelation du développement des artefacts numériques et des personnes au sein de la classe de CP. Nous nous appuyons sur les concepts issus de l’approche instrumentale, qui permettent d’étudier les transformations des activités des personnes dans la classe, en considérant l’histoire socialement distribuée de la création de leurs instruments. Nous concluons sur l’intérêt de considérer la conception d’artefacts techniques comme un processus continu, situé et distribué
- Why do you like making videos?- Mmmh, because… I can be seen, and it feels good to see people.- Me, it is because I would like to be a movie star. In a first graders classroom, a teacher and his pupils experiment the use of a smartphone to efficiently enhance the way pupils learn to write. I meet with him in November 2015 and I introduce a digital system in the classroom, aiming at mediating pupils’ production of digital content. This dissertation focuses on the design and evaluation of digital tools and addresses the following issue: how to design in order to develop educational activities in a sustainable way? And what roles do the artifacts play in this development?I propose a developmental approach to design, that envisions a change of object: instead of focusing on artifacts, I suggest that designing in a developmental perspective is concerns by the configurations of new forms of collective action. In this study, I apply this perspective in an elementary classroom in a public school in Paris. Aligned with this approach to design, I draw a methodology that helps me transform as much as study situated ways of acting. This methodology, closely related to action research, borrows from Participatory Design practices and values combined with a Cultural-Historical Activity Theory framework (CHAT). This study investigates the developmental processes of both artifacts and people in this first graders classroom, by tracking how artifacts are used and redesigned through the classroom’s practices, as much as they transform them. I conclude by discussing the benefit of adopting such a design approach, considering design as a situated, continuous and distributed process

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Mba, Mathieu Leonel. "Génération automatique de plate-forme matérielles distribuées pour des applications de traitement du signal". Electronic Thesis or Diss., Sorbonne université, 2023. http://www.theses.fr/2023SORUS341.

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Les langues locales ou langues maternelles propres aux individus jouent un rôle important pour leur épanouissement dans leurs différentes activités socio-économiques. Les langues africaines, et spécifiquement les langues camerounaises sont exposées à la disparition au profit des langues étrangères adoptées comme langues officielles au lendemain des indépendances. C’est la raison pour laquelle il est primordial de les numériser et les intégrer dans la majorité des services dématérialisés pour leur pérennisation. La reconnaissance vocale, largement utilisée comme interface d'interaction homme machine, peut être non seulement un outil d'intégration des langues locales dans les applications, mais aussi un outil de collecte et de numérisation des corpus. Les systèmes embarqués sont l'environnement par excellence de déploiement des applications qui exploitent cette interface d'interaction homme machine. Cela implique qu'il est nécessaire de prendre des mesures (à travers la réduction du temps de réponse) pour satisfaire la contrainte de temps réel très souvent rencontrée dans ce type d'application. Deux approches existent pour la réduction du temps de réponse des applications à savoir la parallélisation et l'usage des architectures matérielles efficaces. Dans cette thèse, nous exploitons une approche hybride pour réduire le temps de réponse d'une application. Nous le faisons par la parallélisation de cette application et sa mise en œuvre sur architecture reconfigurable. Une architecture dont les langages de mise en œuvre sont connus pour être de bas niveau. De plus, au vu de la multitude des problématiques posées par la mise en œuvre des systèmes parallèles sur architecture reconfigurable, il se pose un problème de productivité de l'ingénieur. Dans cette thèse, en vue de mettre en œuvre un système de reconnaissance vocale temps réel sur système embarqué, nous proposons, une approche de mise en œuvre productive d'applications parallèles sur architecture reconfigurable. Notre approche exploite MATIP un outil de conception orienté plateforme, comme FPGA Overlay basé sur la synthèse de haut niveau. Nous exploitons cette approche pour mettre en œuvre un modèle parallèle d'un algorithme d'extraction des caractéristiques pour la reconnaissance des langues à tons (caractéristique de la majorité des langues camerounaises). L'expérimentation de cette solution sur des mots isolés de la langue Kóló, en comparaison à d'autres propositions (version logicielle et IP matérielles), montre que, notre approche est non seulement productive en temps de mise en œuvre, mais aussi l'application parallèle obtenue est efficace en temps de traitement. C’est la raison pour laquelle nous avons mis en œuvre XMATIP une extension de MATIP pour rendre cette approche compatible à la co-conception et co-synthèse matérielle logicielle
Local languages or mother tongues of individuals play an essential role in their fulfillment in their various socio-economic activities. African languages and specifically Cameroonian languages are exposed to disappearance in favor of foreign languages adopted as official languages after independence. This is why it is essential to digitalize and integrate them into the majority of dematerialized services for their sustainability. Speech recognition, widely used as a human-machine interface, can be not only a tool for integrating local languages into applications but also a tool for collecting and digitizing corpora. Embedded systems are the preferred environment for deploying applications that use this human-machine interface. This implies that it is necessary to take measures (through the reduction of the reaction time) to satisfy the real-time constraint very often met in this type of application. Two approaches exist for the reduction of the application's response time, namely parallelization and the use of efficient hardware architectures. In this thesis, we exploit a hybrid approach to reduce the response time of an application. We do this by parallelizing this application and implementing it on a reconfigurable architecture. An architecture whose implementation languages are known to be low-level. Moreover, given the multitude of problems posed by the implementation of parallel systems on reconfigurable architecture, there is a problem with design productivity for the engineer. In this thesis, to implement a real-time speech recognition system on an embedded system, we propose an approach for the productive implementation of parallel applications on reconfigurable architecture. Our approach exploits MATIP, a platform-based design tool, as an FPGA Overlay based on high-level synthesis. We exploit this approach to implement a parallel model of a feature extraction algorithm for the recognition of tonal languages (characteristic of the majority of Cameroonian languages). The experimentation of this implementation on isolated words of the Kóló language, in comparison to other implementations (software version and hardware IP), shows that our approach is not only productive in implementation time but also the obtained parallel application is efficient in processing time. This is the reason why we implemented XMATIP an extension of MATIP to make this approach compatible with hardware-software co-design and co-synthesis

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Decooninck, Anne-Sophie. "Modélisation par objets de systèmes complexes dans le cadre d'applications scientifiques spatiales : introduction de la notion de version dans un modèle objet multivue". Toulouse, INPT, 1994. http://www.theses.fr/1994INPT091H.

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La specification et la conception de systemes spatiaux complexes font appel a des outils de modelisation et d'analyse dans le domaine du calcul scientifique. Chacun de ces outils utilise sa propre representation du systeme spatial, ce qui pose des problemes de coherence et de communication. Pour resoudre ces problemes, nous proposons d'utiliser un modele unique du systeme faisant appel a la technologie objet. Pour montrer la faisabilite et l'apport de l'introduction de cette technologie dans le calcul scientifique, nous avons elabore un modele objet des donnees manipulees au cours du processus de modelisation et d'analyse de systemes spatiaux mis en uvre lors de l'utilisation de l'environnement systema. Ce modele a ensuite ete prototype a l'aide d'une base de donnees objet. Ceci nous a permis de mettre en evidence les benefices apportes en matiere, d'une part d'accessibilite, de coherence, de partage et de reutilisation des informations, et d'autre part d'evolutivite des modeles de systemes spatiaux et des outils logiciels. La technologie objet ne permet cependant pas de proposer une representation multiple des modeles, ni de gerer l'historique des modifications des donnees. Afin de resoudre ce probleme de representation multiple de systemes complexes comportant des entites composites et evolutives, nous proposons d'introduire les notions de vue et de version dans le modele objet. La definition d'entites possedant des informations communes, en particulier la structure de decomposition hierarchique, et des informations specifiques, contenues dans des vues, qui sont accedees a travers des points de vue permet de proposer la representation multiple d'objets composites. De plus, le versionnage des entites et des vues definies sur celles-ci permet d'assurer le suivi de l'evolution de ces informations. Le modele abstrait que nous proposons est compose d'un modele statique permettant la definition sous divers formalismes des entites, vues et points de vue, et d'un ensemble d'operations mettant en uvre des mecanismes d'evolution des versions des entites et des vues

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Khlif, Manel. "Analyse de diagnosticabilité d'architecture de fonctions embarquées - Application aux architectures automobiles". Phd thesis, Université de Technologie de Compiègne, 2010. http://tel.archives-ouvertes.fr/tel-00801608.

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Un système embarqué peut être défini comme un système électronique et informatique autonome, dédié à une tâche bien définie et soumis à des contraintes. Les défaillances des systèmes embarqués sont de plus en plus difficiles à prévoir, comprendre et réparer. Des travaux sur la sûreté de fonctionnement ont mis au point les techniques de vérification et des recommandations de conception pour maîtriser les risques. En même temps d'autres travaux ont entrepris d'améliorer la fiabilité de ces systèmes en rénovant les méthodologies de conception. Les méthodes de diagnostic, à leur tour, ont évolué afin d'améliorer la tolérance des systèmes embarqués aux pannes et leur capacité à s'auto-diagnostiquer. Ainsi, le domaine de l'analyse de la " diagnosticabilité " a vu le jour. Aujourd'hui, le concepteur d'un système doit s'assurer que celui-ci est diagnosticable, c'est-àdire que les fautes qui peuvent y apparaitre sont identifiables, avant de construire ou fabriquer le système. Les méthodes d'analyse de la diagnosticabilité se focalisent sur ce que nous appelons " la diagnosticabilité fonctionnelle " où l'architecture matérielle du système n'était pas directement considérée. Cette thèse contribue à l'analyse de l'impact de l'interaction des fonctions-architecture sur la diagnosticabilité d'un système embarqué. L'approche que nous avons conçue est intégrable dans le cycle de conception des systèmes embarqués ; elle commence par l'analyse de la diagnosticabilité des systèmes à événements discrets (telle qu'elle est présentée dans la littérature). Notre méthode, exige ensuite la vérification d'un ensemble de propriétés que nous avons définies et appelées " propriétés de la diagnosticabilité fonctionnelle-architecturale ". La vérification des propriétés s'effectue en deux étapes : la première étape est la vérification de la description de l'architecture (réalisée en AADL) et la deuxième étape est la vérification de l'interaction fonctions-architecture (réalisée en SystemC-Simulink). Pour l'analyse de l'interaction des fonctions avec l'architecture, réalisée en SystemC-Simulink, nous avons développé un prototype d'outil COSITA basé sur l'analyse des traces de la co-simulation du co-modèle. Nous avons comparé les résultats de l'analyse des traces de co-simulation avec des résultats que nous avons obtenus suite à une émulation sur une plateforme physique automobile dans le laboratoire Heudiasyc. Finalement, nous avons mis au point à travers cette thèse une méthodologie originale d'analyse de la diagnosticabilité qui prend en considération les contraintes de l'architecture matérielle du système.

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Berrebi, Johanna. "Contribution à l'intégration d'une liaison avionique sans fil. L'ingénierie système appliquée à une problématique industrielle". Phd thesis, Ecole Polytechnique X, 2013. http://pastel.archives-ouvertes.fr/pastel-00800141.

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Dans un avion, un hélicoptère ou un lanceur actuel, des milliers de capteurs, pour la plupart non critiques sont utilisés pour la mesure de divers paramètres (températures, pressions, positions...) Les résultats sont ensuite acheminés par des fils vers les calculateurs de bord qui les traitent. Ceci implique la mise en place de centaines de kilomètres de câbles (500 km pour un avion de ligne) dont le volume est considérable. Il en résulte une grande complexité de conception et de fabrication, des problèmes de fiabilité, notamment au niveau des connexions, et une masse importante. Par ailleurs l'instrumentation de certaines zones est impossible car leur câblage est difficilement envisageable par manque d'espace. En outre, s'il est souvent intéressant d'installer de nouveaux capteurs pour faire évoluer un aéronef ancien, l'installation des câbles nécessaires implique un démantèlement partiel, problématique et coûteux, de l'appareil. Pour résoudre ces problèmes, une idée innovante a émergé chez les industriels de l'aéronautique : commencer à remplacer les réseaux filaires reliant les capteurs d'un aéronef et leur centre de décision par des réseaux sans fil. Les technologies de communication sans fil sont aujourd'hui largement utilisées dans les marchés de l'électronique de grande consommation. Elles commencent également à être déployées pour des applications industrielles comme l'automobile ou le relevé à distance de compteurs domestiques. Cependant, remplacer des câbles par des ondes représente un défi technologique considérable comme la propagation en milieu confiné, la sécurité, la sureté de fonctionnement, la fiabilité ou la compatibilité électromagnétique. Cette thèse est motivée d'une part par l'avancée non négligeable dans le milieu aérospatial que pourrait être l'établissement d'un réseau sans fil à bord d'aéronefs dans la résolution de problématique classiques comme l'allégement et l'instrumentation. Il en résulterait donc : * Une meilleure connaissance de l'environnement et de la santé de l'aéronef * Un gain sur le poids. * Un gain en flexibilité. * Un gain en malléabilité et en évolutivité. * Un gain sur la complexité. * Un gain sur la fiabilité D'autre part, étant donnée la complexité de la conception de ce réseau de capteur sans fil, il a été nécessaire d'appliquer une méthodologie évolutive et adaptée mais inspirée de l'ingénierie système. Il est envisageable, vu le nombre de sous-systèmes à considérer, que cette méthodologie soit réutilisable pour d'autre cas pratiques. Une étude aussi complète que possible a été réalisée autour de l'existant déjà établi sur le sujet. En effet, on peut en lisant ce mémoire de thèse avoir une idée assez précise de ce qui a été fait. Une liste a été dressée de toutes les technologies sans fil en indiquant leur état de maturité, leurs avantages et leurs inconvénients afin de préciser les choix possibles et les raisons de ces choix. Des projets de capteurs sans fil ont été réalisés, des technologies sans fil performantes et personnalisables ont été développées et arrivent à maturité dans des secteurs variés tels que la domotique, la santé, l'automobile ou même l'aéronautique. Cependant aucun capteur sans fil n'a été véritablement installé en milieu aérospatial car de nombreux verrous technologiques n'ont pas été levés. Fort des expériences passées, et de la maturité qu'ont prise certaines technologies, des conclusions ont été tirées des projets antérieurs afin de tendre vers des solutions plus viables. Une fois identifiés, les verrous technologiques ont été isolés. Une personnalisation de notre solution a été à envisager afin de remédier tant que faire se peut à ces points bloquants avec les moyens mis à disposition. La méthodologie appliquée nous a permis d'identifier un maximum de contraintes, besoins et exigences pour mieux focaliser les efforts d'innovation sur les plus importantes et choisir ainsi les technologies les plus indiquées.

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BEN, ISMAIL T. "Synthèse au niveau système et conception de systèmes mixtes logiciels/matériels". Phd thesis, 1996. http://tel.archives-ouvertes.fr/tel-00010766.

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L'objet de ces travaux de thèse est d'étudier la spécification et la synthèse de systèmes de contrôle, qui peuvent être composés à la fois de logiciel et de matériel, sur des architectures multiprocesseurs (ASIC, FPGA, et logiciel). Ce sujet de recherche fait partie à la fois de la synthèse de systèmes VLSI et de la conception mixte logicielle/matérielle. Afin d'atteindre ces objectifs, une méthodologie qui permet de concevoir conjointement le logiciel et le matériel a été développée. L'originalité de ce travail vient du fait que les spécifications à traiter sont décrites à un très haut niveau d'abstraction, appelé “niveau système”, avec le langage SDL. Ceci permet de concevoir des applications de plus en plus complexes. Ces travaux traitent principalement le problème du découpage de systèmes de contrôle en sous-systèmes de granularité plus fine et donc plus facilement synthétisables. L'approche de découpage qui a été développée se base sur une boîte à outils qui offre au concepteur le moyen de transformer, raffiner, découper un système puis d'affecter chaque sous-système à une technologie particulière en logiciel (C) ou en matériel (VHDL). La méthode de découpage suivie est interactive et utilise une forme intermédiaire basée sur un modèle de machines à états finis étendues communicantes via des canaux abstraits. Une autre tâche tout aussi importante dans cette méthodologie de raffinement est de synthétiser la communication entre les différentes partitions résultat d'un découpage. Cela se traduit par une étape d'allocation de protocoles de communication et une étape de synthèse d'interfaces entre les sous-systèmes communicants. La première étape consiste à sélectionner dans une bibliothèque les modèles de communication nécessaires entre les sous-systèmes. La deuxième étape consiste à adapter ou générer les interfaces des différents sous-systèmes.

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Charest, Luc. "De la fusion du génie logiciel et d'une bibliothèque à source ouverte pour la modélisation/simulation de processus matériel et logiciel". Thèse, 2004. http://hdl.handle.net/1866/14578.

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Gharsalli, F. "Conception des interfaces logiciel-matériel pour l'intégration des mémoires globales dans les systèmes monopuces". Phd thesis, 2003. http://tel.archives-ouvertes.fr/tel-00003092.

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Grâce à l'évolution de la technologie des semi-conducteurs, aujourd'hui on peut intégrer sur une seule puce ce qu'on mettait sur plusieurs puces ou cartes il y a une dizaine d'années. Dans un futur proche, cette évolution permettra l'intégration de plus de 100 Mbits de DRAM et 200 millions de portes logiques dans la même puce. D'après les prévisions de l'association d'industrie de semi-conducteur et d'ITRS, les mémoires embarquées continueront de dominer la surface des systèmes monopuces dans les années qui viennent, à peu près 94 % de la surface totale en 2014.
La conception à base de réutilisation d'IP mémoire est survenue pour réduire le fossé entre cette grande capacité d'intégration et la faible production de mémoire. Cette solution peut être idéale dans le cas d'une architecture homogène où tous les éléments ont les mêmes interfaces et utilisent les mêmes protocoles de communication, ce qui n'est pas le cas pour les systèmes monopuces. Pour rendre cette solution efficace, le concepteur doit consacrer beaucoup d'efforts pour la spécification et l'implémentation des interfaces logiciel-matériel. Vu la pression du temps de mise sur le marché (" time to market "), l'automatisation de la conception de ces interfaces d'adaptation est devenue cruciale.
La contribution de cette thèse concerne la définition d'une méthode systématique permettant la conception des interfaces logiciel-matériel spécifiques aux mémoires globales. Ces interfaces correspondent à des adaptateurs matériels flexibles connectant la mémoire au réseau de communication, et à des pilotes d'accès adaptant le logiciel de l'application aux processeurs cibles. Des expériences sur des applications de traitement d'images ont montré un gain de temps de conception important et ont prouvé la flexibilité de ces interfaces ainsi que leur faible surcoût en surface et en communication.

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DAVEAU, Jean Marc. "Spécifications systèmes et synthèses de la communication pour le co-design logiciel/matériel". Phd thesis, 1997. http://tel.archives-ouvertes.fr/tel-00002996.

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Au fur et à mesure que la complexité s'accroit, il devient nécessaire de définir de nouvelles méthodes permettant de la gérer. Une des façons de maîtriser cette complexité est d'élever le niveau d'abstraction des spécifications en utilisant des langages de spécification systèmes. D'un autre côté, l'élévation du niveau d'abstraction augmente le fossé entre les concepts utilisés pour la spécification (processus communicants, communication abstraite) et ceux utilisés par les langages de description de matériel. Bien que ces langages soient bien adaptés à la spécification et la validation de systèmes complexes, les concepts qu'ils manipulent ne sont pas aisément transposables sur ceux des langages de description de matériels. Il est donc nécessaire de définir de nouvelles méthodes permettant une synthèse efficace à partir de spécifications systèmes. Le sujet de cette thèse est la présentation d'une approche de génération de code C et VHDL à partir de spécifications systèmes en SDL. Cette approche résout la principale difficulté rencontrée par les autres approches, à savoir la communication inter-processus. La communication SDL peut être traduite en VHDL en vue de la synthèse. Cela est rendu possible par l'utilisation d'une forme intermédiaire qui supporte un modèle de communication générale qui autorise la représentation pour la synthèse de la plupart des schémas de communication. Cette forme intermédiaire permet d'appliquer au système un ensemble d'étapes de raffinement pour obtenir la solution désirée. La principale étape de raffinement, appelée synthèse de la communication, détermine le protocole et les interfaces utilisés par les différents processus pour communiquer. la spécification raffinée peut être traduite en C et VHDL pour être utilisée par des outils du commerce. Nous illustrons la faisabilité de cette approche par une application à un système de télécommunication : le protocole TCP/IP sur ATM.

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DZIRI, A. "Modèles d'intégration d'outils et de composants logiciels/matériels pour la conception des systèmes hétérogènes embarqués". Phd thesis, 2004. http://tel.archives-ouvertes.fr/tel-00006619.

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La technologie de fabrication des circuits intégrés a permis de passer des composants spécifiques ASIC aux systèmes embarqués sur une seule puce (SoC). Ces systèmes sont construits par un assemblage de composants hétérogènes existants (préconçus). De plus, le flot de conception de SoC nécessite l'intégration de plusieurs outils provenant de différentes sources et ayant des domaines d'application variés, dans le but d'obtenir un flot de conception complet, ce qui n'existe pas aujourd'hui. L'intégration de composants hétérogènes est très difficile. Elle requiert une adaptation de leurs interfaces au réseau de communication embarqué. Cette adaptation nécessite la construction d'adaptateurs divers et très sophistiqués. Ces derniers sont obtenus par un assemblage de composants d'interface élémentaires.
L'intégration d'outils provenant de différentes sources dans un environnement de conception existant est aussi difficile. Elle nécessite une interopérabilité entre les différents outils dans le cadre d'un seul flot de conception complet. La manipulation d'outils et de composants hétérogènes dans un flot complet de conception SoC est un travail fastidieux, source d'erreurs, et coûteux en terme de temps de conception. Vu la pression du temps de mise sur le marché, un environnement ouvert à l'intégration automatique d'outils et de composants logiciels/matériels est devenue cruciale. La contribution de cette thèse concerne la construction d'un environnement de conception ouvert autour d'un format intermédiaire. Cet environnement permet l'intégration d'outils selon un modèle bien défini. Il permet aussi l'intégration automatique de composants logiciels/matériels selon un flot générique et des techniques de composition. Les concepts proposés ont été validés sur deux études de cas différentes : l'intégration de l'outil VCC de Cadence et l'intégration d'un IP de communication décrit à un haut niveau d'abstraction dans le flot de conception ROSES.

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BAGHDADI, Amer. "Exploration et conception systématique d'architectures multiprocesseurs monopuces dédiées à des applications spécifiques = methods and tools for multiprocessor systems on chip, hardware/software co-designExploration and Systematic Design of Application-Specific Heterogeneous Multiprocessor SoC". Phd thesis, 2002. http://tel.archives-ouvertes.fr/tel-00002932.

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Les applications embarquées actuelles imposent des contraintes de plus en plus sévères. La puissance sans cesse croissante de calcul et de communication implique l'utilisation d'architectures multiprocesseurs, la portabilité implique des architectures monopuces et la faible consommation et faible coût impliquent des architectures dédiées. Ajouté à cela, les méthodes de conception évoluent moins vite que les possibilités technologiques d'intégration. Ainsi, une approche systématique partant d'un niveau d'abstraction plus élevé que le RTL est nécessaire pour réduire le temps de mise sur le marché et maîtriser la complexité.
Le sujet de cette thèse porte sur la mise en œuvre d'une nouvelle approche de conception systématique d'architectures multiprocesseurs monopuces dédiées à des application spécifiques.
Ainsi, un modèle architectural multiprocesseur générique est proposé. Ce modèle est modulaire, flexible et extensible, permettant de couvrir un large domaine d'applications. Les composants de traitement sont dissociés du réseau de communication via des interfaces génériques de communication jouant le rôle de coprocesseurs.
Un flot de conception complet est constitué de deux étapes principales. La première étape est l'étape d'exploration d'architecture. Concernant cette étape, une méthode d'estimation de performance au niveau système est proposée. Cette méthode permet une exploration rapide de l'espace de solutions architecturales pour trouver l'architecture système optimale pour l'application à concevoir. Le but de cette étape est de fixer les paramètres architecturaux (optimaux) dédiés à l'application. Ces paramètres sont utilisés dans la seconde étape –qui est l'étape d'implémentation– pour produire l'architecture RTL. Cette étape comporte trois types d'actions : la conception des composants logiciels, la conception des composants matériels et la conception du réseau de communication permettant d'intégrer les composants de base. Cette étape est réalisée de façon systématique basée sur l'instanciation et la configuration de composants dans une bibliothèque.
L'approche proposée permet de réduire significativement le temps de mise sur le marché de systèmes multiprocesseurs monopuces complexes. Plusieurs applications industrielles ont été réalisées pour valider et évaluer les performances de cette approche.

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