Artykuły w czasopismach na temat „Cache codée”
Utwórz poprawne odniesienie w stylach APA, MLA, Chicago, Harvard i wielu innych
Sprawdź 50 najlepszych artykułów w czasopismach naukowych na temat „Cache codée”.
Przycisk „Dodaj do bibliografii” jest dostępny obok każdej pracy w bibliografii. Użyj go – a my automatycznie utworzymy odniesienie bibliograficzne do wybranej pracy w stylu cytowania, którego potrzebujesz: APA, MLA, Harvard, Chicago, Vancouver itp.
Możesz również pobrać pełny tekst publikacji naukowej w formacie „.pdf” i przeczytać adnotację do pracy online, jeśli odpowiednie parametry są dostępne w metadanych.
Przeglądaj artykuły w czasopismach z różnych dziedzin i twórz odpowiednie bibliografie.
Ding, Wei, Yuanrui Zhang, Mahmut Kandemir i Seung Woo Son. "Compiler-Directed File Layout Optimization for Hierarchical Storage Systems". Scientific Programming 21, nr 3-4 (2013): 65–78. http://dx.doi.org/10.1155/2013/167581.
Pełny tekst źródłaCalciu, Irina, M. Talha Imran, Ivan Puddu, Sanidhya Kashyap, Hasan Al Maruf, Onur Mutlu i Aasheesh Kolli. "Using Local Cache Coherence for Disaggregated Memory Systems". ACM SIGOPS Operating Systems Review 57, nr 1 (26.06.2023): 21–28. http://dx.doi.org/10.1145/3606557.3606561.
Pełny tekst źródłaCharrier, Dominic E., Benjamin Hazelwood, Ekaterina Tutlyaeva, Michael Bader, Michael Dumbser, Andrey Kudryavtsev, Alexander Moskovsky i Tobias Weinzierl. "Studies on the energy and deep memory behaviour of a cache-oblivious, task-based hyperbolic PDE solver". International Journal of High Performance Computing Applications 33, nr 5 (15.04.2019): 973–86. http://dx.doi.org/10.1177/1094342019842645.
Pełny tekst źródłaMittal, Shaily, i Nitin. "Memory Map: A Multiprocessor Cache Simulator". Journal of Electrical and Computer Engineering 2012 (2012): 1–12. http://dx.doi.org/10.1155/2012/365091.
Pełny tekst źródłaMoon, S. M. "Increasing cache bandwidth using multiport caches for exploiting ILP in non-numerical code". IEE Proceedings - Computers and Digital Techniques 144, nr 5 (1997): 295. http://dx.doi.org/10.1049/ip-cdt:19971283.
Pełny tekst źródłaMa, Ruhui, Haibing Guan, Erzhou Zhu, Yongqiang Gao i Alei Liang. "Code cache management based on working set in dynamic binary translator". Computer Science and Information Systems 8, nr 3 (2011): 653–71. http://dx.doi.org/10.2298/csis100327022m.
Pełny tekst źródłaDas, Abhishek, i Nur A. Touba. "A Single Error Correcting Code with One-Step Group Partitioned Decoding Based on Shared Majority-Vote". Electronics 9, nr 5 (26.04.2020): 709. http://dx.doi.org/10.3390/electronics9050709.
Pełny tekst źródłaSimecek, Ivan, i Pavel Tvrdík. "A new code transformation technique for nested loops". Computer Science and Information Systems 11, nr 4 (2014): 1381–416. http://dx.doi.org/10.2298/csis131126075s.
Pełny tekst źródłaLuo, Ya Li. "Research of Adaptive Control Algorithm Based on the Cached Playing of Streaming Media". Applied Mechanics and Materials 539 (lipiec 2014): 502–6. http://dx.doi.org/10.4028/www.scientific.net/amm.539.502.
Pełny tekst źródłaHeirman, Wim, Stijn Eyerman, Kristof Du Bois i Ibrahim Hur. "Automatic Sublining for Efficient Sparse Memory Accesses". ACM Transactions on Architecture and Code Optimization 18, nr 3 (czerwiec 2021): 1–23. http://dx.doi.org/10.1145/3452141.
Pełny tekst źródłaПуйденко, Вадим Олексійович, i Вячеслав Сергійович Харченко. "МІНІМІЗАЦІЯ ЛОГІЧНОЇ СХЕМИ ДЛЯ РЕАЛІЗАЦІЇ PSEUDO LRU ШЛЯХОМ МІЖТИПОВОГО ПЕРЕХОДУ У ТРИГЕРНИХ СТРУКТУРАХ". RADIOELECTRONIC AND COMPUTER SYSTEMS, nr 2 (26.04.2020): 33–47. http://dx.doi.org/10.32620/reks.2020.2.03.
Pełny tekst źródłaSasongko, Muhammad Aditya, Milind Chabbi, Mandana Bagheri Marzijarani i Didem Unat. "ReuseTracker : Fast Yet Accurate Multicore Reuse Distance Analyzer". ACM Transactions on Architecture and Code Optimization 19, nr 1 (31.03.2022): 1–25. http://dx.doi.org/10.1145/3484199.
Pełny tekst źródłaZhang, Kang, Fan Fu Zhou i Alei Liang. "DCC: A Replacement Strategy for DBT System Based on Working Sets". Applied Mechanics and Materials 251 (grudzień 2012): 114–18. http://dx.doi.org/10.4028/www.scientific.net/amm.251.114.
Pełny tekst źródłaDuangthong, Chatuporn, Pornchai Supnithi i Watid Phakphisut. "Two-Dimensional Error Correction Code for Spin-Transfer Torque Magnetic Random-Access Memory (STT-MRAM) Caches". ECTI Transactions on Computer and Information Technology (ECTI-CIT) 16, nr 3 (18.06.2022): 237–46. http://dx.doi.org/10.37936/ecti-cit.2022163.246903.
Pełny tekst źródłaGordon-Ross, Ann, Frank Vahid i Nikil Dutt. "Combining code reordering and cache configuration". ACM Transactions on Embedded Computing Systems 11, nr 4 (grudzień 2012): 1–20. http://dx.doi.org/10.1145/2362336.2399177.
Pełny tekst źródłaZhao, Yiqiang, Boning Shi, Qizhi Zhang, Yidong Yuan i Jiaji He. "Research on Cache Coherence Protocol Verification Method Based on Model Checking". Electronics 12, nr 16 (11.08.2023): 3420. http://dx.doi.org/10.3390/electronics12163420.
Pełny tekst źródłaDing, Chen, Dong Chen, Fangzhou Liu, Benjamin Reber i Wesley Smith. "CARL: Compiler Assigned Reference Leasing". ACM Transactions on Architecture and Code Optimization 19, nr 1 (31.03.2022): 1–28. http://dx.doi.org/10.1145/3498730.
Pełny tekst źródłaVishnekov, A. V., i E. M. Ivanova. "DYNAMIC CONTROL METHODS OF CACHE LINES REPLACEMENT POLICY". Vestnik komp'iuternykh i informatsionnykh tekhnologii, nr 191 (maj 2020): 49–56. http://dx.doi.org/10.14489/vkit.2020.05.pp.049-056.
Pełny tekst źródłaVishnekov, A. V., i E. M. Ivanova. "DYNAMIC CONTROL METHODS OF CACHE LINES REPLACEMENT POLICY". Vestnik komp'iuternykh i informatsionnykh tekhnologii, nr 191 (maj 2020): 49–56. http://dx.doi.org/10.14489/vkit.2020.05.pp.049-056.
Pełny tekst źródłaMa, Cong, Dinghao Wu, Gang Tan, Mahmut Taylan Kandemir i Danfeng Zhang. "Quantifying and Mitigating Cache Side Channel Leakage with Differential Set". Proceedings of the ACM on Programming Languages 7, OOPSLA2 (16.10.2023): 1470–98. http://dx.doi.org/10.1145/3622850.
Pełny tekst źródłaSahuquillo, Julio, Noel Tomas, Salvador Petit i Ana Pont. "Spim-Cache: A Pedagogical Tool for Teaching Cache Memories Through Code-Based Exercises". IEEE Transactions on Education 50, nr 3 (sierpień 2007): 244–50. http://dx.doi.org/10.1109/te.2007.900021.
Pełny tekst źródłaLiu, Cong, Xinyu Xu, Zhenjiao Chen i Binghao Wang. "A Universal-Verification-Methodology-Based Testbench for the Coverage-Driven Functional Verification of an Instruction Cache Controller". Electronics 12, nr 18 (9.09.2023): 3821. http://dx.doi.org/10.3390/electronics12183821.
Pełny tekst źródłaMakhkamova, Ozoda, i Doohyun Kim. "A Conversation History-Based Q&A Cache Mechanism for Multi-Layered Chatbot Services". Applied Sciences 11, nr 21 (25.10.2021): 9981. http://dx.doi.org/10.3390/app11219981.
Pełny tekst źródłaLin, Bo, Shangwen Wang, Ming Wen i Xiaoguang Mao. "Context-Aware Code Change Embedding for Better Patch Correctness Assessment". ACM Transactions on Software Engineering and Methodology 31, nr 3 (31.07.2022): 1–29. http://dx.doi.org/10.1145/3505247.
Pełny tekst źródłaAnsari, Ali, Pejman Lotfi-Kamran i Hamid Sarbazi-Azad. "Code Layout Optimization for Near-Ideal Instruction Cache". IEEE Computer Architecture Letters 18, nr 2 (1.07.2019): 124–27. http://dx.doi.org/10.1109/lca.2019.2924429.
Pełny tekst źródłaTomiyama, Hiroyuki, i Hiroto Yasuura. "Code placement techniques for cache miss rate reduction". ACM Transactions on Design Automation of Electronic Systems 2, nr 4 (październik 1997): 410–29. http://dx.doi.org/10.1145/268424.268469.
Pełny tekst źródłaRyoo, Jihyun, Mahmut Taylan Kandemir i Mustafa Karakoy. "Memory Space Recycling". Proceedings of the ACM on Measurement and Analysis of Computing Systems 6, nr 1 (24.02.2022): 1–24. http://dx.doi.org/10.1145/3508034.
Pełny tekst źródłaBłaszyński, Piotr, i Włodzimierz Bielecki. "High-Performance Computation of the Number of Nested RNA Structures with 3D Parallel Tiled Code". Eng 4, nr 1 (3.02.2023): 507–25. http://dx.doi.org/10.3390/eng4010030.
Pełny tekst źródłaBielecki, Włodzimierz, Piotr Błaszyński i Marek Pałkowski. "3D Tiled Code Generation for Nussinov’s Algorithm". Applied Sciences 12, nr 12 (9.06.2022): 5898. http://dx.doi.org/10.3390/app12125898.
Pełny tekst źródłaMurugan, Dr. "Hybrid LRU Algorithm for Enterprise Data Hub using Serverless Architecture". Turkish Journal of Computer and Mathematics Education (TURCOMAT) 12, nr 4 (11.04.2021): 441–49. http://dx.doi.org/10.17762/turcomat.v12i4.525.
Pełny tekst źródłaSteenkiste, P. "The impact of code density on instruction cache performance". ACM SIGARCH Computer Architecture News 17, nr 3 (czerwiec 1989): 252–59. http://dx.doi.org/10.1145/74926.74954.
Pełny tekst źródłaMarathe, Jaydeep, i Frank Mueller. "Source-Code-Correlated Cache Coherence Characterization of OpenMP Benchmarks". IEEE Transactions on Parallel and Distributed Systems 18, nr 6 (czerwiec 2007): 818–34. http://dx.doi.org/10.1109/tpds.2007.1058.
Pełny tekst źródłaNaik Dessai, Sanket Suresh, i Varuna Eswer. "Embedded Software Testing to Determine BCM5354 Processor Performance". International Journal of Software Engineering and Technologies (IJSET) 1, nr 3 (1.12.2016): 121. http://dx.doi.org/10.11591/ijset.v1i3.4577.
Pełny tekst źródłaOktrifianto, Rahmat, Dani Adhipta i Warsun Najib. "Page Load Time Speed Increase on Disease Outbreak Investigation Information System Website". IJITEE (International Journal of Information Technology and Electrical Engineering) 2, nr 4 (10.09.2019): 114. http://dx.doi.org/10.22146/ijitee.46599.
Pełny tekst źródłaWang, Xiang, Zongmin Zhao, Dongdong Xu, Zhun Zhang, Qiang Hao, Mengchen Liu i Yu Si. "Two-Stage Checkpoint Based Security Monitoring and Fault Recovery Architecture for Embedded Processor". Electronics 9, nr 7 (18.07.2020): 1165. http://dx.doi.org/10.3390/electronics9071165.
Pełny tekst źródłaEswer, Varuna, i Sanket Suresh Naik Dessai. "Embedded Software Engineering Approach to Implement BCM5354 Processor Performance". International Journal of Software Engineering and Technologies (IJSET) 1, nr 1 (1.04.2016): 41. http://dx.doi.org/10.11591/ijset.v1i1.4568.
Pełny tekst źródłaWang, Weike, Xiang Wang, Pei Du, Yuntong Tian, Xiaobing Zhang, Qiang Hao, Zhun Zhang i Bin Xu. "Embedded System Confidentiality Protection by Cryptographic Engine Implemented with Composite Field Arithmetic". MATEC Web of Conferences 210 (2018): 02047. http://dx.doi.org/10.1051/matecconf/201821002047.
Pełny tekst źródłaBenini, L., A. Macii i A. Nannarelli. "Code compression architecture for cache energy minimisation in embedded systems". IEE Proceedings - Computers and Digital Techniques 149, nr 4 (2002): 157. http://dx.doi.org/10.1049/ip-cdt:20020467.
Pełny tekst źródłaChen, W. Y., P. P. Chang, T. M. Conte i W. W. Hwu. "The effect of code expanding optimizations on instruction cache design". IEEE Transactions on Computers 42, nr 9 (1993): 1045–57. http://dx.doi.org/10.1109/12.241594.
Pełny tekst źródłaFahringer, T., i A. Požgaj. "P3T+: A Performance Estimator for Distributed and Parallel Programs". Scientific Programming 8, nr 2 (2000): 73–93. http://dx.doi.org/10.1155/2000/217384.
Pełny tekst źródłaShin, Dong-Jin, i Jeong-Joon Kim. "Cache-Based Matrix Technology for Efficient Write and Recovery in Erasure Coding Distributed File Systems". Symmetry 15, nr 4 (6.04.2023): 872. http://dx.doi.org/10.3390/sym15040872.
Pełny tekst źródłaSieck, Florian, Zhiyuan Zhang, Sebastian Berndt, Chitchanok Chuengsatiansup, Thomas Eisenbarth i Yuval Yarom. "TeeJam: Sub-Cache-Line Leakages Strike Back". IACR Transactions on Cryptographic Hardware and Embedded Systems 2024, nr 1 (4.12.2023): 457–500. http://dx.doi.org/10.46586/tches.v2024.i1.457-500.
Pełny tekst źródłaCho, Won, i Joonho Kong. "Memory and Cache Contention Denial-of-Service Attack in Mobile Edge Devices". Applied Sciences 11, nr 5 (8.03.2021): 2385. http://dx.doi.org/10.3390/app11052385.
Pełny tekst źródłaSavage, John E., i Mohammad Zubair. "Evaluating Multicore Algorithms on the Unified Memory Model". Scientific Programming 17, nr 4 (2009): 295–308. http://dx.doi.org/10.1155/2009/681708.
Pełny tekst źródłaXu, Xiaoran, Keith Cooper, Jacob Brock, Yan Zhang i Handong Ye. "ShareJIT: JIT code cache sharing across processes and its practical implementation". Proceedings of the ACM on Programming Languages 2, OOPSLA (24.10.2018): 1–23. http://dx.doi.org/10.1145/3276494.
Pełny tekst źródłaBottcher, Axel. "A visualization environment for super scalar machines". Facta universitatis - series: Electronics and Energetics 17, nr 2 (2004): 199–208. http://dx.doi.org/10.2298/fuee0402199b.
Pełny tekst źródłaWang, Bei, Stephane Ethier, William Tang, Khaled Z. Ibrahim, Kamesh Madduri, Samuel Williams i Leonid Oliker. "Modern gyrokinetic particle-in-cell simulation of fusion plasmas on top supercomputers". International Journal of High Performance Computing Applications 33, nr 1 (29.06.2017): 169–88. http://dx.doi.org/10.1177/1094342017712059.
Pełny tekst źródłaIshitobi, Yuriko, Tohru Ishihara i Hiroto Yasuura. "Code and Data Placement for Embedded Processors with Scratchpad and Cache Memories". Journal of Signal Processing Systems 60, nr 2 (5.11.2008): 211–24. http://dx.doi.org/10.1007/s11265-008-0306-3.
Pełny tekst źródłaPARUCHURI, PAVAN KUMAR, Satyanarayana CH, Ananda Rao A i Radica Raju P. "Design and Implementation of Task Reprocessing on Medium-large Multi-core Architecture". Application and Theory of Computer Technology 2, nr 3 (27.04.2017): 25. http://dx.doi.org/10.22496/atct.v2i3.80.
Pełny tekst źródłaMorse, Gregory. "Self-Spectre, Write-Execute and the Hidden State". Tatra Mountains Mathematical Publications 73, nr 1 (1.08.2019): 131–44. http://dx.doi.org/10.2478/tmmp-2019-0010.
Pełny tekst źródła