Tesi: "Systèmes embarqués (informatique) – Architecture"

1

Gatti, Marc. "Évolution des Architectures des Systèmes Avioniques Embarqués". Electronic Thesis or Diss., Paris 6, 2016. https://accesdistant.sorbonne-universite.fr/login?url=https://theses-intra.sorbonne-universite.fr/2016PA066725.pdf.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

De nos jours, les systèmes embarqués sont les éléments Cœurs des Systèmes avioniques. De plus en plus de fonctions sont intégrées et de ce fait leurs complexités croît. Afin que cette complexité puisse rester maîtrisable, l’architecture des systèmes avionique a également évolué de façon à minimiser les interactions entre les équipements. Cette évolution des Architectures a introduit, au niveau avionique, la notion de réseau largement répandue dans le monde dit « consumer ». Nos travaux de Recherche ont pour but d’accompagner cette évolution architecturale en minimisant l’impact des ruptures technologiques qu’il a été nécessaire d’introduire afin de supporter cette évolution. Pour cela, nous proposons une approche qui va nous permettre de dé-risquer chaque nouvelle brique technologique avant son introduction au sein des Systèmes Embarqués. Cette introduction pourra donc être réalisée en ayant au préalable défini les conditions ainsi que les limites d’utilisation de chaque nouvelle technologie, qu’elle soit matérielle et/ou logicielle
Nowadays, Embedded Systems are key elements of the Avionic Systems. As more and more functions are integrated, their complexity goes increasing. In order to keep mastering this complexity, Avionic Systems Architecture has also evolved so as to minimize the interactions between equipment. This evolution of the Architectures introduced, at the avionic level, the notion of network widely spread in the consumer domain. Our research works aim at accompanying this architectural evolution by minimizing the impact of the technological breakthroughs which were necessary to introduce to support this evolution. For that purpose, we propose an approach which is going to allow us to derisk every new technological brick before its introduction within the Embedded Systems. This introduction can thus be performed by having beforehand defined the conditions as well as the limits of use of every new technology that it is Hardware and/or Software

2

Saint-jean, Nicolas. "Etude et conception de systèmes multiprocesseurs auto-adaptatifs pour les systèmes embarqués". Montpellier 2, 2008. http://www.theses.fr/2008MON20207.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse se place volontairement dans un contexte futuriste où la complexité des systèmes sur puce a augmenté de façon exponentielle, où la technologie ne garantit plus la stabilité de ses paramètres, et où le nombre de transistors implantés oblige à repenser l'amélioration des performances architecturales en termes de multiplication des cœurs de calcul. L'architecture cible de cette thèse est une architecture massivement parallèle (plus de 100 éléments de calcul complexes). La maîtrise de ces architectures est un élément essentiel pour assurer la compétitivité des futurs systèmes embarqués. Cette thèse propose l'architecture HS-Scale composé un ensemble de briques de base permettant d'aller vers des architectures auto adaptatives, c'est à dire capables de réagir et de s'adapter à leur environnement extérieur et à leur état interne sans intervention extérieure

3

Gatti, Marc. "Évolution des Architectures des Systèmes Avioniques Embarqués". Thesis, Paris 6, 2016. http://www.theses.fr/2016PA066725/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

De nos jours, les systèmes embarqués sont les éléments Cœurs des Systèmes avioniques. De plus en plus de fonctions sont intégrées et de ce fait leurs complexités croît. Afin que cette complexité puisse rester maîtrisable, l’architecture des systèmes avionique a également évolué de façon à minimiser les interactions entre les équipements. Cette évolution des Architectures a introduit, au niveau avionique, la notion de réseau largement répandue dans le monde dit « consumer ». Nos travaux de Recherche ont pour but d’accompagner cette évolution architecturale en minimisant l’impact des ruptures technologiques qu’il a été nécessaire d’introduire afin de supporter cette évolution. Pour cela, nous proposons une approche qui va nous permettre de dé-risquer chaque nouvelle brique technologique avant son introduction au sein des Systèmes Embarqués. Cette introduction pourra donc être réalisée en ayant au préalable défini les conditions ainsi que les limites d’utilisation de chaque nouvelle technologie, qu’elle soit matérielle et/ou logicielle
Nowadays, Embedded Systems are key elements of the Avionic Systems. As more and more functions are integrated, their complexity goes increasing. In order to keep mastering this complexity, Avionic Systems Architecture has also evolved so as to minimize the interactions between equipment. This evolution of the Architectures introduced, at the avionic level, the notion of network widely spread in the consumer domain. Our research works aim at accompanying this architectural evolution by minimizing the impact of the technological breakthroughs which were necessary to introduce to support this evolution. For that purpose, we propose an approach which is going to allow us to derisk every new technological brick before its introduction within the Embedded Systems. This introduction can thus be performed by having beforehand defined the conditions as well as the limits of use of every new technology that it is Hardware and/or Software

4

Gemayel, Charbel El. "Approche comportementale pour la validation et le test système des systèmes embarqués : Application aux dispositifs médicaux embarqués". Thesis, Lyon, INSA, 2014. http://www.theses.fr/2014ISAL0135/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les progrès des technologies de l'information et de la communication, des MEMS, des capteurs, actionneurs, etc. ont permis l’émergence de différents dispositifs biomédicaux. Ces nouveaux dispositifs, souvent embarqués, contribuent considérablement à l'amélioration du diagnostic et du traitement de certaines maladies, comme le diabète par exemple. Des dispositifs embarqués encore plus complexes sont en cours d’élaboration, leur mise en œuvre nécessite des années de recherche et beaucoup d’expérimentation. Le cœur artificiel, encore en phase de réalisation, est un exemple concret de ces systèmes complexes. La question de la fiabilité, du test de fonctionnement et de sureté de ces dispositifs reste problématique et difficile à résoudre. Plusieurs paramètres (patient, évolution de la maladie, alimentation, activité, traitement, etc.) sont en effet à prendre en compte et la conséquence d’une erreur de fonctionnement peut être catastrophique pour le patient. L'objectif de cette thèse est de développer des outils et des approches méthodologiques permettant la validation et le test au niveau système de ce type de dispositifs. Il s’agit précisément d’étudier la possibilité de modéliser et simuler d’une manière conjointe un dispositif médical ainsi que son interaction avec le corps humain, du moins la partie du corps humain concernée par le dispositif médical, afin de mesurer les performances et la qualité de services (QoS) du dispositif considéré. Pour atteindre cet objectif notre étude a porté sur plusieurs points. Nous avons d’abord mis en évidence une architecture simplifiée d’un modèle de corps humain permettant de représenter et de mieux comprendre les différents mécanismes du corps humain. Nous avons ensuite exploré un ensemble de métriques et une approche méthodologique générique permettant de qualifier la qualité de service d’un dispositif médical donné en interaction avec le corps humain. Afin de valider notre approche, nous l’avons appliquée à un dispositif destiné à la régulation du taux de sucre pour des patients atteints du diabète. La partie du corps humain concernée par cette pathologie à savoir le pancréas a été simulé par un modèle simplifié que nous avons implémenté sur un microcontrôleur. Le dispositif de régulation de l’insuline quant à lui a été simulé par un modèle informatique écrit en C. Afin de rendre les mesures de performances observées indépendantes d’un patient donné, nous avons étudiés différentes stratégies de tests sur différentes catégories de patients. Nous avons pour cette partie mis en œuvre un générateur de modèles capable de reproduire différents états physiologiques de patients diabétiques. L’analyse et l’exploitation des résultats observés peut aider les médecins à considérablement limités les essais cliniques sur des vrai patients et les focaliser uniquement sur les cas les plus pertinent
A Biomedical research seeks good reasoning for solving medical problems, based on intensive work and great debate. It often deals with beliefs or theories that can be proven, disproven or often refined after observations or experiments. The problem is how to make tests without risks for patients, including variability and uncertainty on a number of parameters (patients, evolution of disease, treatments …). Nowadays, medical treatment uses more and more embedded devices such as sensors, actuators, and controllers. Treatment depends on the availability and well-functioning of complex electronic systems, comprising thousands of lines of codes. A mathematical representation of patient or device is presented by a number of variables which are defined to represent the inputs, the outputs and a set of equations describing the interaction of these variables. The objective of this research is to develop tools and methodologies for the development of embedded systems for medical fields. The goal is to be able to model and jointly simulate the medical device as well the human body, at least the part of the body involved in the medical device, to analyze the performance and quality of service (QoS) of the interaction of the device with the human body. To achieve this goal our study focused on several points described below. After starting by defining a prototype of a new global and flexible architecture of mathematical model of human body, which is able to contain required data, we begin by proposing a new global methodology for modeling and simulation human body and medical systems, in order to better understand the best way to model and simulate these systems and for detecting performance and the quality of services of all system components. We use two techniques that help to evaluate the calculated QoS value. The first one calculates an index of severity which indicates the severity of the case studied. The second one using a normalization function that represents the simulation as a point in order to construct a new error grid and use it to evaluate the accuracy of value measured by patients. Using Keil development tools designed for ARM processors, we have declared a new framework in the objective to create a new tester model for the glucose-insulin system, and to define the basic rules for the tester which has the ability to satisfy well-established medical decision criteria. The framework begins by simulating a mathematical model of the human body, and this model was developed to operate in the closed loop of the glucose insulin. Then, the model of artificial pancreas has been implemented to control the mathematical model of human body. Finally a new tester model was created in order to analyze the performance of all the components of the glucose-insulin system.. We have used the suitability of partially observable Markov decision processes to formalize the planning of clinical management

5

Charra, Olivier. "Conception de noyaux de systèmes embarqués reconfigurables". Grenoble 1, 2004. http://www.theses.fr/2004GRE10047.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La perspective de l'émergence d'un environnement global du traitement de l'information dans lequel la plupart des objets physiques qui nous entourent seront équipés de processeurs, dotés de capacités de communication et interconnectés par le biais de réseaux divers, nous oblige à repenser les systèmes informatiques. Aux systèmes traditionnels, lourds, monolithiques, et peu évolutifs, nous devons préférer les systèmes légers, flexibles, et reconfigurables. Cette thèse présente une architecture permettant la conception et le développement de noyaux de systèmes d'exploitation flexibles et reconfigurables à destination du monde de l'embarqué
The vision of the emergence of a global environment for the information management where most of the physical object around us will be equipped with processors, communication capabilities and interconnected through various networks forces us to redesign the computing systems. Instead of heavy, monolithic and non-evolutive systems, we must design light, flexible and reconfigurable systems. This work presents a new architecture allowing the conception and development of flexible and reconfigurable operating system kernels for embedded systems

6

Sbeyti, Hassan. "Un mécanisme de pré-chargement adaptatif pour les applications multimédias dans les systèmes embarqués". Valenciennes, 2005. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/e32e2ad6-5779-4f3a-8919-8f83b1543071.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Le développement récent des applications multimédia a permis une large diffusion des systèmes de communication et de présentation des données dans les systèmes embarqués. Néanmoins, pour répondre aux exigences de ces nouvelles applications en terme de puissances de calcul et de besoins mémoire tout en réduisant les coût de ces systèmes embarqués, il est primordial d'analyser les charges de travail des ces applications. Dans ce cadre nous avons proposé un nouveau mécanisme de préchargement des données nommé PDP pour "Pattern-Driven Prefetching". Ce dernier inspecte les séquences de défauts dans la mémoire cache de données et initie des opérations de préchargement vers cette mémoire afin d'anticiper sur les prochains défauts. L'utilisation de PDP dans les systèmes embarqués à faibles ressources matérielles permet une réduction du temps d'exécution et de la consommation de puissance
Multimedia applications in general and MPEG in particular are increasingly popular and important workloads for future embedded systems. Multimedia applications are based on algorithms that require a high computational processing power, and high memory and width The high memory bandwidth requirements do not only affect the real-time behaviour of such applications but also their energy consumption. In this thesis, we extracted multimedia specific characteristics based on memory access behaviour of multimedia applications running on embedded system. Hence, based on these characteristics we proposed a new data prefetch mechanism called Pattern-Driven Prefetching (PDP). PDP inspects the sequence of data cache misses and detects recurring patterns within that sequence. According to the patterns being detected, PDP initiates prefetch actions to anticipate future cache misses. PDP demonstrates interesting features both for existing embedded systems, equipped with small cache, as well as for future high performance embedded systems, equipped with large caches

7

Amar, Abdelkader. "Envrionnement [sic] fonctionnel distribué et dynamique pour systèmes embarqués". Lille 1, 2003. http://www.theses.fr/2003LIL10109.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Dans cette these, nous nous sommes intéressés à la conception d'un environnement d'execution pour des applications réparties dynamiques. Nous avons défmi et utilisé le modèle des réseaux de processus distribués de Kahn, comme modèle de base de notre environnement d'exécution. L'extension du modèle de Kahn pour supporter la distribution a permis de faire le lien entre les systèmes distribués et les applications des réseaux de processus de Kahn (simulation des systèmes embarqués, application de traitement de signal, traitement vidéo,. . . ) ouvrant ainsi la voie à la construction d'applications de simulation dans un environnement distribué. Bien que le modèle des réseaux de Kahn soit le modèle de prédilection des applications de simulation, notre environnement n'est pas limité à ce type d'applications, et peut servir comme support d'exécution pour des applications où l'objectif derrière la distribution est l'amélioration des performances. La gestion des communications est l'un des points critiques dans de tels systèmes distribués, et notre approche ne néglige pas ce point. Elle permet d'optimiser les temps de transfert de données en utilisant la vectorisation, le recouvrement des calculs par les communications et l'équilibrage de charge. Ainsi, notre support reste aussi ouvert à des applications de haute performance dans un cadre de métacomputing. Nos travaux couvrent essentiellement trois facettes: 1. La simulation distribuée: nous avons proposé et développé un support d'exécution capable d'assurer le fonctionnement d'une application de simulation de systèmes embarqués dans un environnement réparti. La facilité de développement se traduit dans notre approche par l'utilisation d'une méthodologie à' base de composants, la transparence des communications et l'interactivité du déploiement. II. La dynamicité des systèmes distribués: bien que l'environnement soit motivé par la simulation de composants distribués dans un contexte de "cyber-entreprise", son domaine d'application ne se limite pas à la simulation distribuée. C'est ainsi qu'en plus des performances des communications et de la charge des processus, l'aspect dynamique de l'application distribuée a été pris en compte. Cette dynamicité que procure notre environnement est l'une des contributions principales de notre approche. III. Le traitement de signal: le langage Array-OL est dédié aux applications de traitement de signal et plus particulièrement aux applications de traitement de signal multidimensionnel. Nous avons proposé une projection du modèle Array-OL qui spécifie des dépendances de données vers le modèle des réseaux de processus qui est basé sur le flux de données. L'approche proposée combine la distribution de données et de tâches avec des exécutions de type pipeline et de type SPMD. De plus, l'application bénéficie de la dynamcité que procure notre support d'exécution.

8

Darouich, Mehdi. "Reefs : une architecture reconfigurable pour la stéréovision embarquée en contexte temps-réel". Rennes 1, 2010. http://www.theses.fr/2010REN1S151.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La stéréovision permet d’extraire la profondeur dans une scène par l’analyse de deux images prises de points de vue différents. Dans le domaine de la vision par ordinateur, cette technique permet une mesure directe et précise de la distance des objets observés. Les systèmes d’aide à la conduite (Advanced Driver Assistance Systems, ADAS) intègrent plusieurs applications nécessitant une connaissance précise de l’environnement du véhicule et peuvent ainsi bénéficier de la stéréovision. Les traitements mis en œuvre s’effectuent en temps-réel et nécessitent un niveau de performance très important et donc l’utilisation d’accélérateurs matériels. De plus, la solution matérielle mise en place doit posséder un niveau de flexibilité suffisant pour permettre l’adaptation du traitement à la situation rencontrée. Enfin, le système devant être embarqué, la solution matérielle choisie doit avoir un coût en surface limité. Cette thèse a pour objectif la conception d’une architecture de calcul pour la stéréovision qui offre un niveau de performance répondant aux contraintes des ADAS et un niveau de flexibilité suffisant pour fournir des cartes de profondeur adaptées aux diverses applications. Une architecture hétérogène reconfigurable, nommée REEFS (Reconfigurable Embedded Engine for Flexible Stereovision), est conçue et dimensionnée pour offrir le meilleur compromis entre flexibilité, performance et coût en surface
Stereovision allows the extraction of depth information from several images taken from different points of view. In computer vision, stereovision is used to evaluate directly and accurately the distance of objects. In Advanced Driver Assistance Systems (ADAS), number of applications needs an accurate knowledge of the surrounding and can thus benefit from 3D information provided by stereovision. Involved tasks are done in real-time and require a high level of performance that can be provided by hardware accelerators. Moreover, as people safety is affected, the reliability of results is critical. As a result, the hardware solution has to be flexible enough to allow this adaptation. Finally, as the embedded context is considered, the silicon area of the chosen hardware solution must be limited. The purpose of this thesis is to design a processing architecture for stereovision that provides a performance level answering ADAS requirements and a level of flexibility high enough to generate depth maps adapted to various applications. A heterogeneous reconfigurable architecture, named REEFS (Reconfigurable Embedded Engine for Flexible Stereovision), is designed and scaled to answer ADAS requirements and to provide the best trade-off between flexibility, performance and silicon area

9

Ventroux, Nicolas. "Contrôle en ligne des systèmes multiprocesseurs hétérogènes embarqués : élaboration et validation d’une architecture". Rennes 1, 2006. https://hal-cea.archives-ouvertes.fr/tel-01790327.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse propose une architecture matérielle dénommée OSoC capable de supporter la plupart des services habituellement offerts par un système d'exploitation temps-réel. Elle contrôle une architecture multiprocesseur hétérogène et asymétrique appelée SCMP-LC et offre une gestion efficace des mécanismes de préemption et de migration des tâches. Elle permet également la gestion en ligne de multiples applications concurrentes, de la consommation d’énergie, des dépendances de données et de contrôle, ainsi que l'ordonnancement de tâches temps-réel, non-temps-réel, périodiques et non-périodiques. Les résultats de synthèse et de simulation confirment l'intérêt de notre solution matérielle. Le temps entre chaque ordonnancement est de 16µs pour une surface de 2,3mm² (technologie ST 130nm). La comparaison avec le noyau temps-réel µCOS-II et avec une approche équivalente logicielle montre un gain significatif en terme de surface, de consommation d'énergie et de performance.

10

Viswanathan, Venkatasubramanian. "Une architecture évolutive flexible et reconfigurable dynamiquement pour les systèmes embarqués haute performance". Thesis, Valenciennes, 2015. http://www.theses.fr/2015VALE0029.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Dans cette thèse, nous proposons une architecture reconfigurable scalable et flexible, avec un réseau de communication parallèle « full-duplex switched » ainsi que le modèle d’exécution approprié ce qui nous a permis de redéfinir les paradigmes de calcul, de communication et de reconfiguration dans les systèmes embarqués à haute performance (HPEC). Ces systèmes sont devenus très sophistiqués et consommant des ressources pour trois raisons. Premièrement, ils doivent capturer et traiter des données en temps réel à partir de plusieurs sources d’E/S parallèles. Deuxièmement, ils devraient adapter leurs fonctionnalités selon l’application ou l’environnement. Troisièmement, à cause du parallélisme potentiel des applications, multiples instances de calcul réparties sur plusieurs nœuds sont nécessaires, ce qui rend ces systèmes massivement parallèles. Grace au parallélisme matériel offert par les FPGAs, la logique d’une fonction peut être reproduite plusieurs fois pour traiter des E/S parallèles, faisant du modèle d’exécution « Single Program Multiple Data » (SPMD) un modèle préféré pour les concepteurs d’architectures parallèles sur FPGA. En plus, la fonctionnalité de reconfiguration dynamique est un autre attrait des composants FPGA permettant la réutilisation efficace des ressources matérielles limitées. Le défi avec les systèmes HPEC actuels est qu’ils sont généralement conçus pour répondre à des besoins spécifiques d’une application engendrant l’obsolescence rapide du matériel. Dans cette thèse, nous proposons une architecture qui permet la personnalisation des nœuds de calcul (FPGA), la diffusion des données (E/S, bitstreams) et la reconfiguration de plusieurs nœuds de calcul en parallèle. L’environnement logiciel exploite les attraits du réseau de communication pour implémenter le modèle d’exécution SPMD.Enfin, afin de démontrer les avantages de notre architecture, nous avons mis en place une application d’encodage H.264 sécurisé distribué évolutif avec plusieurs protocoles de communication avioniques pour les données et le contrôle. Nous avons utilisé le protocole « serial Front Panel Data Port (sFPDP) » d’acquisition de données à haute vitesse basé sur le standard FMC pour capturer, encoder et de crypter le flux vidéo. Le système mis en œuvre s’appuie sur 3 FPGA différents, en respectant le modèle d’exécution SPMD. En outre, nous avons également mis en place un système d’E/S modulaire en échangeant des protocoles dynamiquement selon les besoins du système. Nous avons ainsi conçu une architecture évolutive et flexible et un modèle d’exécution parallèle afin de gérer plusieurs sources vidéo d’entrée parallèles
In this thesis, we propose a scalable and customizable reconfigurable computing platform, with a parallel full-duplex switched communication network, and a software execution model to redefine the computation, communication and reconfiguration paradigms in High Performance Embedded Systems. High Performance Embedded Computing (HPEC) applications are becoming highly sophisticated and resource consuming for three reasons. First, they should capture and process real-time data from several I/O sources in parallel. Second, they should adapt their functionalities according to the application or environment variations within given Size Weight and Power (SWaP) constraints. Third, since they process several parallel I/O sources, applications are often distributed on multiple computing nodes making them highly parallel. Due to the hardware parallelism and I/O bandwidth offered by Field Programmable Gate Arrays (FPGAs), application can be duplicated several times to process parallel I/Os, making Single Program Multiple Data (SPMD) the favorite execution model for designers implementing parallel architectures on FPGAs. Furthermore Dynamic Partial Reconfiguration (DPR) feature allows efficient reuse of limited hardware resources, making FPGA a highly attractive solution for such applications. The problem with current HPEC systems is that, they are usually built to meet the needs of a specific application, i.e., lacks flexibility to upgrade the system or reuse existing hardware resources. On the other hand, applications that run on such hardware architectures are constantly being upgraded. Thus there is a real need for flexible and scalable hardware architectures and parallel execution models in order to easily upgrade the system and reuse hardware resources within acceptable time bounds. Thus these applications face challenges such as obsolescence, hardware redesign cost, sequential and slow reconfiguration, and wastage of computing power.Addressing the challenges described above, we propose an architecture that allows the customization of computing nodes (FPGAs), broadcast of data (I/O, bitstreams) and reconfiguration several or a subset of computing nodes in parallel. The software environment leverages the potential of the hardware switch, to provide support for the SPMD execution model. Finally, in order to demonstrate the benefits of our architecture, we have implemented a scalable distributed secure H.264 encoding application along with several avionic communication protocols for data and control transfers between the nodes. We have used a FMC based high-speed serial Front Panel Data Port (sFPDP) data acquisition protocol to capture, encode and encrypt RAW video streams. The system has been implemented on 3 different FPGAs, respecting the SPMD execution model. In addition, we have also implemented modular I/Os by swapping I/O protocols dynamically when required by the system. We have thus demonstrated a scalable and flexible architecture and a parallel runtime reconfiguration model in order to manage several parallel input video sources. These results represent a conceptual proof of a massively parallel dynamically reconfigurable next generation embedded computers

11

Babau, Jean-Philippe. "Formalisation et structuration des architectures opérationnelles pour les systèmes embarqués temps réel". Habilitation à diriger des recherches, INSA de Lyon, 2005. http://tel.archives-ouvertes.fr/tel-00502510.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La prise en compte de la complexité croissante des systèmes embarqués temps réel, le besoin de formalisation du processus de développement, les contraintes inhérentes de ces systèmes (ressources limitées et spécifiques, prédictibilité, correction) font qu'il est nécessaire de pouvoir disposer d'un support permettant une maîtrise fine du processus de développement et une gestion sûre des ressources utilisées par le système. L'utilisation des principes de génie logiciel doit permettre de répondre au défi de la maîtrise et de l'amélioration des processus de développement. L'intégration des techniques formelles doit permettre d'assurer la correction des applications produites. Dans les études présentées, nous nous intéressons aux architectures opérationnelles utilisant les services d'un exécutif multitâches. Dans ce cadre, nous avons plus particulièrement exploré deux thèmes. Le premier porte sur l'utilisation des langages SDL et IF et des techniques formelles par modélisation exhaustive pour assurer la correction des systèmes. Le deuxième porte sur l'utilisation du paradigme composant pour la structuration des politiques de gestion de la QdS dans un contexte fortement dynamique. Dans les premiers travaux, un premier niveau, dit de spécification, exprimé en SDL, permet de formaliser les propriétés attendues du système. Ensuite, on décrit, toujours à l'aide de SDL, l'architecture opérationnelle du système par instanciation de boîtes grises, décrivant le comportement des entités du système (tâches, routines). Les modèles IF correspondant fournissent une sémantique d'écoulement du temps. Enfin, les LTS, générés à partir de IF, servent de base à la validation et à la vérification du système. Pour la validation, il faut s'assurer que la mise en place de l'architecture opérationnelle n'aboutit pas à la perte ou à l'activation d'actions non souhaitées. Pour cela nous avons proposé une relation d'équivalence originale qui considère les phénomènes de mémorisation et de décalage temporels inhérent à l'implémentation. Pour la vérification des échéances, l'approche s'appuie sur un modèle réaliste, non abstrait, de l'implémentation (routines d'interruption, sémaphores, boîtes aux lettres, ...) et propose des règles de modélisation et d'abstraction pour contenir le phénomène d'explosion combinatoire (ordre partiel, priorité des tâches, modes de fonctionnement). La vérification, considérant un modèle fin du code, permet par la même occasion de traiter diverses propriétés de sûreté du code (pas de débordement des boîtes aux lettres, ...). Après avoir étudié les langages formels pour décrire et valider des architectures opérationnelles, nous nous intéressons à la structuration à base de composants pour la prise en compte de contraintes de QdS. Dans ce cadre, Fractal et son framework pour l'embarqué Think permettent de construire des systèmes flexibles et adaptables pour les systèmes embarqués. Notre proposition, notée Qinna, permet d'étendre ces modèles pour intégrer des politiques de gestion de la QdS liées à l'utilisation de ressources matérielles. Les expérimentations de Qinna nous ont amené à définir des principes de mise en œuvre, soit des compromis, effectué par le concepteur du système, entre un gaspillage de QdS (discrétisation du niveau de QdS contractualisé) et un nombre important d'opérations d'adaptation à réaliser par l'architecture (suivi de la variabilité des profils de QdS requis et des capacités des ressources matérielles, niveau de QdS contractualisé proche du niveau réel utilisé). Enfin, dans une dernière partie de perspectives, nous donnons des éléments pour étendre les études menées aux architectures applicatives et au plus généralement au problème du déploiement. Dans ce cadre, nous proposons des extensions pour le domaine des systèmes d'acquisition et de communication de données.

12

Eustache, Yvan. "Reconfigurations algorithmiques et architecturales régulées : contribution à l'auto-adaptation des systèmes embarqués". Lorient, 2008. http://www.theses.fr/2008LORIS117.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les systèmes reconfigurables sont, aujourd'hui, une solution pour répondre efficacement aux contraintes économique qui fait tendre vers plus de flexibilité et l'intégration de composants matériels sous la forme d'IP et aux contraintes de performances exigées par des applications de plus en plus complexes. La gestion des reconfigurations n'est toutefois pas encore totalement maîtrisée et peu de travaux de recherche ne s'intéressent à la prise de décision et à l'auto-adaptation du système vis-à-vis de son environnement. Le cadre de la thèse correspond à ce besoin clé. Ainsi, nous proposons, dans cette thèse, une solution pour concevoir un système embarqué auto-configurable répondant à des objectifs de qualité de service, de performance et de consommation énergétique. Notre approche repose sur deux contributions originales. La première est un composant de décision reposant sur un modèle à rétroaction adaptatif mis à jour par des mesures réelles et qui fournit en plus une séparation claire entre les décisions spécifiques à l'application et celles globales. La deuxième est une extension des services d'un système d'exploitation pour la gestion transparente des tâches matérielles et logicielles selon les configurations décidées. Enfin, nous avons mis en oeuvre un démonstrateur réel. Le choix a été fait de réaliser une caméra intelligente effectuant un suivi d'objet. Des mesures de consommations, de surfaces et de temps d'exécution apportent la preuve du faible impact des éléments de l'auto-adaptation sur les performances du système
Reconfigurable systems are, today, a solution to efficiently respond to the economic constraints that request more flexibility and hardware component reuses and to the performance constraints requested by increasingly complex application. Reconfiguration management is not completly controlled and little research works aim the decision and the self-adaptation of embedded systems according to their environment. Thus, we suggest, in this thesis, a solution for designing self reconfigurable embedded systems according to quality of service, performance and power consumption objectives. Our approach is based on two originale contributions. The first one is a decision component based on an adaptive close-loop model updated with real measures, moreove it provides a clear separation between application specific and global decisions. The second one is an extension of operation system services for the transparent management of hardware and software tasks according to configuration decisions. The self adaptive method has been theoretically formalized and implemented on a real-life demonstrator that have been able to demonstrate its relevance on a complexe image processing application. The choice has been made to design a smart camera for objects tracking. Power consumptions, logic area and execution time measures bring the proof of weak perturbations from self-adaptive components on system performances

13

Petreto, Andrea. "Débruitage vidéo temps réel pour systèmes embarqués". Electronic Thesis or Diss., Sorbonne université, 2020. http://www.theses.fr/2020SORUS060.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Pour beaucoup d'applications, la présence de bruit dans les vidéos peut être un problème majeur. Des algorithmes de débruitage existent, la plupart sont qualitativement très efficaces mais au prix d'un temps de traitement trop important pour pouvoir envisager une implémentation temps réel embarquée. D'autres méthodes, plus rares, peuvent être exécutées en temps réel mais gèrent mal les forts niveaux de bruit. Pour bon nombre d'applications, il est cependant important de conserver une bonne qualité d'images en toutes conditions avec parfois d'importantes contraintes d'embarquabilité. Dans ces travaux, nous cherchons à proposer une solution de débruitage vidéo qui permet un traitement en direct sur des systèmes embarqués. La solution proposée doit rester efficace même pour de forts niveaux de bruit. Ici, nous nous limitons à l'utilisation de CPU embarqués d'une consommation inférieure à 30W. Les travaux menés dans le cadre de cette thèse ont permis la mise en place d'une chaîne de débruitage nommée RTE-VD (Real-Time Embedded Video Denoising). RTE-VD se décompose en trois étapes : stabilisation, recalage temporel par flot optique et filtrage spatio-temporel. Sur un CPU embarqué (Jetson AGX), RTE-VD permet de traiter à une cadence de 30 images par seconde, des vidéos au format qHD (960x540 pixels). Afin de pouvoir atteindre ces performances, de nombreux compromis et optimisations ont dû être faits. Nous comparons RTE-VD à d'autres méthodes de référence de la littérature à la fois en termes de qualité du débruitage et de vitesse d'exécution. Nous montrons que RTE-VD apporte un nouveau positionnement pertinent au niveau du rapport qualité/vitesse
In many applications, noisy video can be a major problem. There are denoising methods with highly effective denoising capabilities but at the cost of a very high computational complexity. Other faster methods are limited in their applications since they does not handle high levels of noise correctly. For many applications, it is however very important to preserve a good image quality in every situation with sometimes strong embedding constraints. In this work, the goal is to propose an embedded solution for live video denoising. The method needs to remain efficient with even under high level of noise. We limit our work to embedded CPU under 30W of power consumption. This work led to a new video denoising algorithm called RTE-VD: Real-Time Embedded Video Denoising. RTE-VD is composed of 3 steps: stabilization, movement compensation by dense optical flow estimation and spatio-temporal filtering. On an embedded CPU (Jetson AGX), RTE-VD runs at 30 frame per seconds on qHD videos (960x580 pixels). In order to achieve such performance, many compromises and optimizations had to be done. We compare RTE-VD to other state-of-the-art methods in both terms of denoising capabilities and processing time. We show that RTE-VD brings a new relevant tradeoff between quality and speed

14

Nguyen, Tien Thanh. "Model-driven architecture exploration for fault tolerance improvement". Thesis, Nantes, 2019. http://www.theses.fr/2019NANT4059.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La fiabilité devient une caractéristique très importante du processus de conception d’un système embarqué. Par conséquent, l'élaboration de stratégies de tolérance aux fautes fait également partie des priorités lors des premières phases de conception des systèmes embarqués. Cette thèse vise à établir un cadre permettant de trouver la meilleure solution de plate-forme pour une application donnée dans des systèmes multiprocesseurs hétérogènes. La solution trouvée doit être intégrée à la tolérance aux fautes. Un nouveau méta-modèle de plateforme intégrant la tolérance aux fautes est présenté qui joue le rôle d'infrastructure pour construire des modèles. Les modèles sont ensuite entrés dans un processus d'exploration de l'espace de conception. Dans la spécification utilisateur, les dimensions explorées incluent le choix du composant, le mapping des tâches, le mapping des données et le choix de la stratégie de tolérance aux fautes. Une nouvelle solution est générée et évaluée en matière de temps d'exécution, de coût et de niveau de fiabilité. Ensuite, un processus d'optimisation explore la meilleure solution parmi les espaces de conception. Un nouvel outil avec une interface utilisateur graphique permet de modéliser et d’exécuter le processus d’exploration. Il simplifie le processus en interagissant avec l'utilisateur via l'interface graphique et en automatisant le processus d'exploration de l'espace de conception. L'évaluation de la plate-forme MPSoC hétérogène sous l'impact de fautes transitoires et permanentes est une partie très importante de l’exploration pour aider des concepteurs à choisir la stratégie de tolérance aux fautes appropriée en ce qui concerne un compromis avec les exigences de l'application. Enfin, des études de cas sont investies. Les résultats expérimentaux ont montré que le cadre DSE fournit une exploration efficace de grands espaces de conception
Reliability becomes a very important feature in the design process of an embedded system. Therefore, the development of fault tolerance strategies is also among the priorities in the early design phases of embedded systems. This thesis aims to establish a framework that allows finding the best platform solution for a given application in heterogeneous Multi- Processor System-on-Chip (MPSoC) systems. The found solution must be integrated the fault tolerance. A new platform meta-model integrated the fault tolerance is presented that roles an infrastructure to build models. The models are then inputs to a Design Space Exploration process. From the user specification, explored dimensions include hardware choice, task mapping, data mapping, and fault-tolerance-strategy choice. A new solution is generated and evaluated in terms of execution time, cost and, reliability level. Then, an optimization process will explore the best solution among the design space. A new tool with a graphical user interface allows to model and run the DSE process. It simplifies the process by interacting with the user through the graphical interface and automating the process of exploring design space. Evaluation of heterogeneous MPSoC platform under the impact of transient and permanent faults is a very important part of the DSE to help designers choose the appropriate strategy fault tolerance regarding a compromise with the requirements of the application. Finally, case-studies are invested. Experimental results showed that the DSE framework provides an effective exploration of large design space

15

Isavudeen, Ali. "Architecture Dynamiquement Auto-adaptable pour Systèmes de Vision Embarquée Multi-capteurs". Thesis, Paris Est, 2017. http://www.theses.fr/2017PESC1071.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Un système de vision embarquée multi-capteurs est doté de plusieurs capteurs d'images de technologie différente.Il peut être un capteur couleur, un capteur infrarouge ou encore un capteur bas niveau de lumière.Les caractéristiques de ces capteurs sont également hétérogènes.Nous avons différentes fréquences trames, résolutions et dynamiques de pixels.Cette multiplicité et cette hétérogénéité des capteurs d'images permet à un système de vision de mieux répondre à ses besoins.En fait, un système de vision multi-capteurs doit fonctionner dans plusieurs milieux opérationnels (urbain, marin, boisé).Il doit également s'adapter à plusieurs conditions de luminosité (jour, nuit, faible éclairage).Enfin, la multiplicité des capteurs permet d'offrir des fonctionnalités intéressantes à l'utilisateur final : fusion multispectrale, vision panoramique, vision multi-champs.Le défi de conception est que l'ensemble de ces paramètres environnementaux et opérationnels peuvent varier dynamiquement au cours de l'utilisation du système de vision.Il est nécessaire que la conception de l'architecture tienne compte de cette variabilité dynamique du contexte d'utilisation.L'architecture doit présenter la flexibilité dynamique suffisante afin de s'adapter aux variations de contexte.Elle doit également pouvoir prendre conscience de l'évolution du contexte.La solution architecturale doit tout de même satisfaire les contraintes de surface et de consommation énergétique d'un système embarqué et portable.Nous proposons dans cette thèse un moniteur permettant à l'architecture actuelle de Safran de s'auto-adapter dynamiquement.Ce moniteur joue deux rôles dans l'auto-adaptation de l'architecture.D'une part, il observe en permanence les changements de contexte.D'autre part, il décide et pilote en conséquence les adaptations à effectuer sur l'architecture.L'observation porte sur l'environnement opérationnel et sur le système de vision multi-capteurs (y compris l'architecture).Le moniteur analyse les données d'observation et prend des décisions sur l'adaptation.Enfin, il commande les différents contrôleurs de l'architecture afin d'exécuter les adaptations requises par le changement de contexte.Nous introduisons un réseau de routeurs qui a pour principal objectif l'acheminement des données de monitoring.Le réseau proposé permet d'accéder à l'architecture sans pour autant compromettre le traitement des flux d'images.Ce réseau s'inspire de nos précédents travaux pour la mise en place d'un système de paquets de données cite{Ng2011}.Un dernier volet de notre proposition porte sur la gestion de la mémoire trames.Avec les changements de contexte permanents, le besoin en ressources de mémoire évolue dynamiquement.Pour une utilisation économique et optimale des ressources, il est nécessaire d'adapter l'attribution des ressources au fil des variations des besoins.Nous présentons un contrôleur mémoire permettant l'allocation dynamique de l'espace mémoire et la régulation dynamique de la distribution de la bande passante mémoire.Nous évaluons les différents volets de notre proposition à l'aide d'une implémentation sur un FPGA Cyclone V de chez ALTERA (5CGX).Nous présentons les validations progressivement au fur et à mesure que nous abordons chaque volet de notre proposition.Chaque validation présente les performances en temps et en surface
An embedded multi-sensor vision system involves several types of image sensors such as colour, infrared or low-light sensor.Characteristics of the sensors are often various (different resolution, frame rate and pixel depth).Hence, the vision system has to deal with several heterogeneous image streams.That multiplicity and the heterogeneity of the sensors help to face various environmental contexts.We consider a multi-sensor vision system that has to work in different area (city, sea, forest) and handle several operations (multispectral fusion, panoramic, multifocus).The vision system has to also face various luminosity conditions : day, night or low-light condition.The challenge of designing architecture for such a vision system is that the working context can dynamically vary.The designer has to take in account this dynamic variation of the working context.The architecture should be enough flexible to adapt its processing to the requirements of the context.It also has to be able to detect any variation of the context and adapt itself according to the context.Above all, the design should satisfy area and power constraints of an embedded and portable system.In this thesis, we propose an embedded monitor enabling dynamic auto-adaptation of the current multi-stream architecture of Safran.The monitor accomplishes two tasks for the auto-adaptation of the architecture.First, he continuously observes changes of both external and internal contexts.Then, he decides the adaptation that the architecture needs in response to the context variation.Observation of the external context is about the type of the area and the luminosity conditions.While, observation of the internal context focuses on the current status of the vision system and its architecture.To perform the adaptation, the monitor sends adaptation commands toward controllers of the architecture.We introduce a Network-on-Chip (NoC) based interconnexion layer to fulfill monitoring communication.This NoC is inspired from our previous work cite{Ng2011}.This layer allows observing and commanding the processing stages without compromising the existing pixels streams.Routers of the NoC are responsible for routing observation data from processing stages to the monitor and adaptation commands from the monitor toward processing stages.The proposed NoC takes in account the heterogeneity of working frequencies.Finally, we present a memory controller that enables dynamic allocation of the frame memory.When the working context changes, memory resources requirements change too.For an optimised and economical resources utilisation, we propose to dynamically adapt the frame buffer allocation.Also, the proposed has the possibility to dynamically manage the bandwidth of the frame memory.We introduce a pondered round robin-based method with the ability to adapt the weights on-the-fly.Our proposition has been evaluated with a typical Safran multi-stream architecture.It has been implemented in a FPGA target.Area performances have been evaluated through synthesis for a ALTERA Cyclone V FPGA (5CGX).Latency performances have been evaluated thanks to ModelSim simulations

16

Khenfri, Fouad. "Optimisation holistique pour la configuration d’une architecture logicielle embarquée : application au standard AUTOSAR". Thesis, Nantes, 2016. http://www.theses.fr/2016NANT4002/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

AUTOSAR (AUTomotive Open System Architecture) est un standard industriel mondial créé en 2003 dans le but de standardiser le développement des architectures logicielles automobiles. Il fournit un ensemble de concepts et définit une méthodologie commune pour le développement des logiciels embarqués automobiles. Les principales caractéristiques de ce standard sont la modularité et la « configurabilité» de logiciels qui permettent la réutilisation fonctionnelle des modules logiciels fournis par des fournisseurs différents. Cependant,le développement d’une application embarquée AUTOSAR nécessite la configuration d’un grand nombre de paramètres liés principalement au grand nombre de composants logiciels (software component« SWC ») de l’application. Cette configuration commence par l’étape d’allocation des SWCs à la plateforme matérielle (calculateursconnectés par des réseaux), jusqu’à l’étape de configuration de chaque calculateur et du réseau de communication. Différentes alternatives sont possibles pendant ces étapes de configuration etc chaque décision de conception peut impacter les performances temporelles du système, d’où la nécessité d’automatiser ces étapes de configuration et de développer un outil d’évaluation d’architectures.Dans ce travail de thèse, nous introduisons une approche holistique d’optimisation afin de synthétiser l’architecture E/E d’un système embarqué AUTOSAR. Cette approche se base sur des méthodes métaheuristique et heuristique. La méthode métaheuristique (i.e. algorithme génétique) a le rôle de trouver les allocations les plus satisfaisantes des SWCs aux calculateurs. A chaque allocation proposée, deux méthodes heuristiques sont développées afin de résoudre le problème de la configuration des calculateurs (le nombre de tâches et ses priorités, allocation des runnables aux tâches, etc.) et des réseaux de communication (le nombre de messages et ses priorités, allocation des « data-elements » aux messages,etc.). Afin d’évaluer les performances de chaque allocation, nous proposons une nouvelle méthode d’analyse pour calculer le temps de réponse des tâches, des runnables, et de bout-en-bout de tâches/runnables. L’approche d’exploration architecturale proposée par cette thèse considère le modèle des applications périodiques et elle est évaluée à l’aide d’applications génériques et industrielles
AUTOSAR (AUTomotive Open System ARchitecture) has been created by automotive manufacturers, suppliers and tools developers in order to establish an open industry standard for automotive E/E(Electrical/Electronic) architectures. AUTOSAR provides a set of concepts and defines a common methodology to develop automotive software platforms. The key features of this standard are modularity and configurability of automotive software; this allows functional reuse of software modules provided by different suppliers and guarantees interoperability of these modules through standardized interfaces. However, the development of an embedded application according to AUTOSAR necessitates configuring a lot of parameters related to the large number of Software Components (SWCs), their allocations to the hardware platform and then, the configurationof each Electronic Control Unit (ECU). Different alternatives are possible during the design of such systems. Each implementation decision may impact system performance and needs therefore to be evaluated and compared against performance constraints and optimization goals. In this thesis, we introduce a holistic optimization approach to synthesizearchitecture E/E of an embedded AUTOSAR system. This approach is based on heuristic and metaheuristic methods. The metaheuristics (e.g. genetic algorithm) has the role to find the most satisfactory allocations of SWCs to ECUs. Each allocation step, two heuristics are developed to solve the problem of the ECU configuration (the number of tasks and priorities, allocation of runnables to tasks, etc.) and networks configuration (the number of messagesand priorities, allocation of data-elements to messages, etc.). In order to evaluate the performance of each allocation, we propose a new analysis method to calculate the response time of tasks, runnables, and end-to-end paths. The architectural exploration approach proposed by this thesis considers the model for periodic applications and is evaluated using generic and industrial applications

17

Garcia, Samuel. "Architecture reconfigurable dynamiquement a grain fin pour le support d'un système d'exploitation temps réel". Paris 6, 2012. http://www.theses.fr/2012PA066495.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les applications pressenties dans le futur partagent quatre caractéristiques majeures. Elles nécessitent une capacité de calcul accrue, nécessitent la prise en compte du temps réel, représentent un pas important en terme de complexité en comparaison avec les applications d'aujourd'hui, et devront être capables de supporter la nature dynamique du monde réel. Une architecture reconfigurable dynamiquement à grain fin (FGDRA) peut être vue comme une nouvelle évolution des FPGA d'aujourd'hui, visant à supporter des applications temps réel à la fois complexes et fortement dynamiques, tout en fournissant une puissance de calcul potentielle comparable due à la possibilité d'optimiser l'architecture applicative à un niveau de granularité très fin. Pour rendre ce type d'architecture utilisable pour les développeurs applicatifs, la complexité doit être abstraite par le biais d'un système d'exploitation et d'une suite d'outils adéquats. Cette combinaison formera une bonne solution pour supporter les applications du futur. Cette thèse présente une architecture de FGDRA innovante appelée OLLAF. Cette architecture répond à la fois aux aspect techniques liés à la reconfiguration dynamique, et aux problèmes pratiques des développeurs applicatifs. L'ensemble de l'architecture est conçue pour fonctionner en symbiose avec un système d'exploitation. Les études présentées sont plus particulièrement axées sur les mécanismes de gestion des tâches matérielles dans un système préemptif. Nous présentons d'abord nos travaux essayant d'implémenter de tels mécanismes en utilisant des FPGA existant et montrons que ces architectures existantes doivent évoluer pour pouvoir supporter efficacement un système d'exploitation dans un contexte temps réel hautement dynamique. L'architecture OLLAF est expliquée en mettant l'accent sur les mécanismes de gestion des tâches matérielles. Nous présentons ensuite deux études qui prouvent que cette approche constitue un gain important en comparaison avec les plates-formes existantes en terme d'overhead du au système d'exploitation et ce même dans des cas où la reconfiguration dynamique n'est utilisée que pour le partage de la ressource de calcul. Pour les cas temps réel fortement dynamiques, nous avons montré que non seulement cela permet de diminuer l'overhead, mais l'architecture OLLAF permet également de supporter des cas qui ne peuvent pas être envisagés avec les composants actuels
Most of anticipated future applications share four major characteristics. They might all require an increased computing capacity, they will implies to take real time into account, they represent a big step in terms of complexity compared with todays typical applications, and will have to deal with the dynamic nature of the real physical world. Fine grained dynamically reconfigurable architecture (FGDRA) can be seen as next evolution of today's FPGA, aiming at dealing with very dynamic and complex real time applications while providing comparable potential computing power due to the possibility to fine tune execution architecture at a fine grain level. To make this kind of devices usable for real application designer complexity has to be abstracted by an operating system layer and adequate tool set. This combination would form an adequate solution to support future applications. This thesis exposes an innovative FGDRA architecture called OLLAF. This architecture answer both technical issues on reconfigurable computing and practical problematics of application designers. The whole architecture is designed to work in symbiosis with an operating system. Studies presented here will more particularly focus on hardware task management mechanisms in a preemptive system. We will first present our work toward trying to implement such mechanisms using existing FPGA and show that those existing architectures have to evolve to efficiently support an operating system in a highly dynamic real time situation. The OLLAF architecture will then be explained and the hardware task management mechanism will be highlighted. We then present two studies that prove this approach to constitute a huge gain compared with existing platforms in terms of resulting operating system overhead even for static application cases where dynamical reconfiguration is used only for computing resource sharing. For highly dynamical real time cases we show that not only it could lower the overhead, but it will also support cases that existing devices just cannot support

18

Dessiatnikoff, Anthony. "Analyse de vulnérabilités de systèmes avioniques embarqués : classification et expérimentation". Phd thesis, INSA de Toulouse, 2014. http://tel.archives-ouvertes.fr/tel-01032444.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

L'évolution actuelle des systèmes embarqués à bord des systèmes complexes (avions, satellites, navires, automobiles, etc.) les rend de plus en plus vulnérables à des attaques, en raison de : (1) la complexité croissante des applications ; (2) l'ouverture des systèmes vers des réseaux et systèmes qui ne sont pas totalement contrôlés ; (3) l'utilisation de composants sur étagère qui ne sont pas développés selon les méthodes exigées pour les systèmes embarqués critiques ; (4) le partage de ressources informatiques entre applica- tions, qui va de pair avec l'accroissement de puissance des processeurs. Pour faire face aux risques de malveillances ciblant les systèmes embarqués, il est nécessaire d'appli- quer ou d'adapter les méthodes et techniques de sécurité qui ont fait leurs preuves dans d'autres contextes : Méthodes formelles de spécification, développement et vérification ; Mécanismes et outils de sécurité (pare-feux, VPNs, etc.) ; Analyse de vulnérabilités et contre-mesures. C'est sur ce dernier point que portent nos travaux de thèse. En effet, cet aspect de la sécurité a peu fait l'objet de recherche, contrairement aux méthodes formelles. Cependant, il n'existe pas actuellement de modèle formel capable de couvrir à la fois des niveaux d'abstraction suffisamment élevés pour permettre d'exprimer les propriétés de sécurité désirées, et les détails d'implémentation où se situent la plupart des vulnérabilités susceptibles d'être exploitées par des attaquants : fonctions des noyaux d'OS dédiées à la protection des espaces d'adressage, à la gestion des interruptions et au changement de contextes, etc. ; implémentation matérielle des mécanismes de protection et d'autres fonctions ancillaires. C'est sur ces vulnérabilités de bas niveau que se focalise notre étude. Nos contributions sont résumées par la suite. Nous avons proposé une classification des attaques possibles sur un système temps-réel. En nous basant sur cette classification, nous avons effectué une analyse de vulnérabilité sur un système réaliste : une plateforme avionique expérimentale fournie par Airbus. Il s'agit d'un noyau temps-réel critique or- donnancé avec plusieurs autres applications, le tout exécuté sur une plateforme Freescale QorIQ P4080. C'est à travers une application dite " malveillante ", présente parmi l'en- semble des applications, que nous essayons de modifier le comportement des autres appli- cations ou du système global pour détecter des vulnérabilités. Cette méthode d'analyse de vulnérabilités a permis de détecter plusieurs problèmes concernant les accès mémoire, la communication entre applications, la gestion du temps et la gestion des erreurs qui pouvaient conduire à la défaillance du système global. Enfin, nous avons proposé des contre-mesures spécifiques à certaines attaques et des contre-mesures génériques pour le noyau temps-réel qui permet d'empêcher une application d'obtenir des accès privilégiés ou encore de perturber le comportement du système.

19

Maillet, Luc. "Spécification et validation d'une architecture de système distribué pour le contrôle d'exécution d'applications temps réel complexes". Toulouse, ENSAE, 1996. http://www.theses.fr/1996ESAE0007.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse se place dans le cadre des systèmes embarqués distribués et décrit un modèle de tâche temps réel complexe et une structure de moniteur permettant d'assurer le contrôle d'exécution distribué d'applications bâties sur ce modèle. Après un panorama des recherches effectuées dans le domaine, permettant de définir les mécanismes existants et les problèmes restant à résoudre, cette thèse décrit un modèle de tâche permettant de modéliser des applications complexes et présente les fonctionnalités requises pour le contrôle d'exécution d'applications le prenant pour base. Ces prérequis fonctionnels permettent de déduire une structure logique de moniteur de contrôle. Un moniteur local est décrit comme un ensemble de contrôleurs coopérant pour assurer le contrôle d'exécution. Cette coopération est locale ou distante suivant les besoins. Les contrôleurs sont définis par la fonction qu'ils accomplissent et la manière dont ils coopèrent, sans préjuger de l'algorithme exact accomplissant cette fonction. Pour valider le modèle de tâche et la structure logique, on réalise un modèle exécutable décrit sous la forme d'un graphe de files d'attente et permettant d'effectuer des simulations. Ces simulations donnent des résultats guidant la conception d'algorithmes de contrôle spécifiques adaptés. Ces résultats permettent également de valider le modèle de tâche temps réel complexe, la structure logique de moniteur et son adaptabilité à l'évaluation d'algorithmes de contrôle.

20

Pouillon, Nicolas. "Modèle de programmation pour applications parallèles multitâches et outil de déploiement sur architecture multicore à mémoire partagée". Paris 6, 2011. http://www.theses.fr/2011PA066389.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse présente une méthode de conception conjointe matérielle/logicielle de systèmes multiprocesseurs intégrés sur puce (MP-SoC) et l’outil DSX l'implémentant. Par la place qu’ils occupent, les systèmes sur puce nécessitent une optimisation de leur performance et leur consommation. Dans ce but, les SoC sont aujourd’hui équipés de plusieurs processeurs, généralement hétérogènes car optimisés pour une tâche donnée. Pour tirer le meilleur parti du système, la plateforme matérielle et le logiciel du système doivent être développés conjointement. Le cycle de développement d’un SoC impose de faire de nombreux choix architecturaux. Ils portent sur l'ensemble de la structure de l'application et de son déploiement. La méthode de conception proposée repose le prototypage virtuel pour modéliser le système complet. Le prototype est constitué d’une plateforme matérielle réaliste, construite à l’aide de la bibliothèque de composants SoCLib. Elle héberge une application supportée par le système d’exploitation MutekH. L’outil DSX assiste le concepteur en générant le prototype virtuel et logiciel embarqué à partir d’une description de haut niveau. Des méthodes et outils d’instrumentation et d’analyse puissants s’intègrent tant au niveau logiciel que matériel. Ils permettent au concepteur de mieux comprendre les conséquences de ses choix architecturaux. Les résultats obtenus montrent la capacité de DSX à décrire un grand nombre d’applications différentes ainsi qu’une facilité d’exploration architecturale et d’analyse des résultats obtenus. Ils confirment ainsi l’efficacité de la méthode.

21

Jovanovic, Slavisa. "Architecture reconfigurable de système embarqué auto-organisé". Thesis, Nancy 1, 2009. http://www.theses.fr/2009NAN10099/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

A?n de répondre à une complexité croissante des systèmes de calcul, due notamment aux progrès rapides et permanents des technologies de l’information, de nouveaux paradigmes et solutions architecturales basées sur des structures auto-adaptatives, auto-organisées sont à élaborer. Ces dernières doivent permettre d’une part la mise à disposition d’une puissance de calcul suf?sante répondant à des contraintes de temps sévères (traitement temps réel). D’autre part, de disposer d’une grande ?exibilité et adaptabilité dans le but de répondre aux évolutions des traitements ou des défaillances non prévues caractérisant un contexte d’environnement évolutif de fonctionnement du système. C’est dans ce cadre que s’insèrent les travaux de recherche présentés dans cette thèse qui consistent à développer une architecture auto-organisée de type Recon?gurable MPSoC (Multi processor System on Chip) à base de technologie FPGA
The growing complexity of computing systems, mostly due to the rapid progress in Information Technology (IT) in the last decade, imposes on system designers to orient their traditional design concepts towards the new ones based on self-organizing and self-adaptive architectural solutions. On the one hand, these new architectural solutions should provide a system with a suf?cient computing power, and on the other hand, a great ?exibility and adaptivity in order to cope with all non-deterministic changes and events that may occur in the environnement in which it evolves. Within this framework, a recon?gurable MPSoC self-organizing architecture on the FPGA recon?gurable technology is studied and developped during this PhD

22

Brunie, Nicolas. "Contribution à l'arithmétique des ordinateurs et applications aux systèmes embarqués". Thesis, Lyon, École normale supérieure, 2014. http://www.theses.fr/2014ENSL0894/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Au cours des dernières décennies les systèmes embarqués ont dû faire face à des demandes applicatives de plus en plus variées et de plus en plus contraintes. Ce constat s'est traduit pour l’arithmétique par le besoin de toujours plus de performances et d'efficacité énergétique. Ce travail se propose d'étudier des solutions allant du matériel au logiciel, ainsi que les diverses interactions qui existent entre ces domaines, pour améliorer le support arithmétique dans les systèmes embarqués. Certains résultats ont été intégrés au processeur MPPA développé par Kalray. La première partie est consacrée au support de l'arithmétique virgule flottante dans le MPPA. Elle commence par la mise au point d'une unité flottante matérielle basée sur l'opérateur classique FMA (fused multiply-Add). Les améliorations proposées, implémentées et évaluées incluent un FMA à précision mixte, l'addition à 3 opérandes et le produit scalaire 2D, à chaque fois avec un seul arrondi et le support des sous-Normaux. Cette partie se poursuit par l'étude de l'implémentation des autres primitives flottantes normalisées : division et racine carrée. L'unité flottante matérielle précédente est réutilisée et modifiée pour optimiser ces primitives à moindre coût. Cette première partie s’ouvre sur le développement d'un générateur de code destiné à l'implémentation de bibliothèques mathématiques optimisées pour différents contextes (architecture, précision, latence, débit). La seconde partie consiste en la présentation d'une nouvelle architecture de coprocesseur reconfigurable. Cet opérateur matériel peut être dynamiquement modifié pour s'adapter à la volée à des besoins applicatifs variés. Il vise à fournir des performances se rapprochant d'une implémentation matérielle dédiée sans renier la flexibilité inhérente au logiciel. Il a été spécifiquement pensé pour être intégré avec un cœur embarqué faible consommation du MPPA. Cette partie s'attache aussi à décrire le développement d'un environnement logiciel pour cibler ce coprocesseur ainsi qu'explorer divers choix architecturaux envisagés. La dernière partie étudie un problème plus large : l'utilisation efficace de ressources arithmétiques parallèles. Elle présente une amélioration des architectures régulières Single Instruction Multiple Data tels qu’on les trouve dans les accélérateurs graphiques (GPU) pour l'exécution de graphes de flot de contrôle divergents
In the last decades embedded systems have been challenged with more and more application variety, each time more constrained. This implies an ever growing need for performances and energy efficiency in arithmetic units. This work studies solutions ranging from hardware to software to improve arithmetic support in embedded systems. Some of these solutions were integrated in Kalray's MPPA processor. The first part of this work focuses on floating-Point arithmetic support in the MPPA. It starts with the design of a floating-Point unit (FPU) based on the classical FMA (Fused Multiply-Add) operator. The improvements we suggest, implement and evaluate include a mixed precision FMA, a 3-Operand add and a 2D scalar product, each time with a single rounding and support for subnormal numbers. It then considers the implementation of division and square root. The FPU is reused and modified to optimize the software implementations of those primitives at a lower cost. Finally, this first part opens up on the development of a code generator designed for the implementation of highly optimized mathematical libraries in different contexts (architecture, accuracy, latency, throughput). The second part studies a reconfigurable coprocessor, a hardware operator that could be dynamically modified to adapt on the fly to various applicative needs. It intends to provide performance close to ASIC implementation, with some of the flexibility of software. One of the addressed challenges is the integration of such a reconfigurable coprocessor into the low power embedded cluster of the MPPA. Another is the development of a software framework targeting the coprocessor and allowing design space exploration. The last part of this work leaves micro-Architecture considerations to study the efficient use of parallel arithmetic resources. It presents an improvement of regular architectures (Single Instruction Multiple Data), like those found in graphic processing units (GPU), for the execution of divergent control flow graphs

23

Azar, Céline. "On the design of a distributed adaptive manycore architecture for embedded systems". Lorient, 2012. http://www.theses.fr/2012LORIS268.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Des défis de conception ont émergé récemment à différents niveaux: l'augmentation du nombre de processeurs sur puce au niveau matériel, la complexité des modèles de programmation parallèles, et les exigences dynamiques des applications actuelles. Face à cette évolution, la thèse propose une architecture distribuée adaptative nommée CEDAR (Configurable Embedded Distributed ARchitecture) dont les principaux atouts sont la scalabilité, la flexibilité et la simplicité. La plateforme CEDAR est une matrice homogène de processeurs RISC, chacun connecté à ses quatre proches voisins via des buffers, partagés par les processeurs adjacents. Aucun contrôle global n'existe, celui-ci étant réparti entre les cœurs. Deux versions sont conçues pour la plateforme, avec un modèle de programmation simple. Une version logicielle, CEDAR-S (CEDAR-Software), est l'implémentation de base où les processeurs adjacents sont reliés via des buffers partagés. Un co-processeur, nommé DMC (Direct Management of Communications), est ajouté dans la version CEDAR-H (CEDAR-Hardware), afin d'optimiser le protocole de routage. Les DMCs sont interconnectés en mesh 2D. Deux nouveaux concepts sont proposés afin de gérer l'adaptabilité de CEDAR. En premier, un algorithme de routage bio-inspiré, dynamique et distribué gère le routage de manière non-supervisée, et est indépendant de la position physique des tâches communicantes. Le deuxième concept consiste en la migration distribuée et dynamique de tâches afin de répondre aux besoins du système et des applications. CEDAR présente des performances élevées avec sa stratégie de routage optimisée, par rapport à l'état de l'art des réseaux sur puce. Le coût de la migration est évalué et des protocoles adéquats sont présentés. CEDAR s'avère être un design prometteur pour les architectures manycœurs
Chip design challenges emerged lately at many levels: the increase of the number of cores at the hardware stage, the complexity of the parallel programming models at the software level, and the dynamic requirements of current applications. Facing this evolution, the PhD thesis aims to design a distributed adaptive manycore architecture, named CEDAR (Configurable Embedded Distributed ARchitecture), which main assets are scalability, flexibility and simplicity. The CEDAR platform is an array of homogeneous, small footprint, RISC processors, each connected to its four nearest neighbors. No global control exists, yet it is distributed among the cores. Two versions are designed for the platform, along with a user-familiar programming model. A software version, CEDAR-S, is the basic implementation where adjacent cores are connected to each other via shared buffers. A co-processor called DMC (Direct Management of Communications) is added in the CEDAR-H version, to optimize the routing protocol. The DMCs are interconnected in a mesh fashion. Two novel concepts are proposed to enhance the adaptiveness of CEDAR. First, a distributed dynamic routing strategy, based on a bio-inspired algorithm, handles routing in a non-supervised fashion, and is independent of the physical placement of communicating tasks. The second concept presents dynamic distributed task migration in response to several system and application requirements. Results show that CEDAR scores high performances with its optimized routing strategy, compared to state-of-art networks. The migration cost is evaluated and adequate protocols are presented. CEDAR is shown to be a promising design concept for future manycores

24

Dorie, Laurent. "Modélisation et évaluation de performances en vue de la conception conjointe des systèmes reconfigurables : application à la radio logicielle". Nantes, 2007. http://www.theses.fr/2007NANT2107.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

L’évolution rapide du contexte des systèmes embarqués conduit à des dispositifs de plus en plus complexes, susceptibles de supporter plusieurs modes de fonctionnement et différents standards. Au sein de ces systèmes, la reconfiguration apparaît comme une solution pour faire face à une telle évolution, et ce tout en respectant les contraintes d’embarquabilité. Cette propriété désigne le fait qu’un système puisse modifier son comportement. Elle se répercute aussi bien au niveau de l'application supportée que de la solution technologique considérée. De nouvelles méthodes et outils sont nécessaires pour prendre en compte la propriété de reconfiguration. Ainsi, l’objectif de cette thèse est de proposer des modèles de haut niveau d’abstraction en vue d’améliorer la conception conjointe des systèmes reconfigurables. La première partie de cette thèse s’est intéressée aux mécanismes de reconfiguration des systèmes de radiocommunication. Elle a conduit à la proposition de différentes modélisations visant à faciliter l’estimation de performances des systèmes de Radio Logicielle. La deuxième partie de cette thèse s’est focalisée sur les architectures des systèmes reconfigurables. Elle a permis d’aboutir à une modélisation capable de décrire l’impact du caractère reconfigurable des plates-formes multiprocesseurs hétérogènes sur le comportement et les performances des systèmes. L’intérêt des modélisations obtenues est illustré à travers une étude portant sur un cas concret de fonctionnement de systèmes de radiocommunication reconfigurables
The fast evolution of embedded system context leads to more and more complexity into electronic products that can support many ways of working and different standards. In these systems, the reconfiguration is a solution to face such evolution and also respect embedded constraints. This property points out that a system is able to modify its behaviour. Such property concerns just as well the application development as the technology design. New approaches and tools are needed to take into account this reconfiguration property. Thus, the goal of this thesis is to provide high abstraction level models in order to improve the co-design of reconfigurable systems. The first part of this thesis interested in reconfiguration mechanisms of radiocommunication systems. It led to the definition of modelling in order to describe the reconfigurable mechanisms of radio communication application. The second part of this thesis focused on the reconfigurable architectures. It led to a modelling able to describe the reconfigurable impact of heterogeneous multi-processor platforms on system behaviour and performances. The interest of these modelling is illustrated by a study which deals with a typical case of Software Radio

25

Boukhechem, Sami. "Contribution à la mise en place d'une plateforme open-source MPSoC sous SystemC pour la Co-simulation d'architectures hétérogènes". Dijon, 2008. http://www.theses.fr/2008DIJOS045.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

L'augmentation de la complexité des systèmes embarqués impose aux concepteurs de ces systèmes l'utilisation des modèles avec un niveau d'abstraction plus haut que le niveau RTL (Regiter Transfer Level) pour modéliser, valider et analyser les performances de ces systèmes. Ceci permet de réduire le temps de la re-conception et donc réduire le temps de mise sur marché. Dans cette thèse, nous proposons une méthodologie utile pour la construction d'un environnement de simulation au niveau TLM (Transaction Level Modeling) intégré à notre outil STARSoC (Synthesis Tool for Adaptative and Reconfigurable System-On-Chip). Le but de ce travail est de fournir un outil pour faire de l'exploration d'architecture à haut niveau d'abstraction d'une manière plus précise et plus rapide pour les architectures multiprocesseur sur puce (MPSoC). Notre plateforme de conception de référence contient plusieurs simulateurs de jeux d'instructions (Instruction Set Simulator's) du processeur OpenRISC 1200 wrappé sous SystemC, ainsi que d'autres périphériques de base (modèle de bus basé sur le protocole Wishbone, des modèles de mémoire, etc. ). Afin de fournir un environnement unique de développement, nous avons utilisé le langage SystemC pour la modélisation et la simulation de notre plateforme, à plusieurs niveaux d'abstraction. Cette plateforme est manipulée sous à partir de l'IDE Eclipse
The increasing complexity of embedded systems imposes to system designers to use higher levels of abstraction than RTL, in order to model, validate and analyze system performances. This permits to prevent costly redesign effort at RTL, which can adversely affect time-to-market. In this thesis we propose a methodology we used for constructing a simulation environment at TLM level (Transaction Level Modeling) which is integrated to our STARSoC tool (Synthesis Tool for Adaptive and Reconfigurable System-On-Chip). The aims of this work is to provide a rapid and accurate design space exploration at higher levels of abstractions for multiprocessor system on chip architectures. The platform reference design contains several OpenRISC 1200 Instruction Set Simulators (ISSs) wrapped under SystemC, and some basic peripherals such as bus model based on Wishbone protocol, memory models, etc. In order to ensure a single development environment, we used SystemC as the modeling and simulating environment for our MPSoC platform at higher level of abstractions. This tool is integrated under Eclipse IDE

26

Harb, Naim. "Dynamically and Partially Reconfigurable Embedded System Architecture for Automotive and Multimedia Applications". Valenciennes, 2011. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/1810c575-b28e-4817-a3be-f0527631eabd.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les processeurs programmables sont largement utilisés dans la réalisation des systèmes embarqués en raison leurs caractéristiques micro-architecturales intéressantes. Cependant, les délais de plus en plus courts de mise sur le marché et les coûts de conception élevés exigent un investissement coûteux. Pour surmonter ces problèmes, les concepteurs de systèmes embarqués s’appuient de plus en plus sur les circuits reconfigurables (ou FPGA pour Field Programmable Gate Arrays) en tant que plateformes spécifiques de conception. Néanmoins, ces FPGAs sont généralement relativement lents et consomment une quantité importante d’énergie électrique. Cependant, les récentes avancées dans les architectures FPGA, telle que la reconfiguration partiellement dynamique (ou DPR pour Dynamic Partial Reconfiguration), aident à combler ce fossé. La DPR permet à une partie du système embarqué d’être reconfigurée en cours de l’exécution de l’application. Ce qui permet d’avoir une meilleure adéquation entre les besoins des applications exécutées et l’architecture du système. Le travail de cette thèse vise à exploiter les caractéristiques de la DPR des récents FPGAs pour supporter des applications de sécurité routière (ou DAS pour Driver Assistant System) et des applications multimédias où nous avons sélectionné l’encodeur H. 264 comme exemple illustratif. Pour l’application DAS, un filtre hardware et reconfigurable dynamiquement a été conçu. Cette architecture ne provoque aucune surcharge de reconfiguration. En se basant sur l’analyse des caractéristiques (nombre, distance, vitesse, etc. ) autour du véhicule la meilleure architecture du filtre est déterminée. Concernant l’application H. 264, nous avons proposé une nouvelle architecture de l’unité de mesure d’estimation du mouvement (ou ME pour Motion Estimation). L’architecture proposée peut répondre rapidement et automatiquement à des contraintes spécifiques d’énergie et de qualité d’image
Short time-to-market windows, high design and fabricationcosts, and fast changing standards of application-specificprocessors, make them a costly and risky investment for embedded system designers. To overcome these problems, embedded system designersare increasingly relying on Field Programmable Gate Arrays(FPGAs) as target design platforms. FPGAs are generally slower and consumemore power than application-specific integrated circuits(ASICs), and this can restrict their use to limited applicationdomains. However, recent advances in FPGA architectures,such as dynamic partial reconfiguration (DPR), are helpingbridge this gap. DPR reduces area and enables mutually exclusive subsystemsto share the same physical space on a chip. It also reducescomplexity, which usually results in faster circuits and lowerpower consumption. The work in this PhD targets first a Driver Assistant System (DAS) system based on a Multiple Target Tracking (MTT) algorithm as our automotive base system. We present a dynamically reconfigurable filtering hardwareblock for MTT applications in DAS. Our system shows thatthere will be no reconfiguration overhead because the systemwill still be functioning with the original configuration until thesystem reconfigures itself. The free reconfigurable regions canbe implemented as improvement blocks for other DAS systemfunctionalities. Two approaches were used to design the filtering block according to driving conditions. We then target another application on the basis of DPR, the H. 264 encoder as a multimedia system. Regarding the H. 264 multimedia system, we propose a reconfigurable H. 264 Motion Estimation (ME) unit whose architecture can be modified to meet specific energy and image quality constraints. By using DPR, we were able to support multiple configurations each with different levels of accuracy and energy consumption. Image accuracy levels were controlled via application demands, user demands or support demands

27

Carpov, Sergiu. "Scheduling for memory management and prefetch in embedded multi-core architectures". Compiègne, 2011. http://www.theses.fr/2011COMP1962.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse est consacrée à l'étude de plusieurs problèmes d'optimisation combinatoire qui se présentent dans le domaine du calcul parallèle embarqué. En particulier, la gestion optimale de la mémoire et des problèmes d'ordonnancement pour les applications flot de données exécutées sur des processeurs massivement multicoeurs sont étudiés. Deux techniques d'optimisation d'accès à la mémoire sont considérées : la réutilisation des données et le préchargement. La gestion des accès à la mémoire est déclinée en trois problèmes d'optimisation combinatoire. Dans le premier problème, une stratégie de préchargement pour les applications flot de données est étudiée, de façon à minimiser le temps d'exécution de l'application. Ce problème est modélisé comme un flow shop hybride sous contraintes de précédence, un problème NP-difficile. Un algorithme de résolution heuristique avec deux bornes inférieures sont proposés afin de faire une estimation conservatrice, quoique suffisamment précise, de la distance à l'optimum des solutions obtenues. Le deuxième problème traite de l'exécution conditionnelle dépendante des données et de la gestion optimale du préchargement pour les structures de branchement. Quelques fonctions économiques, ainsi que des techniques de préchargement, sont examinées. Dans tous ces cas des algorithmes de résolution polynomiaux sont proposés. Le troisième problème consiste à ordonner un ensemble de tâches de façon à maximiser la réutilisation des données communes. Ce problème étant NP-difficile, ce que nous avons établi, nous avons proposé deux algorithmes heuristiques. La distance à l'optimum des solutions est estimée en utilisant des solutions exactes. Ces dernières sont obtenues à l'aide d'une méthode branch-and-bound que nous avons proposée
This PhD thesis is devoted to the study of several combinatorial optimization problems which arise in the field of parallel embedded computing. Optimal memory management and related scheduling problems for dataflow applications executed on massively multi-core processors are studied. Two memory access optimization techniques are considered: data reuse and prefetch. The memory access management is instantiated into three combinatorial optimization problems. In the first problem, a prefetching strategy for dataflow applications is investigated so as to minimize the application execution time. This problem is modeled as a hybrid flow shop under precedence constraints, an NP-hard problem. An heuristic resolution algorithm together with two lower bounds are proposed so as to conservatively, though fairly tightly, estimate the distance to the optimality. The second problem is concerned by optimal prefetch management strategies for branching structures (data-controlled tasks). Several objective functions, as well as prefetching techniques, are examined. In all these cases polynomial resolution algorithms are proposed. The third studied problem consists in ordering a set of tasks so as to minimize the number of times the memory data are fetched. In this way the data reuse for a set of tasks is optimized. This problem being NP-hard, a result we have established, we have proposed two heuristic algorithms. The optimality gap of the heuristic solutions is estimated using exact solutions. The latter ones are obtained using a branch and bound method we have proposed

28

Bhasin, Shivam. "Contre-mesures au niveau logique pour sécuriser les architectures de crypto-processeurs dans les FPGA". Paris, Télécom ParisTech, 2011. https://pastel.hal.science/pastel-00683079.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les réseaux de portes programmables modernes (FPGA) sont en mesure de mettre enoeuvre un système complexe sur puce (SoC) tout en fournissant des performances élevées. Un SoC Complexe contient généralement des noyaux cryptographiques embarqués permettant de chiffrer/déchiffrer des données afin d'en garantir la sécurité. Ces noyaux cryptographiques sont mathématiquement sûres mais leur mises en oeuvre matérielle peut être compromise par l'utilisation d'attaques par canaux cachés (SCA) ou d'attaques en faute (FA). Tout d'abord, une contremesure ciblant les transferts de registres, que nous appelons "Unrolling" est proposée. Cette contre-mesure exécute plusieurs tours d'un algorithme cryptographique par cycle d'horloge ce qui permet une diffusion plus profonde de données. Les résultats montrent une excellente résistance contre les SCA. Ceci est suivi par une contre-mesure basée sur un "Dual-Rail Precharge Logic" (DPL). La ``Wave Dynamic Differential Logic'' (WDDL) est une contre-mesure DPL bien adaptée pour les FPGAs. L'analyse de la DPL contre les attaques en fautes révéle qu'elle est résistante contre la majorité des fautes. Par conséquent, si des failles comme l'effet de propagation précoce (early propagation effect (EPE)) et le déséquilibre technologique sont fixés, DPL peut évoluer en tant que contre-mesure commune aux SCA et FA. En continuant sur cette ligne de recherche, nous proposons deux nouvelles contremesures: DPL sans EPE et ``Balanced-cell based DPL'' (BCDL). Enfin des outils d'évaluation avancés comme les modèles stochastique, l'information mutuelle et les attaques combinées sont discutées ce qui est très utiles l'analyse des contremesures
Modern field programmable gate arrays (FPGA) are capable of implementing complex system on chip (SoC) and providing high performance. Therefore, FPGAs are finding wide application. A complex SoC generally contains embedded cryptographic cores to encrypt/decrypt data to ensure security. These cryptographic cores are computationally secure but their physical implementations can be compromised using side channel attacks (SCA) or fault attacks (FA). This thesis focuses on countermeasures for securing cryptographic cores on FPGAs. First, a register-transfer level countermeasure called ``Unrolling'' is proposed. This hiding countermeasure executes multiple rounds of a cryptographic algorithm per clock which allows deeper diffusion of data. Results show excellent resistance against SCA. This is followed by dual-rail precharge logic (DPL) based countermeasures, which form a major part of this work. Wave dynamic differential logic (WDDL), a commonly used DPL countermeasure well suited for FPGAs is studied. Analysis of WDDL (DPL in general) against FA revealed that it is resistant against a majority of faults. Therefore, if flaws in DPL namely early propagation effect (EPE) and technological imbalance are fixed, DPL can evolve as a common countermeasure against SCA and FA. Continuing on this line of research we propose two new countermeasures: DPL without EPE and Balanced-Cell based DPL (BCDL). Finally advanced evaluation tools like stochastic model, mutual information and combined attacks are discussed which are useful when analyzing countermeasures

29

Abutaha, Mohammed. "Real-Time and Portable Chaos-based Crypto-Compression Systems for Efficient Embedded Architectures". Thesis, Nantes, 2017. http://www.theses.fr/2017NANT4010/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La protection des images et vidéos est une problématique cruciale. Dans ce travail nous avons d’abord, conçu et réalisé d’une façon efficace et sécurisée un générateur de nombre pseudo-chaotique (PCNG) mis en œuvre en séquentielle et en parallèle par P-threads. Basé sur ces PCNGs, deux applications centrales ont été conçues, mises en œuvre et analysées. La première traite la réalisation d’un générateur de nombre aléatoire et les résultats obtenus sont très prometteurs. La deuxième concerne la réalisation d’un système de chiffrement/déchiffrement par flux. L’analyse cryptographique des systèmes chaotiques réalisés montrent leur robustesse contre des attaques connues. Ce résultat est dû à la structure récursive proposée qui intègre une forte non-linéarité, une technique de perturbation et un multiplexage chaotique. La performance obtenue en complexité de calcul indique leurs utilisations dans des applications temps réel. Ensuite, basé sur le système chaotique précédent, nous avons conçu et mis en œuvre efficacement un système de crypto-compression pour des applications temps réel et portable pour architectures embarquées. Une solution de chiffrement par flux sélectif des contenus vidéo HEVC est réalisée. Puis, un chiffrement d’une région d’intérêt est effectué au niveau CABAC pour les paramètres les plus sensibles incluant des vecteurs de mouvement et des coefficients transformés. Le format le chiffrage conforme de Modes de Prédiction Intra a été aussi vérifié. L’évaluation subjective et des tests de complexité d’altération de taux objectifs ont montré que la solution proposée sécurise le contenu vidéo avec un débit binaire et une complexité de codage légèrement augmentés
Image and video protection have gained a lot of momentum over the last decades. In this work, first we designed and realized in an efficient and secure way a pseudo-chaotic number generator (PCNG) implemented in sequential and parallel (with P-threads) versions. Based on these PCNGs, two central applications were designed, implemented and analyzed. The former application deals with the realization of a random number generator (RNG) based PCNG, and the obtained results are very promising. The latter application concerns the realization of a chaos-based stream cipher. The cryptographic analysis and the statistical study of the realized chaotic systems show their robustness against known attacks. This result is due to the proposed recursive architecture which has a strong non-linearity a technique of disturbance, and a chaotic multiplexing. The computation performance indicate their use in real time applications. Second, based on the previous chaotic system, we designed and implemented in effective manner a real time joint crypto-compression system for embedded architecture. An end-to-end selective encryption solution that protects privacy in the HEVC video content is realized. Then, a ROI encryption is performed at the CABAC bin string level for the most sensitive HEVC parameters including motion vectors and transform coefficients. The format compliant encryption of Intra Prediction Modes has been also investigated. It increases a little bit the bit rate. Subjective evaluation and objective rate-distortion-complexity tests showed that the proposed solution performs a protection of privacy in the HEVC video content with a small overhead in bit rate and coding complexity

30

Picioroaga, Florentin. "Scalable and efficient middleware for real-time embedded systems : A uniform open service oriented,microkernel based architecture". Université Louis Pasteur (Strasbourg) (1971-2008), 2004. https://publication-theses.unistra.fr/public/theses_doctorat/2004/PICIOROAGA_Florentin_2004.pdf.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

The task to design and implement a middleware for embedded real-time systems has, near the normal challenges for building a usual middleware, two additional difficult demands: 1) it must maintain the real-time features of the underlying environment and, 2) it must adapt in the same time to powerful systems and, moreover, fit on small systems (embedded systems). This thesis presents the research done in providing a solution for these problems - OSA+ middleware. The proposed solution is using a well known concept from operating systems - the microkernel architecture. Adapting this concept to a middleware brings a serie of advantages and disadvatages which are analyzed in this thesis.

31

Alouani, Ihsen. "Conception de systèmes embarqués fiables et auto-réglables : applications sur les systèmes de transport ferroviaire". Thesis, Valenciennes, 2016. http://www.theses.fr/2016VALE0013/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Un énorme progrès dans les performances des semiconducteurs a été accompli ces dernières années. Avec l’´émergence d’applications complexes, les systèmes embarqués doivent être à la fois performants et fiables. Une multitude de travaux ont été proposés pour améliorer l’efficacité des systèmes embarqués en réduisant le décalage entre la flexibilité des solutions logicielles et la haute performance des solutions matérielles. En vertu de leur nature reconfigurable, les FPGAs (Field Programmable Gate Arrays) représentent un pas considérable pour réduire ce décalage performance/flexibilité. Cependant, la reconfiguration dynamique a toujours souffert d’une limitation liée à la latence de reconfiguration.Dans cette thèse, une nouvelle technique de reconfiguration dynamiqueau niveau ”grain-moyen” pour les circuits à base de blocks DSP48E1 est proposée. L’idée est de profiter de la reprogrammabilité des blocks DSP48E1 couplée avec un circuit d’interconnection reconfigurable afin de changer la fonction implémentée par le circuit en un cycle horloge. D’autre part, comme les nouvelles technologies s’appuient sur la réduction des dimensions des transistors ainsi que les tensions d’alimentation, les circuits électroniques sont devenus de plus en plus susceptibles aux fautes transitoires. L’impact de ces erreurs au niveau système peut être catastrophique et les SETs (Single Event Transients) sont devenus une menace tangible à la fiabilité des systèmes embarqués, en l’occurrence pour les applications critiques comme les systèmes de transport. Les techniques de fiabilité qui se basent sur des taux d’erreurs (SERs) surestimés peuvent conduire à un gaspillage de ressources et par conséquent un cout en consommation de puissance électrique. Il est primordial de prendre en compte le phénomène de masquage d’erreur pour une estimation précise des SERs.Cette thèse propose une nouvelle modélisation inter-couches de la vulnérabilité des circuits qui combine les mécanismes de masquage au niveau transistor (TLM) et le masquage au niveau Système (SLM). Ce modèle est ensuite utilisé afin de construire une architecture adaptative tolérante aux fautes qui évalue la vulnérabilité effective du circuit en runtime. La stratégie d’amélioration de fiabilité est adaptée pour ne protéger que les parties vulnérables du système, ce qui engendre un circuit fiable avec un cout optimisé. Les expérimentations effectuées sur un système de détection d’obstacles à base de radar pour le transport ferroviaire montre que l’approche proposée permet d’´établir un compromis fiabilité/ressources utilisées
During the last few decades, a tremendous progress in the performance of semiconductor devices has been accomplished. In this emerging era of high performance applications, machines need not only to be efficient but also need to be dependable at circuit and system levels. Several works have been proposed to increase embedded systems efficiency by reducing the gap between software flexibility and hardware high-performance. Due to their reconfigurable aspect, Field Programmable Gate Arrays (FPGAs) represented a relevant step towards bridging this performance/flexibility gap. Nevertheless, Dynamic Reconfiguration (DR) has been continuously suffering from a bottleneck corresponding to a long reconfiguration time.In this thesis, we propose a novel medium-grained high-speed dynamic reconfiguration technique for DSP48E1-based circuits. The idea is to take advantage of the DSP48E1 slices runtime reprogrammability coupled with a re-routable interconnection block to change the overall circuit functionality in one clock cycle. In addition to the embedded systems efficiency, this thesis deals with the reliability chanllenges in new sub-micron electronic systems. In fact, as new technologies rely on reduced transistor size and lower supply voltages to improve performance, electronic circuits are becoming remarkably sensitive and increasingly susceptible to transient errors. The system-level impact of these errors can be far-reaching and Single Event Transients (SETs) have become a serious threat to embedded systems reliability, especially for especially for safety critical applications such as transportation systems. The reliability enhancement techniques that are based on overestimated soft error rates (SERs) can lead to unnecessary resource overheads as well as high power consumption. Considering error masking phenomena is a fundamental element for an accurate estimation of SERs.This thesis proposes a new cross-layer model of circuits vulnerability based on a combined modeling of Transistor Level (TLM) and System Level Masking (SLM) mechanisms. We then use this model to build a self adaptive fault tolerant architecture that evaluates the circuit’s effective vulnerability at runtime. Accordingly, the reliability enhancement strategy is adapted to protect only vulnerable parts of the system leading to a reliable circuit with optimized overheads. Experimentations performed on a radar-based obstacle detection system for railway transportation show that the proposed approach allows relevant reliability/resource utilization tradeoffs

32

Kofman, Émilien. "Adéquation algorithme architecture automatisée par solveur SMT". Thesis, Université Côte d'Azur (ComUE), 2017. http://www.theses.fr/2017AZUR4009/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Nous décrivons l'environnement et la méthode Symsched dédiée à la conception conjointe dite AAA (adéquation algorithme architecture) prenant en compte les différents compromis performance énergie admissibles pour un système embarqué. Nous traduisons les descriptions des différents composants (exigences de l'application et capacités de l'architecture) en un système d'équations et inéquations composé de variables entières qui modélisent les aspects temporels et de variables booléennes qui modélisent les différentes alternatives de placement des tâches. Ce problème est ensuite soumis à un outil de résolution automatique de type SMT (SAT Modulo Theories). Notre objectif est d'étudier le passage à l'échelle de telles méthodes et donc le compromis entre le niveau de description et l'expressivité portant sur les différents aspects nécessaires à la modélisation. Nous appliquons ensuite cette technique à des problèmes d'ordonnancement abstraits, réalistes et réels
We describe the Symsched methodology and environment for AAA design (Application Architecture Adequation). It allows to evaluate the energy/performance balance for a given embedded system. We translate the different components of the problem (application requirements et architecture provisions) in a system of equations and inequations made of integer variables for the modeling of temporal aspects and boolean variables for the modeling of admissible task mapping and resource states. We then submit this problem to an automatic search engine SMT solver (SAT Modulo Theories). We study the scalability of this methodology and its compromises with models expressiveness. We then study synthetic, realistic and real scheduling problems using this approach

33

Tawk, Melhem. "Accélération de la simulation par échantillonnage dans les architectures multiprocesseurs embarquées". Valenciennes, 2009. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/860a8e09-e347-4f85-83bd-d94ca890483d.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La conception de systèmes embarqués s’appuie fortement sur la simulation pour évaluer et valider des nouvelles configurations architecturales avant la réalisation physique. Néanmoins, comme ces systèmes deviennent de plus en plus complexes, la simulation de ces systèmes exige des temps importants. Ce problème est encore plus visible au niveau des architectures embarquées multiprocesseurs (ou MPSoC) qui offrent des performances certes intéressantes (en nombre d’instructions/Joule) mais qui exigent des simulateurs performants. Pour ces systèmes, il est impératif d’accélérer la simulation afin de réduire les délais de la phase d’évaluation des performances et obtenir ainsi des temps d’arrivée sur le marché (time-to-market) relativement courts. La thèse s’intéresse aux méthodes d’accélération de la simulation pour ce type d’architectures. Dans ce cadre, nous avons proposé une série de solutions visant à accélérer la simulation des MPSoC. L’ensemble des méthodes proposées sont basées sur l’échantillonnage des applications. Ainsi, les applications parallèles sont d’abords analysées afin de détecter les différentes phases qui les composent. Par la suite et pendant la simulation, les phases s’exécutant en parallèle se combinent et forment des clusters de phases. Nous avons mis au point des techniques qui permettent de former les clusters, de les détecter et de sauvegarder leurs statistiques de façon intéressante. Chaque cluster représente un échantillon d’intervalles d’exécution de l’application similaires. La détection de ces derniers nous évite de simuler plusieurs fois le même échantillon. Pour réduire le nombre de clusters dans les applications et augmenter le nombre d’occurrences des clusters simulés, une optimisation de la méthode a été proposée afin d’adapter dynamiquement la taille des phases des applications à simuler. Ceci permet de détecter facilement les scenarios des clusters exécutés lorsqu’une répétition dans le comportement des applications a lieu. Enfin, pour rendre notre méthodologie viable dans un environnement de conception de MPSoC, nous avons proposé des techniques performantes pour la construction de l’état exact du système au démarrage (checkpoint) de la simulation des clusters
Embedded system design relies heavily on simulation to evaluate and validate new platforms before implementation. Nevertheless, as technological advances allow the realization of more complex circuits, simulation time of these systems is considerably increasing. This problem arises mostly in the case of embedded multiprocessor architectures (MPSoC) which offer high performances (in terms of instructions/Joule) but which require powerful simulators. For such systems, simultion should be accelerated in order to speed up their design flow thus reducing the time-to-market. In this thesis, we proposed a series of solutions aiming at accelerating the simulation of MPSoC. The proposed methods are based on application sampling. Thus, the parallel applications are first analyzed in order to detect the different phases which compose them. Thereafter and during the simulation, the phases executed in parallel are combined together in order to generate clusters of phases. We developed techniques that facilitate generating clusters, detecting repeated ones and recording their statistics in an efficient way. Each cluster represents a sample of similar execution intervals of the application. The detection of these similar intervals saves us simulating several times the same sample. To reduce the number of clusters in the applications and to increase the occurrence number of simulated clusters, an optimization of the method was proposed to dynamically adapt phase size of the applications. This makes it possible to easily detect the scenarios of the executed clusters when a repetition in the behavior of the applications takes place. Finally, to make our methodology viable in an MPSoC design environment, we proposed efficient techniques to construct the real system state at the simulation starting point (checkpoint) of the cluster

34

Grivault, Ludovic. "Architecture multi-agent pour la conception et l'ordonnancement de systèmes multi-senseur embarqués sur plateformes aéroportées". Electronic Thesis or Diss., Sorbonne université, 2018. https://accesdistant.sorbonne-universite.fr/login?url=https://theses-intra.sorbonne-universite.fr/2018SORUS152.pdf.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Le problème de planification et d'ordonnancement des capteurs d'une plateforme aéroportée peut être assimilé à un problème de perception active avec maximisation de la connaissance de l'environnement et optimisation des actions senseurs qui en découlent. La problématique de la prise de décision fait naître le besoin d'une architecture au sein de laquelle les algorithmes de décision, les produits des capteurs et les données permettant leur interprétation sont organisés le plus efficacement possible tout en étant conformes avec les contraintes apportées par le contexte. Les produits de la phase de planification doivent ensuite être exécutés avec un délai minimal par les capteurs et nécessitent ainsi un ordonnancement réactif et efficace adapté à la criticité des missions et à la complexité de l'environnement. La décision des actions capteurs à exécuter au regard de l'environnement de la plateforme et du commandement demande une capacité de planification propre à l'ensemble des capteurs, afin de prendre des décisions en fonction des perceptions et contraintes de fonctionnement de chaque capteur. Un système multi-capteur, tel que présenté dans ce manuscrit, peut s'apparenter formellement à un atelier du type job-shop dans lequel les machines correspondent aux capteurs du SMS. Ces dernières années les capteurs embarqués à bord des plateformes aéroportées n'ont cessé de se développer. Nous verrons dans ce manuscrit comment le paradigme multi-agent permet de concevoir une architecture répondant au contexte et à ses évolutions moyen terme puis comment un ordonnancement à base d'heuristiques permet d'optimiser globalement les capteurs présents à bord de la plateforme
The problem of planning and scheduling the sensors of an airborne platform can be likened to an active perception problem with maximization of the environment knowledge and optimization of resulting sensors actions. The problem of decision-making entails the need for an architecture within the decision algorithms, the products of the sensors and the data allowing their interpretation are organized as efficiently as possible while being in conformity with the constraints brought by the context. The products of the planning phase must then be executed with minimal delay by the sensors and thus require a reactive and efficient scheduling adapted to mission criticality and the complexity of the environment. The decision of the sensor actions to be performed with regard to the environment of the platform and the command requires a planning capability specific to all sensors, in order to make decisions according to the perceptions and operating constraints of each sensor. A multi-sensor system, as presented in this manuscript, can be formally related to a job-shop type of workshop in which the machines correspond to the SMS sensors. In recent years the sensors on board airborne platforms have continuously grown. We will see in this manuscript how the multi-agent paradigm enables to design an architecture that responds to the context and its medium-term evolution, then how heuristic-based scheduling optimizes the sensors on board

35

Vaslin, Romain. "Hardware core for off-chip memory security management in embedded system". Lorient, 2008. http://www.theses.fr/2008LORIS119.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Nous proposons une architecture matérielle sécurisée du démarrage du système en passant par l'exécution des applications jusqu'à sa mise àjour sur le terrain. Une nouvelle technique afin de garantir la confidentialité et l'intégrité des données en mémoires est présentée et évaluée dans un premier temp L'architecture proposée est alors étendue avec de nouvelles fonctionnalités qui permettent de gérer à la volée le niveau de sécurité spécifique à la donnée. Ceci ayant pour but de minimiser au maximum les coûts engendrés par la sécurité et notamment la surface, la performance, la consommation mémoire et e��nergétique de l'architecture. Cette base étant évaluée au traves de différentes applications temps réel s'exécutant sur l'architecture sécurisée, l'étape suivante est la mise en oeuvre complète d'un système. Pour cela une méthode de démarrage sécurisée est également proposée afin de lancer les applications depuis une mémoire flash. D'autre mécanismes sont également introduits afin de permettre une mise à jour des applications contenues dans la flash et leur exécution par la suite sur l'architecture sécurisée. L'ensemble des résultats générés ont pour but de montrer que la solution proposée correspond aux besoins et aux capacités des systèmes embarqués. Pour la première fois le coût de la sécurité a été évalué sur l'ensemble des caractéristiques spécifiques au domaine des systèmes embarqués (surface, performance, consommation mémoire et énergétique) pour une chaine totalement sécurisée
We offer a secure hardware architecture for system boot up, secure software execution and on field update. A new scheme is presented to guarantee dat confidentiality and integrity for off-chip memories. The architecture capabilities are extended to support on the fly security level management of data. The goal is to minimize the overhead due to security like logic area, performance, memory footprint and power consumption for the architecture. After careful evaluation through real time applications execution with this secure architecture, the next step was to provide an end to end solution. Toward th solution, a secure boot up mechanism is proposed in order to securely start applications from a flash memory. More techniques are also introduced to allow on field software update for later secure execution with the architecture. A complete set ofresults has been generated in order to underline the fact that the proposed solution matches with the current needs and constraints of embedded systems. For the first time the security cost in area, performance, memory and power has been evaluated for embedded systems with an end to end solution

36

Casalino, Lorenzo. "(On) The Impact of the Micro-architecture on Countermeasures against Side-Channel Attacks". Electronic Thesis or Diss., Sorbonne université, 2024. http://www.theses.fr/2024SORUS036.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les attaques par canaux auxiliaires sont une menace pour la confidentialité des données, en particulier sur les systèmes embarqués. La contre-mesure de masquage constitue une approche de protection sûre et prouvée. Néanmoins, des réalités physiques réduisent les garanties de sécurité prouvées. En particulier, dans le contexte logiciel, le jeu d'instructions (ISA) supporté par un processeur cache au concepteur du schéma de masquage l'une des causes de cette réduction de la sécurité : la micro-architecture. Ainsi, le concepteur ne peut pas déterminer les sources de fuite induites par la micro-architecture et leur impact sur la sécurité d'une implémentation logicielle. Des informations peuvent fuir, par exemple, lors des transitions d'état dans les registres cachés, ou si les signaux dans des éléments combinatoires ont des temps de propagation différents. À cela s'ajoutent les effets de mécanismes spéculatifs potentiels et de la structuration du système mémoire. Plusieurs méthodologies permettent d'atténuer l'impact de la micro-architecture sur les implémentations logicielles masquées, mais ces travaux requièrent une connaissance fine de la micro-architecture, ce qui a plusieurs inconvénients : portabilité limitée des garanties de sécurité entre différentes micro-architectures, connaissance souvent incomplète de la micro-architecture, complexité des micro-architectures. On peut donc se demander s'il existe des approches moins dépendantes de la micro-architecture sous-jacente. Dans cette thèse, nous abordons, selon deux axes, la problématique du développement de logiciels masqués sécurisés en pratique contre les attaques par canal auxiliaire. Le premier axe vise le développement automatisé de logiciel masqué résistant aux fuites en transitions. Nous proposons une méthodologie qui tire parti des compilateurs optimisants : étant donné une implémentation logicielle, annotée avec des informations relatives aux données sensibles et une description de la micro-architecture cible, nous montrons comment l'ordonnancement des instructions et l'allocation des registres peut atténuer les fuites basées sur les transitions de manière automatisée. Le deuxième axe vise une approche indépendante de l'architecture cible. Dans la littérature, les travaux se concentrent en majorité sur l'atténuation de l'impact de la micro-architecture sur les implémentations logicielles protégées par le schéma de masquage Booléen. D'autres types de schémas de masquage ont été montrés plus résistants aux fuites en transition en théorie, et donc potentiellement aux effets de la micro-architecture de la cible. Cependant, leur résistance en pratique n'a pas été étudiée. De plus, l'exploitation potentielle d'informations provenant du parallélisme des données potentiellement induit par la micro-architecture n'a pas été étudié pour les implémentations logicielles. Nous étudions ainsi la sécurité en pratique offerte par les schémas de masquage de premier ordre Booléen, arithmétique et produit scalaire contre les fuites induites par la micro-architecture, y compris le parallélisme des données. D'abord, nous montrons que le parallélisme de données se manifeste même sur de simples micro-architectures scalaires. Ensuite, nous étudions l'impact des fuites en transition et du parallélisme de données sur les valeurs masquées avec les schémas de masquage étudiés. Enfin, nous étudions l'impact de ces fuites sur des implémentations masquées du cryptosystème AES-128. Nous montrons qu'aucun des schémas de masquage étudiés n'apporte de protection parfaite face aux fuites micro-architecturales considérées, bien que leur résistance soit très hétérogène
Side-channels attacks are recognized as a threat for the confidentiality of data, in particular on embedded systems. The masking countermeasure constitutes a provably secure protection approach. Nonetheless, physical non-idealities reduce its proven security guarantees. In particular, in the software implementations, the Instruction Set Architecture (ISA) supported by a processor hides to the masking scheme designer one cause of such physical non-idealities: the micro-architecture. As such, the designer is not aware of the actual micro-architecture-induced side-channel sources and their security impact on a software implementation. Information can leak, for instance, during the state transition of hidden registers, or in the case signals of combinatorial elements exhibit different propagation times. Furthermore, speculative features and the memory subsystems can play a role in such information leakage. Several methodologies allow the mitigation of the impact of the micro-architecture on masked software implementations, but these approaches depend on the detailed knowledge of the micro-architecture, which implies several shortcomings: limited portability of the security guarantees between different micro-architectures, incomplete knowledge of the microarchitecture, complexity of the micro-architecture design. Thus, one might wonder whether there exist approaches less dependent on the underlying micro-architecture. With this thesis, we address, along two axes, the problem of developing practically secure masked software. The first axis targets the automated development of masked software resilient to transition-based leakages. We propose a methodology that takes advantage of optimizing compilers: given in input a software implementation, annotated with sensitive-data-related information, and a description of the target micro-architecture, we show how to exploit the instruction scheduling and register allocation tools to mitigate transition-based leakages in an automated manner. The second axis targets an architecture-independent approach. In literature, most of the works focuses on mitigating the impact of the micro-architecture on software implementations protected with the so-called Boolean masking scheme. Theoretical studies show the better resilience of alternative types masking schemes against transition-based leakages, suggesting their employment against micro-architectural leakage. Yet, their practical resilience has not been explored. Furthermore, the potential exploitation of the information leaked by data parallelism, potentially induced by the micro-architecture, has not been studied for software implementations. As such, we study the practical security offered by first-order Boolean, arithmetic and Inner-Product masking against micro-architecture-induced leakage, encompassing data parallelism as well. We first show that data parallelism can manifest also on simple scalar micro-architectures. Then, we evaluate the impact of transition-based leakage and data parallelism on values masked with the studied masking schemes. Eventually, we evaluate the impact of such information leakages on different masked implementations of the AES-128 cryptosystem. We show that, although their different leakage resilience, none of the studied masking schemes can perfectly mitigate the considered micro-architectural leakages

37

Krichen, Fatma. "Architectures logicielles à composants reconfigurables pour les systèmes temps réel répartis embarqués (TR²E)". Phd thesis, Université Toulouse le Mirail - Toulouse II, 2013. http://tel.archives-ouvertes.fr/tel-00921209.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Un système logiciel embarqué est dit reconfigurable, s'il peut modifier son comportement ou son architecture selon l'évolution des exigences de son contexte d'utilisation et la variation des contraintes de son environnement d'exécution. La croissance constante de la complexité afférente et l'autonomie indispensable à la gestion des systèmes logiciels embarqués rendent la reconfiguration de plus en plus importante. Les défis concernent autant le niveau modèle de conception que le niveau environnement et support d'exécution. Les contributions de ce travail portent sur la reconfiguration dynamique guidée par les modèles dans le processus de développement des systèmes logiciels embarqués. Elles ciblent à la fois le niveau modélisation et le niveau plate-forme d'exécution. Par ailleurs, nous proposons une approche basée sur l'ingénierie dirigée par les modèles permettant le passage automatisé et fiable des modèles vers l'implantation, sans rupture de la chaîne de production.

38

Cargnini, Luís Vitório. "Applications des technologies mémoires MRAM appliquées aux processeurs embarqués". Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20091/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Le secteur Semi-conducteurs avec l'avènement de fabrication submicroniques coule dessous de 45 nm ont commencé à relever de nouveaux défis pour continuer à évoluer en fonction de la loi de Moore. En ce qui concerne l'adoption généralisée de systèmes embarqués une contrainte majeure est devenu la consommation d'énergie de l'IC. En outre, les technologies de mémoire comme le standard actuel de la technologie de mémoire intégré pour la hiérarchie de la mémoire, la mémoire SRAM, ou le flash pour le stockage non-volatile ont des contraintes complexes extrêmes pour être en mesure de produire des matrices de mémoire aux nœuds technologiques 45 nm ci-dessous. Un important est jusqu'à présent mémoire non volatile n'a pas été adopté dans la hiérarchie mémoire, en raison de sa densité et comme le flash sur la nécessité d'un fonctionnement multi-tension.Ces thèses ont fait, par le travail dans l'objectif de ces contraintes et de fournir quelques réponses. Dans la thèse sera présenté méthodes et les résultats extraits de ces méthodes pour corroborer notre objectif de définir une feuille de route à adopter une nouvelle technologie de mémoire non volatile, de faible puissance, à faible fuite, SEU / MEU-résistant, évolutive et avec similaire le rendement en courant de la SRAM, physiquement équivalente à SRAM, ou encore mieux, avec une densité de surface de 4 à 8 fois la surface d'une cellule SRAM, sans qu'il soit nécessaire de domaine multi-tension comme FLASH. Cette mémoire est la MRAM (mémoire magnétique), selon l'ITRS avec un candidat pour remplacer SRAM dans un proche avenir. MRAM au lieu de stocker une charge, ils stockent l'orientation magnétique fournie par l'orientation de rotation-couple de l'alliage sans la couche dans la MTJ (Magnetic Tunnel Junction). Spin est un état quantical de la matière, que dans certains matériaux métalliques peuvent avoir une orientation ou son couple tension à appliquer un courant polarisé dans le sens de l'orientation du champ souhaitée.Une fois que l'orientation du champ magnétique est réglée, en utilisant un amplificateur de lecture, et un flux de courant à travers la MTJ, l'élément de cellule de mémoire de MRAM, il est possible de mesurer l'orientation compte tenu de la variation de résistance, plus la résistance plus faible au passage de courant, le sens permettra d'identifier un zéro logique, diminuer la résistance de la SA détecte une seule logique. Donc, l'information n'est pas une charge stockée, il s'agit plutôt d'une orientation du champ magnétique, raison pour laquelle il n'est pas affecté par SEU ou MEU due à des particules de haute énergie. En outre, il n'est pas dû à des variations de tensions de modifier le contenu de la cellule de mémoire, le piégeage charges dans une grille flottante.En ce qui concerne la MRAM, cette thèse a par adresse objective sur les aspects suivants: MRAM appliqué à la hiérarchie de la mémoire:- En décrivant l'état actuel de la technique dans la conception et l'utilisation MRAM dans la hiérarchie de mémoire;- En donnant un aperçu d'un mécanisme pour atténuer la latence d'écriture dans MRAM au niveau du cache (Principe de banque de mémoire composite);- En analysant les caractéristiques de puissance d'un système basé sur la MRAM sur Cache L1 et L2, en utilisant un débit d'évaluation dédié- En proposant une méthodologie pour déduire une consommation d'énergie du système et des performances.- Et pour la dernière base dans les banques de mémoire analysant une banque mémoire Composite, une description simple sur la façon de générer une banque de mémoire, avec quelques compromis au pouvoir, mais la latence équivalente à la SRAM, qui maintient des performances similaires
The Semiconductors Industry with the advent of submicronic manufacturing flows below 45 nm began to face new challenges to keep evolving according with the Moore's Law. Regarding the widespread adoption of embedded systems one major constraint became power consumption of IC. Also, memory technologies like the current standard of integrated memory technology for memory hierarchy, the SRAM, or the FLASH for non-volatile storage have extreme intricate constraints to be able to yield memory arrays at technological nodes below 45nm. One important is up until now Non-Volatile Memory weren't adopted into the memory hierarchy, due to its density and like flash the necessity of multi-voltage operation. These theses has by objective work into these constraints and provide some answers. Into the thesis will be presented methods and results extracted from this methods to corroborate our goal of delineate a roadmap to adopt a new memory technology, non-volatile, low-power, low-leakage, SEU/MEU-resistant, scalable and with similar performance as the current SRAM, physically equivalent to SRAM, or even better with a area density between 4 to 8 times the area of a SRAM cell, without the necessity of multi-voltage domain like FLASH. This memory is the MRAM (Magnetic Memory), according with the ITRS one candidate to replace SRAM in the near future. MRAM instead of storing charge, they store the magnetic orientation provided by the spin-torque orientation of the free-layer alloy in the MTJ (Magnetic Tunnel Junction). Spin is a quantical state of matter, that in some metallic materials can have it orientation or its torque switched applying a polarized current in the sense of the field orientation desired. Once the magnetic field orientation is set, using a sense amplifier, and a current flow through the MTJ, the memory cell element of MRAM, it is possible to measure the orientation given the resistance variation, higher the resistance lower the passing current, the sense will identify a logic zero, lower the resistance the SA will sense a one logic. So the information is not a charge stored, instead it is a magnetic field orientation, reason why it is not affected by SEU or MEU caused due to high energy particles. Also it is not due to voltages variations to change the memory cell content, trapping charges in a floating gate. Regarding the MRAM, this thesis has by objective address the following aspects: MRAM applied to memory Hierarchy: - By describing the current state of the art in MRAM design and use into memory hierarchy; - by providing an overview of a mechanism to mitigate the latency of writing into MRAM at the cache level (Principle to composite memory bank); - By analyzing power characteristics of a system based on MRAM on CACHE L1 and L2, using a dedicated evaluation flow- by proposing a methodology to infer a system power consumption, and performances.- and for last based into the memory banks analysing a Composite Memory Bank, a simple description on how to generate a memory bank, with some compromise in power, but equivalent latency to the SRAM, that keeps similar performance

39

Guerre, Alexandre. "Approche hiérarchique pour la gestion dynamique des tâches et des communications dans les architectures massivement parallèles programmables". Paris 11, 2010. http://www.theses.fr/2010PA112102.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les dispositifs embarqués deviennent multi usage tels que les téléphones portables. De plus, les applications sont de plus en plus complexes. C'est pourquoi le monde de l'embarqué nécessite de nos jours des processeurs puissants et flexibles permettant l'exécution d'applications dynamiques. Les monoprocesseurs ont atteint leur limite et ne peuvent plus fournir une puissance de calcul suffisant en respectant les contraintes de surface et de consommation. Les systèmes embarqués sont devenus multiprocesseurs afin de répondre à ces contraintes. Cette étude traite des communications dans un multiprocesseur massivement parallèle ainsi que de la gestion dynamique d'un grand nombre de tâches. Elle propose un modèle d'exécution ainsi qu'une architecture adaptée afin de répondre aux contraintes du monde de l'embarqué. L'architecture se compose de différents clusters de processeurs. Les applications sont définies à l'aide de graphes de tâches découpés en groupe. L'ensemble est placé dynamiquement dans l'architecture. Afin de répartir au mieux la charge de travail sur les clusters, un mécanisme de migration est en place. Comparé à une solution centralisée, les solutions hiérarchisées et distribuées permettent de paralléliser le contrôle sur chaque cluster ce qui augmente les performances. Cependant seule la solution hiérarchisée offre également une vue globale de l'architecture qui permet dynamiquement de répartir les tâches sur l'ensemble de l'architecture
Nowadays, embedded systems have many uses like cell phones, GPS, etc. . Moreover, all these applications become complex. Hence, embedded world needs powerful and flexible processors able to manage the execution of dynamic applications. Mono-processors reach their limits and cannot provide enough computing power with the respect of embedded constraints. To solve this problem, embedded systems use multi-core processors. This thesis focuses on the problem of communication into many-core processors and the management of thousands of tasks on this kind of architecture. It presents an execution model and a many-core architecture able to respect embedded constraints. The architecture is composed of clusters of processors, and a hierarchical control to manage the execution of tasks and communications. The application is cut into Iinear task groups. These groups are dynamically dispatched on the architecture. We demonstrate that a hierarchical approach can provide a significant benefit in term of transistor efficiency in embedded systems

40

Pierrefeu, Lionel. "Algorithmes et architecture pour l'authentification de visages en situation réelle : système embarqué sur FPGA". Saint-Etienne, 2009. http://www.theses.fr/2009STET4024.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse s'inscrit dans les domaines du traitement d'images et de l'électronique embarquée. Plus spécifiquement, le travail présenté dans ce manuscrit a pour but l'étude et la mise en œuvre d'un système embarqué destiné à accomplir les tâches de détection de visages dans une image, la reconnaissance et l'identification de visages. L'étude réalisée destine ce système de traitement automatique de visages à des applications type grand public, tenant ainsi compte de contraintes fortes telles que le traitement en temps réel et des conditions d'acquisitions non contrôlées. Ce travail consiste à la sélection et au développement d'algorithmes adaptés aux applications d'authentification d'un visage, ainsi que leurs optimisations en tenant compte du meilleur compromis entre performances et coût de traitement en vue de l'implantation matérielle. Le document est composé de trois parties. La première partie porte sur l'algorithme d'authentification de visage, présentant les différentes approches existantes et la solution retenue basée sur un réseau neuronal de type RBF. La seconde partie présente l' étude de la sensibilité du système aux conditions d'acquisition de l'image du visage (variation de l'éclairage et du positionnement du visage) ainsi que la chaîne d'algorithmes développés afin d'accroître la robustesse du système. La dernière partie développe les choix réalisés tenant compte du parallélisme potentiel des algorithmes sélectionnés. Cette partie détaille aussi les résultats obtenus pour l'intégration du système complet
This thesis is concerned with image processing and embedded systems domains. More specifically, the aim of this work is to study and develop an on chip system capable of efficiently performing face detection, face recognition and face identification. The goal of the study is to design an electronic consumer product while taking into account constraints such as a real time processing and uncontrollable acquisition conditions. This work consists in the selection and development of algorithms suitable for face recognition applications and their optimization, taking into account the best compromise between performance and processing cost for the hardware implementation. This document is composed of three parts. The first part deals with the face authentification algorithms, presenting an overview of existing approaches and details of the selected neural network type RBF solution. Second part develops the study of the system's sensitivity to general face acquisitions conditions (range of lighting and positioning of the face in images) and also presents the selected chain of algorithms developed ton increase the system robustness. The final section presents the choices made taking into account the potential parallelism of algorithms selected. This section also details the results obtained for the integration of the complete system on FPGA

41

Senni, Sophiane. "Exploration of non-volatile magnetic memory for processor architecture". Thesis, Montpellier, 2015. http://www.theses.fr/2015MONTS264/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

De par la réduction continuelle des dimensions du transistor CMOS, concevoir des systèmes sur puce (SoC) à la fois très denses et énergétiquement efficients devient un réel défi. Concernant la densité, réduire la dimension du transistor CMOS est sujet à de fortes contraintes de fabrication tandis que le coût ne cesse d'augmenter. Concernant l'aspect énergétique, une augmentation importante de la puissance dissipée par unité de surface frêne l'évolution en performance. Ceci est essentiellement dû à l'augmentation du courant de fuite dans les transistors CMOS, entraînant une montée de la consommation d'énergie statique. En observant les SoCs actuels, les mémoires embarquées volatiles tels que la SRAM et la DRAM occupent de plus en plus de surface silicium. C'est la raison pour laquelle une partie significative de la puissance totale consommée provient des composants mémoires. Ces deux dernières décennies, de nouvelles mémoires non volatiles sont apparues possédant des caractéristiques pouvant aider à résoudre les problèmes des SoCs actuels. Parmi elles, la MRAM est une candidate à fort potentiel car elle permet à la fois une forte densité d'intégration et une consommation d'énergie statique quasi nulle, tout en montrant des performances comparables à la SRAM et à la DRAM. De plus, la MRAM a la capacité d'être non volatile. Ceci est particulièrement intéressant pour l'ajout de nouvelles fonctionnalités afin d'améliorer l'efficacité énergétique ainsi que la fiabilité. Ce travail de thèse a permis de mener une exploration en surface, performance et consommation énergétique de l'intégration de la MRAM au sein de la hiérarchie mémoire d'un processeur. Une première exploration fine a été réalisée au niveau mémoire cache pour des architectures multicoeurs. Une seconde étude a permis d'évaluer la possibilité d'intégrer la MRAM au niveau registre pour la conception d'un processeur non volatile. Dans le cadre d'applications des objets connectés, de nouvelles fonctionnalités ainsi que les intérêts apportés par la non volatilité ont été étudiés et évalués
With the downscaling of the complementary metal-oxide semiconductor (CMOS) technology,designing dense and energy-efficient systems-on-chip (SoC) is becoming a realchallenge. Concerning the density, reducing the CMOS transistor size faces up to manufacturingconstraints while the cost increases exponentially. Regarding the energy, a significantincrease of the power density and dissipation obstructs further improvement inperformance. This issue is mainly due to the growth of the leakage current of the CMOStransistors, which leads to an increase of the static energy consumption. Observing currentSoCs, more and more area is occupied by embedded volatile memories, such as staticrandom access memory (SRAM) and dynamic random access memory (DRAM). As a result,a significant proportion of total power is spent into memory systems. In the past twodecades, alternative memory technologies have emerged with attractive characteristics tomitigate the aforementioned issues. Among these technologies, magnetic random accessmemory (MRAM) is a promising candidate as it combines simultaneously high densityand very low static power consumption while its performance is competitive comparedto SRAM and DRAM. Moreover, MRAM is non-volatile. This capability, if present inembedded memories, has the potential to add new features to SoCs to enhance energyefficiency and reliability. In this thesis, an area, performance and energy exploration ofembedding the MRAM technology in the memory hierarchy of a processor architectureis investigated. A first fine-grain exploration was made at cache level for multi-core architectures.A second study evaluated the possibility to design a non-volatile processorintegrating MRAM at register level. Within the context of internet of things, new featuresand the benefits brought by the non-volatility were investigated

42

Maalej, Issam. "Exploration haut niveau des architectures multiprocesseurs : analyse et métrique". Lorient, 2007. http://www.theses.fr/2007LORIS092.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

L’étape d’exploration architecturale est une étape critique du flot de conception des systèmes embarqués dans la mesure où les décisions prises à ce niveau impactent très fortement les performances finales du système. Les applications et les architectures ont fortement évolué ces dernières années et cette tendance se confirme pour l'avenir. Face à cette complexité croissante l'étape d’exploration architecturale atteint ses limites et n’est plus en mesure d'appréhender les applications composées de plusieurs centaines de tâches ainsi que les architectures multiprocesseurs dont le nombre de processeurs croît continuellement. Les travaux développés au cours de cette thèse visent donc à lever ce verrou en proposant une extension aux flots de conception utilisés actuellement. Pour cela, une réflexion a été menée afin d’identifier et analyser les points critiques résultant des évolutions architecturales. Un modèle d’architecture multi-PACM (Processeur Accumulateur Coprocesseur Mémoire) a ainsi été élaboré pour représenter à la fois les architectures et plusieurs paramètres critiques (i. E. Proximité spatiale, parallélisme et diversité logicielle). L'approche de conception proposée se décompose en deux étapes et se situe en amont des étapes d'exploration traditionnelles (i. E. Partitionnement logiciel/matériel). Ainsi l’étape d’exploration est précédée par une étape de pré-exploration au niveau fonctionnel afin de réduire l’espace des architectures et réduire par conséquent les coûts et la complexité de l’exploration. L’étape de pré-exploration consiste à distribuer les tâches entre les PACM de l’architecture pour aboutir à un nombre réduit de partitions. Cette étape correspond à un problème d'optimisation multi-objectif visant à maximiser six métriques qui ont été identifiées et formalisées. Ces dernières visent à optimiser la distribution des échanges de données, le partage des données et la distribution des contraintes de débit au niveau des partitions afin d’optimiser le temps, la surface et la consommation du système. La projection des paramètres temps, surface et consommation des approches actuelles sur un espace basé sur les 6 métriques proposées permet de réduire les coûts d’exploration. En effet, l'utilisation des métriques conduit à une abstraction des paramètres technologiques. L’approche proposée, qui repose sur un algorithme génétique, est flexible et permet au concepteur d’enrichir et de guider le processus d'exploration. Plusieurs applications ont été considérées afin de valider la démarche proposée. L'application UMTS a permis de valider les métriques et leur analyse par l’algorithme génétique. L'application de codage audio AC3 a permis de valider le flot proposé en deux étapes. Enfin l'application ICAM a démontré la capacité de l’approche proposée à appréhender un espace de conception étendu aussi bien du point de vue de l’application que de l’architecture
Architecture exploration is a fundamental step in the design flow of embedded systems since the decisions made at this level have a significant impact on the final performance of the system. Applications and architectures have evolved and are still evolving, which increases the complexity of architecture exploration approaches. Indeed, these approaches have reached their own limits and are less efficient to handle applications which include a huge number of tasks and multiprocessor platforms with an increasing number of processors. In this PhD, to address this major lock, we discuss about the issue caused by multiprocessor architectures exploration with a high number of processors for applications that include many tasks. A study has been performed in order to identify and analyse design problems caused by these applications. A new architecture exploration approach has been implemented in order to overcome those problems. For that purpose a multi-PACM (Processor Accelerator Coprocessor Memory) architecture template has been established to represent both architectures specification and its new parameters (proximity, parallelism and software diversity). Our design space exploration approach is divided in two steps. The exploration step is preceded by a pre-exploration step which takes place at a higher level (functional) in order to reduce the architecture space as well as the exploration costs and complexity. Pre-exploration step consists in distributing tasks into the architecture’s PACMs. The distribution of tasks among the PACMs is called "partition". Pre-exploration step is a multi-objective optimisation aiming at maximising six metrics that have been defined and formalized. The purpose of these metrics consists in optimising the distribution of data exchanges, data sharing, and throughput constraints at the level of partitions in order to optimise the system time, area and consumption. Projecting time, area and consumption space used in traditional methods into a six-metric-based space allows the reduction of the exploration costs since metrics are less dependent on technology. This approach which is based on a genetic algorithm is flexible and helps the designer to enrich and guide the exploration process. UMTS transmitter, AC3 signal encoding and ICAM object tracking applications have been used to validate the metrics and their analysis through the genetic algorithm. They have also demonstrated the exploration approach and its ability to face with an extended design space, both from an application and an architecture point of view

43

Monthe, Djiadeu Valéry Marcial. "Développement des systèmes logiciels par transformation de modèles : application aux systèmes embarqués et à la robotique". Thesis, Brest, 2017. http://www.theses.fr/2017BRES0113/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Avec la construction des robots de plus en plus complexes, la croissance des architectures logicielles robotiques et l’explosion de la diversité toujours plus grande des applications et misions des robots, la conception, le développement et l’intégration des entités logicielles des systèmes robotiques, constituent une problématique majeure de la communauté robotique. En effet, les architectures logicielles robotiques et les plateformes de développement logiciel pour la robotique sont nombreuses, et sont dépendantes du type de robot (robot de service, collaboratif, agricole, médical, etc.) et de son mode d'utilisation (en cage, d’extérieur, en milieu occupé, etc.). L’effort de maintenance de ces plateformes et leur coût de développement sont donc considérables.Les roboticiens se posent donc une question fondamentale : comment réduire les coûts de développement des systèmes logiciels robotiques, tout en augmentant leur qualité et en préservant la spécificité et l’indépendance de chaque système robotique? Cette question induit plusieurs autres : d’une part, comment décrire et encapsuler les diverses fonctions que doit assurer le robot, sous la forme d’un ensemble d’entités logicielles en interaction? Et d’autre part, comment conférer à ces entités logicielles, des propriétés de modularité, portabilité, réutilisabilité, interopérabilité, etc.?A notre avis, l’une des solutions les plus probables et prometteuses à cette question consiste à élever le niveau d’abstraction dans la définition des entités logicielles qui composent les systèmes robotiques. Pour ce faire, nous nous tournons vers l’ingénierie dirigée par les modèles, et plus particulièrement la conception des DSML (Domain Specific Modeling Language).Dans cette thèse, nous réalisons dans un premier temps, une étude comparative des langages de modélisation et de méthodes utilisés dans le développement des systèmes embarqués temps réel en général. L’objectif de ce premier travail étant de voir s’il en existe qui puissent permettre de répondre aux questions susmentionnées des roboticiens. Cette étude, non seulement nous montre que ces approches ne sont pas adaptées à la définition des architectures logicielles robotiques, mais elle aboutit surtout à unFramework, que nous proposons et qui aide à choisir la (les) méthode(s) et/ou le(s) langage(s) de modélisation le(s) plus adapté(s) aux besoins du concepteur. Par la suite, nous proposons un DSML baptisé RsaML (Robotic Software Architecture Modeling Language), pour la définition des architectures logicielles robotiques avec prise en compte de propriétés temps réel. Pour ce faire, un méta-modèle est proposé à partir des concepts que les roboticiens ont l’habitude d’utiliser pour la définition de leurs applications. Il constitue la syntaxe abstraite du langage. Les propriétés temps réel sont identifiées à leur tour et incluses dans les concepts concernés. Des règles sémantiques du domaine de la robotique sont ensuite définies sous forme de contraintes OCL, puis intégrées au méta-modèle, pour permettre que des vérifications de propriétés non fonctionnelles et temps réel soient effectuées sur les modèles construits. Le Framework de modélisation EMF d’Eclipse a été utilisé pour mettre en oeuvre un éditeur qui supporte le langage RsaML.La suite des travaux réalisés dans cette thèse a consisté à définir des transformations de modèles, puis à les utiliser pour implémenter des générateurs. Ces derniers permettent à partir d’un modèle RsaML construit, d’une part, de produire sa documentation et, d’autre part, de produire du code source en langage C. Ces contributions sont validées à travers un cas d’étude décrivant un scénario basé sur le robot Khepera III
With the construction of increasingly complex robots, the growth of robotic software architectures and the explosion of ever greater diversity of applications and robots missions, the design, development and integration of software entities of robotic systems, constitute a major problem for the robotics community. Indeed, robotic software architectures and software development platforms for robotics are numerous, and are dependent on the type of robot (service robot, collaborative, agricultural, medical, etc.) and its usage mode (In cage, outdoor, environment with obstacles, etc.).The maintenance effort of these platforms and their development cost are therefore considerable.Roboticists are therefore asking themselves a fundamental question: how to reduce the development costs of robotic software systems, while increasing their quality and preserving the specificity and independence of each robotic system? This question induces several others: on the one hand, how to describe and encapsulate the various functions that the robot must provide, in the form of a set of interactive software entities? And on the other hand, how to give these software entities, properties of modularity, portability, reusability, interoperability etc.?In our opinion, one of the most likely and promising solutions to this question, is to raise the level of abstraction in defining the software entities that make up robotic systems. To do this, we turn to model-driven engineering, specifically the design of Domain Specific Modeling Language (DSML).In this thesis, we first realize a comparative study of modeling languages and methods used in the development of embedded real time systems in general. The objective of this first work is to see if there are some that can make it possible to answer the aforementioned questions of the roboticists. This study not only shows that these approaches are not adapted to the definition of robotic software architectures, but mainly results in a framework, which we propose and which helps to choose the method (s) and / or the modeling language (s) best suited to the needs of the designer. Subsequently, we propose a DSML called Robotic Software Architecture Modeling Language (RsaML), for the definition of robotic software architectures with real-time properties. To do this, a meta-model is proposed from the concepts that roboticists are used to in defining their applications. It constitutes the abstract syntax of the language. Real-time properties are identified and included in the relevant concepts. Semantic rules in the field of robotics are then defined as OCL constraints and then integrated into the meta-model, to allow non-functional and realtime property checks to be performed on the constructed models.Eclipse Modeling Framework has been used to implement an editor that supports the RsaML language. The rest of the work done in this thesis involved defining model transformations and then using them to implement generators. These generators make it possible from a RsaML model built, to produce its documentation and source code in C language. These contributions are validated through a case study describing a scenario based on the Khepera III robot

44

Lelong, Lionel. "Architecture SoC-FPGA pour la mesure temps réel par traitement d'images. Conception d'un système embarqué : imageur CMOS et circuit logique programmable". Saint-Etienne, 2005. http://www.theses.fr/2005STET4008.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

La méthode de mesures par PIV (Particle Image Velocimetry) est une technique pour mesurer un champ de vitesse de manière non intrusive et multipoints. Cette technique utilise l'algorithme de corrélation entre deux images consécutives pour déterminer les vecteurs vitesse. La quantité de calcul requis par cette méthode limite son usage à des traitements en temps différé sur ordinateur. Les performances des ordinateurs demeurent insuffisantes pour ce type d'applications sous contrainte temps réel sur des cadences de données élevés. Au vu de ces besoins, la définition et la conception d'architectures dédiées semblent être une solution adéquate pour atteindre le temps réel. L'évolution des niveaux d'intégration permet le développement des structures dédiées au traitement d'images en temps réel à bas prix. Dans ce travail de thèse, nous nous sommes intéressés à la conception d'une architecture de type SoC (System on-Chip) dédiée aux mesures de paramètres physiques par traitement d'images en temps réel. C'est une architecture hiérarchique et modulaire dédiée à des applications de type flot de données d'entrée dominant. Cette description hiérarchique permet la modification du nombre et/ou de la nature de ces éléments sans modifier profondément l'architecture. Pour le calcul d'une mesure, il faut 267 µs avec un FPGA à 50 MHz. Pour estimer les performances du système, un imageur CMOS a été connecté directement au FPGA. Les avantages de ce prototype sont de réduire au minimum le mouvement de grands ensembles de données ainsi que la latence en commençant à traiter des données avant leur complète acquisition
The measurements method by PIV (Particle Image Velocimetry) is a technique to measure a motion vector field in a non-intrusive way and multi points. This technique uses the cross-correlation algorithm between two images to estimate the motion. The computation quantity required by this method limits its use to off-line processing with computer. The computers performances remain insufficient for this type of applications under constraint real time on high data rates. Within sight of these specific needs, the definition and the design of dedicated architectures seem to be an adequate solution to reach significant performances. The evolution of the integration levels allows the development of structures dedicated to image processing in real time at low prices. We propose a hardware implementation of cross-correlation algorithm adapted to internal architecture of FPGA with an aim of obtaining the real time PIV. In this thesis, we were interested in the architecture design of System on-a-Chip dedicated to physical measurements of parameters by real time image processing. This is a hierarchical and modular architecture dedicated to applications of “Dominant input data flow”. This hierarchical description allows a modification of number and/or nature of elements without architecture modifications. For one measurement computation, it needs 267 µs with a FPGA at the frequency of 50 MHz. To estimate the system performances, a CMOS image sensor was connected directly to the FPGA. That makes it possible to carry out a compact, dedicated and easily reuse system. An architecture made up of 5 computation modules allows satisfying the constraint of real time processing with this prototype

45

Tournier, Jean-Charles. "Qinna : une architecture à base de composants pour la gestion de la qualité de service dans les systèmes embarqués mobiles". Phd thesis, INSA de Lyon, 2005. http://tel.archives-ouvertes.fr/tel-00009704.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les systèmes embarqués communicants sont de plus en plus présents dans notre environnement quotidien sous formes de PDA, téléphones portables, etc. Ces sytèmes se doivent d'être ouverts afin de pouvoir accueillir de nouvelles applications tout au long de leur cycle de vie. Ils possèdent alors des contraintes fortes de types qualité de service, sécurité, tolérance aux fautes, etc. La programmation à base de composants apparaît comme une solution prometteuse pour le développement de tels systèmes. Cependant, un des frein à l'adoption de ce type de programmation est que les modèles à composants n'intègrent pas les aspects de gestion de qualité de service.
Ce travail de thèse présente une architecture de gestion de qualité de service pour les systèmes embarqués mobiles à composants. Cette architecture, appelée Qinna, est définie à l'aide de composants Fractal et permet la mise en œuvre, ainsi que la gestion dynamique, de contrats de qualité de service entre les différents composants d'un système. L'originalité de l'approche proposée permet de prendre en compte la qualité de service quelque soit le niveau considéré du système (niveau applicatif, niveau services, niveau système d'exploitation et niveau ressources).
L'architecture Qinna a été validée par une évaluation qualitative à base de patrons génériques d'architecture, puis par une évaluation quantitative permettant de montrer que le coût de l'architecture reste faible.
Le travail réalisé ouvre de nombreuses perspectives de recherche notamment celle de généraliser l'approche utilisée (définition d'une architecture abstraite de composant pour la prise en charge de la gestion d'une propriété non-fonctionnelle, ici la QdS) à d'autres propriétés non-fonctionnelles (par exemple la sécurité ou la tolérance aux fautes), et d'en tirer des conclusions sur la définition et la génération de conteneurs ouverts.

46

Ma, Yue. "Compositional modeling of globally asynchronous locally synchronous (GALS) architectures in a polychronous model of computation". Rennes 1, 2010. https://tel.archives-ouvertes.fr/tel-00675438.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

AADL is dedicated to high-level design and evaluation of embedded systems. It allows describing both system structure and functional aspects via a component-based approach, e. G. , GALS system. The polychronous model of computation stands out from other synchronous specification models by the fact that it allows one specifying a system whose components can have their own activation clocks. It is well adapted to support a GALS design methodology. Its framework Polychrony provides models and methods for modeling, transformation and validation of embedded systems. This thesis proposes a methodology for modeling and validation of embedded systems specified in AADL via the multi-clock synchronous programming language Signal. This methodology includes system-level modeling via AADL, automatic transformations from the high-level AADL model to the polychronous model, code distribution, formal verification and simulation of the obtained polychronous model. Our transformation takes into account both the system architecture, particularly described in Integrated Modular Avionics (IMA), and functional aspects, e. G. , software components implemented in the polychronous language Signal. AADL components are modeled into the polychronous MoC within the IMA architecture using a library of ARINC services. The AADL Behavior Annex is interpreted into the multi-clocked MoC using SSA as an intermediate formalism. Distributed code generation is obtained with Polychrony. Formal verification and simulation are carried out on two case studies that illustrate our methodology for the reliable design of AADL applications
AADL est dédié à la conception de haut niveau et l’évaluation de systèmes embarqués. Il permet de décrire la structure d’un système et ses aspects fonctionnels par une approche à base de composants. Des processus localement synchrones sont alloués sur une architecture distribuée et communiquent de manière globalement asynchrone (système GALS). Une spécificité du modèle polychrone est qu’il permet de spécifier un système dont les composants peuvent avoir leur propre horloge d’activation : il est bien adapté à une méthodologie de conception GALS. Dans ce cadre, l’atelier Polychrony fournit des modèles et des méthodes pour la modélisation, la transformation et la validation de systèmes embarqués. Cette thèse propose une méthodologie pour la modélisation et la validation de systèmes embarqués spécifiés en AADL via le langage synchrone multi-horloge Signal. Cette méthodologie comprend la modélisation de niveau système en AADL, des transformations automatiques du modèle AADL vers le modèle polychrone, la distribution de code, la vérification formelle et la simulation du modèle polychrone. Notre transformation prend en compte l’architecture du système, décrite dans un cadre IMA, et les aspects fonctionnels, les composants logiciels pouvant être mis en oeuvre en Signal. Les composants AADL sont modélisés dans le modèle polychrone en utilisant une bibliothèque de services ARINC. L’annexe comportementale d’AADL est interprétée dans ce modèle via SSA. La génération de code distribué est obtenue avec Polychrony. La vérification formelle et la simulation sont eectuées sur deux études de cas qui illustrent notre méthodologie pour la conception fiable des applications AADL

47

Dechelotte, Jonathan. "Etude et mise en oeuvre d'un environnement d'exécution pour architecture hétérogène reconfigurable". Thesis, Bordeaux, 2020. http://www.theses.fr/2020BORD0025.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Aujourd'hui, les systèmes embarqués ont pris une part hégémonique dans notre monde. Leurs utilisation est prépondérante, que ce soit pour communiquer, se déplacer, travailler ou se divertir. Des efforts dans le domaine de la recherche et de l'industrie n'ont de cesse de faire évoluer les parties qui composent ces systèmes dont le processeur, le FPGA, la mémoire et le système d'exploitation.D'un point de vue architectural, l'apport d'une architecture généraliste couplée à une architecture reconfigurable positionne le SoC FPGA comme une cible préférentielle pour une utilisation dans les systèmes embarqués. Leurs adoption est cependant difficile du fait de leur complexité d'implémentation. L'abstraction des couches de bas niveau semble un axe d'investigation qui tend à inverser cette tendance. Au premier abord, l'utilisation d'un système d'exploitation paraît idoine. En effet, il possède l'écosystème de drivers et services disponibles pour l'accès aux ressources matérielles, la capacité d'ordonnancement natif ainsi que des bibliothèques pour la sécurité. Toutefois, cette solution engendre des contraintes qui poussent à évaluer d'autres approches. Ce manuscrit évalue la capacité d'un langage de haut niveau tel que Lua à fournir un environnement d'exécution dans le cas d'une implémentation sans système d'exploitation.À travers un écosystème nommé Lynq, cet environnement d'exécution procure les briques nécessaires à la gestion et l'allocation des ressources présentes sur le SoC FPGA, ainsi qu'une méthode proposant une isolation entre applicatifs.La capacité des architectures généralistes que sont les CPUs à devenir spécialisés lorsqu'ils sont implémentés sur un FPGA a été exploré par la suite. Ceci au travers d'une contribution permettant la génération d'un CPU RISC-V ainsi que son microcode associé
Today, embedded systems have taken a leading role in our world. Whether for communication, travel, work or entertainment, their use is preponderant. Together, research and industry efforts are constantly developing various parts that make up these systems: processor, FPGA, memory, operating system.From an architectural point of view, the contribution of a generalist architecture coupled with a reconfigurable architecture positions SoC FPGA as popular targets for use in embedded systems. However, their implementation's complexity makes their adoption difficult. The abstraction of low-level layers seems to be an investigation's axis that would tend to reverse this trend. The use of an operating system seems suitable at first glance because they deliver an ecosystem of drivers and services for access to hardware resources, native scheduling capacities and libraries for security. However, this solution brings constraints and lead to evaluate other approaches.This manuscript evaluates the ability of a high-level language, Lua, to provide an execution environment in such a case that the implementation does not provide operating system. It gives, through an ecosystem named Lynq, the necessary building blocks for the management and allocation of resources present on the SoC FPGA as well as a method for isolation between applications. Besides the adoption of this execution environment, our work explores the capacity of generalist architectures such as CPUs to become specialized when implemented on a FPGA. This is done through a contribution allowing the generation of a RISC-V CPU and its associated microcode

48

Leserf, Patrick. "Optimisation de l’architecture de systèmes embarqués par une approche basée modèle". Thesis, Toulouse, ISAE, 2017. http://www.theses.fr/2017ESAE0008/document.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

L’analyse de compromis d’un modèle système a pour but de minimiser ou de maximiser différents objectifs tels que le coût ou les performances. Les méthodes actuelles de type OOSEM avec SysML ou ARCADIA sont basées sur la classification ; il s’agit de définir les différentes variantes de l’architecture d’un système de base puis d’analyser ces variantes. Dans ces approches, les choix d’architecture sont contraints : la plateforme d’exécution et la topologie sont déjà figées. Nous proposons la notion de « points de décision » pour modéliser les différents choix du système, en utilisant de nouveaux stéréotypes. L’avantage est d’avoir une modélisation plus « compacte » des différentes variantes et de piloter l’exploration des variantes en utilisant des contraintes. Lorsque le concepteur définit l’architecture du système, des points de décisions sont insérés dans le modèle du système. Ils permettent de modéliser la redondance ou le choix d’une instance pour un composant, les variations des attributs d’un composant, ou l’allocation des activités sur les blocs. Les fonctions objectifs sont définies dans un contexte d’optimisation à l’aide du diagramme paramétrique de SysML. Nous proposons des transformations du modèle SysML vers un problème de satisfaction de contraintes pour l’optimisation (CSMOP) dont la résolution nous permet d’obtenir l’ensemble des architectures optimales. Cette transformation est implantée dans un démonstrateur (plug-in Eclipse) permettant une utilisation conjointe de l’outil Papyrus et de solveurs, disponibles sous forme de logiciels libres. La méthode est illustrée avec des cas d’étude constitués d’une caméra stéréoscopique puis d’un drone, l’ensemble étant modélisé avec Papyrus
Finding the set of optimal architectures is an important challenge for the designer who uses the Model-Based System Engineering (MBSE). Design objectives such as cost, performance are often conflicting. Current methods (OOSEM with SysML or ARCADIA) are focused on the design and the analysis of a particular alternative of the system. In these methods, the topology and the execution platform are frozen before the optimization. To improve the optimization from MBSE, we propose a methodology combining SysML with the concept of “decision point”. An initial SysML model is complemented with “decisions points” to show up the different alternatives for component redundancy, instance selection and allocation. The constraints and objective functions are also added to the initial SysML model, with an optimiza-tion context and parametric diagram. Then a representation of a constraint satisfaction problem for optimization (CSMOP) is generated with an algorithm and solved with an existing solver. A demonstrator implements this transformation in an Eclipse plug-in, combining the Papyrus open-source tool and CSP solvers. Two case studies illustrate the methodology: a stereoscopic camera sensor module and a mission controller for an Unmanned Aerial Vehi-cle (UAV)

49

Romera, Thomas. "Adéquation algorithme architecture pour flot optique sur GPU embarqué". Electronic Thesis or Diss., Sorbonne université, 2023. http://www.theses.fr/2023SORUS450.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Cette thèse porte sur l'optimisation et l'implémentation efficace d'algorithmes d'estimation du mouvement des pixels (flot optique) sur des processeurs graphiques (GPU) embarqués. Deux algorithmes itératifs ont été étudiés : la méthode de Variation Totale - L1 (TV-L1) et la méthode de Horn-Schunck. L’objectif est d’obtenir un traitement temps réel (moins de 40 ms par images) sur des plateformes embarquées à faible consommation énergétique, tout en gardant une résolution image et une qualité d’estimation du flot acceptable pour les applications visées. Différents niveaux de stratégies d'optimisation ont été explorés. Des transformations algorithmiques de haut niveau, telles que la fusion d'opérateurs et le pipeline d'opérateurs, ont été mises en œuvre pour maximiser la réutilisation des données et améliorer la localité spatiale/temporelle. De plus, des optimisations bas niveau spécifiques aux GPU, notamment l'utilisation d'instructions et de nombres vectoriels, ainsi qu'une gestion efficace de l'accès à la mémoire, ont été intégrées. L'impact de la représentation des nombres en virgule flottante (simple précision par rapport à demi-précision) a également été étudié. Les implémentations ont été évaluées sur les plateformes embarquées Nvidia Jetson Xavier, TX2 et Nano en termes de temps d'exécution, de consommation énergétique et de précision du flot optique. Notamment, la méthode TV-L1 présente une complexité et une intensité de calcul plus élevées par rapport à Horn-Schunck. Les versions les plus rapides de ces algorithmes atteignent ainsi un temps de traitement de 0,21 nanosecondes par pixel par itération en demi-précision sur la plate-forme Xavier. Cela représente une réduction du temps d'exécution de 22x par rapport aux versions CPU efficaces et parallèles. De plus, la consommation d'énergie est réduite d'un facteur x5,3. Parmi les cartes testées, la plate-forme embarquée Xavier, à la fois la plus puissante et la plus récente, offre systématiquement les meilleurs résultats en termes de vitesse et d'efficacité énergétique. La fusion d'opérateurs et le pipelining se sont avérés essentiels pour améliorer les performances sur GPU en favorisant la réutilisation des données. Cette réutilisation des données est rendue possible grâce à la mémoire Shared des GPU, une petite mémoire d'accès rapide permettant le partage de données entre les threads du même bloc de threads GPU. Bien que la fusion de plusieurs itérations apporte des gains de performance, elle est limitée par la taille de la mémoire Shared, nécessitant des compromis entre l'utilisation des ressources et la vitesse. L'utilisation de nombres en demi-précision accélère les algorithmes itératifs et permet d'obtenir une meilleure précision du flot optique dans le même laps de temps par rapport aux versions en simple-précision. Les implémentations en demi-précision convergent plus rapidement en raison de l'augmentation du nombre d'itérations réalisables dans un délai donné. Plus précisément, l'utilisation de nombres en demi-précision sur la meilleure architecture GPU accélère l'exécution jusqu'à 2,2x pour TV-L1 et 3,7x pour Horn-Schunck. Ces travaux soulignent l'importance des optimisations spécifiques aux GPU pour les algorithmes de vision par ordinateur, ainsi que l'utilisation et l'étude des nombres à virgule flottante de précision réduite. Ils ouvrent la voie à des améliorations futures grâce à des différentes transformations algorithmiques, à des formats numériques différents et à des architectures matérielles nouvelles. Cette approche peut également être étendue à d'autres familles d'algorithmes itératifs
This thesis focus on the optimization and efficient implementation of pixel motion (optical flow) estimation algorithms on embedded graphics processing units (GPUs). Two iterative algorithms have been studied: the Total Variation - L1 (TV-L1) method and the Horn-Schunck method. The primary objective of this work is to achieve real-time processing, with a target frame processing time of less than 40 milliseconds, on low-power platforms, while maintaining acceptable image resolution and flow estimation quality for the intended applications. Various levels of optimization strategies have been explored. High-level algorithmic transformations, such as operator fusion and operator pipelining, have been implemented to maximize data reuse and enhance spatial/temporal locality. Additionally, GPU-specific low-level optimizations, including the utilization of vector instructions and numbers, as well as efficient memory access management, have been incorporated. The impact of floating-point number representation (single-precision versus half-precision) has also been investigated. The implementations have been assessed on Nvidia's Jetson Xavier, TX2, and Nano embedded platforms in terms of execution time, power consumption, and optical flow accuracy. Notably, the TV-L1 method exhibits higher complexity and computational intensity compared to Horn-Schunck. The fastest versions of these algorithms achieve a processing rate of 0.21 nanoseconds per pixel per iteration in half-precision on the Xavier platform, representing a 22x time reduction over efficient and parallel CPU versions. Furthermore, energy consumption is reduced by a factor of x5.3. Among the tested boards, the Xavier embedded platform, being both the most powerful and the most recent, consistently delivers the best results in terms of speed and energy efficiency. Operator merging and pipelining have proven to be instrumental in improving GPU performance by enhancing data reuse. This data reuse is made possible through GPU Shared memory, which is a small, high-speed memory that enables data sharing among threads within the same GPU thread block. While merging multiple iterations yields performance gains, it is constrained by the size of the Shared memory, necessitating trade-offs between resource utilization and speed. The adoption of half-precision numbers accelerates iterative algorithms and achieves superior optical flow accuracy within the same time frame compared to single-precision counterparts. Half-precision implementations converge more rapidly due to the increased number of iterations possible within a given time window. Specifically, the use of half-precision numbers on the best GPU architecture accelerates execution by up to x2.2 for TV-L1 and x3.7 for Horn-Schunck. This work underscores the significance of both GPU-specific optimizations for computer vision algorithms, along with the use and study of reduced floating point numbers. They pave the way for future enhancements through new algorithmic transformations, alternative numerical formats, and hardware architectures. This approach can potentially be extended to other families of iterative algorithms

50

Belaggoun, Amel. "Adaptability and reconfiguration of automotive embedded systems". Electronic Thesis or Diss., Paris 6, 2017. http://www.theses.fr/2017PA066252.

Testo completo

Gli stili APA, Harvard, Vancouver, ISO e altri

Abstract (sommario):

Les véhicules modernes sont de plus en plus informatisés pour satisfaire les exigences de sureté les plus strictes et pour fournir de meilleures expériences de conduite. Par conséquent, le nombre d'unités de contrôle électronique (ECU) dans les véhicules modernes a augmenté de façon continue au cours des dernières années. En outre, les applications à calcul complexe offrent une demande de calcul plus élevée sur les ECU et ont des contraintes de temps-réel dures et souples, d'où le besoin d’une approche unifiée traitant les deux types de contraintes. Les architectures multi-cœur permettent d'intégrer plusieurs niveaux de criticité de sureté sur la même plate-forme. De telles applications ont été conçues à l'aide d'approches statiques; cependant, les approches dites statiques ne sont plus réalisables dans des environnements très dynamiques en raison de la complexité croissante et les contraintes de coûts strictes, d’où la nécessite des solutions plus souples. Cela signifie que, pour faire face aux environnements dynamiques, un système automobile doit être adaptatif; c'est-à-dire qu'il doit pouvoir adapter sa structure et / ou son comportement à l'exécution en réponse à des changements fréquents dans son environnement. Ces nouvelles exigences ne peuvent être confrontées aux approches actuelles des systèmes et logiciels automobiles. Ainsi, une nouvelle conception de l'architecture électrique / électronique (E / E) d'un véhicule doit être développé. Récemment, l'industrie automobile a convenu de changer la plate-forme AUTOSAR actuelle en "AUTOSAR Adaptive Platform". Cette plate-forme est développée par le consortium AUTOSAR en tant que couche supplémentaire de la plate-forme classique. Il s'agit d'une étude de faisabilité continue basée sur le système d'exploitation POSIX qui utilise une communication orientée service pour intégrer les applications dans le système à tout moment. L'idée principale de cette thèse est de développer de nouveaux concepts d'architecture basés sur l'adaptation pour répondre aux besoins d'une nouvelle architecture E / E pour les véhicules entièrement électriques (VEF) concernant la sureté, la fiabilité et la rentabilité, et les intégrer à AUTOSAR. Nous définissons l'architecture ASLA (Adaptive System Level in AUTOSAR), qui est un cadre qui fournit une solution adaptative pour AUTOSAR. ASLA intègre des fonctions de reconfiguration au niveau des tâches telles que l'addition, la suppression et la migration des tâches dans AUTOSAR. La principale différence entre ASLA et la plate-forme Adaptive AUTOSAR est que ASLA permet d'attribuer des fonctions à criticité mixtes sur le même ECU ainsi que des adaptations bornées temps-réel, tant dis que Adaptive AUTOSAR sépare les fonctions temps réel critiques (fonctionnant sur la plate-forme classique) des fonctions temps réel non critiques (fonctionnant sur la plate-forme adaptative). Pour évaluer la validité de notre architecture proposée, nous fournissons une implémentation prototype de notre architecture ASLA et nous évaluons sa performance à travers des expériences
Modern vehicles have become increasingly computerized to satisfy the more strict safety requirements and to provide better driving experiences. Therefore, the number of electronic control units (ECUs) in modern vehicles has continuously increased in the last few decades. In addition, advanced applications put higher computational demand on ECUs and have both hard and soft timing constraints, hence a unified approach handling both constraints is required. Moreover, economic pressures and multi-core architectures are driving the integration of several levels of safety-criticality onto the same platform. Such applications have been traditionally designed using static approaches; however, static approaches are no longer feasible in highly dynamic environments due to increasing complexity and tight cost constraints, and more flexible solutions are required. This means that, to cope with dynamic environments, an automotive system must be adaptive; that is, it must be able to adapt its structure and/or behaviour at runtime in response to frequent changes in its environment. These new requirements cannot be faced by the current state-of-the-art approaches of automotive software systems. Instead, a new design of the overall Electric/Electronic (E/E) architecture of a vehicle needs to be developed. Recently, the automotive industry agreed upon changing the current AUTOSAR platform to the “AUTOSAR Adaptive Platform”. This platform is being developed by the AUTOSAR consortium as an additional product to the current AUTOSAR classic platform. This is an ongoing feasibility study based on the POSIX operating system and uses service-oriented communication to integrate applications into the system at any desired time. The main idea of this thesis is to develop novel architecture concepts based on adaptation to address the needs of a new E/E architecture for Fully Electric Vehicles (FEVs) regarding safety, reliability and cost-efficiency, and integrate these in AUTOSAR. We define the ASLA (Adaptive System Level in AUTOSAR) architecture, which is a framework that provides an adaptive solution for AUTOSAR. ASLA incorporates tasks-level reconfiguration features such as addition, deletion and migration of tasks in AUTOSAR. The main difference between ASLA and the Adaptive AUTOSAR platform is that ASLA enables the allocation of mixed critical functions on the same ECU as well as time-bound adaptations while adaptive AUTOSAR separates critical, hard real-time functions (running on the classic platform) from non-critical/soft-real-time functions (running on the adaptive platform). To assess the validity of our proposed architecture, we provide an early prototype implementation of ASLA and evaluate its performance through experiments

Tesi sul tema "Systèmes embarqués (informatique) – Architecture"

Cita una fonte nei formati APA, MLA, Chicago, Harvard e in molti altri stili