Tesi sul tema "PCoC - Puissance Chip on Chip"

Cette thèse étudie les possibilités de réduction des interférences électromagnétiques pour les convertisseurs d'électroniques de puissance utilisant des transistors GaN dans trois domaines principaux: la stratégie de contrôle, la conception des circuits imprimés ainsi que l'agencement des composants de puissance et les éléments magnétiques à haute fréquence. Sur la base d'un convertisseur Buck, l’impact de la contribution de la commutation dure et douce sur le bruit conduit généré (mode commun (CM) et mode différentiel (DM)) a été étudiée. L'effet positif de la commutation douce sur la réduction des perturbations CEM dans une gamme de fréquence spécifique a été démontré. L'impact des attributs de la conception de l'agencement a également été observé et la nécessité de l'optimiser a été soulignée. Ensuite, une étude détaillée de l'identification des éléments parasites dans un seul bras d'onduleur est présentée. Des domaines spécifiques de préoccupation ont été détaillés et examinés plus loin dans la thèse. Le flux de travail de simulation développé dans Digital Twin utilisé pour étudier l'impact des éléments de disposition individuels sur la CEM est présenté. Le banc d'essai de laboratoire utilisé pour les mesures CEM est également présenté, ainsi qu'une description des précautions nécessaires. En outre, les deux concepts clés mis en œuvre dans l'agencement - le blindage et le Power-Chip-on-Chip (PCoC) - sont présentés. Leur efficacité dans la réduction des interférences électromagnétiques de près de 20~dB a été confirmée par la simulation et l'expérimentation. Enfin, le concept d'inducteur intégré est présenté, qui peut être mis en œuvre en même temps que les solutions précédentes. L'efficacité d'un inducteur intégré planaire connecté au point central du pont a été démontrée par des études de simulation. La méthode de l'auteur pour identifier l'impédance de l'inducteur intégré et les principaux éléments parasites (en termes de CEM) a également été développée et présentée en détail. En conclusion, ce travail présente une série de solutions qui réduisent de manière significative l'EMI dans les convertisseurs à base de GaN, qui ont été validées par simulation et expérience et qui peuvent être appliquées à tous les types de convertisseurs électroniques de puissance
The thesis investigates the possibility of EMI mitigation for power electronic converters with GaN transistors in three key areas: control strategy, layout design, and integrated magnetic filter. Based on a Buck converter, the contribution of hard and soft switching to the generated conducted noise (Common Mode (CM) and Differential Mode (DM)) has been investigated. The positive effect of soft switching on EMI reduction in a specific frequency range was demonstrated. The impact of layout design attributes was also observed and the need to optimize it was highlighted. Next, a detailed study of the identification of parasitic elements in a single inverter leg is presented. Specific areas of concern were detailed and considered later in the thesis. The developed simulation workflow in Digital Twin used to study the impact of individual layout elements on EMC is presented. The laboratory test bench used for EMC measurements is also presented, together with a description of the necessary experimental precautions. Furthermore, the two key concepts implemented in the layout - shielding and Power-Chip-on-Chip (PCoC) - are presented. Their effectiveness in reducing EMI by almost 20~dB was confirmed by simulation and experiment. Finally, the Integrated Inductor concept is presented, which can be implemented together with the previous solutions. The effectiveness of a planar Integrated Inductor connected to the middle point of the bridge was demonstrated by simulation studies. The author's method for identifying the impedance of the Integrated Inductor and the key parasitic elements (in terms of EMC) has also been developed and presented in details. In conclusion, the work presents a series of solutions that significantly reduce EMI in GaN-based converters, which have been validated by simulation and experiment and can be applied to all types of power electronic converters

Ces travaux se rapportent à l'étude de transistors HEMTs GaN pour l'amplification de puissance hyperfréquence. L'analyse des caractéristiques des matériaux grand gap, et plus précisément du GaN, est réalisée afin de mettre en évidence leur intérêt pour des applications d'amplification de puissance large bande. Des résultats de caractérisation et modélisation électrique de composants sont présentés. Par la suite, la méthode de modélisation hybride de composant est exposée et mise en œuvre sur différentes topologies et montages de HEMTs GaN. La finalité de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, reportés en flip-chip sur un substrat d'AlN. Il s'agit d'un premier pas vers le MMIC GaN étant donné que des capacités et résistances sont intégrées sur la puce de GaN. L'une des versions permet d'atteindre 10W sur la bande 4-18GHz avec une PAE associée de 20% à 2dB de compression
This work deals with the characterization of GaN HEMTs for RF power applications. In a first step, the properties of wide band-gap materials, and especially the GaN material, are analyzed in order to highlight their capabilities for wide band power amplifiers application. Results on characterization and linear/non-linear electrical and electromagnetic simulations, is exposed and applied to analyze different topologies and mountings of GaN HEMTs. This work is finalized with the design of wide band power amplifiers, showing a distributed architecture of cascode cells using GaN HEMTs and flip-chip mounted onto an AlN substrate. It appears as the first step toward GaN MMIC designs as capacitors and resistors are implemented on the GaN die. One version allows obtaining 10W over a 4 to 18GHz bandwidth, with an associated PAE of 20% at 2dB compression input power

Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base
In the last decade, Networks-on-chip (NoCs) have emerged as an efficient and flexible interconnect solution to handle the increasing number of processing elements included in Systems-on-chip (SoCs). NoCs are able to handle high-bandwidth and scalability needs under tight performance constraints. However, they are usually characterized by a large number of architectural and implementation parameters, resulting in a vast design space. In these conditions, finding a suitable NoC architecture for specific platform needs is a challenging issue. Moreover, most of main design decisions (e.g. topology, routing scheme, quality of service) are usually made at architectural-level during the first steps of the design flow, but measuring the effects of these decisions on the final implementation at such high level of abstraction is complex. Static analysis (i.e. non-simulation-based methods) has emerged to fulfill this need of reliable performance and cost estimation methods available early in the design flow. As the level of abstraction of static analysis is high, it is unrealistic to expect an accurate estimation of the performance or cost of the chip. Fidelity (i.e. characterization of the main tendencies of a metric) is thus the main objective rather than accuracy. This thesis proposes a modeling methodology to design static cost analysis of NoC components. The proposed method is mainly oriented towards generality. In particular, no assumption is made neither on the number of parameters of the components nor on the dependences of the modeled metric on these parameters. We are then able to address components with millions of configurations possibilities (order of 1e+30 configuration possibilities) and to estimate cost of complex NoCs composed of a large number of these components at architectural-level. It is difficult to model that kind of components with experimental analytical models due to the huge number of configuration possibilities. We thus propose a fully-automated modeling flow which can be applied directly to any architecture and technology. The output of the flow is a NoC component cost predictor able to estimate a metric of interest for any configuration of the design space in few seconds. The flow builds fine-grained analytical models on the basis of gate-level results and a machine-learning method. It is then able to design models with a better fidelity than purely-mathematical methods while preserving their main qualities (i.e. low complexity, early availability). Moreover, it is also able to take into account the effects of the technology on the performance. We propose to use an interpolation method based on Kriging theory. By using Kriging methodology, the number of implementation flow runs required in the modeling process is minimized and the main characteristics of the metrics in space are modeled both globally and locally. The method is applied to model logic area of key NoC components. The inclusion of traffic is then addressed and a NoC router leakage and average dynamic power model is designed on this basis

Ces travaux de recherche se rapportent à l'étude de transistors HEMTs en Nitrure de Gallium pour l'amplification de puissance micro-onde. Une étude des caractéristique des matériaux grand gap et plus particulièrement du GaN est réaliséé afin de mettre en exergue l'adéquation de leurs propriétés pour les applications de puissance hyperfréquence telle que l'amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d'optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l'un étant reportés en flip-chip sur un substrat d'AlN, le second en technologie MMIC. La version MMIC permet d'atteindre 6.3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potetialités attendues des composants HEMTs GaN.

Ces travaux de recherche se rapportent à l’étude de transistors HEMTs en Nitrure de Gallium pour l’amplification de puissance micro-onde. Une étude des caractéristiques des matériaux grand gap et plus particulièrement du GaN est réalisée afin de mettre en exergue l’adéquation de leurs propriétés pour des applications de puissance hyperfréquence telle que l’amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d’optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d’amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l’un étant reportés en flip-chip sur un substrat d’AlN, le second en technologie MMIC. La version MMIC permet d’atteindre 6. 3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potentialités attendues des composants HEMTs GaN
The aim of this study is to assess the potentialities of HEMTs AlGaN/GaN transistors for RF power applications. The properties of wide band-gap materials and especially the GaN material are analysed in order to highlight their capabilities for applications to wideband power amplifiers. Modeling of passive components is explained and the design guide library on SiC substrate is implemented. Characterization results as well as linear and nonlinear simulations are presented on devices and circuits. The results of this work give concrete expression to the design of wideband power amplifiers showing a distributed architecture of cascode cells using GaN HEMTs, the first one flip-chip mounted onto an AlN substrate and the second one in MMIC technology. One MMIC version allows to obtain 6. 3W over a 4 to 18GHz bandwidth at 2dB compression input power. These results bring to light famous potentialities assigned to HEMTs GaN components

De nos jours, la durée de vie des modules d’électronique de puissance est désormais limitée par les technologies standards de conditionnement, telles que le câblage par fils et le brasage. Ainsi une optimisation des technologies actuellement employées n’est pas suffisante pour satisfaire les futures exigences de fiabilité. Pour dépasser ces limites, un nouveau module de puissance remplaçant les fils de connexion par des clips en cuivre a été développé. Ce design innovant vise à améliorer la fiabilité du module puisqu’il empêche la dégradation des fils de connexion, constituant bien souvent la principale source de défaillance. La contrepartie de ce gain de fiabilité réside dans la complexification de la structure interne du module. En effet, l’emploi d’un clip en cuivre nécessite une brasure supplémentaire fixant le clip à la puce. Ainsi, le comportement thermomécanique et les différents modes de rupture auxquels le composant est soumis lors de son utilisation doivent être caractérisés. Cette étude utilise la simulation numérique pour analyser avec précision le comportement de chaque couche de matériaux lors des cycles actifs de puissance. De plus, une étude de sensibilité à la fois expérimentale et numérique concernant les paramètres de tests est réalisée. Les zones critiques du module ainsi que les combinaisons critiques des paramètres de tests pour les différents modes de rupture sont mis en évidence. Par ailleurs, une analyse en mécanique de la rupture est conduite et la propagation des fissures à différentes zones clés est analysée en fonction des différents paramètres de tests. Les résultats obtenus permettent la définition de modèles de prédiction de durée de vie
Today a point has been reached where safe operation areas and lifetimes of power modules are limited by the standard packaging technologies, such as wire bonding and soft soldering. As a result, further optimization of used technologies will no longer be sufficient to meet future reliability requirements. To surpass these limits, a new power module was designed using Cu clips as interconnects instead of Al wire bonds. This new design should improve the reliability of the module as it avoids wire bond fatigue failures, often the root cause of device failures. The counterpart for an improved reliability is a quite complicated internal structure. Indeed, the use of a Cu clip implies an additional solder layer in order to fix the clip to the die. The thermo-mechanical behavior and failure mechanisms of such a package under application have to be characterized. The present study takes advantage of numerical simulations to precisely analyze the behavior of each material layer under power cycling. Furthermore an experimental and numerical sensitivity study on tests parameters is conducted. Critical regions of the module are pointed out and critical combinations of tests parameters for different failure mechanisms are highlighted. Then a fracture mechanics analysis is performed and the crack growth at different locations is analyzed in function of different tests parameters. Results obtained enable the definition of lifetime prediction models

Les appareils multimédias portables nécessitent toujours plus d'innovation pour satisfaire les besoins des utilisateurs. Les fabricants de système-sur-puces font donc face à une forte demande en capacité de calcul jusqu'à lors réservée aux ordinateurs de bureau. Ce transfert de performance se répercute inévitablement sur la consommation de ces appareils alors que dans le même temps la capacité des batteries n'est pas en mesure de répondre à cet accroissement. De nombreux compléments matériels et logiciels sont mis en places afin d'économiser l'énergie au maximum sans toutefois dégrader les performances. La modulation de la fréquence de fonctionnement et de la tension d'alimentation est certainement la plus efficace mais reste néanmoins limitée par les coûts et les contraintes d'encombrement exigées par la taille des appareils. La réponse à un tel problème passe nécessairement par l'intégration d'une partie de l'alimentation dans la puce. La conversion DC-DC basée sur des convertisseurs à capacités commutées est prometteuse car elle permet de garder un maximum de compatibilité avec les process CMOS actuels. Cette thèse explore donc la conception d'une architecture d'alimentation utilisant des convertisseurs à capacités commutées. Un étage de puissance avec une tension d'entrée est de 1.8 V et des ratios programmables permet d'obtenir le rendement maximum pour une plage de tension de sortie allant de 0.3 à 1.2 V. La tension de sortie peut varier en fonction du point de fonctionnement requit par le système. Afin d'assurer le maximum de compatibilité avec la conception du circuit numérique à alimenter, une architecture modulaire basée sur les capacités MIM est privilégiée. Les capacités sont placées au dessus de la fonction numériques et les interrupteurs de puissance sont insérés à sa périphérie. Cette architecture permet également d'entrelacer les cellules de conversion afin de réduire l'ondulation de la tension de sortie. La fréquence de commutation du convertisseurs est communément utilisée pour réguler la tension de sortie et des stratégies de contrôles linéaires et non linéaires sont donc explorées. Un prototype de convertisseur présentant une densité de puissance de 310mW/mm2 pour un rendement de 72.5% a été fabriqué dans la technologie 28nm FDSOI de STMicroelectronics. La surface requise pour le convertisseur nécessite que 11.5% de la surface du circuit à alimenter. La méthodologie de conception du convertisseur a finalement été appliquée à un régulateur de tension dans le domaine négatif pour des applications de polarisation de caisson à basse consommation
Mobile and multimedia devices offer more innovations and enhancements to satisfy user requirements. Chip manufacturers thus propose high performances SoC to address these needs. Unfortunately the growth in digital resources inevitably increases the power consumption while battery life-time does not rise as fast. Aggressive power management techniques such as dynamic voltage and frequency scaling have been introduced in order to keep competitive and relevant solutions. Nonetheless continuing in this direction involves more disruptive solutions to meet space and cost constraints. Fully integrated power supply is a promising solution. Switched-capacitor DC-DC converters seem to be a suitable candidate to keep compatibility with the manufacturing process of digital SoCs. This thesis focuses on the design of an embedded power supply architecture using switched-capacitor DC-DC converters.Addressing a large range of output power with significant efficiency leads to consider a multi-ratio power stage. With respect to the typical digital SoC, the input voltage is 1.8 V and the converter is specified to deliver an output voltage in the 0.3-1.2 V range. The reference voltage is varying according to typical DVFS requirements. A modular architecture accommodates the digital design flow where the flying capacitors are situated above the digital block to supply and the power switches are located as an external ring. Such an architecture offers high flexibility. Interleaving strategy is considered to mitigate the output voltage ripple. Such a converter admits the switching frequency as a control variable and linear regulation and hysteretic control are analyzed. A prototype has been fabricated in 28nm FDSOI technology by STMicroelectronics. A power density of 310 mW/mm2 is achieved at 72.5% peak efficiency with a silicon area penalty of 11.5% of the digital block area. The successful design methodology has been also applied to the design of a negative SC converter for body-biasing purpose in FDSOI. Simulation results demonstrate a strong interest for low power application

L'électronique de puissance et particulièrement les systèmes de conversions deviennent un enjeu majeur de la transition énergétique et de l'avenir des transports. Les contraintes technico-économiques liées aux nouvelles applications impliquent une augmentation des densités de puissance au sein des modules tout en limitant leur coût et en conservant une robustesse satisfaisante. Aujourd'hui, des solutions semblent émerger grâce à des structures innovantes associées aux composants grands gap et à l'intégration tridimensionnelle. Ces solutions apportent cependant un certain nombre de contraintes liées aux interconnexions électrothermomécaniques (ETM). L'augmentation des niveaux de température permis par les composants grands gap et l'attrait du refroidissement double face offert par les assemblages 3D augmentent de manière importante les contraintes thermomécaniques et causent des problèmes de fiabilité. C'est pourquoi de nouvelles interconnexions ETM sont développées pour s'adapter aux nouvelles contraintes et rendre possible ce saut technologique. Cependant les outils permettant la caractérisation thermique et électrique de ces nouvelles interconnexions restent à développer. Les travaux présentés dans ce mémoire se portent sur le développement et la mise au point d'outils de caractérisation des interconnexions dans des assemblages 3D. La difficulté d'obtenir la température du composant au sein du boîtier nous a poussé à explorer deux voies permettant d'estimer la température de jonction (TJ). Premièrement par l'implantation de capteurs de température et de tension au coeur d'un composant de puissance grâce la réalisation d'une puce de test spécifique. Et deuxièmement, par l'observation de la réponse en température de composants fonctionnels faisant appel à l'utilisation d'un paramètre électrique thermosensible (PTS) du composant. Les deux pistes explorées mettent à profit des solutions spécifiques innovantes pour permettre des caractérisations thermique et électrique fines des assemblages d'électronique de puissance
Power electronic and particularly conversion systems are becoming a major challenge for the future of energetic and transport systems. Technical and economic constraints related to new applications lead to an increase of module power densities while reducing cost and maintaining a good robustness. Today, solutions seem to emerge from innovative structures associated to wide band-gap semiconductors and three-dimensional integration. These solutions lead to many constraints in electro-thermo-mechanical (ETM) interconnection field. Temperature level rises allowed by wide band-gap semiconductors and attractiveness of double sided cooling provide by the 3D assemblies have significantly increase thermo-mechanical stresses and cause reliability problems. This is why new ETM interconnections are developed to facing those difficulties and enable this technological gap. However, thermal and electrical interconnections characterization tools need to be develop. Works presented in this thesis focuses on the development of tools for new interconnections characterization adapted to 3D package. The difficulty of obtaining the temperature of the component within the package has led us to explore two ways to estimate the junction temperature (TJ). In a first hand we integrate temperature and voltage sensors inside a power component in a clean room process thanks to the achievement of a specific thermal test chip (TTC). And in a second hand, by observing the temperature response of functional components, using a temperature-sensitive electrical parameter (TSEP). The both paths explored take advantage of innovative specific solutions to allow precise thermal and electrical characterization of power electronic assemblies

Le silicium a atteint sa limite d’utilisation dans de nombreux domaines tels que l’aéronautique. Un verrou concerne la conception de composants de puissance pouvant fonctionner en haute température et/ou en haute tension. Le recours à des matériaux à large bande interdite tels que le carbure de Silicium (SiC) apporte en partie une solution pour répondre à ces besoins. Le packaging doit être adapté à ces nouveaux types de composants et nouveaux environnements de fonctionnement. Or, il s’avère que l’intégration planaire (2D), composé de fils de câblage et de report de composants par brasure, ne peut plus répondre à ces attentes. Cette thèse a pour objectif de développer un module de puissance tridimensionnel pour la haute température de type bras d’onduleur destiné à l’aéronautique. Une nouvelle structure 3D originale constituée de deux puces en carbure de silicium, d’attaches par frittage d’argent et d’une encapsulation par du parylène HT a été mise au point. Ses différents éléments constitutifs, les raisons de leur choix, ainsi que la réalisation pratique de la structure sont présentés dans ce manuscrit. Nous nous intéressons ensuite à un mode de défaillance particulier aux attaches d’argent fritté : La migration d’argent. Une étude expérimentale permet de définir les conditions de déclenchement de cette défaillance. Elle est prolongée et analysée par des simulations numériques
Silicon has reached its usage limit in many areas such as aeronautics. One of the challenges is the design of power components operable in high temperature and/or high voltage. The use of wide bandgap materials such as silicon carbide (SiC) provides in part a solution to meet these requirements. The packaging must be adapted to these new types of components and new operating environnement. However, it appears that the planar integration (2D), consisting of wire-bonding and soldered components-attach, can not meet these expectations. This thesis aims to develop a three dimensional power module for the high temperature aeronautics applications. A new original 3D structure made of two silicon carbide dies, silver-sintered die-attaches and an encapsulation by parylene HT has been developed. Its various constituting elements, the reason for their choice, and the pratical realization of the structure are presented in this manuscript. Then, we focus on a failure mode specific to silver-sintered attaches : The silver migration. An experimental study allows to define the triggering conditions of this failure. It is extended and analyzed by numerical simulations

Dans le domaine de l'intégration hybride de puissance, l'opération de câblage des dispositifs semi-conducteurs de puissance est la cause de fortes interactions électriques parasites entre les inductances de connexion, les capacités parasites par rapport au plan de masse, les dispositifs de puissance eux même et leur électronique de commande rapprochée. Ces interactions constituent une source de pollution et d'auto-perturbation EMI d'une part et un facteur de limitation des performances et de la fiabilité d'autre part. La voie de l'intégration monolithique de puissance au sein d'un même cristal constitue une approche intéressante permettant de solutionner simultanément l'ensemble des problèmes induits par l'intégration hybride. Dans ce cadre, les travaux de cette thèse visent à étudier la faisabilité d'une approche d'intégration monolithique intermédiaire où une structure générique multiphasée est décomposée et intégrée sous la forme de deux macro-puces, chacune vient intégrer un réseau d'interrupteurs multiphasés partageant au moins une électrode commune. Chaque macro-puce est un "aiguilleur de courant" déclinée en deux versions : une version "high-side" à anode commune/face arrière de la macro-puce et une version "low-side" à cathode commune/face avant de la macro-puce. Ce mode d'intégration adresse des applications de conversion d'énergie de type DC/AC, AC/DC ou encore des interrupteurs de puissance quatre segments de faible et moyenne puissance. L'étude comporte : la modélisation par simulations physiques/électriques 2D de structures de puces proposées, la validation de la fonctionnalité recherchée sur le plan semi-conducteur (structure physique) et système (circuit électrique), la réalisation de puces "prototype" en salle blanche du LAAS puis les caractérisations préliminaires sous pointes et enfin l'étude de solutions d'assemblage 2D et 3D des puces réalisées sur substrat SMI/DBC constituant à terme des modules de puissance ultra compacts. Les perspectives scientifiques à ce travail reposent sur une approche d'intégration monolithique "ultime" des cellules de commutation au sein d'une seule puce. Cette approche reposerait sur la réunion et sur un agencement original des deux aiguilleurs initialement étudiés et profite des résultats de comparaison de leurs techniques d'assemblage
In the field of power hybrid integration, it is well known that wiring operation of power semiconductor devices is a source of strong parasitic electrical interactions between interconnections parasitic inductances, parasitic capacitances with respect to the ground plane, the power semiconductor devices themselves and the electronic control circuit. These interactions are a source of EMI on one hand and a factor limiting the performance and reducing the reliability of the power function on the other hand. Monolithic power integration is obviously the only approach to overcome some drawbacks of the hybrid integration. In this context, this thesis work studies the feasibility of a monolithic integration approach called "dual-chip". This power integration approach deals with the integration of the generic power converter circuit (AC/DC or DC/AC for low and medium power applications) in two complementary multi-switch power chips: A common anode/back-side multi-switch chip, and a common cathode/front-side multi-switch chip. The study includes: modeling by 2D physical/electrical simulations of the proposed structures, validation of their operating modes, realization of the chips in the micro and nanotechnology platform of the LAAS, electrical characterization of the chips and finally a study of 2D and 3D association techniques of the realized chips on SMI/DBC substrate. The scientific perspectives of this work are based on a promising integration approach called "single-chip". The resulting single-chip corresponds to the fusion of the two power chips used in the first approach and takes advantage of the conclusions made from their association techniques study

Dans le domaine de l'intégration hybride de puissance, l'opération de câblage des dispositifs semi-conducteurs de puissance est la cause de fortes interactions électriques parasites entre les inductances de connexion, les capacités parasites par rapport au plan de masse, les dispositifs de puissance eux même et leur électronique de commande rapprochée. Ces interactions constituent une source de pollution et d'auto-perturbation EMI d'une part et un facteur de limitation des performances et de la fiabilité d'autre part. La voie de l'intégration monolithique de puissance au sein d'un même cristal constitue une approche intéressante permettant de solutionner simultanément l'ensemble des problèmes induits par l'intégration hybride. Dans ce cadre, les travaux de cette thèse visent à étudier la faisabilité d'une approche d'intégration monolithique intermédiaire où une structure générique multiphasée est décomposée et intégrée sous la forme de deux macro-puces, chacune vient intégrer un réseau d'interrupteurs multiphasés partageant au moins une électrode commune. Chaque macro-puce est un "aiguilleur de courant" déclinée en deux versions : une version "high-side" à anode commune/face arrière de la macro-puce et une version "low-side" à cathode commune/face avant de la macro-puce. Ce mode d'intégration adresse des applications de conversion d'énergie de type DC/AC, AC/DC ou encore des interrupteurs de puissance quatre segments de faible et moyenne puissance. L'étude comporte : la modélisation par simulations physiques/électriques 2D de structures de puces proposées, la validation de la fonctionnalité recherchée sur le plan semi-conducteur (structure physique) et système (circuit électrique), la réalisation de puces "prototype" en salle blanche du LAAS puis les caractérisations préliminaires sous pointes et enfin l'étude de solutions d'assemblage 2D et 3D des puces réalisées sur substrat SMI/DBC constituant à terme des modules de puissance ultra compacts. Les perspectives scientifiques à ce travail reposent sur une approche d'intégration monolithique "ultime" des cellules de commutation au sein d'une seule puce. Cette approche reposerait sur la réunion et sur un agencement original des deux aiguilleurs initialement étudiés et profite des résultats de comparaison de leurs techniques d'assemblage.

Depuis trois décennies, la tendance du marché répond à la demande actuelle de miniaturisation et d'augmentation de performances des appareils multimédias. Or, toute réduction des dimensions d'un facteur donné impose une diminution des tensions (pour des raisons de fiabilité). Afin d'y répondre, la réduction de taille des circuits intégrés CMOS atteint des échelles d'intégration submicroniques entrainant une baisse importante de la fiabilité des composants et en particulier des transistors. La création de porteurs chauds, ainsi que la dissipation thermique à l'intérieur des circuits submicroniques, sont les deux phénomènes physiques principaux à l'origine de la baisse de fiabilité. La solution technique permettant de garder un bon degré de fiabilité, tout en réduisant la taille des composants, consiste à réduire la tension d'alimentation des circuits. Parallèlement aux contraintes de performances, les normes environnementales demandent une consommation la plus réduite possible. La difficulté consiste alors en la réalisation de circuits associant une alimentation basse puissance (tension et courant) d'où la notion de circuits " Low Power ". Ces circuits sont pour certains déjà utilisés dans le domaine du multimédia, du médical, avec des contraintes d'intégration différentes (possibilité de composants externes, stabilité, etc.). L'augmentation des performances en vitesse des circuits digitaux nécessite par ailleurs l'utilisation de technologies générant des fuites de plus en plus importantes qui sont incompatibles avec une réduction de la consommation dans des modes de veille sans la mise en place de nouvelles techniques
For three decades, the market trend answers the current demand of miniaturization and performance increase of the multimedia devices. Yet, any reduction of the dimensions of a given factor imposes a decrease of the tensions (for reasons of reliability). To answer this question, the downsizing of CMOS integrated circuits reaches submicron scales of integration resulting in a significant decrease in the reliability of components and in particular transistors. The hot carriers creations, as well as heat dissipation within the submicron circuits, are the two main physical phenomena behind the reliability decline. The technical solution to maintain a good degree of reliability, while reducing component size, is to reduce the supply voltage of circuits. In parallel to performance constraints, environmental standards require consumption as small as possible. The challenge is then to build circuits combining low power supply (voltage and current) where the concept of circuits "Low Power". These circuits are used for some already in the field of multimedia, medical, integration with various constraints (possibility of external components, stability, etc..). The speed increase performance of digital circuits also requires the use of technologies that generate leaks increasingly important that are inconsistent with consumption reduction in standby modes without the introduction of new techniques

Les systèmes embarqués sur puce (SoC) envahissent notre vie quotidienne. Avec les progrès technologiques, ils intègrent de plus en plus de fonctionnalités complexes impliquant des charges de calcul et des tailles de mémoire importantes. Alors que leur complexité est une tendance clé, la consommation d’énergie est aussi devenue un facteur critique pour la conception de SoC. Dans ce contexte, nous avons étudié une approche de modélisation au niveau transactionnel qui associe à un modèle fonctionnel SystemC-TLM une description d’une structure de gestion d’un arbre d’horloge décrit au même niveau d’abstraction. Cette structure développée dans une approche de séparation des préoccupations fournit à la fois l’interface pour la gestion de puissance des composants matériels et pour le logiciel applicatif. L’ensemble des modèles développés est rassemblé dans une librairie ClkARCH. Pour appliquer à un modèle fonctionnel un modèle d’un arbre d’horloge, nous proposons une méthodologie en trois étapes : spécification, modélisation et simulation. Une étape de vérification en simulation est aussi considérée basée sur des contrats de type assertion. De plus, nos travaux visent à être compatibles avec des outils de conception actuels. Nous avons proposé une représentation d’une structure de gestion d’horloge et de puissance dans le standard IP-XACT permettant de produire les descriptions C++ des structures de gestion de puissance du SoC. Enfin, nous avons proposé une approche de gestion de puissance basée sur l’observation globale des états fonctionnels du système dans le but d’éviter ainsi des prises de décisions locales peu efficaces à une optimisation de l’énergie
Embedded systems-on-chip (SoC) invade our daily life. With advances in semiconductor technology, these systems integrate more and more complex and energy-intensive features which generate increasing computation load and memory size requirements. While the complexity of these systems is a key trend, energy consumption has emerged as a critical factor for SoC designers. In this context, we have studied a modeling transactional level approach allowing a description of a clock tree and its management structure to be associated with a functional model, both described at the same abstraction level. This structure developed in a separation of concerns approach provides both the interface to the power consumption management of the hardware components and the application software. All the models developed are gathered in a C++ ClkArch library. To apply to a SystemC-TLM architecture model a clock tree intent with its control part, we propose a methodology based on three steps: specification, modeling and simulation. A verification step based on simulation is also considered using contracts of assertion type. This work aims to build a modelling approach on current design tools. So we propose a representation of a clock and power management structure in the IP-XACT standard allowing a C++ description of the SoC power management structures to be generated. Finally, a power management strategy based on the global functional states of the components of the system architecture is proposed. This strategy avoids local decision-making unsuited to optimized overall power/energy management

Les circuits Smart Power, utilisés dans l’industrie automobile, se caractérisent par l’intégration sur une puce des parties de puissance avec des parties analogiques&numériques basse tension. Leur principal point faible vient de la commutation des structures de puissance sur des charges inductives. Celles-ci injectent des courants parasites dans le substrat, pouvant activer des structures bipolaires parasites inhérentes au layout du circuit, menant à une défaillance ou la destruction du circuit intégré.Ces structures parasites ne sont pas actuellement modélisées dans les outils CAO ni simulées par les simulateurs de type SPICE. L'extraction de ces structures à partir du layout et leur intégration dans les outils CAO est l’objectif du projet européen AUTOMICS, dans le cadre duquel cette thèse a été réalisée.La caractérisation du couplage substrat sur deux cas d’études a permis de valider les modèles théoriques et de les comparer aux simulations utilisant le nouveau modèle de couplage substrat
Smart Power circuits, used in the automotive industry, are characterized by the integration on one chip of the power parts with low voltage analog and digital parts. Their main weak point comes from the switching of power structures on inductive loads. These inject parasitic currents in the substrate, capable of activating the bipolar parasitic structures inherent in the layout of the circuit, leading to failure or destruction of the integrated circuit.These parasitic structures are not currently integrated into CAD tools nor simulated by SPICE simulators. The extraction of these structures from the layout and their integration into the CAD tools is the objective of the European AUTOMICS project, in which this thesis is carried out.The characterization of the substrate coupling of 2 case study was used to validate theoretical models and compare them to simulations using the new substrate coupling model

Le rythme rapide de développement de la microélectronique permet à l’industrie des semiconducteurs de se surpasser constamment et de proposer des produits et des technologies toujours plus innovants et complexes. Les domaines de développement les plus modernes, tels que la 5G, l’Internet des objets (IoT) et l’automobile, reposent sur des conceptions complexes, performantes et à faible consommation. Malheureusement, cette complexité accrue entraîne souvent une consommation d’énergie plus élevée et des conceptions plus difficiles. Afin de résoudre ces problèmes et de se différencier sur le marché, les fabricants et les ingénieurs de Systèmes sur Puce (SoC) déploient des efforts considérables pour rechercher de nouvelles stratégies de développement. De nombreuses études ont montré que l’une des mesures clés à prendre consiste à revoir les premières étapes du flot de conception et, en particulier, à intégrer la modélisation et la vérification basées sur la simulation à un niveau d’abstraction plus élevé. Les premières étapes du développement d’un produit sont essentielles pour éviter les surcoûts, les retards et autres problèmes inattendus. Par conséquent, l’exploration architecturale matérielle/logicielle (HW/SW) est devenue un élément clé de la modélisation des SoC. Dans cette thèse, nous comblons cette lacune et présentons un cadre pour l’estimation/ gestion mixte des performances et de la puissance des SoCs en utilisant des modèles fonctionnels SystemC/TLM2.0 de haut niveau. Notre méthodologie nous permet d’extraire dynamiquement la performance et la puissance, tout en considérant l’activité du modèle fonctionnel, les stratégies de gestion et de réduction de la puissance, et la consommation du système de mémoire. De cette façon, nous pouvons observer l’impact de la gestion de la puissance sur la performance et optimiser le compromis entre les deux au tout début du flot de conception. Nous abordons cette lacune et présentons notre première approche dynamique pour l’estimation mixte de la puissance et de la performance appliquée à un sous-système d’interconnexion de la Propriété Intellectuelle (IP) de NXP utilisé dans la série de SoC i.MX8. Cette méthodologie de modélisation utilise la bibliothèque PwClkARCH, qui suit la sémantique de UPF et permet l’estimation et la gestion de la puissance. Son point clé est qu’elle maintient une forte séparation entre le code fonctionnel et la description de l’intention de puissance. Il n’y a pas de code intrusif orienté puissance dans le modèle fonctionnel, ce qui simplifie l’exploration architecturale, permet une réutilisation conjointe et séparée des modèles comportementaux et de puissance, et conduit à un code plus complet et à une estimation plus facile des performances
The rapid pace of development in microelectronics enables the semiconductor industry to constantly surpass itself and to offer ever more innovative and complex products and technologies. The most modern areas of development, such as 5G, the Internet of Things (IoT) and automotive, rely on complex, high¬-performance, low-¬power designs. Unfortunately, this increased complexity often leads to higher power consumption and more challenging designs. In order to solve these problems and differentiate themselves in the market, System¬-on-Chip (SoC) manufacturers and engineers are putting tremendous effort into researching new development strategies. Numerous studies have shown that one of the key steps to take is to revisit the early stages of the design flow and, in particular, to integrate simulation-based modeling and verification at a higher level of abstraction. The early stages of product development are critical to avoiding costs, delays, and other unexpected problems. As a result, Hardware/Software (HW/SW) architectural exploration has become a key component of SoC modeling. In this thesis, we address this gap and present a framework for mixed performance and power estimation/management of SoCs using high¬-level SystemC/TLM2.0 functional models. Our methodology allows us to dynamically extract performance and power, while considering functional model activity, power management and reduction strategies, and memory system consumption. In this way, we can observe the impact of power management on performance and optimize the trade¬off between the two at the very beginning of the design flow. We address this shortcoming and present our first dynamic approach for mixed power/performance estimation applied to an NXP Intellectual Property (IP) interconnection subsystem used in i.MX8 SoC series. This modeling methodology uses the PwClkARCH library, which follows UPF semantics and enables power estimation and management. Its key point is that it maintains a strong separation between the functional code and the power intent description. There is no intrusive power¬-oriented code in the functional model, which simplifies architectural exploration, allows joint and separate reuse of behavioral and power models, and leads to more complete code and easier performance estimation

Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité.

In this thesis we have tackled a few scheduling problems under energy constraint, since the energy issue is becoming crucial, for both economical and environmental reasons. In the first chapter, we exhibit tight bounds on the energy metric of a classical algorithm that minimizes the makespan of independent tasks. In the second chapter, we schedule several independent but concurrent pipelined applications and address problems combining multiple criteria, which are period, latency and energy. We perform an exhaustive complexity study and describe the performance of new heuristics. In the third chapter, we study the replica placement problem in a tree network. We try to minimize the energy consumption in a dynamic frame. After a complexity study, we confirm the quality of our heuristics through a complete set of simulations. In the fourth chapter, we come back to streaming applications, but in the form of series-parallel graphs, and try to map them onto a chip multiprocessor. The design of a polynomial algorithm on a simple problem allows us to derive heuristics on the most general problem, whose NP-completeness has been proven. In the fifth chapter, we study energy bounds of different routing policies in chip multiprocessors, compared to the classical XY routing, and develop new routing heuristics. In the last chapter, we compare the performance of different algorithms of the literature that tackle the problem of mapping DAG applications to minimize the energy consumption.