Tesi: "Interconnexions (Technologie des circuits intégrés)"

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Delorme, Nicolas. "Influence des interconnexions sur les performances des circuits intégrés silicium en technologie largement submicronique". Grenoble INPG, 1997. http://www.theses.fr/1997INPG0173.

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Abstract (sommario):

L'accroissement des frequences de travail des circuits integres a hautes performances ainsi que la reduction des geometries dans les technologies avancees ont revele le caractere critique des interconnexions, tant au point de vue de la fonctionnalite que des performances temporelles, de la consommation et de la fiabilite. Leur modelisation precise est devenue une etape importante de la conception et de la realisation d'un circuit. Nous avons dans un premier temps evalue les effets des elements parasites lies aux interconnexions (propagation, discontinuites, substrat. . . ) sur les performances des circuits, defini les modeles les plus efficaces pour les representer et evalue l'impact des contraintes liees aux procedes technologiques. Plusieurs outils de modelisation electromagnetique (bases sur des methodes integrales) et de mesure hyperfrequence (analyse temporelle et frequentielle) ont ete utilises. Dans un deuxieme temps, nous avons presente des recommandations pour l'optimisation des interconnexions. Les points de vue de la technologie et de la conception ont ete abordes. Nous avons evalue l'efficacite des choix technologiques et des methodes de conception sur des cas simples d'interconnexions, puis sur un circuit reel. Le developpement de formules analytiques d'inductances et de capacites d'interconnexions nous a permis d'alleger considerablement cette phase de mise au point.

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Doyen, Lise. "Caractérisation électrique de l'endommagement par électromigration des interconnexions en cuivre pour les technologies avancées de la microélectronique". Grenoble 1, 2009. http://www.theses.fr/2009GRE10036.

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Abstract (sommario):

La dégradation par électromigration des interconnexions en cuivre damascène est une des principales limitations de la fiabilité des circuits intégrés. Des méthodes de caractérisation complémentaires aux tests de durée de vie, habituellement utilisés, sont nécessaires pour approfondir nos connaissances sur ce phénomène de dégradation. Dans cette étude nous proposons de suivre la croissance par électromigration de la cavité en analysant l'évolution de la résistance de l'interconnexion en fonction du temps. Nous avons, dans un premier temps, étudié les effets de la section de ligne et de la température et, dans un second temps, ceux de la densité de courant et de la longueur de ligne. Nous avons ainsi montré que l'analyse de l'évolution de résistance est une méthode pertinente pour étudier la cinétique de dégradation et en extraire les paramètres caractéristiques tels que l'énergie d'activation du phénomène d'électromigration. Nous avons par ailleurs mis en évidence l'influence de la forme et de la taille de la cavité sur le temps à la défaillance, effet d'autant plus important que la ligne est courte
Copper interconnect degradation due to electromigration is one of the major concern of integrated circuit reliability. New characterization techniques are needed in addition to the standard lifetime tests, in order to increase our knowledge on this degradation phenomenon. In this study, the growth of electromigration induced voids is followed by analyzing evolution of interconnect resistance with time. Effects of, first, the line cross-section and the temperature and, second, of the current density and the line length, have been investigated. It has thus been shown that resistance evolution analysis is a pertinent method to study degradation kinetics and extract characteristic parameters such as the activation energy of mechanism. Moreover, we have highlighted the influence of the void size and shape on the failure time, particularly important on short lines

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Yu, Raofeng. "Estimation de haut niveau de placement et des interconnexions de circuits VLSI submicroniques". Rennes 1, 2002. http://www.theses.fr/2001REN10032.

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Abstract (sommario):

Dans le premier chapitre nous présentons l'évolution des technologies semiconducteurs, le style et le flot de conception, les technologies submicroniques profondes et leurs conséquences ainsi que quelques solutions proposées. Dans le deuxième chapitre nous présentons la synthèse physique, la synthese d'architectures ainsi que les travaux déjà effectués sur leur integration. Dans le troisième chapitre nous proposons un flot de conception insérant une étape de RTL floorplanning et estimation entre la synthèse d'architectures et la synthèse logique. Nous établissons deux bibliothèques de fonctions de forme pour des composants de base et nous développons deux méthodes de génération de fonctions de forme pour les composants combinatoires. Nous proposons deux approches de RTL floorplanning. Nous adoptons une méthode efficace d'estimation temporelle d'interconnexion. De nombreux tests permettent de valider nos méthodes. Le quatrième chapitre conclut cette étude et présente des perspectives.

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Arnal, Vincent. "Intégration et caractérisation des performances de l'isolation par cavités des interconnexions en cuivre pour les technologies CMOS sub 90 nm". Chambéry, 2002. http://www.theses.fr/2002CHAMS010.

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Abstract (sommario):

La transmission du signal dans les interconnexions devient un élément critique des circuits intégrés en raison de l'augmentation de la densité des composants et de leur fréquence de fonctionnement. En effet, le délai de propagation des signaux et le couplage diaphonique entre lignes voisines dictent les performances et sont susceptibles de générer des erreurs de fonctionnement. Pour répondre à ces limitations, les interconnexions en cuivre doivent être isolées par des diélectriques à constante diélectrique faible, dits "low k", qui remplacent l'oxyde de silicium, dont la permittivité relative est égale à 4,2. Dans cette étude, nous développons une nouvelle approche qui consiste à intégrer un isolant clazsique, typiquement l'oxyde de silicium, dont le procédé de dépôt PECVD non-conforme crée des cavités d'isolation entre les lignes d'espacements les plus réduits. L'avantage majeur de la technique est l'obtention d'une isolation équivalente à celle d'un diélectrique de permittivité relative inférieur à 2 grâce à l'introduction partielle du vide dans la structure. La faisabilité de cette approche réside dans l'intégration sélective et locale des cavités ainsi que sur le contrôle du procédé de dépôt quelles que soinet les dimensions des motifs du circuit. Pour cela, un niveau de lithographie spécifique a été utilisé ; il définit les zones de placement des cavités en respectant les règles de dessin définies. L'intégration est menée dans une architecture d'interconnexion en cuivre damscène à plusieurs niveaux de métallisation afin de valider le fonctionnement électrique des interconnexions ainsi que de tester leur fiabilité. Pour caractériser les performances de cette technique d'isolation, les capacités de couplages entre lignes sont simulées et mesurées afin d'extraire une permittivité équivalente. La caractérisation se poursuit par l'étude de la propagation du signal dans des lignes de transmission isolées et couplées dans le domaine des hautes fréquences, jusqu'à 40 GHz. L'isolation locale des lignes voisines par la cavité impacte significativement la réduction du couplage par rapport à l'utilisation des diélectriques homogènes. Ces résultats démontrent le potentiel de cette technique pour atteindre les performances requises pour les technologies CMOS inférieures à 90 nm
Signal transmission along interconnects become critical in integrated circuits due to the increase of components density and clock frequency. Indeed, signal propagation time and crosstalk between adjacent lines are drivung performances and may generate logical faults. To overcome these limitations, copper interconnects have to be isolated by low permittivity dielectrics, known as "low k", instead of silicon oxide which relative dielectric constant is 4,2. In this study, we have developed a new approach where conventional dielectrics, for instance silicon oxide, continue to be integrated. But in this case, the non-conformal PECVD deposition process is taken into advantage to create cavities where they are really needed ie : between lines which are the most close. The major goal of the technique is to obtain an equivalent dielectric insulation with a permittivity below 2 by creating cavities between metal lines. This method is feasible if a selective and local integration of cavities is applied, making the deposition process uniform whatever dimensions of the circuit are. For that, a specific lithographiy mask is used, it defines placement of cavities in respect with design rules preliminary defined. The integration is carried out in a copper damascene architecture with several levels in order to check electrical parameters and reliability of interconnects. To characterize performances of a such insulation technique, coupling capacitances between lines are simulated and measured in order to extract an equivalent permittivity. Characterization continues by the study of signal propagation in isolated and coupled transmission lines in frequency domain up to 40 GHz. Insulation by cavity impacts significantly the reduction of crosstalk and crosstalk induced delay in comparison with homogeneous dielectrics. These results demonstrate the great potential of the technique to achieve required performances for sub 90 nm CMOS technologies

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Jani, Imed. "Test et caractérisation des interconnexions 3D haute densité". Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT094.

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Abstract (sommario):

L'intégration de plusieurs puces dans un empilement 3D constitue un autre moyen d'avancer dans le domaine « More-than-Moore ». L’intégration 3D consiste à interconnecter les circuits intégrés en trois dimensions à l'aide des interconnexions inter-puces (µ-bumps ou Cu-Cu interconnexions) et les TSVs (Through Silicon Vias). Ce passage d'une interconnexion horizontale à une interconnexion verticale est très prometteur en termes de rapidité et de performances globales (délai RC, consommation et facteur de forme). D'autre part, pour le développement technologique de l’intégration 3D avant la production des plaques (wafers) de 300 mm avec toutes les couches FEOL et BEOL, plusieurs plaques (short-loop) doivent être réalisées pour permettre la caractérisation incrémentale et le test structurel des interconnexions 3D afin d'évaluer la performances électriques (R, L, C…). D'autre part, le test des circuits d'application consiste à ajouter des fonctionnalités de testabilité (Boundary-Scan-Cells (BSC), Built-In-Self-Test (BIST) et des chaînes de scan …) pour le test fonctionnel du circuit 3D (y compris les puces empilées et les interconnexions 3D). L'architecture DFT (Design-For-Test) ajoutée facilite le développement et l'application des tests de fabrication au circuit conçu. Par rapport aux interconnexions µ-bumps, la liaison hybride Cu-Cu offre une alternative pour descendre au-dessous de 10µm de pas entre les interconnexions (pitch) avec des propriétés physiques améliorées, mais cela génère de nouveaux défis pour les tests et la caractérisation; plus la taille de la plaque de cuivre est petite, plus les défauts de fabrication et de liaison ont un impact important sur le rendement et les performances. Des défauts tels que le désalignement, des « µ-voids » et des défauts de contact à la surface du cuivre peuvent affecter considérablement les caractéristiques électriques et la durée de vie du circuit 3D. De plus, l'insertion d'une infrastructure de test pour les circuits intégrés 3D HD présente de nouveaux défis en raison de la densité d'interconnexions élevée et du coût de l’insertion de l’infrastructure du test. C’est dans ce contexte que s’inscrit cette thèse de doctorat dans laquelle une structure de test innovante de désalignement a été développée. L’approche proposée permet de mesurer avec précision le désalignement des interconnexions, de connaître la direction du désalignement et d’estimer la résistance de contact. Une étude théorique a ensuite été réalisée pour définir l’infrastructure DFT la plus optimisée en fonction de la valeur du pas minimal acceptable pour un nœud technologique donné, afin de garantir la testabilité des circuits 3D haute densité. De plus, une architecture DFT optimisée permettant un test avant et après assemblage des circuits 3D haute densité (Mémoire-sur-Logique) a été proposée. Enfin, pour évaluer les performances des circuits 3D haute densité, deux BISTs complémentaires ont été mis en œuvre dans un circuit d’application utilisant la même structure de test de désalignement développée ci-dessus et une chaîne d’interconnexions Cu-Cu. En utilisant les résultats des tests, d’une part, l’impact du défaut de désalignement sur le temps de propagation a été étudié et, d’autre part, les défauts de contact et les « µ-voids » au niveau de la surface de contact ont été détectés
The integration of multiple chips in a 3D stack serves as another path to move forward in the more-than-Moore domain. 3D integration technology consists in interconnecting the integrated circuits in three dimensions using inter-die interconnects (μ-bumps or Cu-Cu interconnects) and Through Silicon Vias (TSV). This changeover from horizontal to vertical interconnection is very promising in terms of speed and overall performances (RC delay, power consumption and form factor). On the other side, for technology development of 3D integration before the production of the 300 mm wafers with all FEOL and BEOL layers, several short-loops must been carried out to enable incremental characterization and structural test of 3D interconnects in order to evaluate the electrical performances (R, L, C …). In the other hand, the test of application circuits consists in adding testability features (Boundary-Scan-Cells (BSCs), Built-In-Self-Test (BIST) and scan chains …) for functional test of the hardware product design (including the different stacked dies and the 3D interconnections) . The added Design-For-Test (DFT) architecture make it easier to develop and apply manufacturing tests to the designed hardware. Compared to μ-bumps, Cu-Cu hybrid bonding provides an alternative for future scaling below 10μm pitch with improved physical properties but that generates new challenges for test and characterization; the smaller the Cu pad size, the more the fabrication and bonding defects have an important impact on yield and performance. Defects such as bonding misalignment, micro-voids and contact defects at the copper surface, can affect the electrical characteristics and the life time of 3D-IC considerably. Moreover, test infrastructure insertion for HD 3D-ICs presents new challenges because of the high interconnects density and the area cost for test features. Hence, in this thesis work, an innovative misalignment test structure has been developed and implemented in short-loop way. The proposed approach allows to measure accurately bonding misalignment, know the misalignment direction and estimate the contact resistance. Afterwards, a theoretical study has been performed to define the most optimized DFT infrastructure depending on the minimum acceptable pitch value for a given technology node to ensure the testability of high-density 3D-ICs. Furthermore, an optimized DFT architecture allowing pre-bond and post-bond for high-bandwidth and high-density 3D-IC application (SRAM-on-Logic) has been proposed. Finally, to assess performance of HD 3D-ICs, two complementary BISTs has been implemented in an application circuit using the same misalignment test structure developed above and a daisy chain of Cu-Cu interconnects. Using test results, on the one hand, the impact of misalignment defect on the propagation delay has been studied and on the other hand full open and μ-voids defects at the contact surface level has been detected

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Bouazzati, Karim El. "Contribution à la modélisation électrique des interconnexions "cuivre" dans les circuits intégrés ULSI : application aux technologies 0.25, 0.13 microns et 70 nanomètres". Lille 1, 2005. https://pepite-depot.univ-lille.fr/RESTREINT/Th_Num/2005/50376-2005-87.pdf.

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Abstract (sommario):

Ce travail consiste en la modélisation électrique des interconnexions "cuivre" dans les circuits intégrés ULSI des technologies 0. 25, 0. 13 micromètres et 70 nanomètres. L'action de l'effet de peau sur la validité du schéma électrique équivalent RC d'une connexion dans la technologie 0. 25 [micron] a été évaluée. Nous avons ensuite déterminé précisément l'impact de l'effet inductif sur les évolutions des temps de retard de propagation et de commutation des impulsions véhiculées par l'interconnexion afin d'étudier l'intégrité des signaux. Cette opération a été effectuée en présence des niveaux environnants à pertes ou parfaitement conducteurs. L'impact de l'inductance dans le schéma électrique RLC est quantifié grâce à l'utilisation d'une méthode d'éléments finis à éléments d'arêtes couplée à la théorie des lignes de transmission. Le comportement de deux et trois interconnexions en mutuelle interaction, d'un même niveau de métallisation, dans la technologie 0. 25 [micron] a été analysé, et ce, grâce au calcul de la diaphonie. Enfin, nous concluons ce travail en comparant les performances conjointes des interconnexions associées aux technologies 0. 25 {micron], 0. 13 [micron] et 70 nm.

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Tlili, Malika. "Modules intégrés en technologie LTCC pour des applications en bande D (110 - 170 GHz)". Thesis, Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire, 2020. http://www.theses.fr/2020IMTA0165.

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Abstract (sommario):

Cette thèse a pour objectif de réaliser des modules d''émission-réception (front-end TRX) faible coût, en band D (110-170 GHz), utilisant des puces intégrées MMIC reportées sur un substrat LTCC. Les applications visées à ces fréquences sont diverses : l'imagerie (sécurité) par le déploiement de scanners haute résolution, les radars automobiles d'aide à la conduite, la radiométrie ou encore le "back-haul" du réseau de téléphonie 5G. Aux fréquences très élevées, les boîtiers sont généralement réalisés à partir de structures métalliques, ce qui les rend coûteux, volumineux et relativement longs à fabriquer. Des solutions de mise en boîtier basées sur la technologie LTCC ont été proposées et développées au cours de la thèse avec l'objectif de maintenir les performances intrinsèques des puces avant report. Pour intégrer les puces MMIC sur le support LTCC, différents aspects ont été étudiés et validés expérimentalement, avec les difficultés en mesure inhérentes à ces fréquences de fonctionnement très élevées. Il s'agit en particulier des techniques d'interconnexion pour relier les plots d'accès RF de la puce aux plots sur substrat et du contrôle technique pour maîtriser l'échauffement de certaines puces, comme l'amplificateur de puissance, qui peut provoquer un dysfonctionnement voire une défaillance du module. La mise en place des réseaux d'alimentation continue des puces actives est également un point crucial dans la conception du boîtier puisqu'ils ne doivent pas interférer avec les accès RF
This thesis has as objective to realize low cost front-end TRX modules, in D-band (110-170 GHz), using MMIC chips integrated on an LTCC substrate. The applications at these frequencies are various: imaging (security) by deploying high-resolution scanners, automotive assistance radars, radiometry or the backhaul of the 5G telephony network. At very high frequencies, the packaging is generally made of metal structures, which makes it expensive, bulky and relatively long to manufacture. Packaging solutions based on LTCC technology have been proposed and developped during the thesis with the objective of maintaining the intrinsic performance of chips before integration. To integrate the MMIC chips on th LTCC support, various aspects have been studied and validated experimentally, with the difficulties in measurement inherent to these very high operating frequencies. These are in particular interconnection techniques for connecting the RF access pads of the chip to the pads on the subtrate and the thermal solution to limit the heating of certain chips, such as the power amplifier, which can cause a malfunction of even failure of the module. The establishement of th DC blasing networks of active chips is also a crucial point in the design of the packaging since they must not interferer with the RF accesses

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Vayrette, Renaud. "Analyse des contraintes mecaniques et de la resistivite des interconnexions de cuivre des circuits integres : role de la microstructure et du confinement geometrique". Thesis, Saint-Etienne, EMSE, 2011. http://www.theses.fr/2011EMSE0599/document.

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Abstract (sommario):

L’évolution de la technologie microélectronique conduit à une densité d’intégration toujours plus forte des transistors. Les structures d’interconnexions en cuivre Damascène suivent cette tendance et doivent être maîtrisées en termes de fabrication, de performance et de robustesse, ces différents aspects étant intimement liés aux contraintes résiduelles et à la résistivité. Cette thèse vise à comprendre les mécanismes de génération de contraintes et identifier les différentes contributions à la résistivité de ces objets en fonction des conditions de recuit et des dimensions (de la centaine de nm à plusieurs µm). Pour ce faire, les rôles respectifs de la microstructure et des dimensions de films et de lignes de cuivre électrodéposés ont été découplés sur la base de modèles analytiques intégrants des paramètres microstructuraux et géométriques. La microstructure a été analysée principalement à partir de cartographies d’orientations cristallines réalisées par EBSD. Dans le cas des lignes de cuivre de 0.2 à 1 µm de large, les contraintes résiduelles ont été déduites de l’exploitation de nano-capteurs pivotants spécialement élaborés. Les résultats obtenus montrent qu’indépendamment de la température de recuit, l’augmentation de résistivité et de contraintes résiduelles observée vers les faibles dimensions est le fruit d’une diminution de la taille moyenne de cristallites et d’un confinement géométrique plus prononcé. En outre, l’augmentation de résistivité résulte également d’une élévation de la probabilité de réflexion des électrons aux joints de grains. Cette dernière a été associée à la réduction de la proportion de joints de grains spéciaux de cohérence atomique élevée
The evolution of the microelectronic technology leads to a transistors integration density always stronger. The Damascene copper interconnections structures follow this tendency and must be controlled in terms of manufacturing, performance and robustness, these different aspects being intimately related to the residual stresses and resistivity. This thesis aims to understand the mechanisms of the residual stresses generation and identify the different contributions to the resistivity of these objects as a function of annealing conditions and dimensions (from about a hundred of nm to several µm). In order to do this, the respective effects of the microstructure and dimensions of electroplated copper films and lines were separated on the basis of analytical models integrating microstructural and geometrical parameters. The microstructure was principally analysed from mappings of crystalline orientations achieved by EBSD. For the copper lines of width 0.2 and 1 µm, the residual stresses were deduced from the exploitation of nano-rotating sensors specially elaborated. The results obtained show that independently of the annealing temperature, the resistivity and residual stresses increase observed toward the small dimensions arises from the diminution of the average crystallites size and the geometrical confinement more pronounced. Furthermore, the resistivity increase results also of the electrons reflection probability growth at grains boundaries. This last point was associated to the reduction of the proportion of special grains boundaries having a high atomic coherency

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Sanseau, Pierre. "Etude de polymères thermostables pour l'isolation des interconnexions dans les circuits intégrés". Grenoble 1, 1988. http://www.theses.fr/1988GRE10021.

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Ortiz, Salvador. "Modélisation physique des effets électromagnetiques pour les interconnexions dans les circuits intégrés". Phd thesis, Grenoble 1, 2007. http://www.theses.fr/2007GRE10103.

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Abstract (sommario):

Trois problèmes liés a la modélisation des fils dans des circuits intégrés sont considérés : (i) calcul rapide et efficace pour l'inductance mutuelle, en utilisant l'approximation dipölaire ; (ii) expansion compacte distributions des courants non uniformes dans des conducteurs aux hautes fréquences, en termes de modes de conduction ; et (iii) représentation précise du comportement en fréquence de la résistance et de l'inductance avec des paramètres de circuit constants, sous forme de paires Foster. Nous proposons et mettons en pratique des solutions et des optimisations pour ces trois problèmes, sur la base des arguments physiques simples. Chacun des trois problèmes est intégré dans les outils de l'extraction de Mentor Graphics
Three problems dealing with the modeling of wires in integrated circuits are considered: (i) fast and efficient calculation for mutual inductance, using the dipole approximation; (ii) compact expansion of non-uniform currents in conductors at high frequencies, in terms of conduction modes; and (iii) accurate representation of frequency dependent resistance-inductance behavior with constant circuit parameters, in the form of Foster pairs. We propose and implement solutions and optimizations for these problems based on simple physical arguments. All three problems are integrated within Mentor Graphic's extraction tools

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Ortiz, Salvador. "Modélisation physique des effets électromagnetiques pour les interconnexions dans les circuits intégrés". Phd thesis, Université Joseph Fourier (Grenoble), 2007. http://tel.archives-ouvertes.fr/tel-00165969.

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Abstract (sommario):

Trois problèmes liés a la modélisation des fils dans des circuits intégrés sont considérés : (i) calcul rapide et efficace pour l'inductance mutuelle, en utilisant l'approximation dipölaire ; (ii) expansion compacte distributions des courants non uniformes dans des conducteurs aux hautes fréquences, en termes de modes de conduction ; et (iii) représentation précise du comportement en fréquence de la résistance et de l'inductance avec des paramètres de circuit constants, sous forme de paires Foster. Nous proposons et mettons en pratique des solutions et des optimisations pour ces trois problèmes, sur la base des arguments physiques simples. Chacun des trois problèmes est intégré dans les outils de l'extraction de Mentor Graphics.

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Servel, Grégory. "Effets parasites dus aux interconnexions". Montpellier 2, 2001. http://www.theses.fr/2001MON20037.

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Baratte, Hervé. "Technologie bipolaire hétérojonction AlGaAs/GaAs pour circuits intégrés". Paris 11, 1985. http://www.theses.fr/1985PA112012.

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Abstract (sommario):

Un modèle analytique proche de la réalité permet de réaliser une structure optimale et de corréler les performances et les paramètres. La séquence de croissance épitaxique est compliquée par la présence des deux hétérojonctions différentes algaas/gaas et gaas/algaas et de deux types de dopants, le silicium pour le type n et le béryllium pour le type p. Un recuit rapide assure un bon rendement d'activation tout en limitant la diffusion des dopants. La double hétérostructure à jonctions progressives obtenue par implantation d'ions convient aux circuits intègres. On prévoit une grande rapidité et une grande densité d'intégration pour les montages j**(2),l (à injection intégrée) et ecl (à émetteur commun). Le transistor bipolaire a hétérojonction convient également dans des applications linéaires
The good injection properties of the heterojunction bipolar transistor allow predicting very high frequency performance of the device. An ion-implanted double hétérostructure with graded junctions is well adapted for integrated circuits application. An analytic model, close to reality, helps calibrate an optimized structure. It is also a convenient tool to correlate observed performance to the device internal structure. The epitaxial growth sequence is rather complicated because of the presence of two different heterojunctions (AlGaAs/GaAs and GaAs/AlGaAs) and of two types of dopants (Silicium for n-type and Beryllium for p-type). Thanks to a GaAs none intentionally doped interfacial layer, recombination effects in the junctions are greatly reduced. Then, a rapid thermal annealing treatment of the implanted devices proves to be a suitable method to achieve good activation efficiency while limiting dopants diffusion inside the structure. Further integration of such a device is then analyzed. Very high speed and high density of integration are predicted for future I²L or ELC bipolar heterostructures. The HBT (Heterojunction Bipolar Transistor) is also well adapted for linear application

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David, Lauréline. "Modélisation des effets inductifs parasites dans les interconnexions des circuits numériques avancés". Brest, 2006. http://www.theses.fr/2006BRES2038.

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Abstract (sommario):

La complexité croissante des circuits numériques et l’augmentation de leurs fréquences de fonctionnement font des effets électriques parasites dans les interconnexions un paramètre critique. Ictuellement, seules l’extraction et l’analyse des parasites RC sont intégrées dans les séquences de conception automatisées. Or, l’effet des inductances sur les retards de propagation n’est plus toujours négligeable si la fréquence d’horloge dépasse le gigahertz. L’enjeu de cette étude est la compréhension et la modélisation des effets inductifs parasites en vue de proposer des moyens pratiques pour leur prise en compte. Pour ce faire, nous comparons les différentes approches d’extraction dinductance et dressons le bilan des principaux outils disponibles. Cette première partie de l’étude met en évidence le besoin de développer des modèles généraux. Les modèles développés reposent sur des hypothèses systématiquement discutées et vérifiées dms le contexte des circuits numériques. En particulier, les problématiques des effets fréquentiels (effets de peau et de proximité) et du lieu du retour de courant sont détaillées. Cette démarche aboutit à la définition de modèles dits “corners prélayout” permettant d’estimer les valeurs minimale et maximale de l’inductance effective des interconnexions, et ceci très tôt dans la séquence de conception. Nos modèles sont ensuite validés expérimentalement grêce à une structure originale d’oscillateurs en anneaux. Enfin, la mise en oeuvre de ces modèles est présentée et la prise en compte des effets inductifs dans la séquence de conception discutée. Nous présentons ainsi le développement et la validation de modèles simples et efficaces permettant de considérer les parasites inductifs dans l'environnement complexes des circuits numériques
With the increase of digital design complexity and operating frequency, on-chip interconnect parasitics become critical for efficient design. Today, only parasitic RC are extracted and analyzed in automated design flows. Nevertheless, the effect of inductance on propagation delays is no more negligible as the clock frequeney goes beyond one gigahertz. The purpose of this work is the understanding and modeling of parasitic inductances to provide concrete and relevant means to take them in account. Thus, various approaches for inductance extraction are compared and the evaluation of the CAD tools that can be used for interconnect extraction or modeling is drawn up. As a consequence, it appears that new general models are required. Models are therefore developed on the basis of several assumptions which are systematically validated. Frequency effects (skin and proximity effect) and current retum path issues are particularly detailed. This modeling process leads to pre-layout corner models allowing the estimation of minimal and maximal inductance values, in very early stages of the design flow. The suggested models are correlated with experiments, thanks to an original ring-oscillator test-structure. Finally, these models are applied to practical examples, and solutions to consider inductive effects in digital design flows are discussed. During this study, simple and efficient models have been developed and validated to consider inductive effects in the complex environment of a digital circuit

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Telescu, Mihai. "Modélisation d'ordre réduit des interconnexions de circuits VLSI". Brest, 2007. http://www.theses.fr/2007BRES2038.

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Abstract (sommario):

Les concepteurs de circuits intégrés s’intéressent de plus en plus aux effets des structures d’interconnexion. Leur prise en compte dans les simulations est devenue un enjeu majeur. La recherche menée durant ce travail de thèse a eu pour objectif l’élaboration de nouveaux outils mathématiques de réduction d’ordre des modèles. Les applications visées en priorité concernent les lignes d’interconnexion des circuits VLSI. L’approche que nous proposons à la problématique de réduction de modèle nécessite une première étape de modélisation du système d’origine par une représentation de Laguerre ou de Kautz. Le manuscrit contient une présentation synthétique de ces bases de fonctions orthogonales. Cinq méthodes de réduction d’ordre des modèles, étudiées durant ce travail de thèse sont ensuite présentées en détail. Nous donnons plusieurs exemples d’application de nos méthodes aux lignes d’interconnexion. Nous illustrons, entre autres, la possibilité d’obtenir des circuits équivalents de faible complexité à partir de nos modèles réduits et la possibilité d’obtenir des modèles réduits directement à partir de données issues des simulations électromagnétiques
Lntegrated circuit designers are showing a growing interest in the effects of interconnect structures. Taking these effects into consideration during simulations has become a major goal. The main objective of this PhD was the development new model order reduction mathematical tools. VLSI interconnect applications were our main priority. Our model order reduction strategy supposes an initial modeling of the origjnal system using either a Laguerre or a Kautz representation. This manuscript contains a synthetic presentation 0f these orthogonal function bases. The five order reduction methods studied during this PhD are then presented. We make available several examples of application of methods to interconnect lines. Weillçistate, among other aspects, the possibility of obtaining Iow complexity equivalent circuits from our models and the possibility of performing reduced order modeling directly from data provided by full-wave simulation

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Sellaye, Sellambaye Jean-Marie. "Comparaison des interconnexions électriques et optoélectroniques au niveau intrapuce". Toulouse, INSA, 2002. http://www.theses.fr/2002ISAT0031.

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Abstract (sommario):

Cette thèse vise à définir les challenges que les solutions optoélectroniques devront relever pour remplacer les interconnexions électriques au niveau intrapuce dans l'avenir. Nous simulons la réponse des futures interconnexions électriques (IEs), en tenant compte de la réduction de la finesse de gravure (lambda)?des circuits CMOS de 0,7 à 0,05 micron. Nous concluons que : 1) Il n'y a pas de limitation intrinsèque de BP des IEs longues. 2) Concernant la latence et la consommation de puissance, il ne semble pas nécessaire, dans les futures puces, d'intégrer des interconnexions optiques (IOs) sur des distances inférieures à 1000-2000 lambdas. 3) L'insertion des IOs sur des distances supérieures à 10000 lambdas pourrait être envisagée à condition que des VCSELs ayant un rendement élevé à des faibles courants de seuil et des photodiodes ultra-rapides à rendement élevé puissent être développés. 4) La 1e application possible des OIs OnChip est probablement pour la distribution d'horloge
This thesis aims at defining the marks that optoelectronic solutions will have to beat for replacing electric interconnects (EIs) at chip level in the next ten years. We first simulate the response of future electrical interconnects considering the reduction of the CMOS feature size (lambda) from 0. 7 to 0. 05 micron. We conclude that : 1) There is no intrinsic bandwidth limitation of long EIs. 2) Regarding the latency and the power consumption, it does not seem necessary in the future chips to consider the integration of optical interconnects (OIs) over distances shorter than 1000-2000 lambda. 3) The penetration of OIs over distances longer than 10000?lambda could be envisaged provided that news technological generations could develop low-threshold high-efficiency VCSELs and ultra-fast high-efficiency photodiodes. 4) The first possible application of onchip OIs is most likely for clock distribution

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Farcy, Alexis. "Optimisation des performances électriques appliquée aux interconnexions des circuits intégrés en présence de variabilité". Chambéry, 2009. http://www.theses.fr/2009CHAMS040.

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Abstract (sommario):

La part prise par les interconnexions dans la détermination des performances des circuits intégrés croit à mesure que les dimensions des lignes et des vias diminuent. Les concepteurs doivent désormais composer avec des contraintes technologiques qui affectent les propriétés électriques des interconnexions. Développer les solutions technologiques les plus adaptées tout en limitant les temps de R&D se révèle essentiel pour les industriels afin d'assurer les performances et la viabilité économique de chaque nouvelle génération. La présente étude s'attache à définir une méthode d'analyse a priori des solutions technologiques dédiées aux interconnexions, visant à déterminer leur effets véritables sur les performances en propagation des circuits et identifier les solutions les plus intéressantes. Après avoir dressé un inventaire des principales solutions en cours de développement, la méthodologie mise en œuvre pour prédire avec précision le comportement des signaux électriques en fonction des paramètres technologiques variabilité est présentée. L'approche est ensuite appliquée au cas du nœud technologique CMOS 32 nm. Les résultats obtenus par l'expérimentation à l'issu d'une analyse de circuit destinée à identifier les conditions de simulation les plus réalistes et les modèles prédictifs qui en découlent sont ensuite dégagés. Finalement, les acquis de l'analyse statistique, qui prend en compte la variabilité des interconnexions, conduisent à l'optimisation de leurs performances et à l'identification des voies à développer en priorité pour atteindre les spécifications requises
The contribution of interconnects to overal1 integrated circuit performance is increasing as lines and vias dimensions scale down. Designers' work is now impacted by technological constraints such as Cu resistivity increase or process variability, which affect electrical properties of interconnects. The development of innovative processes and materials in a limited time frame to ensure economical viability of each new generation is absolutely mandatory. This study aims at developing a methodology to predict the real impact of technological solutions on interconnect propagation performance in order to identify the most suitable solutions. After a review of the main innovations under development, the methodology proposed to predict the dependence of signal transmission on technological stack properties and process variability is presented. This approach is then applied to the case of the 32 nm technological node. The experimental results obtained based on the analysis of real circuits to define realistic simulation conditions lead to the extraction of analytic models suitable for statistical analysis. An optimisation of interconnect technological stack is then performed taking into account process variability to identify the most promising technological solutions to reach the required electrical specifications

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Wei, Dong Bei. "Conception d'inductances actives en technologie monolithique microondes". Châtenay-Malabry, Ecole centrale de Paris, 1993. http://www.theses.fr/1993ECAP0300.

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Abstract (sommario):

Les inductances spirales de grande valeur peuvent avantageusement être remplacées par des inductances actives. Celles-ci peuvent être utilisées pour la réalisation de filtres actifs ou d'oscillateurs, éventuellement commandes par une tension ou par la lumière. L’idée la plus répandue pour la réalisation d'une inductance est l'association d'une capacité et d'un quadripôle. Nous montrons dans ce travail que le quadripôle doit être un inverseur d'impédance positive de matrice admittance diagonale dont les éléments sont réels et de signes opposes. Plusieurs principes peuvent être mis en œuvre pour concevoir un inverseur d'impédance positive. Nous avons choisi le principe de couplage direct. Nous proposons une méthode générale permettant d'améliorer les performances des circuits d'inductance active. Deux nouveaux circuits ont été développés dans cette étude. Le premier, composé de trois transistors principaux, possède des performances comparables aux meilleurs inductances actives déjà publiées. Le second, compose de quatre transistors principaux, présente des performances encore meilleures, en particulier pour les grandes valeurs d'inductance (de l'ordre de 10 nH) et pour les coefficients de qualité (de l'ordre de 10). Ce type d'inductance active s'applique à la conception de circuits en technologie monolithique microondes

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Vanier, Eric. "Caractérisation et optimisation temporelles des interconnexions dans les circuits sub-microniques CMOS". Montpellier 2, 1998. http://www.theses.fr/1998MON20126.

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Abstract (sommario):

Les progres realises au niveau technologiques permettent aujourd'hui de concevoir des circuits de plus en plus complexes. Cependant, l'augmentation de la complexite des circuits a entraine une augmentation relative du nombre et de la longueur des interconnexions. Le retard introduit par les interconnexions produit une limitation importante des performances des circuits integres. Il est donc important de le caracteriser avec precision. Ce memoire presente les resultats du developpement et de la validation des expressions analytiques modelisant le retard dans les interconnexions. Ces formulations temporelles tiennent compte des differents parametres intervenant sur une ligne d'interconnexion et des caracteristiques des portes logiques de commande et de charge. Des validations par simulation spice sont presentees, ainsi que des resultats de mesure sur circuit reel. A partir de ces formulations, des regles d'implantation ont ete determinee afin de minimiser l'influence des lignes sur les performances des structures.

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Derème, Tristan. "Test en tension des courts-circuits en technologie CMOS". Montpellier 2, 1995. http://www.theses.fr/1995MON20032.

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Abstract (sommario):

Cette these traite de la modelisation des defaillances dues a la presence de particules accidentellement deposees sur un des masques de fabrication. Au niveau d'un circuit integre, ces defaillances se traduisent par la mise en relation de deux nuds independants dans le circuit sain. L'apparition de potentiels intermediaires et le caractere inconnu de la resistance de court-circuit constituent les caracteristiques principales de ces fautes. Dans une premiere hypothese considerant cette resistance comme nulle, un modele a ete developpe qui permet par simple comparaison de dimensions de transistors de connaitre la valeur logique a propager dans le circuit. Le second modele developpe dans l'hypothese de resistance non nulle, prend en compte implicitement cette resistance inconnue. La definition d'intervalles parametriques permet de determiner la probabilite de detection de chaque faute. Ces deux nouveaux modeles couvrent la grande majorite des courts-circuits avec une representativite et une maniabilite excellentes

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Bermond, Cédric. "Caractérisation et modélisation des effets parasites liés aux interconnexions sur les performances électriques des circuits intégrés ultra-rapides". Chambéry, 2001. http://www.theses.fr/2001CHAMS023.

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Putot, Sylvie. "Calcul des capacités parasites dans les interconnexions des circuits intégrés par une méthode de domaines fictifs". Phd thesis, Université Joseph Fourier (Grenoble ; 1971-2015), 2001. http://www.theses.fr/2001GRE10015.

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Abstract (sommario):

Cette these presente une methode performante pour le calcul des capacites parasites dues aux interconnexions des circuits integres. Il s'agit de calculer la charge des conducteurs, comme la derivee normale a la surface de ces conducteurs, du potentiel solution de l'equation de laplace sur des couches horizontales, la valeur du potentiel etant fixee constante sur chaque conducteur. La difficulte de la resolution numerique provient de la complexite des structures : sur une portion de circuit d'une surface d'un centimetre carre et d'une hauteur de quelques microns, il peut y avoir plus d'un kilometre d'interconnexions, c'est-a-dire de fils conducteurs enchevetres. Une methode de domaines fictifs avec multiplicateurs de lagrange surfaciques est utilisee. Elle donne une formulation mixte du probleme, couplant le potentiel sur un domaine parallelepipedique contenant le circuit, et la charge a la surface des conducteurs. Nous en proposons une approximation, qui tient compte du saut du gradient du potentiel a travers la surface des conducteurs dans la discretisation du potentiel, tout en menant a un systeme que l'on peut resoudre par une methode rapide. Cette approximation garantit une bonne convergence du calcul de la charge vers la valeur reelle, sans condition de compatibilite contraignante entre les maillages de volume et de surface. Une implementation efficace en dimension 3, avec laquelle nous avons effectue des tests numeriques sur des structures reelles, permet de montrer l'interet de la methode, en temps de calcul et en place memoire.

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Triantafyllou, Anna. "Etude, réalisation et caractérisation d'interconnexions radiofréquences pour les circuits intégrés silicium des générations à venir". Université Joseph Fourier (Grenoble), 2006. http://www.theses.fr/2006GRE10049.

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Abstract (sommario):

L'évolution qui caractérise principalement le domaine de la microélectronique est la réduction des dimensions des circuits intégrés. L'industrie des semi-conducteurs n'a cessé d'améliorer ses produits en augmentant la densité d'intégration et la vitesse de fonctionnement. Pourtant, les effets de la réduction des dimensions ne se limitent pas à un simple facteur d'échelle puisque des limitations physiques et technologiques font surgir de nouvelles contraintes. Parmi celles ci, les limitations induites par la miniaturisation des réseaux d'interconnexions constituent un facteur critique pour les performances des circuits intégrés des générations à venir. Le retard des signaux à transmettre, la consommation de puissance et de surface sont des éléments qui conduisent à proposer des systèmes d'interconnexions innovants, au delà du cuivre et des matériaux de basse permittivité. La faisabilité des interconnexions radiofréquences est évaluée au cours de cette étude, comme une solution alternative face aux limitations des interconnexions traditionnelles. La transmission des informations avec des ondes électromagnétiques émises et détectées par des antennes intégrées pourrait résoudre le problème de retard de propagation des signaux et permettre de réduire la surface occupée et la puissance consommée. Les performances des antennes intégrées sur substrat silicium bulk ou SOI sont étudiées par des moyens théoriques et expérimentaux dans la bande de fréquence allant de 10 GHz à 40 GHz. L'impact des matériaux sur l'amplitude de la puissance transmise est analysé. Les mesures réalisées sur les prototypes des dipôles montrent un excellent gain de transmission de l'ordre de -10 dB
The evolution that principally characterises the microelectronics sector is the reduction of integrated circuits dimensions. Semiconductors industry has not stopped to improve its products by increasing integration density and operation speed. However the reduced dimensions effects are not limited to a scaling factor as physical and technological limitations create new constraints. Between them, the limitations induced by the miniaturization of interconnects networks become a limiting factor for the performances of future generations integrated circuits. Signals propagation delay, power and surface consumption are the elements that drive to proposal of alternative interconnect systems above the copper and the low k materials. The feasibility of radio frequency interconnections is evaluated during this study as an alternative solution to the traditional interconnects limitations. The transmission of information via electromagnetic waves emitted and detected by integrated antennas, could solve the problem of signals propagation delay and allow to reduce the occupied surface and the consumed power. Integrated antenna performances are studied by theoretical and experimental means in the frequency range of 10 GHz to 40 GHz. Materials impact in transmitted power is analysed. Measurements realized in the prototypes of dipole antennas show an excellent transmission gain of approximately –10 dB

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Aboudou, Abderraouf. "Application de la photodétection dans les circuits intégrés III-V pour le contrôle optique d'un circuit logique". Lille 1, 1991. http://www.theses.fr/1991LIL10053.

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Abstract (sommario):

L'objet de cette thèse est de démontrer la possibilité de commander optiquement un circuit numérique associé à un photodétecteur au delà de 1 GHz. Les deux premiers chapitres sont consacrés à l'étude de deux types de photodétecteurs: le photoconducteur GaAs à couche active dopée ou non intentionnellement dopée, et le photodétecteur MSM sur GaAs. Des modèles numériques sont notamment présentés, ils nous permettent, associés aux résultats expérimentaux que nous avons obtenus, de mieux comprendre les phénomènes de conduction et de photoconduction mis en jeu dans chacun des trois cas et de dégager ainsi les principales caractéristiques de chaque photodétecteur. Dans le troisième chapitre, nous étudions l'intégration monolithique d'un photoconducteur aAlAs/GaAs et d'un circuit logique constitué de transistors de type MISFET, dont la fonction est la division par deux de la fréquence du signal électrique modulant le rayon laser. Après une étude préalable des performances du photoconducteur et de l'influence de la distance interélectrode, un premier diviseur est réalisé; il permet une division par deux jusqu'à une fréquence de l'ordre de 200 MHz
Cette étude préliminaire nous a permis de réaliser un deuxième diviseur où cette fois-ci l'emplacement et la structure géométrique du photoconducteur ont été optimisés, de sorte que la division par deux a pu être effectuée jusqu'à 1. 2GHz avec une puissance optique modulée minimale de l'ordre de 500 nW seulement. Dans le quatrième chapitre, nous remplaçons dans le circuit intégré, le photoconducteur par un MSM GaAlAs/GaAs/GaAs de structure géométrique semblable. Ici aussi la division par deux est effectuée jusqu'à 1. 2 GHz avec le même seuil de puissance optique. L'un des enseignements que l'on peut tirer de cette étude est le comportement quasi-identique des deux photodétecteurs en hautes fréquences. Dans le cinquième chapitre, nous démontrons expérimentalement, après l'avoir valider théoriquement, la faisabilité d'un MSM GaAs intégré monolithiquement à un guide optique diélectrique Si3N4/SiO2. Les résultats obtenus sont très encourageants et laissent envisager la possibilité de réaliser un circuit numérique commandé optiquement et dont la distribution du signal optique s'effectue à l'aide de guides diélectriques

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Barbier, Frédéric. "Amélioration de la protection des circuits intégrés réalisés en technologie CMOS et BICMOS vis-à-vis des décharges électrostatiques". Caen, 2005. http://www.theses.fr/2005CAEN2026.

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Abstract (sommario):

Les décharges électrostatiques (esd) présentent un réel problème de fiabilité pour les circuits intégrés. Ainsi, les fabricants de semi-conducteurs et les assembleurs de systèmes diminuent les risques d'apparition de ces décharges en contrôlant l'environnement des circuits intégrés. Pour améliorer cette protection, il est nécessaire d'ajouter des structures dédiées directement sur silicium. Les travaux présentés dans cette thèse se situent au niveau de l'amélioration de la protection des circuits intégrés en optimisant les structures dédiées. Celles-ci doivent être ensuite implémentées dans une stratégie de protection performante qui doit être adaptée aux contraintes fonctionnelles du circuit à protéger. Par exemple, afin de résoudre la forte dépendance en température du courant de fuite d'un dispositif de protection des alimentations, une optimisation de ce dernier a été menée. Elle a permis de diminuer son courant de fuite mais aussi d'améliorer ses performances vis-à-vis des décharges électrostatiques. Au travers d'études de cas en technologie cmos et bicmos, les stratégies de protection distribuées (utilisant majoritairement des thyristors) et centralisées (basées sur des diodes et des dispositifs de protection des alimentations), ont été abordés. Les études menées dans ce manuscrit proposent à la fois un composant de protection des alimentations, optimisé, s'intégrant aussi parfaitement dans une stratégie de protection centralisée efficace pour les cellules d'entrées/sorties.

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KAZEMINEJAD, ABDOL AMIR. "Etude et conception des circuits de test en technologie bipolaire gaas". Paris 7, 1989. http://www.theses.fr/1989PA077154.

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Abstract (sommario):

Apres un rappel des proprietes des transistors tbh, nous presentons d'une part l'evaluation des performances et l'optimisation de la logique cml-ecl, et d'autre part les regles de dessin et la methodologie d'implantation qui ont ete definies pour la realisation d'un diviseur par deux. Nous presentons une bibliotheque de circuits definie pour evaluer les performances (vitesse, puissance dissipee, surface) de circuits msi (diviseurs, multiplexeurs, demultiplexeurs. . . ). Nous evaluons les performances dynamiques des portes cml-ecl en fonction des parametres technologiques, pour comparer les performances presentes et l'evolution previsible des performances futures des technologies bipolaires silicium et gaas/gaalas

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Lefebvre, Sidonie. "Etude expérimentale et simulation numérique du comportement mécanique de structures sub-micrométriques de cuivre : application aux interconnexions dans les circuits intégrés". Châtenay-Malabry, Ecole centrale de Paris, 2006. http://www.theses.fr/2006ECAP1077.

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Abstract (sommario):

Afin de réduire les coûts et rester compétitifs dans le contexte industriel mondial, les fabricants de semi-conducteurs miniaturisent leurs produits. A l'heure actuelle, la largeur des interconnexions reliant les composants électroniques est de 130 nm environ et est amenée à décroître rapidement. Si la réalisation des connexions de cuivre est bien maîtrisée, les lois de comportement mécanique à cette échelle sont encore peu connues, la principale difficulté étant le caractère fortement hétérogène de la déformation plastique d'une structure micrométrique, très mal rendu dans les descriptions continues actuelles. L'objectif de cette thèse est double. Il s'agit dans un premier temps de concevoir des échantillons de poutres ultra-fines suspendues de cuivre, qui possèdent les mêmes caractéristiques géométriques et microstructurales que les interconnexions des circuits intégrés, et de les soumettre à des tests de flexion trois points par nanoindentation. Dans un deuxième temps, nous cherchons à reproduire les effets de taille mis en évidence lors de ces essais, influence de l'épaisseur et de la largeur des poutres sur la limite d'élasticité, à l'aide d'un modèle d'éléments finis. Nous utilisons un modèle cristallin, qui comprend une loi d'écoulement locale élasto-viscoplastique et une loi d'écrouissage anisotrope basée sur l'évolution de la densité de dislocations par système de glissement. Cette dernière est obtenue à l'aide d'une simulation de dynamique des dislocations, qui nous permet de comprendre les phénomènes à l'échelle microscopique, en particulier le transfert de déformation entre grains à travers les interfaces, et le stockage des dislocations aux joints de grains. Notre modèle reproduit un comportement de type Hall-Petch pour des polycristaux à très petits grains, et capte les effets d'échelle observés pour les poutres ultra-fines de dimensions semblables à celles des interconnexions.

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Dandache, Abbas. "Conception de PLA CMOS". Phd thesis, Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37596962j.

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Boret, Samuel. "Circuits intégrés monolithiques en technologie coplanaire pour applications de réception jusque 110 GHz". Lille 1, 1999. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1999/50376-1999-213.pdf.

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Abstract (sommario):

La saturation progressive des bandes de fréquences allouées pour les systèmes électroniques hyperfréquences conduit à développer des applications vers de plus hautes fréquences. Le travail présente dans ce mémoire traite de circuits intégrés monolithiques en technologie coplanaire pour des applications de réception jusque 110 GHz. Il a été soutenu par un contrat de la Délégation Générale de l’Armement et mené en collaboration avec la société Thomson Détexis. L'objet de cette thèse est d'apporter une contribution au projet de réalisation de circuits amplificateurs faible bruit à 60 GHz et 94 GHz en technologie intégrée coplanaire. Malgré les avantages présentés par la structure coplanaire, celle-ci reste relativement peu employée compte tenu d'une base incomplète de données de conception. Nous présentons le développement d'un procédé de fabrication d'éléments passifs en technologie coplanaire sur substrat de phosphure d'indium permettant la réalisation des circuits amplificateurs
Après la réalisation technologique d'une bibliothèque complète d'éléments passifs coplanaires, nous proposons des modèles analytiques paramétrables, valables jusque dans le domaine millimétrique, pour les principales discontinuités coplanaires. Ces modèles sont validés par comparaison avec des résultats expérimentaux (mesure de paramètres s jusque 110 GHz) ainsi que par des résultats de simulations électromagnétiques 3D. Deux circuits amplificateurs faible bruit à 60 GHz et 94 GHz basés sur une technologie 0. 1 µm LM-HEMT sur InP sont présentés. Ces circuits, réalisés dans la centrale de technologie du laboratoire, constituent l'une des premières réalisations de LNA millimétriques en technologie coplanaire sur InP. En très bon accord avec les prédictions, les meilleures performances mesurées sont des facteurs de bruit/gains associés de 4 dB/14. 4 dB à 60 GHz et 3. 3 dB/11. 9 dB à 94 GHz. Ces résultats valident et montrent l'efficacité des modèles développés dans ce mémoire pour la conception de circuits intégrés jusque 110 GHz

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Puyal, Vincent. "Conception de circuits intégrés pour les télécommunications optiques en technologie TBdH InP". Montpellier 2, 2007. http://www.theses.fr/2007MON20164.

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Abstract (sommario):

Ce travail présente différentes avancées réalisées en terme de conception haut-débit à travers la technologie TBdH InP du laboratoire III-V Alcatel-Thales. L’objectif principal est l’amélioration des performances de vitesse des circuits afin d’améliorer la capacité des réseaux optiques mais aussi d’en réduire (ou tout au moins d’en maîtriser) leur coût. Cette recherche de fréquence de fonctionnement (ou de débit) maximum s’appuie sur une amélioration du flot de conception ainsi que sur différentes innovations de conception aussi bien d’un point de vue du schéma électrique que de l’implantation. Dans un premier temps, des cellules de base furent réalisées : un diviseur statique à 60 GHz, un doubleur de fréquence à 120 GHz et un ou exclusif à 40 Gb/s. Dans un second temps, il est apparu capital de valider des fonctions numériques de plus en plus complexes, dans un objectif d’une forte intégration au niveau des blocs émetteur/récepteur. Pour cela, dans l’optique d’une réalisation d’un circuit de récupération de l’horloge et des données, un détecteur de phase numérique fut conçu puis validé à 40 Gb/s. Les différents circuits réalisés puis mesurés montrent des performances circuits à l’état-de-l’art et pourront être intégrés dans les futurs réseaux optiques à 40 Gb/s
This work presents various high-speed design results in the InP DHBT technology of the III-V Alcatel Thales laboratory. The main goal is an IC speed improvement to develop optical network capacity and also to reduce (or to control) their cost. This maximum high operation frequency search is based on an improvement of design techniques and on several design innovations for electric diagram to layout. In the first time, basic cells have been realized: a 60-GHz static divider, a 120-GHz frequency doubler and a 40-Gb/s XOR. In the second time, it was capital to validate more complex digital functions, with the aim of transceiver reduced-scale integration. So, in order to implement a CDR, a digital phase detector have been designed and validated at 40 Gb/s. The different designed and measured circuits show state-of-the-art circuit performances. They could be use in 40-Gb/s future optical networks

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Kenmei, Nganguem II Louis Bertrand. "Mise en oeuvre d'une méthode d'éléments finis à éléments d'arêtes en deux et trois dimensions : applications aux lignes de topologies complexes pour circuits intégrés monolithiques micro-ondes et aux interconnexions sur circuit silicium". Lille 1, 1999. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1999/50376-1999-215.pdf.

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Abstract (sommario):

La stratégie de miniaturisation des fonctions de l'électronique microondes s'articule sur une approche multiniveaux donc en trois dimensions (3D) des problèmes. Une version 3D de ces circuits intégrés met en oeuvre une technologie très innovante car s'appuyant sur la confection de métallisations en forme de « U » plus hautes que larges (10 par 3 µm). De ce fait, le volume occupé par ces métallisations n'est plus négligeable comparé à celui dédié aux couches diélectriques de polyimide (10µm) ou de silice. Dans ce contexte, outre la forme compliquée des métallisations, les caractéristiques des matériaux doivent être prises en compte. Le logiciel de simulation électromagnétique que nous avons créé, pour répondre à ces besoins, repose sur les éléments finis (EF) à éléments d'arêtes (EFEA) en 2D et 3D. Nous présentons sommairement les différentes formulations EF utilisées en électromagnétisme puis nous détaillons la construction des EFEA en 2D. Afin de valider notre code calcul 2D, une comparaison avec des relevés expérimentaux de constantes de phase, d'atténuation et d'impédances caractéristiques est effectuée pour des lignes microrubans, coplanaires et à membranes diélectriques de dimensions microniques. Des valeurs fournies par HFSS interviennent également dans cette validation. Nous appliquons les EFEA à l'étude d'une ligne ultracompacte puis coplanaire à ruban central en forme de « T », puis à ruban central suspendu. Pour toutes ces études, la conductivité des métallisations est prise en considération ainsi, bien évidemment, que la forme complexe des rubans puisque nous maillons aussi l'intérieur des métallisations. Le dernier volet repose sur une étude des interconnexions sur circuit silicium et leurs modélisations. Ce travail trouve son aboutissement dans la mise en oeuvre des EFEA en 3D. Un exemple de discontinuité (3D) en ligne microruban est proposé et comparé avec des travaux existants. Enfin, une conclusion reprend les points essentiels de ces travaux.

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Porcher, Arnaud. "Silicium poreux pour capteurs et MEMS résonants intégrés". Lyon, INSA, 2009. http://theses.insa-lyon.fr/publication/2009ISAL0019/these.pdf.

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Abstract (sommario):

Notre travail s'inscrit dans le cadre de l'intégration et de la miniaturisation de nouvelles fonctionnalités sur des dispositifs élémentaires réalisés en microtechnologie sur silicium et ayant pour but des applications type capteur ou actionneur. Les propriétés diélectriques avérées du silicium méso-poreux (SiP) intégrables en couches épaisses (jusqu'à 400 µm) font de ce matériau un candidat idéal pour l'amélioration de l'isolation électrique des dispositifs en régime RF. Une méthode originale de caractérisation électrique du SiP a été mise au point et validée par le couplage entre mesures expérimentales et simulation numériques par éléments finis. La variation fréquentielle de la conductivité électrique du SiP a ainsi été mise en évidence et quantifiée dans une gamme allant de 100 MHz à 1 GHz. De nombreuses voies d'optimisation de micro résonateur ont été ainsi démontrées comme l'oxydation du SiP, sa combinaison avec le SiO2, ou l'architecture double face. La réalisation de membranes poreuses sensibles a permis de caractériser mécaniquement la faible rigidité du SiP pour la première fois avec la méthode directe du bulge test. Un module d'Young de 5 GPa pour une porosité de 73% a été mesuré ce qui est en accord avec les modèles analytiques précédemment développés. L'intégration d'élément inductif sur des membranes composites en Si/SiO2 a conduit à l'obtention de deux actionnements vibratoires des membranes à des modes fréquentiels différents (quelques Hz et 10 kHz) et reposant respectivement sur des stimulations électromagnétiques et par effet Joule. L'intégration des propriétés d'isolation et de souplesse du SiP pour ces fonctionnalités est une perspective importante de développement de ces dispositifs
Our work takes part in the integration of new functionalities on the elementary miniaturized devices built using silicon micro technologies and designed to enable sensor or actuator abilities. The well-known dielectric properties of the meso-porous silicon (SiP), which can be integrated in thick layers (up to 400 µm), make this material a good candidate to enhance the electric insulation of the device in the RF regime. Among the main results of this work, an original method to electrically characterize the SiP has been performed by a coupling between experimental measurements and numerical simulations with finite elements. By this way, the frequency variation of the electrical conductivity of the SiP has been highlighted and quantified in a range coming from 100 MHz to 1 GHz. Many ways to optimize micro-resonator devices have been thus demonstrated using the oxidation of SiP, its combination with a SiO2 layer, or a double-sided architecture. The realization of sensitive porous membranes allowed us to mechanically characterize the low stiffness of the SiP which has been evaluated for the first time with the direct method of the bulge-test. A Young's modulus of 5 GPa for a porosity of 73% has been measured, what is in good agreements with the analytical models previously developed by members of our team. The integration of inductive elements on composite membranes brings us to obtain two kinds of actuation of the membranes depending on the frequency range: Electro thermal actuation at few Hz and electromagnetic one around 10 kHz. The integration of porosified zones in such structures open important perspectives to enhance their capabilities in term of sensitivity and energetic budget

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Abdeslam, Saad. "Etude des effets thermiques, structuraux et mécaniques sur la fiabilité des interconnexions des circuits intégrés par simulation numérique". Lyon, INSA, 1993. http://www.theses.fr/1993ISAL0001.

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Abstract (sommario):

Les augmentations de la densité d'intégration et de la complexité des circuits intégrés font que les interconnexions métalliques des niveaux supérieures constituent un des principaux facteurs de limitation de leur fiabilité. Le mécanisme physique à l'origine du dysfonctionnement des interconnexions en service est l’électro migration un transfert de matière induit par le passage d'un courant électrique continu. Ce sont, plus précisément, les hétérogénéités d'origine structurales, géométriques ou thermiques du flot de matière qui induisent, par la formation d'excroissances ou de cavités, une augmentation de la résistance électrique. Les tests de durée de vie utilisent des conditions de température et de densité de courant qui permettent d'accélérer l'endommagement et il convient d'extrapoler les résultats de ces tests aux conditions nominales d'emploi en maîtrisant les artefacts introduits par l'accélération. Les simulations de la durée de vie des interconnexions, qui font l'objet principal de ce travail, permettent de séparer les effets structuraux et mécaniques en effectuant un bilan des flots de matière dans les différents tronçons qui constituent la ligne. L'étude thermique dégage les principales règles à respecter lors de la conduite et du dépouillement des tests de durée de vie. L'étude structurale prévoit une dispersion des durées de vie comparables à celles obtenues expérimentalement et permet de l'attribuer aux hétérogénéités microstructurales. L'étude mécanique permet de rendre compte de l'effet bénéfique des couches d'oxyde recouvrant les métallisations. Elles augmentent les durées de vie et réduisent leur dispersion en induisant un flot de matière qui s'oppose à celui engendré par l’électro migration
As the complexity of integrated circuits and their size shrinking increase, the VLSI reliability become impacted by interconnections. The physical process leading to damage is electro migration or mass transport induces by direct current. Inhomogeneities in the microstructure, geometry, or thermal of flux lead to hillocks and void formation and increase of the electrical resistance. The lifetime measurments are performed under accelerated test conditions and it is necessary to be able to extrapolate the lifetime values down to standard device operating conditions. Simulations of interconnection failure, principal topic of our study, allow to separate structural and mechanical effects by balancing in each section of the conductor line the relevant mass flow with thickness variation. The thermal study give essential rules to respect during the analysis of electromigration data. The structural study minus fairly well the experimental scattering of lifetime data and allows us to attribute this dispersion to microstructure inhomogeneities. Finally, the mechanical study reproduces the beneficial effect of passivation layers. Passivation layers lead to an increase in the lifetime and a decrease in the time to failure standard deviation

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Remiat, Bruno. "Couches minces diélectriques à faible et très faible permittivité destinées aux interconnexions des circuits intégrés : élaboration - caractérisation - intégration". Montpellier 2, 2003. http://www.theses.fr/2003MON20121.

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Mieyeville, Fabien. "Modélisation de liaisons optiques inter- et intra-puces à haut débit". Ecully, Ecole centrale de Lyon, 2001. http://www.theses.fr/2001ECDL0018.

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Abstract (sommario):

Les taux de transfert globaux des systèmes intégrés actuels vont atteindre le Térabit par seconde. A contrario, les interconnexions inter- et intra-puces s'approchent de leurs limites physiques et représentent actuellement un goulot d'étranglement majeur des perforrnances des systèmes. Parmi toutes les solutions étudiées, les interconnexions optiques permettraient de résoudre la majeure partie des problèmes liés aux interconnexions tels que la diaphonie, la distorsion des signaux, la limitation de la bande passante,. . . Les développements industriels intègrent des réseaux de VCSELs (Vertical-Cavity Surface-Emitting Laser) associés à des photodétecteurs, la communication étant assurée en espace libre ou guidé. En effet, les VCSELs sont une génération prometteuse d'émetteurs optiques présentant également des perspectives intéressantes pour la photodétection. Le développement de ces solutions alternatives ne peut se faire sans l'utilisation d'outils de CAO (Conception Assistée par Ordinateur) efficients. De manière générale, la construction de bibliothèques de modèles hiérarchiques, offrant aux concepteurs différentes valeurs du compromis temps de simulation/précision des résultats, est une étape incontournable dans la réalisation de tels outils. Dans le cas de systèmes multidomaines, il est nécessaire de disposer de simulateurs permettant de prendre en cornpte les différentes natures des composants et leurs interactions. VHDL-AMS est un langage à priori capable de répondre à ces besoins. Cette thèse a été réalisée dans le cadre d'un contrat avec le LETI/CEA de Grenoble. L'objectif est de modéliser un lien optoélectronique opérant à 2. 5Gb/s avec un taux d'erreur par bit de 10 puiss. -18 afin d'en évaluer les performances et de l'optimiser.

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Ouattara, Boukary. "Prévision des effets de vieillissement par électromigration dans les circuits intégrés CMOS en noeuds technologiques submicroniques". Thesis, Paris 6, 2014. http://www.theses.fr/2014PA066253/document.

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Abstract (sommario):

L'électromigration (EMG) est l'une des conséquences de la course à la miniaturisation des composants électroniques en général et la réduction des dimensions des interconnexions en particulier. Il est identifié comme l'un des phénomènes critiques de fiabilité pour les circuits intégrés en technologies submicroniques. Les méthodes de vérification de ce phénomène utilisées durant la conception de circuits sont pour la plupart basées sur des règles de densité de courants et de température. Ces règles deviennent de plus en plus difficiles à mettre en place, compte tenue de l'augmentation des densités de courant dans les réseaux d'interconnexions. Les travaux de cette thèse s'inscrivent dans la dynamique de recherches de moyens d'amélioration de la détection des risques d'électromigration durant la phase de conception. Le but est d'établir une relation entre violations des règles électriques et la physique de dégradation des interconnexions. Les résultats obtenus au cours des tests de vieillissement nous ont permis de repousser les limites de courant sans altérer les durées de vie des circuits. Enfin, ce projet été l'occasion de définir des règles conception basé sur l'optimisation des cellules d'horloges dans la grille d'alimentation des circuits intégrés. L'application des solutions proposées au cours de ces travaux ont permis de réaliser des circuits robustes aux effets EMG
Electromigration (EMG) is a consequence of miniaturization of integrated circuits in general and the reduction of interconnect dimensions in particular. It is identified as one of the critical reliability phenomenon for integrated circuits designed in submicron technologies. The methods of checking this phenomenon at design level are mostly based on current density rules and temperature. These rules are becoming difficult to implement due to increasing current density in interconnection network. This thesis is based on researching for ways to improve detection of electromigration risks at design level. The goal is to establish a relation between electrical rules and interconnect degradation mechanism. Results obtained from ageing tests permit us to relax current limit without altered circuit lifetimes. Finally, this project has been instrumental to define design rules based on optimization of clock tree cells placement in integrated circuit power grid. The application of solution proposed during this work permit to design robust circuits toward EMG

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Desèvedavy, Jennifer. "Conception de circuits intégrés radiofréquences reconfigurables en technologie FD-SOI pour application IoT". Thesis, Bordeaux, 2018. http://www.theses.fr/2018BORD0177/document.

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Abstract (sommario):

La pénétration importante d’objets communicants dans notre vie quotidienne révèle des défis important quant à leur développement. Notamment l’explosion d'applications multimédia sans fil pour l'électronique grand public fait de la consommation électrique une métrique clef dans la conception des dispositifs portables multimodes sans fil. Les émetteurs-récepteurs conventionnels proposent des performances fixes et sont conçus pour respecter ces hautes performances dans toutes les conditions de communication sans fil. Cependant, la plupart du temps, le canal n'est pas dans le pire cas de communication et ces émetteurs-récepteurs sont donc surdimensionnés. En connaissant l’état du canal en temps réel, de tels dispositifs pourraient s'adapter aux besoins et réduire significativement leur consommation électrique. Le défi consiste à respecter la Qualité de Service , ou Quality of Service (QoS) en anglais, imposée par les différents standards de communication. Afin de rester compétitifs, les émetteurs-récepteurs adaptatifs doivent donc proposer une même QoS que ceux déjà disponibles sur le marché. Ainsi, ni la portée de communication ni le temps de réponse ne peuvent être dégradés.Basé sur ces exigences, cette thèse propose une technique d'adaptation pour la conception d'un récepteur reconfigurable qui fonctionne à la limite des performances nécessaires pour recevoir le signal utile. Ainsi, le récepteur proposé est toujours au minimum de consommation électrique tout en garantissant la bonne QoS. Ceci permet alors de multiplier la durée de vie de sa batterie par un facteur 5.Cette adaptabilité est démontrée ensuite côté circuit par la conception d'un LNA (Amplificateur Faible Bruit) dont les performances sont reconfigurables. En effet, en tant que premier élément de la chaîne de réception, le LNA limite le récepteur en termes de sensibilité. Ces travaux exploitent la technologie FD-SOI (Fully Depleted Silicon-On-Insulator) pour d’une part, réduire la consommation du LNA et d’autre part, ajouter de la reconfigurabilité à ce même circuit
Communicating objects are inviting themselves into daily life leading to digitization of the physical world. This explosion of multimedia wireless applications for consumer electronics makes the power consumption a key metric in the design of multi-mode wireless portable devices. Conventional transceivers have fixed performances and are designed to meet high performances in all wireless link conditions. However, most of the time, the channel of communication is not at worst case and these transceivers are therefore over specified. Being aware of the channel link conditions would allow such devices to adapt themselves and to reduce significantly their power consumption. Therefore, the challenge is to propose a QoS (Quality of Service) in terms of communication range, response time as instance, equivalent to industrial modules with a reduced overall power consumption.To address this purpose, this thesis proposes a design strategy for the implementation of adaptive radio-frequency receiver (Rx) modules. Hence the Rx front end achieves the correct QoS for various scenarii of communications with a minimum of power consumption.As a proof of concept, the adaptive approach is demonstrated with the design of a tunable LNA (Low Noise Amplifier). As the first element of the receiver chain, the LNA limits the receiver in terms of sensitivity and is therefore a good candidate to perform reconfiguration. The body biasing of the FD-SOI (Fully Depleted Silicon-On-Insulator) technology is first exploited to reduce the power consumption of a circuit and then as an opportunity to perform circuit tunability

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Fang, Cheng. "Croisssance électrolytique du cuivre appliquée à la technologie "system-in-package"". Rennes, INSA, 2011. http://www.theses.fr/2011ISAR0003.

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Abstract (sommario):

Cette thèse porte sur l’optimisation d’un procédé de dépôt électrolytique de cuivre (ECD) et son application pour la réalisation des vias traversants de silicium (TSVs) dans un dispositif en boîtier (SiP) conçus par NXP Semiconductors. Le dépôt par ECD a été effectué dans une machine industrielle sur des plaques de six pouces ayant une couche de nucléation de cuivre. L’électrolyte est une solution composée du sulfate de cuivre, de l’acide sulfhydrique, de l’acide chlorure et des trois additifs (JGB, SPS et PEG). Dans un premier temps, le dépôt est étudié en fonction des paramètres de courant appliqué. Nous observons que seul le régime de courant pulsé est capable de donner lieu à un dépôt super-conforme. Dans un second temps, d’autres paramètres concernant notamment les conditions hydrodynamiques lors du dépôt sont évalués. Nous trouvons qu’une orientation perpendiculaire du flux d’électrolyte vis-à-vis de la plaque est critique pour accélérer le dépôt dans le fond des vias
This thesis consists of developing a copper electroplating process (ECD) in order to realize the through-silicon-vias (TSVs) inside a “System-in-Package” developed by NXP Semiconductors. The ECD process was performed onto 6-inch wafers coated by a copper seed layer in an industrial tool. The electrolyte is composed of the copper sulfate, the acid sulfuric, the acid chloride and three specific additives (JBG, SPS and PEG). The plating current parameters were first assessed. We have found that the pulsed current is more suitable for the microvias filling than the direct current. Other influential parameters especially such as hydrodynamic environment were evaluated as well. We have found that the perpendicular electrolyte flow is crucial to enhance the microvias filling

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Jeannot, Simon. "Développement de matériaux déposés par PECVD pour les interconnexions optiques dans les circuits intégrés par une approche "back-end"". Lyon, INSA, 2006. http://theses.insa-lyon.fr/publication/2006ISAL0042/these.pdf.

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Abstract (sommario):

Au cours cette thèse, des composants élémentaires d’optique intégrée ont été mis au point dans une technologie compatible avec une intégration au dessus de composants microélectroniques. Pour cela, trois matériaux présentant un fort contraste d’indice et de faibles pertes dans le proche infra rouge (1,3 et 1,55µm) ont été développés par dépôt PECVD, avant d’être utilisés dans des composants d’optique intégrée. Le carbone amorphe, le nitrure de silicium et le silicium amorphe ont été ainsi été étudiés. L’évolution des propriétés optiques des matériaux en fonction des paramètres de dépôt ont été étudiés et des couches de qualité optique ont été mise au point en nitrure silicium et en silicium amorphe. Guides d’ondes, virages et diviseurs de faisceaux par MMI ont ensuite été développés avec ces deux filières à l’aide d’outils de simulation et de caractérisation dédiés. Des composants à très faibles pertes et à forte compacité ont été démontrés, présentant des caractéristiques à l’état de l’art de l’optique intégrée submicronique tout en étant intégrables facilement au sein de circuits intégrés
In this thesis, we are interested in the use of a generalized cylinder state model for semi-automatic analysis of three-dimensional vascular images. This model is used on two levels: for image segmentation and quantification of the stenosis degree. The model is introduced in a vessel tracking strategy based on the Kalman state estimator, associated with the segmentation of plane contours by the level sets algorithm known as ``fast marching''. The interpretation of the model as a continuous geometrical object grants access to the analytical formulas used for stenosis quantification such as diameters and transversal areas. The algorithm was evaluated on a basis of 6 physical phantoms imaged in computed tomography angiography and in magnetic resonance angiography

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Ouattara, Boukary. "Prévision des effets de vieillissement par électromigration dans les circuits intégrés CMOS en noeuds technologiques submicroniques". Electronic Thesis or Diss., Paris 6, 2014. http://www.theses.fr/2014PA066253.

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Abstract (sommario):

L'électromigration (EMG) est l'une des conséquences de la course à la miniaturisation des composants électroniques en général et la réduction des dimensions des interconnexions en particulier. Il est identifié comme l'un des phénomènes critiques de fiabilité pour les circuits intégrés en technologies submicroniques. Les méthodes de vérification de ce phénomène utilisées durant la conception de circuits sont pour la plupart basées sur des règles de densité de courants et de température. Ces règles deviennent de plus en plus difficiles à mettre en place, compte tenue de l'augmentation des densités de courant dans les réseaux d'interconnexions. Les travaux de cette thèse s'inscrivent dans la dynamique de recherches de moyens d'amélioration de la détection des risques d'électromigration durant la phase de conception. Le but est d'établir une relation entre violations des règles électriques et la physique de dégradation des interconnexions. Les résultats obtenus au cours des tests de vieillissement nous ont permis de repousser les limites de courant sans altérer les durées de vie des circuits. Enfin, ce projet été l'occasion de définir des règles conception basé sur l'optimisation des cellules d'horloges dans la grille d'alimentation des circuits intégrés. L'application des solutions proposées au cours de ces travaux ont permis de réaliser des circuits robustes aux effets EMG
Electromigration (EMG) is a consequence of miniaturization of integrated circuits in general and the reduction of interconnect dimensions in particular. It is identified as one of the critical reliability phenomenon for integrated circuits designed in submicron technologies. The methods of checking this phenomenon at design level are mostly based on current density rules and temperature. These rules are becoming difficult to implement due to increasing current density in interconnection network. This thesis is based on researching for ways to improve detection of electromigration risks at design level. The goal is to establish a relation between electrical rules and interconnect degradation mechanism. Results obtained from ageing tests permit us to relax current limit without altered circuit lifetimes. Finally, this project has been instrumental to define design rules based on optimization of clock tree cells placement in integrated circuit power grid. The application of solution proposed during this work permit to design robust circuits toward EMG

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Roux, Sylvie. "Isolation diélectrique des circuits intégrés de puissance par recristallisation en phase liquide". Toulouse, INSA, 2001. http://www.theses.fr/2001ISAT0039.

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Abstract (sommario):

Ces travaux s'insèrent dans le cadre de l'intégration des composants de puissance. En effet, le souci majeur de l'électronique de puissance est la cohabitation sur un même substrat de composants utilisant de forts courants et/ou de fortes tensions avec des composants petits signaux. Cette étude répond à un besoin de réduction du nombre de boîtiers électroniques, de la quantité de câbles de connexion et du coût de fabrication. Pour réaliser cette intégration nous avons étudié un substrat de silicium sur isolant qui, grâce à cette couche d'oxyde de silicium enterrée, permet d'obtenir une zone de silicium isolée du substrat initial. La principale caractéristique de la méthode de réalisation de ce substrat, retenue dans ces travaux, est l'emploi d'une couche d'oxyde enterré localisée. Cela signifie que la surface de la plaquette de silicium est couverte d'une alternance de substrat sur isolant et de substrat massif. La technique de réalisation du substrat de silicium sur isolant consiste à recristalliser en phase liquide une couche de silicium polycristalline sur oxyde à partir de zones de germe monocristallines. Après un bref état de l'art des différentes techniques de silicium sur isolant, nous abordons la description plus approfondie du procédé de réalisation de notre substrat de silicium sur oxyde. Enfin, une large place est accordée au développement technologique en salle blanche du LAAS/CNRS du procédé de préparation du substrat de silicium sur isolant et à la réalisation de composants. De nombreux résultats de caractérisations physiques et électriques de ce substrat sont présentés et analysés
This work takes part of the integration of power devices. Indeed, the main concern within the power electronics is the co-existence in the same substrate of devices using high currents and/or high voltages and of small signal devices. This study meets the need of dimensions shrinking, number of chips reduction, connectivity shrinking and cost reduction. To perform this integration we have chosen to study a silicon on insulator (SOI) substrate, which, due to this buried oxyde layer, allows to obtain a silicon area insulated from the bulk silicon. The method chosen to realize the SOI substrate has the advantage to perform a localized SOI layer. This means that the wafer surface is covered by alternately SOI layer and bulk silicon. To realize this localized SOI substrate, we are using a technique called LEGO for Lateral Epitaxial Growth over Oxide, which consists in the recrystallization in liquid phase of a polycrystalline silicon layer over oxyde beginning from monocystalline seed area. After the state of the art about the different SOI techniques, we present the description of the process for realizing SOI layers. Then, the technological part of the process is explained, whose development took place in the LAAS/CNRS clean room, in addition we present the realization of devices in SOI substrate. Some results of physical and electrical characterizations of the SOI substrate realized by LEGO are exposed and analysed

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Gonçalves, Dos Santos Junior Gutemberg. "Conception robuste de circuits numériques à technologie nanométrique". Electronic Thesis or Diss., Paris, ENST, 2012. http://www.theses.fr/2012ENST0039.

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Abstract (sommario):

Avec l'augmentation de la probabilité de fautes dans les circuits numériques, les systèmes développés pour les environnements critiques comme les centrales nucléaires, les avions et les applications spatiales doivent être certifies selon des normes industrielles. Cette thèse est un résultat d'une cooperation CIFRE entre l'entreprise Électricité de France (EDF) R&D et Télécom Paristech. EDF est l'un des plus gros producteurs d'énergie au monde et possède de nombreuses centrales nucléaires. Les systèmes de contrôle-commande utilisé dans les centrales sont basés sur des dispositifs électroniques, qui doivent être certifiés selon des normes industrielles comme la CEI 62566, la CEI 60987 et la CEI 61513 à cause de la criticité de l'environnement nucléaire. En particulier, l'utilisation des dispositifs programmables comme les FPGAs peut être considérée comme un défi du fait que la fonctionnalité du dispositif est définie par le concepteur seulement après sa conception physique. Le travail présenté dans ce mémoire porte sur la conception de nouvelles méthodes d'analyse de la fiabilité aussi bien que des méthodes d'amélioration de la fiabilité d'un circuit numérique
The design of circuits to operate at critical environments, such as those used in control-command systems at nuclear power plants, is becoming a great challenge with the technology scaling. These circuits have to pass through a number of tests and analysis procedures in order to be qualified to operate. In case of nuclear power plants, safety is considered as a very high priority constraint, and circuits designed to operate under such critical environment must be in accordance with several technical standards such as the IEC 62566, the IEC 60987, and the IEC 61513. In such standards, reliability is treated as a main consideration, and methods to analyze and improve the circuit reliability are highly required. The present dissertation introduces some methods to analyze and to improve the reliability of circuits in order to facilitate their qualification according to the aforementioned technical standards. Concerning reliability analysis, we first present a fault-injection based tool used to assess the reliability of digital circuits. Next, we introduce a method to evaluate the reliability of circuits taking into account the ability of a given application to tolerate errors. Concerning reliability improvement techniques, first two different strategies to selectively harden a circuit are proposed. Finally, a method to automatically partition a TMR design based on a given reliability requirement is introduced

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Hazebrouck, Sabine. "Planarisation de structures multicouches en technologie bipolaire de circuits intégrés à haute densité d'intégration". Lille 1, 1991. http://www.theses.fr/1991LIL10056.

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Abstract (sommario):

L'introduction d'une étape de planarisation dans les technologies bipolaires actuelles augmente la fiabilité des circuits intégrés, pouvant comporter jusqu'à trois niveaux de métallisation. Elle permettra également leur future densification. La technique de planarisation «Resist Etch Back» ou «REB», développée dans ce rapport de thèse, comprend deux sujets d'étude: 1) La planarisation d'une topographie par de la résine. 2) La gravure par plasma de deux matériaux à la même vitesse : l'Etch-Back. Par l'utilisation de plans d'expérience, nous modélisons l'influence des principaux paramètres de ces études sur la qualité de la planarisation. L'étape de planarisation développée est ensuite appliquée au procédé Subilo (subnanoseconde isolation par oxyde localisé) ; un procédé industriel de chez Philips Composants à Caen qui permet la réalisation de circuits intégrés bipolaires à haute densité d'intégration. La qualité de la planarisation est évaluée sur plusieurs de ces circuits denses par des analyses topographiques et électriques. La reproductibilité du procédé de planarisation REB est ensuite étudiée par un suivi de paramètres de contrôle, dont les définitions sont indispensables à une industrialisation. Ce procédé de planarisation est à présent appliqué en production pour une grande quantité de circuits. Il représente une progression dans la qualité de fabrication des circuits intégrés bipolaires

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Dzahini, Kwami. "Contribution au développement d'un capteur intégré de type ISFET à partir d'une filière ASIC en technologie CMOS". Ecully, Ecole centrale de Lyon, 1991. http://www.theses.fr/1991ECDLA009.

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Abstract (sommario):

Ce memoire est consacre au developpement d'un capteur integre de type isfet (ion sensitive field effect transistor) a partir d'une filiere asic en technologie cmos. Apres avoir etudie l'influence du procede de greffage des isfet sur des circuits realises dans une filiere industrielle, nous avons mis au point un procede chimique de gravure locale permettant de mettre a nu l'oxyde mince de grille d'un transistor mos. Les resultats obtenus prouvent la faisabilite de capteurs isfet a partir d'une technologie cmos de type asic. Notre analyse des problemes lies aux differents modes de polarisation des isfet a permis la realisation d'un circuit de mesure integrale en technologie cmos. Nous avons effectue la conception (simulation, dessin des masques et caracterisation) de deux elements principaux du circuit: amplificateur operationnel et une reference de tension de type band-gap. Plusieurs structures specifiques ont ete developpees pour les composants necessaires aux circuits analogiques en cmos; citons en exemple les transistors et les capacites mos multicellulaires, ainsi que les transistors bipolaires pnp verticaux et lateraux. Ces structures ont ete validees par des caracterisations electriques de composants avant d'etre utilisees dans nos circuits. Pour reduire le temps qu'exige la conception full-custom, nous avons developpe un programme d'automatisation du dessin des masques de circuits analogiques cmos en fonction de leurs schemas electriques. Ce programme ecrit en langage skill, utilise le routeur du systeme cadence

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Chhun, Sonarith. "Etude des propriétés et de l'intégration de barrières auto-positionnées sur cuivre formées par des procédés de siliciuration et de dépôts auto-catalytiques dans les interconnexions des circuits intégrés microélectroniques des générations 45 nm". Lyon, INSA, 2006. http://theses.insa-lyon.fr/publication/2006ISAL0083/these.pdf.

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Abstract (sommario):

Les barrières diélectriques contribuent à la dégradation des performances de propagation du signal et de fiabilité qui s'accentue avec la réduction des dimensions des interconnexions. Afin de supprimer la contribution de la barrière diélectrique au couplage capacitif parasite latéral et d'améliorer l'adhésion à l'interface supérieure du cuivre, qui limite actuellement la durée de vie des interconnexions, il est possible de remplacer ces barrières diélectriques par des barrières auto-positionnées. Par contre, si seul un gain sur la fiabilité est recherché, alors, des procédés auto-positionnés avant le dépôt d'une barrière diélectrique (empilement hybride) peuvent être introduits pour améliorer l'adhésion entre le cuivre et celle-ci. Dans cette étude, nous évaluons deux procédés auto-positionnés sur cuivre. Le procédé CuSiN consiste à incorporer sélectivement du silicium (siliciuration) et de l'azote (nitruration) dans le cuivre pour former du CuSiN. Nous avons mis en évidence les paramètres critiques clefs pour la maîtrise d'un tel procédé. Le procédé CoWP / B est fondé sur la croissance auto-catalytique en phase liquide d'un alliage CoWP / B sur du cuivre. L'évaluation des propriétés barrières des matériaux auto-positionnés montre que contrairement au procédé CuSiN, le CoWP / B, avec les épaisseurs et les chimies étudiées, n'est ni une barrière contre la diffusion du cuivre, ni résistant contre l'oxydation. De ce fait, seul le CuSiN peut être intégré en tant que barrière auto-positionnée. Les procédés CuSiN intégrés dans un empilement hybride ou en tant que barrières auto-positionnées sont sélectifs et compatibles avec les matériaux et les procédés d'intégration utilisés. En ce qui concerne l'intégration du CoWP / B dans un empilement hybride, deux étapes sont critiques, la gravure et le nettoyage post-gravure dont les chimies interagissent avec le CoWP / B. Nous avons réussi à intégrer et à préserver l'intégrité du CoWP / B sans dégrader les performances électriques des interconnexions. En terme de fiabilité, pour une génération 65 nm, les procédés CuSiN améliorent la durée de vie des interconnexions d'un facteur 10, alors qu'un CoWP / B de 5nm l'améliore d'au moins un facteur 70. L'introduction du CuSiN dés le noeud 45 nm permettrait de satisfaire rapidement le critère de fiabilité alors que le CoWP / B, qui permet de résister à de plus fortes densités de courant, permettrait de satisfaire les critères de fiabilité des générations technologiques les plus avancées
The contribution of standard dielectric barriers to signal propagation and reliability performance degradation speeds up as interconnects dimensions scale down. Self-aligned barriers, in replacement of standard dielectric barriers avoid the contribution of dielectric barriers to the lateral coupling capacitance and enhance adhesion between copper and its capping material, which interface is known to limit interconnect lifetime. In this study, two self-aligned processes are investigated : CuSiN processes, which consist in incorporating silicon and nitrogen atoms into copper to form a CuSiN layer, and CoWP/B processes, based on electroless growth of CoWP/B alloy localized above copper. We evidenced that contrary to CuSiN material, CoWP/B is not a barrier against copper diffusion and against oxydation. Therefore, only CuSiN is suitable for self-aligned barrier formation. Although CuSiN processes are fully compatible with integration processes and materials used in this study, etch and post-etch cleaning steps are critical for CoWP/B integration. However, we succeed in integrating and preserving CoWP/B integrity without degrading electrical performances. In a 65nm technology node, CuSiN processes improve interconnect lifetime up to a factor of 10 whereas the gain using CoWP/B is higher than 70 X. CuSiN processes integration within the 45nm node would help to reach rapidly its reliability criterion. Interconnects with CoWP/B cap which exhibit better resistance against very high current densities, are suitable for the most advanced technology nodes to fulfil their reliability criteria

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Gonçalves, Dos Santos Junior Gutemberg. "Conception robuste de circuits numériques à technologie nanométrique". Thesis, Paris, ENST, 2012. http://www.theses.fr/2012ENST0039/document.

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Abstract (sommario):

Avec l'augmentation de la probabilité de fautes dans les circuits numériques, les systèmes développés pour les environnements critiques comme les centrales nucléaires, les avions et les applications spatiales doivent être certifies selon des normes industrielles. Cette thèse est un résultat d'une cooperation CIFRE entre l'entreprise Électricité de France (EDF) R&D et Télécom Paristech. EDF est l'un des plus gros producteurs d'énergie au monde et possède de nombreuses centrales nucléaires. Les systèmes de contrôle-commande utilisé dans les centrales sont basés sur des dispositifs électroniques, qui doivent être certifiés selon des normes industrielles comme la CEI 62566, la CEI 60987 et la CEI 61513 à cause de la criticité de l'environnement nucléaire. En particulier, l'utilisation des dispositifs programmables comme les FPGAs peut être considérée comme un défi du fait que la fonctionnalité du dispositif est définie par le concepteur seulement après sa conception physique. Le travail présenté dans ce mémoire porte sur la conception de nouvelles méthodes d'analyse de la fiabilité aussi bien que des méthodes d'amélioration de la fiabilité d'un circuit numérique
The design of circuits to operate at critical environments, such as those used in control-command systems at nuclear power plants, is becoming a great challenge with the technology scaling. These circuits have to pass through a number of tests and analysis procedures in order to be qualified to operate. In case of nuclear power plants, safety is considered as a very high priority constraint, and circuits designed to operate under such critical environment must be in accordance with several technical standards such as the IEC 62566, the IEC 60987, and the IEC 61513. In such standards, reliability is treated as a main consideration, and methods to analyze and improve the circuit reliability are highly required. The present dissertation introduces some methods to analyze and to improve the reliability of circuits in order to facilitate their qualification according to the aforementioned technical standards. Concerning reliability analysis, we first present a fault-injection based tool used to assess the reliability of digital circuits. Next, we introduce a method to evaluate the reliability of circuits taking into account the ability of a given application to tolerate errors. Concerning reliability improvement techniques, first two different strategies to selectively harden a circuit are proposed. Finally, a method to automatically partition a TMR design based on a given reliability requirement is introduced

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Tosik, Grzegorz. "Conception et modélisation de la répartition de l'horloge des systèmes intégrés par voie otpique". Ecully, Ecole centrale de Lyon, 2004. http://bibli.ec-lyon.fr/exl-doc/gtosik.pdf.

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Abstract (sommario):

Le but de ce travail est de permettre une comparaison sans ambigui͏̈té des performances d'un réseau de distribution classique de l'horloge des circuits intégrés avec celles d'un réseau optique. Puisque le réseau de distribution de l'horloge prend une part essentielle à la consommation globale d'un circuit intégré, la distribution d'horloge a servi de système de test. La puissance consommée par un réseau métallique a été calculée et des projections ont pu être faites pour les noeuds technologiques futurs. De manière analogue, la puissance totale consommée dans un arbre de distribution optique a été estimée, le calcul prend en compte la puissance consommée dans la source optique, dans le réseau de distribution proprement dit et dans les photorécepteurs. Ainsi, une comparaison fiable des deux technologies a pu être proposée. Elle montre que la puissance dissipée dans l'arbre primaire optique peut être jusqu'à 5 fois inférieure à la puissance consommée dans le réseau classique
The purpose of this thesis is to provide an unambiguous comparison in terms of dissipated power between optical and electrical clock distribution networks (CDN). A new optical H-tree clock distribution architecture, in which optical waveguides are used as the signal paths are proposed. For this structure, detailed comparative simulations in terms of power dissipation of both optical and electrical H-tree clock networks for future technology generation parameters have been performed. It is shown that the power consumption in optical H-tree allows the distribution of high local frequency signals across the chip, with significantly lower power dissipation than the electrical system

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Val, Alexandre. "Étude de la technologie d'interconnexion verticale "MCM-V" appliquée aux microsystèmes". Toulouse 3, 1996. http://www.theses.fr/1996TOU30233.

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Abstract (sommario):

Le debut des annees quatre vingt dix voit l'avenement des microsystemes comme le prolongement de la micro-electronique. La reduction du volume, du poids et l'augmentation de la densite d'interconnexion sont les criteres determinant pour un conditionnement de circuits integres a moindre cout et de haute performance. La technologie d'interconnexion verticale repond a ces objectifs. L'objet de la these est d'etablir les fondements du conditionnement des microsystemes et de les valider par la realisation d'un demonstrateur. Par definition, un microsysteme est constitue par un module capteur, un module de traitement du signal et un module actionneur. Des lors, le conditionnement concerne des composants multifonctionnels, de dimensions differentes et constitues par un ou plusieurs materiaux. Le projet europeen barmint nous sert de support dans la conception et la realisation d'un demonstrateur integrant notamment une micropompe et un multicapteur. Pour cela, nous allons adapter la technique d'interconnexion verticale mcm-v en developpant deux filieres de substrats (silicium et circuit imprime). Cette technique utilise un conditionnement plastique. Dans cet environnement, les contraintes thermo-mecaniques induites dans les differents materiaux constituent la cause principale des dysfonctionnements. L'etude de la repartition de ces contraintes et leur optimisation sur certains elements du microsysteme sont realisees par la methode des elements finis. Ceci nous permettra de presenter des regles d'assemblage et la realisation d'un demonstrateur. Ce travail ouvre des perspectives quant a la conception et la realisation de futurs microsystemes pour des applications spatiales, medicales et automobile.

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Le, coz Julien. "Réduction de la consommation statique des circuits intégrés en technologie SOI 65 nm partiellement désertée". Phd thesis, Université de Grenoble, 2011. http://tel.archives-ouvertes.fr/tel-00764400.

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Abstract (sommario):

Les technologies SOI partiellement désertées (PD-SOI), permettent de gagner en performances ou en consommation dynamique, par rapport à leur équivalent sur substrat massif (BULK). Leur inconvénient principal est la consommation statique qui est bien supérieure, en raison principalement de l'effet de body flottant de ses transistors. Ce travail propose une technique de réduction de la consommation statique, pour la technologie PD-SOI, basée sur le principe des interrupteurs de puissance. Un nouveau facteur de mérite recherchant le meilleur compromis entre vitesse, courant de fuite et surface est introduit pour la sélection du meilleur interrupteur de puissance. L'interrupteur de puissance proposé apporte par rapport à une solution de référence, et pour le même courant de fuite en mode éteint, une réduction de la résistance équivalente en mode passant de 20%. Les tests comparatifs sur Silicium de blocs LDPC incluant ces montages montrent, entre PD-SOI et BULK, un gain de 20% en vitesse pour la même tension d'alimentation, une réduction de 30% de la consommation dynamique pour la même vitesse et une division par 2 de la consommation statique. Enfin, une bascule de rétention, élément à associer aux interrupteurs de puissance, optimisée pour le PD-SOI, est proposée. Cette bascule est conçue de manière robuste et peu fuyante.

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Le, Coz Julien. "Réduction de la consommation statique des circuits intégrés en technologie SOI 65 nm partiellement désertée". Thesis, Grenoble, 2011. http://www.theses.fr/2011GRENT076/document.

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Abstract (sommario):

Les technologies SOI partiellement désertées (PD-SOI), permettent de gagner en performances ou en consommation dynamique, par rapport à leur équivalent sur substrat massif (BULK). Leur inconvénient principal est la consommation statique qui est bien supérieure, en raison principalement de l'effet de body flottant de ses transistors. Ce travail propose une technique de réduction de la consommation statique, pour la technologie PD-SOI, basée sur le principe des interrupteurs de puissance. Un nouveau facteur de mérite recherchant le meilleur compromis entre vitesse, courant de fuite et surface est introduit pour la sélection du meilleur interrupteur de puissance. L'interrupteur de puissance proposé apporte par rapport à une solution de référence, et pour le même courant de fuite en mode éteint, une réduction de la résistance équivalente en mode passant de 20%. Les tests comparatifs sur Silicium de blocs LDPC incluant ces montages montrent, entre PD-SOI et BULK, un gain de 20% en vitesse pour la même tension d'alimentation, une réduction de 30% de la consommation dynamique pour la même vitesse et une division par 2 de la consommation statique. Enfin, une bascule de rétention, élément à associer aux interrupteurs de puissance, optimisée pour le PD-SOI, est proposée. Cette bascule est conçue de manière robuste et peu fuyante
Partially depleted SOI technologies (PD-SOI), offer advantages in terms of speed and dynamic power consumption compared to bulk technologies. The main drawback of the PD-SOI technology is its static power consumption, which is higher than bulk one. It is due to the floating body of its transistors. This work presents a new static power consumption design technique based on power switches. A new factor of merit is introduced selecting the power switch with the best trade-off in terms of leakage current, speed and area. A new power switch brings, in comparison to a reference solution, a reduction of 20% of the ON mode equivalent resistance for the same OFF mode leakage current PD-SOI Silicon validation test chips include LDPC bloc supplied by the proposed solution. Comparing to the bulk technology, a speed gain of 20% is measured for the same voltage supply and a dynamic power consumption reduction of 30% at same speed is achieved. This solution allows reducing by 2 the static power consumption. Finally, a retention flip-flop associated to the implementation of power switches and optimized in PD-SOI is proposed. This flip-flop is designed to be robust with a low leakage current

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Tesi sul tema "Interconnexions (Technologie des circuits intégrés)"

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