Tesi sul tema "Analogue technologies"

Le vip (vasoactive intestinal peptide) est un peptide basique de 28 acides amines avec une extremite cooh aminee. Il appartient a la meme famille que la secretine et la glucagon et intervient principalement dans la vasodilatation, la relaxation des muscles lisses et la stimulation des secretions exocrines. Une strategie a ete envisagee permettant la production d'un analogue du vip par genie genetique. Afin de surmonter le probleme de l'instabilite de ce type de peptide exprime dans les systemes bacteriens recombinant notamment e. Coli, plusieurs unites du gene vip sont fusionnees pour former un concatemere. Les unites sont separees par des oligonucleotides de liaison codant pour une sequence en acides amines possedant des sites de clivage enzymatique (facteur xa) et chimique (hydroxylamine). Avec cette organisation, un gene multimetre de 16 vip a ete synthetise par addition sequentielle des genes, puis fusionne a un gene marqueur, celui de la glutathion s-transferase. La proteine hautement exprimee grace au plasmide pg 16v introduit dans la souche d'e. Coli jm 105, a ete purifiee et soumise a une double digestion. Seule l'utilisation du facteur xa a conduit a des formes physiquement caracterisees analogues du vip. Outre des formes polymeres, on obtient un peptide analogue du vip monomerique possedant du cote c-terminal une extre sequence de 5 ou 10 acides amines. Des experiences preliminaires sur l'activite biologique ont confirme 1) que ce peptide reconnait le recepteur du vip. 2) sa capacite a stimuler l'activite de l'adenylate cyclase et enfin 3) qu'il possede une activite relaxante sur un organe isole comparable a celle du cip naturel. Cette strategie de synthese et de purification, laisse envisager la production de derives agonistes et antagonistes du vip. Enfin, elle peut etre extrapolee ala production d'autres peptides a activite biologique d'une taille voisine

This thesis investigates correlations between auditory parameters and parameters associated with movement in a sensitised space. The research examines those aspects of sound that form correspondences with movement, force or position of a body or bodies in a space sensitised by devices for acquiring gestural or topographical data. A wide range of digital technologies are scrutinised to establish what the most effective technologies are in order to achieve detailed and accurate information about movement in a given space, and the methods and procedures for analysis, transposition and synthesis into sound. The thesis describes pertinent work in the field from the last 20 years, the issues that have been raised in those works and issues raised by my work in the area. The thesis draws conclusions that point to further development of an integrated model of a space that is sensitised to movement, and responds in sound in such a way that it can be appreciated by performers and audiences. The artistic and research practices that are cited, are principally from the areas of danceand- technology, sound installation and alternative gestural controllers for musical applications.

The inquiry documented in this thesis is located at the nexus of technological innovation and traditional schooling. As we enter the second decade of a new century, few would argue against the increasingly urgent need to integrate digital literacies with traditional academic knowledge. Yet, despite substantial investments from governments and businesses, the adoption and diffusion of contemporary digital tools in formal schooling remain sluggish. To date, research on technology adoption in schools tends to take a deficit perspective of schools and teachers, with the lack of resources and teacher ‘technophobia’ most commonly cited as barriers to digital uptake. Corresponding interventions that focus on increasing funding and upskilling teachers, however, have made little difference to adoption trends in the last decade. Empirical evidence that explicates the cultural and pedagogical complexities of innovation diffusion within long-established conventions of mainstream schooling, particularly from the standpoint of students, is wanting. To address this knowledge gap, this thesis inquires into how students evaluate and account for the constraints and affordances of contemporary digital tools when they engage with them as part of their conventional schooling. It documents the attempted integration of a student-led Web 2.0 learning initiative, known as the Student Media Centre (SMC), into the schooling practices of a long-established, high-performing independent senior boys’ school in urban Australia. The study employed an ‘explanatory’ two-phase research design (Creswell, 2003) that combined complementary quantitative and qualitative methods to achieve both breadth of measurement and richness of characterisation. In the initial quantitative phase, a self-reported questionnaire was administered to the senior school student population to determine adoption trends and predictors of SMC usage (N=481). Measurement constructs included individual learning dispositions (learning and performance goals, cognitive playfulness and personal innovativeness), as well as social and technological variables (peer support, perceived usefulness and ease of use). Incremental predictive models of SMC usage were conducted using Classification and Regression Tree (CART) modelling: (i) individual-level predictors, (ii) individual and social predictors, and (iii) individual, social and technological predictors. Peer support emerged as the best predictor of SMC usage. Other salient predictors include perceived ease of use and usefulness, cognitive playfulness and learning goals. On the whole, an overwhelming proportion of students reported low usage levels, low perceived usefulness and a lack of peer support for engaging with the digital learning initiative. The small minority of frequent users reported having high levels of peer support and robust learning goal orientations, rather than being predominantly driven by performance goals. These findings indicate that tensions around social validation, digital learning and academic performance pressures influence students’ engagement with the Web 2.0 learning initiative. The qualitative phase that followed provided insights into these tensions by shifting the analytics from individual attitudes and behaviours to shared social and cultural reasoning practices that explain students’ engagement with the innovation. Six indepth focus groups, comprising 60 students with different levels of SMC usage, were conducted, audio-recorded and transcribed. Textual data were analysed using Membership Categorisation Analysis. Students’ accounts converged around a key proposition. The Web 2.0 learning initiative was useful-in-principle but useless-in-practice. While students endorsed the usefulness of the SMC for enhancing multimodal engagement, extending peer-topeer networks and acquiring real-world skills, they also called attention to a number of constraints that obfuscated the realisation of these design affordances in practice. These constraints were cast in terms of three binary formulations of social and cultural imperatives at play within the school: (i) ‘cool/uncool’, (ii) ‘dominant staff/compliant student’, and (iii) ‘digital learning/academic performance’. The first formulation foregrounds the social stigma of the SMC among peers and its resultant lack of positive network benefits. The second relates to students’ perception of the school culture as authoritarian and punitive with adverse effects on the very student agency required to drive the innovation. The third points to academic performance pressures in a crowded curriculum with tight timelines. Taken together, findings from both phases of the study provide the following key insights. First, students endorsed the learning affordances of contemporary digital tools such as the SMC for enhancing their current schooling practices. For the majority of students, however, these learning affordances were overshadowed by the performative demands of schooling, both social and academic. The student participants saw engagement with the SMC in-school as distinct from, even oppositional to, the conventional social and academic performance indicators of schooling, namely (i) being ‘cool’ (or at least ‘not uncool’), (ii) sufficiently ‘compliant’, and (iii) achieving good academic grades. Their reasoned response therefore, was simply to resist engagement with the digital learning innovation. Second, a small minority of students seemed dispositionally inclined to negotiate the learning affordances and performance constraints of digital learning and traditional schooling more effectively than others. These students were able to engage more frequently and meaningfully with the SMC in school. Their ability to adapt and traverse seemingly incommensurate social and institutional identities and norms is theorised as cultural agility – a dispositional construct that comprises personal innovativeness, cognitive playfulness and learning goals orientation. The logic then is ‘both and’ rather than ‘either or’ for these individuals with a capacity to accommodate both learning and performance in school, whether in terms of digital engagement and academic excellence, or successful brokerage across multiple social identities and institutional affiliations within the school. In sum, this study takes us beyond the familiar terrain of deficit discourses that tend to blame institutional conservatism, lack of resourcing and teacher resistance for low uptake of digital technologies in schools. It does so by providing an empirical base for the development of a ‘third way’ of theorising technological and pedagogical innovation in schools, one which is more informed by students as critical stakeholders and thus more relevant to the lived culture within the school, and its complex relationship to students’ lives outside of school. It is in this relationship that we find an explanation for how these individuals can, at the one time, be digital kids and analogue students.

The inquiry documented in this thesis is located at the nexus of technological innovation and traditional schooling. As we enter the second decade of a new century, few would argue against the increasingly urgent need to integrate digital literacies with traditional academic knowledge. Yet, despite substantial investments from governments and businesses, the adoption and diffusion of contemporary digital tools in formal schooling remain sluggish. To date, research on technology adoption in schools tends to take a deficit perspective of schools and teachers, with the lack of resources and teacher ‘technophobia’ most commonly cited as barriers to digital uptake. Corresponding interventions that focus on increasing funding and upskilling teachers, however, have made little difference to adoption trends in the last decade. Empirical evidence that explicates the cultural and pedagogical complexities of innovation diffusion within long-established conventions of mainstream schooling, particularly from the standpoint of students, is wanting. To address this knowledge gap, this thesis inquires into how students evaluate and account for the constraints and affordances of contemporary digital tools when they engage with them as part of their conventional schooling. It documents the attempted integration of a student-led Web 2.0 learning initiative, known as the Student Media Centre (SMC), into the schooling practices of a long-established, high-performing independent senior boys’ school in urban Australia. The study employed an ‘explanatory’ two-phase research design (Creswell, 2003) that combined complementary quantitative and qualitative methods to achieve both breadth of measurement and richness of characterisation. In the initial quantitative phase, a self-reported questionnaire was administered to the senior school student population to determine adoption trends and predictors of SMC usage (N=481). Measurement constructs included individual learning dispositions (learning and performance goals, cognitive playfulness and personal innovativeness), as well as social and technological variables (peer support, perceived usefulness and ease of use). Incremental predictive models of SMC usage were conducted using Classification and Regression Tree (CART) modelling: (i) individual-level predictors, (ii) individual and social predictors, and (iii) individual, social and technological predictors. Peer support emerged as the best predictor of SMC usage. Other salient predictors include perceived ease of use and usefulness, cognitive playfulness and learning goals. On the whole, an overwhelming proportion of students reported low usage levels, low perceived usefulness and a lack of peer support for engaging with the digital learning initiative. The small minority of frequent users reported having high levels of peer support and robust learning goal orientations, rather than being predominantly driven by performance goals. These findings indicate that tensions around social validation, digital learning and academic performance pressures influence students’ engagement with the Web 2.0 learning initiative. The qualitative phase that followed provided insights into these tensions by shifting the analytics from individual attitudes and behaviours to shared social and cultural reasoning practices that explain students’ engagement with the innovation. Six indepth focus groups, comprising 60 students with different levels of SMC usage, were conducted, audio-recorded and transcribed. Textual data were analysed using Membership Categorisation Analysis. Students’ accounts converged around a key proposition. The Web 2.0 learning initiative was useful-in-principle but useless-in-practice. While students endorsed the usefulness of the SMC for enhancing multimodal engagement, extending peer-topeer networks and acquiring real-world skills, they also called attention to a number of constraints that obfuscated the realisation of these design affordances in practice. These constraints were cast in terms of three binary formulations of social and cultural imperatives at play within the school: (i) ‘cool/uncool’, (ii) ‘dominant staff/compliant student’, and (iii) ‘digital learning/academic performance’. The first formulation foregrounds the social stigma of the SMC among peers and its resultant lack of positive network benefits. The second relates to students’ perception of the school culture as authoritarian and punitive with adverse effects on the very student agency required to drive the innovation. The third points to academic performance pressures in a crowded curriculum with tight timelines. Taken together, findings from both phases of the study provide the following key insights. First, students endorsed the learning affordances of contemporary digital tools such as the SMC for enhancing their current schooling practices. For the majority of students, however, these learning affordances were overshadowed by the performative demands of schooling, both social and academic. The student participants saw engagement with the SMC in-school as distinct from, even oppositional to, the conventional social and academic performance indicators of schooling, namely (i) being ‘cool’ (or at least ‘not uncool’), (ii) sufficiently ‘compliant’, and (iii) achieving good academic grades. Their reasoned response therefore, was simply to resist engagement with the digital learning innovation. Second, a small minority of students seemed dispositionally inclined to negotiate the learning affordances and performance constraints of digital learning and traditional schooling more effectively than others. These students were able to engage more frequently and meaningfully with the SMC in school. Their ability to adapt and traverse seemingly incommensurate social and institutional identities and norms is theorised as cultural agility – a dispositional construct that comprises personal innovativeness, cognitive playfulness and learning goals orientation. The logic then is ‘both and’ rather than ‘either or’ for these individuals with a capacity to accommodate both learning and performance in school, whether in terms of digital engagement and academic excellence, or successful brokerage across multiple social identities and institutional affiliations within the school. In sum, this study takes us beyond the familiar terrain of deficit discourses that tend to blame institutional conservatism, lack of resourcing and teacher resistance for low uptake of digital technologies in schools. It does so by providing an empirical base for the development of a ‘third way’ of theorising technological and pedagogical innovation in schools, one which is more informed by students as critical stakeholders and thus more relevant to the lived culture within the school, and its complex relationship to students’ lives outside of school. It is in this relationship that we find an explanation for how these individuals can, at the one time, be digital kids and analogue students.

In the course of the current demographic change, the proportion of the population aged 65 and older is projected to steadily increase in many countries of the world (UN DESA Population Division, 2015). The ageing society is reflected in an increasing number of older road users (Koppel & Berecki-Gisolf, 2015), especially considering the growing need for older adults to maintain individual mobility (Eby & Molnar, 2012). This development raises new issues of transportation research, since age-related changes in mobility patterns as well as sensory, cognitive, and motor functions reduce older adults’ traffic safety (Polders, Vlahogianni, Leopold, & Durso, 2015). Accordingly, new strategies to aid older drivers and their mobility needs are required, which could potentially be provided by emerging in-vehicle technologies (Karthaus & Falkenstein, 2016). The overall aim of present dissertation project was to evaluate whether in-vehicle technologies that appear promising to support older drivers can actually contribute to their individual mobility, which requires an improvement in aspects related to driving performance as well as the acceptance of such systems in this age group. Therefore, contact-analogue head-up displays (also labelled as Augmented Reality Displays, ARDs) and highly automated driving were selected as two exemplary technologies, representing completely different levels of driving automation and accordingly different approaches to support drivers. The ARD-technology represents a technical implementation approach for IVIS and therefore an example for Automation Level 0 (no automation; SAE International, 2014) by helping the driver to execute the driving task manually through useful information. In contrast, the HAD-technology aims at supporting the driver by taking over the driving task, which corresponds to Automation Level 4 (high automation; SAE International, 2014). Despite these different approaches, both technologies were previously assumed to have a strong potential to support especially older drivers (Meyer & Deix, 2014; Polders et al., 2015; Rusch et al., 2013; Schall et al., 2013). Three empirical studies were conducted to examine performance- and acceptance-related aspects of both technologies. All studies were carried out with a group of older drivers (maximum age range: 65 85 years) and a younger comparison group (maximum age range: 25-45 years) representing the ‘average’ (i.e. young, but experienced) driver in order to identify age-specific results. Focusing on performance-related aspects of the ARD-technology, Study I represents a reaction time experiment conducted in a driving simulator. One age-specific beneficial function of such an ARD is to provide prior information about approaching complex traffic situations, which addresses older drivers’ tendency to process multiple information successively (serially) rather than simultaneously (parallel) (Davidse, Hagenzieker, van Wolffelaar, & Brouwer, 2009; Küting & Krüger, 2002). Therefore, the aim of this study was to examine the effects of an ARD providing prior information about approaching intersections on drivers’ speed and accuracy of perceiving these intersections, which is considered a necessary precondition for a safe driving performance (Crundall & Underwood, 2011). Based on concerns about the counterproductive effects of presenting information via an ARD, especially in cases of inaccurate information, system failures were included in this examination. The ARD-information aided drivers from both age groups in identifying more relevant aspects of the intersections without increasing response time, indicating the potential of the system to support both older and younger drivers in complex traffic situations. Experiencing system failures (i.e. inaccurate information) did offset this positive effect for the study’s duration, particularly for older drivers. This might be because it was difficult to ignore inaccurate prior information due to their presentation via an ARD. Study II represents a driving simulator study on acceptance-related aspects of an ARD providing prior information about approaching intersections. This study focused on the effects of system experience on drivers’ acceptance as well as on the identification of age-specific acceptance barriers that could prevent older drivers from using the technology. In summary, older and younger drivers’ evaluation of the ARD was positive, with a tendency to more positive evaluations with than without system experience in the driving simulator. Compared to the younger group, older drivers reported a more positive attitude towards using the ARD, even though they evaluated their self-efficacy in handling the system and environmental conditions facilitating its usage as less strong. Both performance- and acceptance-related aspects of HAD were addressed in Study III, a two-stage driving simulator study. The focus of the performance perspective shifted in parallel with the shift of the human role from driver to passenger due to the increasing driving automation. Accordingly, the examination of HAD was focused on the human evaluation of the automated system’s driving performance. In this context, affective components of human-automation interaction, such as comfort and enjoyment, are considered important for the acceptance and thus usage of automated vehicles (Tischler & Renner, 2007). It is assumed that the implemented driving style has an impact on such affective components in the context of HAD (Bellem, Schönenberg, Krems, & Schrauf, 2016). One theoretical approach to increase the comfort of HAD recommends the implementation of familiar, natural driving styles to mimic human control (Elbanhawi, Simic, & Jazar, 2015). Therefore, the effects of driving automation and the familiarity of the HAD-style on driving comfort and enjoyment were examined. Automation increased both age groups’ comfort, but decreased younger drivers’ enjoyment. For all dependent variables, driving style familiarity significantly interacted with drivers’ age the same way: while younger drivers preferred a familiar HAD-style, older drivers preferred an unfamiliar driving style in a highly automated context. Accordingly, the familiarity approach can be supported at least for younger drivers, but not for older drivers, whose manual driving styles are characterised by strategies to compensate for age-related impairments of sensory, cognitive, or motor functions. HAD-style preferences of this age group seem to be more influenced by the desire to regain a driving style free from these compensation strategies than by a need for familiar driving manoeuvres. In parallel with the evaluation of the ARD, acceptance-related issues in the context of HAD included the effects of system experience on drivers’ acceptance and potential age-specific acceptance barriers. Considering a system-specific design issue, it was additionally examined whether drivers’ acceptance of HAD is modifiable by the familiarity of the implemented driving style. In this driving simulator study, members of both age groups showed slightly positive a priori acceptance ratings, which significantly increased after the initial experience and remained stable afterwards. Similar to drivers’ acceptance of the ARD, older drivers reported a more positive attitude towards using HAD despite their lower self-assessed self-efficacy and environmental conditions facilitating HAD-usage compared to younger drivers. Regarding HAD-style, acceptance was subject to the same interaction between drivers’ age and driving style familiarity as driving comfort and enjoyment. These findings demonstrate that effective approaches to support the independent mobility of older adults are provided by emerging in-vehicle technologies on different levels of driving automation. The majority of the performance-related improvements did apply to both older and younger drivers, confirming that automotive technologies suggested for older drivers have the potential to support drivers of other age groups as well. Regarding drivers’ acceptance, findings suggest that both systems would be accepted by different age groups, which correspondents to the results from the performance perspective. The comparable acceptance patterns identified for two systems at different stages of driving automation, such as ARDs and HAD, indicate underlying general aspects of older adults’ acceptance of in-vehicle technologies. This includes their strong need to preserve their individual mobility as well as their lower self-efficacy in handling relevant technologies and insufficient access to a support infrastructure. These insights can enrich both theories of older drivers’ acceptance of in-vehicle technologies and measures to ensure the successful development and introduction of systems aiding them in maintaining a safe individual mobility. Considering the importance of driving for older adults’ physiological and psychological well-being (e.g. Adler & Rottunda, 2006; Lutin, Kornhauser, & Lerner-Lam, 2013), these results emphasise the potential of emerging in-vehicle technologies to improve both older drivers’ traffic safety and quality of life
Im Zuge des aktuellen demografischen Wandels wird für zahlreiche Länder der Welt eine stetige Zunahme des Bevölkerungsanteils von Personen im Alter von 65 Jahren und älter prognostiziert (UN DESA Population Division, 2015). Die daraus resultierende alternde Gesellschaft spiegelt sich auch in der steigenden Anzahl älterer Verkehrsteilnehmer wieder (Koppel & Berecki-Gisolf, 2015). Dieser Effekt wird durch das ebenfalls ansteigende Bedürfnis älterer Personen, ihre Individualmobilität auch bis ins hohe Alter hinein aufrecht zu erhalten, noch verstärkt (Eby & Molnar, 2012). Berücksichtigt man die Auswirkungen altersbedingter Veränderungen von Mobilitätsmustern und fahrrelevanten Fähigkeiten auf die Sicherheit älterer Verkehrsteilnehmer (Polders et al., 2015), stellt diese demographische Entwicklung neue Herausforderungen an die Verkehrsforschung. So bedarf es neuartiger Strategien zur Unterstützung älterer Fahrzeugführer und ihrer Mobilitätsbedürfnisse. Aufgrund aktueller technologischer Entwicklungen eröffnen vor allem durch neuartige Fahrzeugtechnologien zur Fahrerunterstützung innovative Möglichkeiten, diesem Bedarf gerecht zu werden (Karthaus & Falkenstein, 2016). An diesem Punkt setzt die vorliegende Dissertation an. Ziel des Dissertationsprojektes war es zu evaluieren, inwieweit aktuell in Entwicklung befindliche Fahrzeugtechnologien, die aus theoretischer Sicht als geeignete Mittel zur Unterstützung älterer Fahrer erscheinen, tatsächlich zu deren Individualmobilität beitragen können. Um das Potential derartiger Technologien abzuschätzen, wurde einerseits untersucht, inwieweit sie zur Verbesserung von Variablen, die in Beziehung zur Fahrleistung stehen, beitragen können. Anderseits wurde ihre Akzeptanz bei potentiellen zukünftigen Nutzern evaluiert. Für diese Untersuchungen wurden zwei exemplarische Technologien als Repräsentanten grundlegend unterschiedlicher Stufen der Fahrzeugautomatisierung ausgewählt: ein kontaktanaloge Head-up Display (auch Augmented Reality Display, ARD) und hochautomatisiertes Fahren. ARDs stellen einen technologischen Ansatz zur Implementierung von Fahrerinformationssystemen und dementsprechend ein Beispiel für Automatisierungsstufe 0 (no automation; SAE International, 2014) dar, indem sie den Fahrer durch die Bereitstellung verkehrsrelevanter Informationen bei der manuellen Ausführung der Fahraufgabe unterstützen. Im Gegensatz dazu zielt die Technologie des hochautomatisierten Fahrens auf eine Unterstützung des Fahrers durch die vollständige Übernahme der Fahraufgabe ab, was Automatisierungsstufe 4 (high automation; SAE International, 2014) entspricht. Trotz dieser grundlegend unterschiedlichen Ansätze wird beiden Technologien ein hohes Potential zur Unterstützung insbesondere älterer Fahrer zugesprochen (Meyer & Deix, 2014; Polders et al., 2015; Rusch et al., 2013; Schall et al., 2013). Die Untersuchung Performanz- und Akzeptanz-bezogener Aspekte beider Technologien erfolgte im Rahmen von drei empirische Studien. Um altersspezifische Befunde identifizieren zu können, wurden allen Studien mit Vertretern der Zielgruppe von älteren Fahrern (65-85 Jahre alt) sowie einer jüngeren Vergleichsgruppe ‚durchschnittlicher‘ (d.h. junger, erfahrener) Fahrer (25-45 Jahre alt) durchgeführt. Bei Studie I handelte es sich um eine im Fahrsimulator durchgeführte Reaktionszeitstudie, in deren Rahmen Leistungs-bezogene Aspekte von ARDs untersucht wurden. Unter den vielfältigen Möglichkeiten zur Anwendung dieser Technologie wird vor allem die Präsentation von Vorinformationen über bevorstehende komplexe Fahrsituationen während der Fahrt als gewinnbringend für ältere Fahrer eingestuft. Diese Strategie adressiert die Tendenz älterer Fahrer zu einer eher seriellen als parallelen Verarbeitung gleichzeitig verfügbarer Informationen während der Fahrt (Davidse et al., 2009; Küting & Krüger, 2002). Vor diesem Hintergrund lag der Fokus von Studie I auf den Effekten einer kontaktanalogen Präsentation von Vorinformationen über bevorstehende Kreuzungen auf die Geschwindigkeit und Genauigkeit der Wahrnehmung dieser Kreuzungen durch den Fahrer, was eine Grundvoraussetzung für eine sichere Fahrleistung darstellt (Crundall & Underwood, 2011). Basierend auf bestehenden Befürchtungen über kontraproduktive Effekte einer kontaktanalogen Informationsdarstellung während der Fahrt, insbesondere im Falle inkorrekter Informationen, wurden zudem die Auswirkungen von Systemfehlern untersucht. Mit Hilfe der kontaktanalogen Vorinformationen gelang es sowohl älteren als auch jüngeren Fahrern, ohne erhöhten Zeitbedarf einen höheren Anteil relevanter Aspekte in Kreuzungssituationen wahrzunehmen. Allerdings wurde die positive Systemwirkung durch das Erleben von Systemfehlern (in diesem Fall inkorrekten Vorinformationen) zumindest für die Dauer der Untersuchung aufgehoben. Dieser Effekt war besonders ausgeprägt für ältere Fahrer und könnte auf die Schwierigkeit, inkorrekte Informationen auf Grund ihrer Darstellung im ARD zu ignorieren, zurückzuführen sein. Studie II stellte eine Fahrsimulatorstudie zu Akzeptanz-bezogenen Aspekten eines ARDs, welches dem Fahrer Vorinformationen über bevorstehende Kreuzungen zur Verfügung stellt, dar. Inhalt dieser Studie waren zum einen die Effekte von Systemerfahrung auf die Nutzerakzeptanz des Systems, zum anderen altersspezifische Akzeptanzbarrieren, welche ältere Fahrer potentiell von der Nutzung der Technologie abhalten könnten. Insgesamt bewerteten sowohl ältere als auch jüngere Fahrer das ARD positiv. Dabei fielen Bewertungen auf Basis von Systemerfahrung im Fahrsimulator tendenziell besser aus als Bewertungen ohne vorherige Systemerfahrung. Obwohl ältere Fahrer im Vergleich zu jüngeren Fahrern ihre Selbstwirksamkeit im Umgang mit dem ARD sowie Umgebungsfaktoren, welche dessen Nutzung unterstützen könnten, als geringer ausgeprägt wahrnahmen, war die positive Einstellung gegenüber der Nutzung des Systems bei ihnen im Durchschnitt stärker ausgeprägt. Leistungs- und Akzeptanz-bezogene Aspekte des hochautomatisierten Fahrens wurden in Studie III, einer zweistufigen Fahrsimulatorstudie, untersucht. Parallel zur Veränderung der Rolle des Menschen vom Fahrzeugführer zum Passagier im Zuge der zunehmenden Fahrzeugautomatisierung veränderte sich dabei auch der Fokus der Leistungsperspektive. Dem entsprechend stand die Bewertung der Fahrleistung des automatisierten Systems durch den mitfahrenden Menschen im Mittelpunkt dieser Untersuchung. Affektive Komponenten der Mensch-Automatisierungs-Interaktion wie Fahrkomfort und Fahrspaß werden in diesem Kontext als bedeutsam zur Gewährleistung der Nutzerakzeptanz und damit auch Nutzung automatisierter Fahrzeuge betrachtet (Tischler & Renner, 2007). Es wird angenommen, dass derartige affektive Komponenten im Kontext des hochautomatisierten Fahrens vor allem vom implementierten Fahrstil abhängen (Bellem et al., 2016). In einem theoretischen Ansatz zur Verbesserung des Fahrkomforts wird die Implementierung vertrauter (d.h. dem eigenen manuellen Fahrstil ähnlicher) Fahrstile empfohlen, um einen menschlichen Fahrzeugführer nachzuahmen und so Bedenken gegenüber einer automatisierten Fahrzeugführung abzubauen (Elbanhawi et al., 2015). Diesem Ansatz folgend wurden in Studie III die Effekte der Fahrzeugautomatisierung sowie der Ähnlichkeit des implementierten Fahrstils zum individuellen manuellen Fahrstil des jeweiligen Fahrers auf Fahrkomfort und Fahrspaß untersucht. Es konnte gezeigt werden, dass mit höherer Automatisierung der Fahrkomfort älterer und jüngerer Fahrer anstieg, der Fahrspaß jüngerer Fahrer sich jedoch verringerte. Alle abhängigen Variablen wurden von einer vergleichbaren Interaktion zwischen Fahreralter und Fahrstilähnlichkeit beeinflusst: Während jüngere Fahrer hochautomatisierte Fahrstile bevorzugten, die ihren jeweiligen manuellen Fahrstilen ähnelten, präferierten ältere Fahrer im hochautomatisierten Kontext eher unähnliche Fahrstile. Dem entsprechend kann der Vertrautheitsansatz basierend auf den Ergebnissen von Studie III zumindest für jüngere Fahrer unterstützt werden, nicht aber für die Zielgruppe älterer Fahrer, deren manuelle Fahrstile durch Kompensationsstrategien zum Ausgleich altersbedingter Einschränkungen ihrer sensorischen, kognitiven und motorischen Fähigkeiten geprägt sind. Fahrstilpräferenzen im hochautomatisierten Kontext scheinen in dieser Altersgruppe mehr von dem Wunsch, einen von diesen Kompensationsstrategien unbeeinträchtigten Fahrstil wiederzuerlangen, geprägt zu sein als von dem Bedürfnis nach vertraut gestalteten Fahrmanövern. Analog zur Evaluation des ARDs beinhaltete die Untersuchung Akzeptanz-bezogener Aspekte des hochautomatisierten Fahrens die Effekte von Systemerfahrung auf die Nutzerakzeptanz sowie potentielle altersspezifische Akzeptanzbarrieren. Einen systemspezifischen Designaspekt aufgreifend wurde zudem untersucht, ob die Nutzerakzeptanz des hochautomatisierten Fahrens ebenfalls durch den implementierten Fahrstil modifizierbar ist. Fahrer beider Altersgruppen berichteten tendenziell positive a priori Akzeptanzwerte, welche sich nach der Ersterfahrung mit dem System signifikant erhöhten und sich anschließend stabilisierten. Vergleichbar mit den Ergebnissen zum ARD war die positive Einstellung gegenüber der Nutzung eines hochautomatisierten Fahrzeuges bei älteren Fahrern im Durchschnitt stärker ausgeprägt als bei jüngeren, obwohl sie ihre Selbstwirksamkeit im Umgang mit dem System sowie unterstützende Umgebungsfaktoren als geringer ausgeprägt bewerteten. Bezüglich des hochautomatisierten Fahrstils unterlag die Systemakzeptanz derselben Interaktion zwischen Fahreralter und Fahrstilähnlichkeit wie Fahrkomfort und Fahrspaß. Diese Ergebnisse demonstrieren, dass Fahrzeugtechnologien auf verschiedenen Automatisierungsstufen effektive Ansätze zur Unterstützung der Individualmobilität älterer Personen liefern können. Die Mehrzahl der identifizierten Leistungs-bezogenen Verbesserungen zeigte sich sowohl für ältere als auch jüngere Fahrer. Diese Befunde weißen auf das Potential von Systemen, welche den Bedürfnissen älterer Fahrer entsprechen, zur Unterstützung verschiedener Altersgruppen hin. Die Ergebnisse der Akzeptanzperspektive deuten an, dass die evaluierten Systeme von Fahrern verschiedener Altersgruppen akzeptiert werden würden, was die Ergebnisse der Leistungsebene widerspiegelt. Die Vergleichbarkeit der Muster verschiedener Akzeptanzprädiktoren, welche für zwei Systeme auf grundlegend unterschiedlichen Automatisierungsstufen identifiziert werden konnten, legt die Existenz zugrundeliegender genereller Aspekte der Fahrzeugtechnologie-Akzeptanz älterer Fahrer nahe. Diese beinhalten deren stark ausgeprägtes Bedürfnis zur Erhaltung ihrer Individualmobilität sowie deren geringere Selbstwirksamkeit im Umgang mit relevanten Technologien und den unzureichenden Zugang zu unterstützenden Infrastrukturen. Diese Erkenntnisse liefern Implikationen für theoretische Modelle der Akzeptanz von Fahrzeugtechnologien durch ältere Fahrer sowie für Maßnahmen zur Absicherung einer erfolgreichen Entwicklung und Markteinführung von Systemen, die darauf abzielen, ältere Menschen beim Erhalt ihrer Individualmobilität zu unterstützen. Berücksichtigt man die Bedeutsamkeit des Fahrens eines eigenen Automobils für das physiologische und psychologische Wohlbefinden im Alter (Adler & Rottunda, 2006; Lutin et al., 2013; Whelan, Langford, Oxley, Koppel, & Charlton, 2006), unterstreichen diese Ergebnisse das Potential neu entstehender Fahrerunterstützungstechnologien für die Verbesserung der Verkehrssicherheit, aber auch Lebensqualität älterer Menschen

Les récentes évolutions en microélectronique nécessitent une attention particulière lors de la conception d'un circuit. Depuis les noeuds technologiques de quelques dizaines de nanomètres, les contraintes de consommation deviennent prépondérantes. Pour répondre à ce problème, les concepteurs se penchent aujourd'hui sur l'utilisation d'architectures multi-coeurs hétérogènes incluant des accélérateurs matériels dotés d'une grande efficacité énergétique. Le maintien des spécifications d'un circuit apparait également essentiel à l'heure où sa fabrication est de plus en plus sujette à la variabilité et aux défauts. Il existe donc un réel besoin pour des accélérateurs robustes. Les architectures neuromorphiques, et notamment les réseaux de neurones à impulsions, offrent une bonne tolérance aux défauts, de part leur parallélisme massif, et une aptitude à exécuter diverses applications à faible coût énergétique. La thèse défendue se présente sous deux aspects. Le premier consiste en la conception d'un neurone analogique robuste et à son intégration dans un accélérateur matériel neuro-inspiré à des fins calculatoires. Cet opérateur mathématique à basse consommation a été dimensionné puis dessiné en technologie 65 nm. Intégré au sein de deux circuits, il a pu être caractérisé dans l'un d'entre eux et ainsi démontrer la faisabilité d'opérations mathématiques élémentaires. Le second objectif est d'estimer, à plus long terme, l'impact des nouvelles technologies sur le développement de ce type d'architecture. Ainsi, les axes de recherches suivis ont permis d'étudier un passage vers un noeud technologique très avancé, les opportunités procurées par des Through-Silicon-Vias ou encore, l'utilisation de mémoires résistives à changement de phase ou à filament conducteur.

À l’heure des débats sur l’impérialisme numérique, la décolonisation des organisations patrimoniales et le renouvellement des relations entre les États d’Europe et d’Afrique, cette thèse propose d’arpenter une « histoire à pente faible » aux impacts historiographiques et culturels durables : celle des technopolitiques médiatiques et de l’accumulation par les États contemporains d’une « masse documentaire » audiovisuelle.Durant le premier XXe siècle, les technologies audiovisuelles ont été introduites en Afrique afin de servir les projets impériaux. Élargi à la télévision durant la décolonisation, cet investissement techno-impérial s’est redéployé en contexte post-colonial via la coopération entre les États européens et africains. Au fil du siècle, ces technologies ont généré une masse d’archives audiovisuelles analogiques. Produites d’abord par les premiers, puis également par les seconds après leur indépendance, ces archives sont soumises à l’obsolescence et la destruction. Depuis le tournant du XXIe siècle, elles sont sauvegardées grâce aux technologies numériques, qui modifient les modalités de leur préservation. Détenteurs d’un monopole sur le passé audiovisuel du continent, les États européens ont assisté les États africains et cette assistance participe, à l’instar de celle apportée à leur migration numérique, des mêmes technopolitiques post-coloniales.Située à l’intersection des histoires relationnelles, des science studies, des études archivistiques critiques et des études critiques du patrimoine, cette thèse reconstruit ce puzzle à l’aide d’archives papiers et audiovisuelles, d’entretiens semi-directifs et d’audits techniques. Elle fait de ces archives médiatiques, restées à l’écart de la réflexion sur l’archive coloniale et l’« archive-sujet », un objet de recherche au-delà de leur qualité de sources. Centrée sur l’analyse du projet impérial français et de l’agentivité des acteurs africains, en particulier en Côte d’Ivoire et au Sénégal, elle se déploie en deux volumes dont le premier, « Rembobiner le temps pour comprendre les collections (XXe siècle) », resitue ces archives dans une histoire de longue durée. Celui-ci étudie la structuration des réseaux radiophoniques durant la période coloniale et leur recomposition télévisuelle après les indépendances de 1960 (partie 1). En suivant deux acteurs, il montre comment ces réseaux sociotechniques ont entremêlé humains et non-humains tout en mettant en lumière le caractère polycentrique des technologies audiovisuelles (partie 2). En reconstituant la fabrication concomitante d’un instrument juridique au sein de l’Unesco, il analyse la normalisation de la préservation du patrimoine audiovisuel tout en retraçant les premiers débats, aujourd’hui largement oubliés, sur la restitution du patrimoine audiovisuel accumulé par les États impériaux (partie 3).Ces histoires convergent dans la période contemporaine, explorée dans le deuxième volume « Nouveaux enjeux des archives audiovisuelles africaines (XXIe siècle) ». Celui-ci analyse les implications du changement de système technique sur les archives des diffuseurs publics ivoirien et sénégalais et sur l’activité de préservation internationale (partie 4). La partie 5 s’intéresse à la reconfiguration de la coopération audiovisuelle franco-africaine et à l’investissement français dans la sauvegarde des archives audiovisuelles d’Afrique. Elle étudie aussi les collections africaines détenues sur le territoire français, en particulier par l’Institut national de l’audiovisuel, l’une des principales organisations détentrices de passé audiovisuel africain, faisant ressortir la nécessité de leur restitution. Au terme de ces cheminements, il apparaît que l’activité de préservation est une activité historiquement située où s’entremêlent ressources du passé, technologies, États, marchés, savoirs et pouvoirs, cette question étant ainsi ramenée dans le champ du politique
At a time of debates on digital imperialism, the decolonization of heritage organizations, and the renewal of the relations between European and African states, this thesis seeks to survey a “slow-moving history” with lasting historiographic and cultural impacts: that of media technopolitics and of the accumulation of an audiovisual “documentary mass” by contemporary states.During the first 20th century, audiovisual technologies were introduced to Africa to serve imperial projects. Expanded to television during the decolonization, this techno-imperial investment was redeployed in the post-colonial context through cooperation between European and African states. Over the century, these technologies have generated a mass of analogue audiovisual archives. Produced exclusively by the former, and then by the latter after their independence, these archives are subject to obsolescence and destruction. Since the turn of the 21st century, they have been saved thanks to digital technologies, which radically change the terms and conditions of their preservation. Holding a monopoly on the continent’s audiovisual past, European states have assisted those of Africa, and this assistance, like that provided for their digital migration, forms part of the same post-colonial technopolitics.Lying at the intersection of relational histories, science studies, critical archival studies and critical heritage studies, this thesis reconstructs this puzzle using paper and audiovisual archives, semi-directive interviews and technical audits. It makes these media archives, which have remained outside of the reflection on the colonial archive and the “archive-subject”, an object of research in their own right. Centered on the analysis of the French imperial project and the agency of African actors, particularly in Côte d’Ivoire and Senegal, it consists of two volumes, the first of which, “Rewinding time to understand the collections (20th century)”, situates these archives in a long-term history. This volume studies the structuring of radio networks during the colonial period and their reconfiguration after the introduction of television and the coeval independence, post-1960 (part 1). By following two actors, it shows the intertwining of humans and non-humans in these socio-technical networks while also highlighting the polycentric nature of audiovisual technologies (part 2). By reconstructing the concomitant production of a legal instrument within UNESCO, it analyzes the standardization of audiovisual heritage preservation while retracing the first, now largely forgotten, debates on the restitution of the audiovisual heritage accumulated by the imperial states (part 3).These histories converge in the contemporary period, explored in the second volume “New issues in African audiovisual archives (21st century)”. This volume analyzes the implications of the change in the technical system on the audiovisual archives of the Ivorian and Senegalese public broadcasters and on the international preservation activity (part 4). Part 5 focuses on the reconfiguration of Franco-African cooperation and French investment in the safeguarding of African audiovisual archives. It also studies the African collections held on French territory, especially in the Institut national de l’audiovisuel, one of the main organizations holding African audiovisual past, bringing out the need for their restitution. At the end of these developments, it appears that the preservation activity is historically situated and a space where resources of the past, technologies, states, markets, knowledge and powers intermingle, this question being thus brought back into the field of politics

Les mémoires résistives non volatiles à bases d'oxydes métalliques suscitent un intérêt croissant chez les industriels. Plus particulièrement, les mémoires non volatiles à base d'oxydes (OxRRAM) offrent des temps de programmation et d'accès très court, une faible consommation énergétique, un coût par bit très concurrentiel et une facilité de co-intégration dans le back-end avec du CMOS avancé. Ce travail de thèse a pour objectif le développement d'une mémoire OxRRAM facilement intégrable dans une technologie de fabrication CMOS avancée afin de montrer les avantages en vue de leur application dans des SoC. Une première étape fut la fabrication et l'analyse des cellules mémoires OxRRAM intégrant différents oxydes métalliques afin de choisir la solution la plus adaptée à être intégrée dans une technologie CMOS 65nm et 28nm. Des techniques de mesures dédiées ont été mises en place afin d'établir l'impact du diélectrique sur le fonctionnement de la mémoire OxRRAM en termes de polarisation, de temps de programmation, de courant de programmation et de mécanismes de transition. Des études statistiques et de fiabilité des différents états du point mémoire ont été aussi réalisées. La modélisation associée a permis de mieux comprendre les mécanismes de vieillissements et prédire des lois de durée de vie sous champ et en température des état écrit et effacé de la cellule OxRRAM. Les données expérimentales obtenues sur les cellules ont ensuite permis de concevoir et d'optimiser un circuit d'évaluation statistique de 16 Kbit en technologie CMOS 28nm en tenant compte de toutes les contraintes de design analogique
Oxide-based Resistive Random Acces Memories (OxRRAM) are nowadays considered among the most promising solutions for future generation of low-cost embedded non-volatile memories. The advantages of these memories are the scalability, low power consumption, high speed, complementary metal oxide semiconductor technology (CMOS) compatibility and ease of fabrication (the memory cell consisting of a Metal–Insulator– Metal (MIM) structure integrated in the back-end-of-line, plus an addressing element, i.e. a transistor or a diode) . The potential applications range from consumer – communications to automotive – industrial. This work deals with the development of an OxRRAM demonstrator into an advanced CMOS technology for System on Chip (SoC) application. We discuss the impact of different dielectrics materials (Ta2O5, ZrO2 and HfO2) and electrodes (Pt, Ti, TiN) on the memory performances and reliability in order to choose the best couple dielectric/electrode. We focus on the understanding of the memory switching physics that is involved in the programming of OxRRAM bit-cells. The failure and transition mechanism are presented for lifetime prediction. Some methodologies are presented in this PhD thesis for the optimization of the OxRRAM bit-cell performances and sizes according to a targeted Mutliple Time Programmable (MTP) memory application. We developed analog block systems to control and address the OxRRAM bit-cell taking to account the bipolar switching characteristics of the devices. Finally, these solutions are to be validated using a 1-kb OxRRAM demonstrator yet designed and fabricated in a logic 28-nm node CMOS technology. Keywords: Oxide Resistive memory (OxRRAM), High-k, MIM, CMOS, Characterization, Reliability, Modeling, Analog Design, Simulation

Ce memoire presente un nouveau simulateur analogique permettant d'effectuer la simulation temps reel de tous types de convertisseurs statiques fonctionnant a des frequences de decoupages de quelques dizaines de kilo hertz. Ce simulateur analogique temps reel est realise a l'aide de convoyeurs de courant. Ces derniers, caracterises par des performances statiques et dynamiques interessantes, realisent la source de courant controlee, fonction essentielle du simulateur analogique, et lui apportent rapidite et precision. Les elements classiques de l'ensemble convertisseur-machine (impedances, interrupteurs,. . . ) sont simules independamment sous forme de dipoles flottants. La simulation d'un systeme complexe est realisee par simple association de ces dipoles flottants.

Le Convertisseur Analogique Numérique (CAN) est une brique essentielle de la ré- ception et du traitement des données à très haut débit. L’architecture de type "flash" effectue la quantification en comparant simultanément le signal analogique d’entrée à l’ensemble des références du codeur, ce qui en fait, par construction, l’architecture la plus rapide de CAN. Par le passé, cette architecture a démontré des capacités de codage supérieures à 20GS/s dans les conditions de Nyquist. Cependant, cette capac- ité à travailler à très haute vitesse a donné le jour à des réalisations très consommantes (plusieurs Watts) donc peu efficaces énergétiquement. Cette thèse explore différentes approches d’optimisation de l’efficacité énergétique des CAN "flash". Afin de min- imiser la consommation du CAN, il n’y a pas d’Echantillonneur-Bloqueur (EB) en tête du circuit. Les étages d’entrée du codeur sont ainsi exposés à la pleine bande passante du signal, à savoir DC-10GHz. Ceci impose des contraintes très strictes sur la précision temporelle de la détection et de la quantification du signal. L’essentiel de cette thèse est donc concentré sur l’analyse des effets hautes frèquences impactant la conception des éléments frontaux du CAN. La validité et l’efficacité des méthodes présentées sont démontrées par des mesures autour d’un CAN 6 bit 20 GS/s. En em- pruntant les techniques de conception des circuits ultra-rapides et en exploitant le po- tentiel haute-fréquence de la technologie à l’état de l’art SiGe BiCMOS, un circuit complètement analogique a ainsi pu être réalisé. Ce CAN est mono-voie et n’a besoin d’aucune calibration ou correction, ni d’assistance digitale. Avec à peine 1W, ce cir- cuit atteint un record d’efficacité énergétique dans l’état de l’art des CAN rapides non entrelacés
High speed Analog-to-Digital Converters (ADC) are essential building blocks for the reception and processing in high data rate reception circuits. The flash ADC archi- tecture performs the digitization by comparing the analog input signal to all refer- ence levels of the quantization range simultaneously and is thus the fastest architecture available. In the past the flash architecture has been employed successfully to digitize signals at Nyquist rates beyond 20 GS/s. However the inherent high speed operation has led to power consumptions of several watts and hence to poor energy efficien- cies. This thesis explores approaches to optimize the energy efficiency of flash ADCs. In particular, no dedicated track-and-hold stage is used at the high speed data input. This imposes very stringent requirements on the timing accuracy and level accuracy in the high speed signal distribution to the comparators. The comparators need to ex- hibit a very high speed capability to correctly perform the quantization of the signal against the reference levels. The main focus of this thesis is hence the investigation of design relevant high frequency effects in the analog ADC frontend, such as the bandwidth requirement of overdriven comparators, the data signal distribution over a passive transmission line tree and the dynamic linearity of emitter followers. The correctness and efficacy of the presented methods is demonstrated by measurement results of a 6 bit 20 GS/s Nyquist rate flash ADC fabricated within the context of this work. The demonstrator ADC operates without time interleaving, no calibration or correction whatsoever is needed. By employing design techniques borrowed from high speed analog circuits engineering and by exhausting the high speed potential of a state-of-the-art SiGe BiCMOS production technology, a flash ADC with a record energy efficiency could be realized

Le test de production des imageurs CMOS est une étape clé du flot de fabrication afin de garantir des produits répondant aux critères de qualité et exempts de défauts de fabrication. Ces tests sont classifiés en test électrique et test optique. Le test électrique est basé sur du test structurel qui vérifie la partie numérique et certain blocks analogiques. La plus grande partie des circuits analogiques et la matrice des capteurs sont testés par le test optique. Ce test est basé sur des captures d'images et sur une recherche des défauts au moyen d'algorithmes de calcul spécifiques appliqué sur les images. Proche du fonctionnement applicatif, ils sont qualifies de test fonctionnels. La couverture des défauts obtenue par les tests de type fonctionnel est généralement inférieure à celle obtenue par un test structurel. L'objectif de cette thèse est d'étudier et développer des solutions de test alternatives aux tests fonctionnels afin d'obtenir des meilleurs taux de couverture de défauts, améliorant ainsi la fiabilité, tout en réduisant le temps de test et son coût. Parmi les défauts optiques qui ont causé des retours client par le passés, le défaut qui présent Horizontal Fixed Pattern Noise (HFPN) donnent lieu à un taux de couverture insuffisant. Ces recherches ont été orientées vers l'amélioration du taux de couverture de défauts dite de HFPN dans le test de production des imageurs CMOS.Le HFPN est défini comme une sorte d'image défaillante qui présente sous la forme des bandes résiduelles horizontales. Il est principalement causé par les défauts dans les lignes d'interconnexion qui alimentent et pilotent les pixels. La détection d'un défaut HFPN dans les tests optiques actuels est par comparer les valeurs moyennes de chaque ligne de pixels avec les lignes adjacentes. Si la différence d'une ligne par rapport aux lignes adjacentes est supérieur à la limites spécifié, la ligne est constaté comme défectueuse. Cette limite est donc difficile d'être ajusté face à un compromis entre le taux de couverture de ce défaut et le rendement.Dans cette thèse, nous avons proposé d'abord une amélioration de l'algorithme de détection pour améliorer le test optique actuelle. L'amélioration de test optique est validée par des résultats de test en production en appliquant le nouvel algorithme. Par la suite, une technique d'auto test (BIST) pour la détection des défauts dans les lignes d'interconnexion de matrice des pixels est étudiée et évalué. Enfin, une puce imageur avec le technique d'auto test embarqué est conçu et fabriqué pour la validation expérimentale
Current production testing of CMOS imager sensors is mainly based on capturing images and detecting failures by image processing with special algorithms. The fault coverage of this costly optical test is not sufficient given the quality requirements. Studies on devices produced at large volume have shown that Horizontal Fixed Pattern Noise (HFPN) is one of the common image failures encountered on products that present fault coverage problems, and this is the main cause of customer returns for many products. A detailed analysis of failed devices has demonstrated that HFPN failures arise from changes of electronic circuit topology in pixel addressing decoders or the metal lines required for pixel powering and control. These changes are usually due to the presence of spot defects, causing some pixels in a row to operate incorrectly, leading to an HFPN failure. Moreover, defects resulting in partially degraded metal lines may not induce image failure in limited industrial test conditions, passing the optical tests. Later, these defects may produce an image failure in the field, either because the capture conditions would be more stringent, or because the defects would evolve into catastrophic faults due to electromigration. In this paper, we have first enhanced the HFPN detection algorithm in order to improve the fault coverage of the optical test. Next, a built-in self-test structure is presented for the on-chip detection of catastrophic and non-catastrophic defects in the pixel power and control lines

L'environnement spatial constitue une contrainte radiative susceptible d'altérer le bon fonctionnement des dispositifs électroniques embarqués à bord des engins spatiaux, engendrant ainsi des défaillances. Dans le cadre de ces travaux, deux types de dysfonctionnements sont répertoriés : les effets cumulatifs dus à une accumulation continue d'énergie déposée tout au long d'une mission et les effets transitoires dus au passage d'une particule unique dans une zone sensible d'un composant ou à un dépôt d'énergie en un temps très court dans le cadre spécifique d'une explosion nucléaire exoatmosphérique. Lors des procédures de qualification des composants électroniques, ces deux effets sont traités séparément et ce, malgré une probabilité non négligeable qu'ils se produisent simultanément en vol. Ces travaux sont dédiés à l'étude de la synergie entre effets cumulatifs et effets transitoires sur différentes technologies bipolaires intégrées. Les résultats obtenus permettent de fournir des éléments de réponse sur l'éventualité d'une évolution des normes de test pour prendre en compte la menace que pourrait représenter ce phénomène. Ces travaux s'attachent également à étendre une méthodologie de simulation, basée sur une analyse circuit approfondie, dans l'optique de reproduire les perturbations transitoires « pire-cas » sur un amplificateur opérationnel à trois étages de plusieurs fabricants, survenues lors des tests sous faisceau laser, ions lourds et flash X. L'influence des effets cumulatifs sur la sensibilité des perturbations transitoires est prise en compte en faisant varier les paramètres internes du modèle en fonction de la dégradation de certains paramètres électriques issue des essais radiatifs des équipementiers
The space environment is a radiative concern that affects on board electronic systems, leading to failures. It is possible to distinguish two types of effects: the cumulative effects due to continuous deposition of energy throughout the space mission and the transient effects due to the single energetic particle crossing a sensitive area of the component or deposition of energy in a very short time in the specific context of an exo-atmospheric nuclear explosion. During qualification procedures for space mission, these effects are studied separately. However, the probability that they occur simultaneously in flight is significant. As a consequence, this work is about the study of the synergy between both cumulative and transient effects on various integrated bipolar technologies. The present results are used to provide some answers about potential changes of test methods. This work also evaluates the predictive capability of the previously developed model to reproduce accurately both the fast and the long lasting components of transients in circuitry and so to model transients' effects. This simulation methodology is extended to an operational amplifier from different manufacturers and for three different synergistic effects. The comparison between transients obtained experimentally during heavy ions, pulse laser and flash X experiments and the predicted transients validates the investigated methodology. The cumulative effects are taken into account by injecting the internal electrical parameters variations using irradiation exposure

Ce travail a pour objectif l'étude et compréhension des phénomènes physico-chimiques apparaissant au cours de la fabrication de circuits intégrés analogiques bipolaires. Une certaine maîtrise de ces phénomènes nous a permis d'inclure sur la filière existante de nouvelles structures. Les propriétés de nouvelles structures à leur tour analysées offrent plus de facilités et de possibilités aux concepteurs de circuits. La modélisation physico-chimique (SUPREM, SUPRA) et électrique (SEDAN, PISCES) a été réalisée après amélioration des et vérification des liens entre eux. Les nouvelles étapes introduites dans le procédé afin de construire des structures de type MOS ont été contrôlées par simulation et notamment dans la conservation des performances des cellules de base bipolaire. La confirmation des résultats de_ces simulations a pu être vérifiée par les mesures de profils de dopants (SIMS) et les mesures électriques sur silicium, ce qui a démontré la faisabilité d'intégrer des transistors de type NMOS et PMOS sur notre filière bipolaire. Conjointement, par souci de simplification dans la conception des circuits et de complémentarité des cellules bipolaires nous avons introduit plusieurs options de transistors PNP verticaux isolés. Au niveau actuel de notre travail, sur cette structure subsistent encore des option à affiner
The goal of this study is to understand the physico-chemical phenomenon induced by the manufacturing of bipolar analogue integrated circuits. This study helps us to introduce new structures on the process flow. The electrical characteristics of new cells supply more freedom to designers and simplify the layout of circuits. The process modelization (SUPREM and SUPRA) and device simulation (SEDAN and PISCES) were done by improving default parameters and checking links between each of them. New steps introduce with in to process flow to make MOS structures were monitored by simulation. It checks the conservative basic bipolar cells performances. SIMS profiles and electrical measurements verify the simulation results. The feasibility of the integration of NMOS and PMOS on the bipolar process flow is done. We have introduce an isolated vertical PNP to simplify integrated circuit design and to get full complementary bipolar structures. Some process options remain to be defined

L’objet de ce mémoire de thèse est l'étude et la conception d'un composant analogique programmable en technologie CMOS standard. Ce composant que l'on appelle indifféremment, réseau analogique programmable ou composant analogique programmable, est constitué d'un réseau de cellules analogiques. Chaque cellule doit être configurable pour remplir différentes fonctionnalités avec des spécifications particulières. D'autre part, les interconnexions entre ces différentes cellules doivent être elles aussi configurables. La configuration du réseau pour permettre l'implémentation d'une fonction analogique donnée se fait par une interface (analogique ou numérique) qui permet la reprogrammation et la sauvegarde des informations de configuration. Une nouvelle approche basée sur des amplificateurs à transrésitance utilisant des convoyeurs de courants met en œuvre des transconductances différentielles offrant de larges gammes de programmation avec des performances électriques intéressantes. Ce mémoire décrit l'étude et la conception de ce composant et s articule principalement autour de six chapitres. Le premier chapitre développe tout d abord le concept du réseau analogique programmable. Le second chapitre propose une méthodologie de conception des circuits analogiques. On y définit l’architecture du réseau en terme d’arcs et d interconnexions, ainsi que l’élément de base utilisé pour construire de applications analogiques, la cellule analogique reconfigurable. L'objet du troisième chapitre est d'une part, de mettre en évidence les enjeux liés à la conception de circuits ana logiques utilisant le courant comme porteur de l’information utile, et d’autre part, de présenter un circuit particulier le convoyeur de courant. Le quatrième chapitre présente la cellule analogique Reconfigurable qui est utilisée comme brique élémentaire pour bâtir les différentes applications analogiques à intégrer dans le composant programmable. L'objet du cinquième chapitre est de présenter la structure du composant et les différentes solutions retenues. Le but du dernier chapitre est double. Il s'agit dans un premier temps de développer quelques exemples d’applications puis de développer des perspectives d'avenir pour ce composant analogique programmable
This thesis is concerned with the study and the design of a field-programmable analogue array with a CMOS standard process. This circuit is an analogue cells based array. Each cell is programmable and can achieve various analogue functions with specific performance. Beside, the interconnections between the cells have to be programmable. The array configuration is achieved using a digital or an analogue interface circuitry to implement a particular function. For a flexible programmability and high-electrical performance, a new approach based and a transresistor amplifier using current conveyors have been developed to control full-differential transconductances. This report falls into six chapters. The first one deals with the concept of field programmable analogue array. The second chapter presents a methodology for describing analogue circuits. The array architecture is studied according to the requirements for such a programmable circuit. The main feature of the third chapter is to introduce the current-mode approach with the current conveyor. The fourth chapter presents the programmable analogue cell designed during the project. The structure of the analogue array and the proposed solutions are thoroughly described in the fifth chapter. The last chapter presents some application examples and it focuses on future works

Le convertisseur an a une resolution de 8 bits et un debit de conversion de 20 mhz. L'utilisation de la technologie cmos permet une grande densite d'integration pour un faible cout de fabrication. Pour sa realisation un nouveau comparateur a ete etudie et mis au point, peu sensible a la variation de tension de seuil des transistors. Tous les comparateurs integres sur un meme circuit ont ainsi des caracteristiques identiques; ceci permet d'obtenir une grande precision pour le can. Pour eliminer le maximum d'erreurs de conversion, on insere dans le can des elements de detection et de correction d'erreurs eventuelles. Le correcteur est base sur une fonction a majorite

Le développement d'une application en analogique est long et nécessite souvent de multiples itérations. Or, l'électronique d'aujourd'hui exige des produits qui arrivent rapidement sur le marché, c'est à dire des durées de conception et de production courtes. Face à ce défi, le concepteur analogicien est démuni de moyens et d'outils contrairement au concepteur numéricien qui lui, dispose d'un large éventail de composants logiques programmables. Cette thèse expose la contribution à la conception d'un circuit analogique programmable qui intègre des cellules configurables de calcul analogique visant une application de conditionnement capteur, réalisant des opérations de linéarisation. Dans la plupart des cas, la courbe de réponse du capteur n'est pas linéaire ou alors le conditionneur du capteur introduit une non-linéarité. Cette application émane de la demande d'industriels désireux de réduire leur cycle et leur coût de développement dans ce domaine. Après avoir dressé un état de l'art dans le domaine de l'analogique programmable tant au niveau universitaire qu'au niveau industriel, les spécifications d'un cahier des charges de la cellule sont exposées. La cellule de calcul analogique doit réaliser les fonctions d'amplification, d'addition, de soustraction, de multiplication, de division et de racine carrée. Cette cellule est totalement différentielle en entrée et en sortie. Par la suite, la cellule de calcul basée autour de multiplieurs et d'amplificateurs inverseurs, est décrite et caractérisée en simulation et expérimentalement. La caractérisation expérimentale met en évidence des défauts d'offset, tous liés à des problèmes d'appariement de composants. C'est pourquoi, une seconde cellule a été développée permettant de compenser ces offsets indésirables. Des résultats de test montrent que les performances du multiplieur sont améliorées en terme de linéarité et d'offset. Enfin, un réseau de huit cellules de calcul a été conçu dans le but de valider les performances de la cellule à travers l'exemple de linéarisation d'un capteur résistif
The development of an analogue application is long and often requires multiple iterations. However, electronics requires products with short time-to-market: short design and production cycle. In front of this challenge, the analogue designer is deprived of methodologies and tools contrary to the digital designer who benefits a broad range of programmable logic devices. This thesis exposes the contribution to the design of a programmable analogue circuit which integrates configurable cells for analogue computation targeting applications of sensor conditioning, carrying out operations of linearization. In most cases, the response curve of the sensor is not linear or the sensor conditioner introduces a non-linearity. This application is related to an industrial need with conditions of reduce cycle and development cost. After a state of the art in the field of analogue programmable devices both at the university level and the industrial level, the specifications of the required cell are exposed. The analogue computation cell must fulfill the functions of amplification, addition, substraction, multiplication, division and square root. This cell is completely differential at input and output. Thereafter, the cell of computation based on multipliers and inverting amplifiers, is described and characterised in simulation and experiment. The experimental characterisation highlights offsets, all related to problems of componant matching. This is why, a second cell was developed allowing to compensate for these offsets. Results show that the performances of the multiplier are improved in term of linearity and offset. Lastly, a network of eight computation cells was designed for the validation of the cell performances through the example of a resistive sensor linearization

The rapid progress of scaling and integration of modern complimentary metal oxide semiconductor (CMOS) technology motivates the replacement of traditional analog signal processing by digital alternatives. Thus, analog-to-digital converters (ADCs), as the interfaces between the analog world and the digital one, are driven to enhance their performance in terms of speed, resolution and power efficiency. However, in the presence of imperfections of device mismatch, thermal noise and reduced voltage headroom, efficient ADC design demands new strategies for design, calibration and optimization. Among various ADC architectures, successive-approximation-register (SAR) ADCs have received renewed interest from the design community due to their low hardware complexity and scaling-friendly property. However, the conventional SAR architecture has many limitations for high-speed, high-resolution applications. Many modified SAR architectures and hybrid SAR architectures have been reported to break the inherent constraints in the conventional SAR architecture. Loop-unrolled (LU) SAR ADCs have been recognized as a promising architecture for high-speed applications. However, mismatched comparator offsets introduce input-level dependent errors to the conversion result, which deteriorates the linearity and limits the resolution and the resolution of most reported SAR ADCs of this kind are limited to 6 bits. Also, for high-resolution SAR ADCs, the comparator noise specification is very stringent, which imposes a limitation on ADC speed and power-efficiency. Lastly, capacitor mismatch is an important limiting factor for SAR ADC linearity, and generally requires dedicated calibration to achieve efficient designs in terms of power and area. In this work, we investigate the impacts of offset mismatch, comparator noise and capacitor mismatch on high-speed SAR ADCs. An analytical model is proposed to estimate the resolution and predict the yield of LU-SAR ADCs with presence of comparator offset mismatch. A background calibration technique is proposed for resolving the comparator mismatch issue. A 150-MS/s 8-bit LU-SAR ADC is fabricated in a 130-nm CMOS technology to validate the concept. The measured result shows that the calibration improves the SNDR from 33.7-dB to 42.9-dB. The ADC consumes 640 μW from a 1.2 V supply with a Figure-of-Merit (FoM) of 37.5-fJ/conv-step. Moreover, the bit-wise impact of comparator noise is studied for LU-SAR ADCs. Lastly, an extended statistical element selection (SES) calibration technique is proposed to calibrate the capacitor mismatch in SAR ADCs. Based on these techniques, a high-resolution, asynchronous SAR architecture employing multiple comparators with different speed and noise specifications to optimize speed and power efficiency. A 12-bit prototype ADC is fabricated in a 1P9M 65nm CMOS technology, and fits into an active area of 500 μm × 200 μm. At 125 MS/s, the ADC achieves a signal-to-noise-and-distortion ratio (SNDR) of 64.4 dB and a spurious-free-dynamic-range (SFDR) of 75.1 dB at the Nyquist input frequency while consuming 1.7 mW from a 1.2 V supply. The resultant figure-of-merit (FoM) is 10.3 fJ/conv-step.

La très faible consommation dans les appareilles modernesest le facteur-clé pour les capteurs alimentée par une source d’énergierécupérée. La réduction du budget de puissance peut être atteinte grâceà différents techniques lié à trois niveaux d’abstraction : transistor, circuitet système. L’objet de cette thèse est l’analyse et la conception descircuits à très faible consommation pour des réseaux des capteurs sansfils. A’ régulateur de tension et an émetteur RF ont été examiné. Lepremier est le circuit principal pour la gestion de puissance ; il agitcomme interface entre le transducteur et les autres circuits du capteur.L’metteur est le circuit que exiges le plus de puissance pour fonctionner,donc une réduction de sa puissance il permet une augmentation de lavie opérationnelle du capteur
In the modern devices Ultra-low power consumption is thesurvival key for the energy-harvested sensor node. The reduction of thepower budget can be achieved by mixing different low–power techniquesat three levels of abstraction: transistor level, circuit level and systemlevel. This thesis deals with the analysis and the design of Ultra-LowPower (ULP) circuits suitable for Energy-Harvesting Wireless SensorNetworks (EHWSN). In particular, voltage regulator and RF transmissioncircuits are examined. The former is the main block in powermanagement unit; it interfaces the transducer circuit with the rest of thesensor node. The latter is the most energy hungry block and thusdecreasing its power consumption can drastically increases the sensoron-time

Être en mesure de vérifier si un circuit intégré est fonctionnel après fabrication peut s'avérer très difficile. Dans le cas des circuits analogiques et Radio Fréquence (RF) les procédures et les équipements de test nécessaires ont un impact majeur sur le prix de revient des circuits. Une approche intéressante pour réduire l'impact du coût du test consiste à mesurer des paramètres nécessitant des ressources de test faible coût et corréler ces mesures, dites mesures indirectes, avec les spécifications à tester. On parle alors de technique de test indirect (ou test alternatif) car il n'y a pas de mesure directe des spécifications, qui nécessiterait des équipements et du temps de test importants, mais ces spécifications sont estimées à partir des mesures « faibles couts ». Même si cette approche semble attractive elle n'est viable que si nous sommes en mesure d'établir une précision suffisante de l'estimation des performances et que cette estimation reste stable et indépendante des lots de circuits à traiter. L'objectif principal de cette thèse est de mettre en œuvre une stratégie générique permettant de proposer un flot de test indirect efficace et robuste. Pour être en mesure de construire cette stratégie nous avons amenés différentes contributions. Dans un premier temps, on a développée une nouvelle métrique dans cette thèse pour évaluer la robustesse des prédictions relaissées. Dans un deuxième temps, on a défini et analysé une stratégie pour la construction d'un model optimal. Cette dernière englobe un prétraitement de données ensuite une analyse comparative entre différentes méthodes de sélections de mesures indirectes aussi l'étude d'autres paramètres tels que la taille des combinaisons de mesures indirectes ainsi que celle de la taille de set d'apprentissage. Aussi on a proposé une stratégie pour une confidente exploration d'espace de mesures indirectes afin de construire plusieurs meilleurs modèles qu'on peut se servir par la suite pour résoudre des problèmes de confiance et d'optimisation. Les études comparatives réalisées ont été effectuées sur 2 cas d'études expérimentaux et à partir de métriques classiques et de la nouvelle métrique proposée permettant ainsi d'évaluer objectivement la robustesse de chaque solution.En fin, nous avons développé une stratégie complète mettant en œuvre des techniques de redondance de modèles de corrélation qui permettent d'améliorer grandement la robustesse et l'efficacité de la prise de décision en fonction des mesures obtenues. Cette stratégie est adaptable à n'importe quel contexte en termes de compromis entre le coût du test et le niveau de confiance et de précision attendu
Being able to check whether an IC is functional or not after the manufacturing process is very difficult. Particularly for analog and Radio Frequency (RF) circuits, test equipment and procedures required have a major impact on the circuits cost. An interesting approach to reduce the impact of the test cost is to measure parameters requiring low cost test resources and correlate these measurements, called indirect measurements, with the targeted specifications. This is known as indirect test technique because there is no direct measurement for these specifications, which requires so expensive test equipment and an important testing time, but these specifications are estimated w.r.t "low-cost measurements". While this approach seems attractive, it is only viable if we are able to establish a sufficient accuracy for the performance estimation and if this estimation remains stable and independent from the circuits sets under test.The main goal of this thesis is to implement a robust and effective indirect test strategy for a given application and to improve test decisions based on data analysis.To be able to build this strategy, we have brought various contributions. Initially, we have defined new metric developed in this thesis to assess the reliability of the estimated performances. Secondly, we have analyzed and defined a strategy for the construction of an optimal model. This latter includes a data preprocessing followed by a comparative analysis of different methods of indirect measurement selection. Then, we have proposed a strategy for a confidant exploration of the indirect measurement space in order to build several best models that can be used later to solve trust and optimization issues. Comparative studies were performed on 2 experimental data sets by using both of the conventional and the developed metrics to evaluate the robustness of each solution in an objective way.Finally, we have developed a comprehensive strategy based on an efficient implementation of the redundancy techniques w.r.t to the build models. This strategy has greatly improved the robustness and the effectiveness of the decision plan based on the obtained measurements. This strategy is adaptable to any context in terms of compromise between the test cost, the confidence level and the expected precision

Cette etude porte sur la conception d'un convertisseur numerique-analogique 12 bits - 100 mhz en technologie cmos ou bicmos sans ajustement de composants. Les structures classiques basees sur la commutation de sources a l'aide d'un decodeur thermometre occupent une surface importante qui limite la vitesse de conversion. Nous proposons une solution basee sur le multiplexage temporel de deux convertisseurs dits elementaires: ceux-ci travaillent a tour de role en association avec un multiplexeur qui commute leurs courants vers la sortie (structure sans glitchs). Chaque convertisseur elementaire travaille a une vitesse deux fois plus faible (50 mhz) et n'utilise pas de decodeur thermometre. Les erreurs de linearite et l'appariement des cna elementaires ont ete exprimes analytiquement, verifies par des simulations de monte-carlo. Les sources de courant ont ete realisees a l'aide de miroirs de courant dynamiques selon un nouveau principe de compensation des charges qui permet d'atteindre une precision de 600 ppm a 125c avec des capacites de 0,5 pf. Le multiplexeur simule en technologie bicmos presente une precision et une vitesse suffisantes pour un convertiseur 12 bits - 100 mhz avec une bande passante superieure a 50 mhz

Cette thèse de doctorat présente une technique de BIST dont l'interface est totalement numérique, pour le test fréquentiel de circuits analogiques et mixtes. L'objectif de cette approche est de faciliter les techniques de test à bas coût des Systèmes sur Puce, rendant le test des blocs mixtes compatibles avec l'utilisation de testeurs numériques. La génération de signal de test analogique est réalisée sur la puce elle-même par un filtrage passe-bas d'un train binaire encodé par un modulateur Sigma Delta. L'analyse harmonique de la réponse analogique est également réalisée sur la puce en utilisant une modulation par un signal carré et une modulation par un modulateur Sigma Delta. La génération de signal analogique et l'analyse de la réponse du circuit sous test étant programmables numériquement sur la puce, la compatibilité avec un testeur numérique à faible coût est assurée. L'optimisation des signatures de test est discutée en détail pour trouver un compromis entre temps et qualité du test
This phd thesis presents a BIST technique for harmonic testing of Analogue and Mixed-Signal (AMS) circuits. The interface of the BIST is fully digital. This approach is aimed at facilitating low-cost test techniques for System-on-Chip (SoC) devices, rendering the test of mixed-signal cores compatible with the use of a low-cost digital tester. Analogue test signal generation is performed on-chip by low pass filtering a Sigma Delta encoded bit-stream. Analogue harmonic test response analysis is also performed on-chip using square wave modulation and Sigma Delta modulation. Since both analog signal generation and circuit under test response analysis are digitally programmable on-chip, compatibility with a low-cost digital tester is ensured. Optimisation of test signatures is discussed in detail as a trade-off between test time and test quality

Dans le cadre des Instruments d'Observation de la Terre, les technologies microélectroniques sur lesquelles sont basés les systèmes spatiaux embarqués, ont tendance à être de moins en moins basées sur les technologies dites durcies aux radiations au profit de technologies CMOS sub-microniques basse-tension dédiées principalement aux circuits numériques. Aussi, dans un premier temps, des méthodes de durcissement aux radiations présentes dans l'espace ont dû être analysées tant au niveau système qu'au niveau circuit et layout pour améliorer la fiabilité des Convertisseurs Analogique-Numérique (CAN) utilisés dans les chaînes Video CCD. Pour atteindre les performances des futurs imageurs CCD (12 bits à 20 Méchantillons/s), les CAN à architecture pipeline apparaissent comme les plus adaptés. Pour anticiper l'évolution des technologies vers les très basses tensions, les méthodes de conception en courant et en tension ont toutes deux été analysées. Dans ce cadre, l'approche originale en courant a aussi été abordée de par ses propriétés d'auto-calibrage (température, vieillissement). Afin de démontrer la faisabilité de CAN de haute résolution en courant, une mémoire de courant, cellule fondamentale d'un CAN en courant, a été implémentée en technologie CMOS 0.35μm. Le prototype de cette mémoire atteint une résolution supérieure à 13bits à 10Méchantillons/s. Toutefois, les performances en bruit de cette mémoire de courant (¼ 65dB) ne satisfont pas les critères en bruit d'un CAN 12bits. Aussi, une analyse comparative en bruit entre les circuits à capacités commutées en tension et à courants commutés a été effectuée afin de caractériser chacune des approches en bruit et de déterminer l'approche la moins pénalisante. Elle a permis de mettre en évidence un gain de 17dB environ des structures en tension sur celles en courant. C'est pourquoi, une approche en tension dont une méthode de conception optimisée a été développée, apparaît comme nécessaire pour les premiers étages de haute résolution au moins. Contrairement à l'approche en courant qui ne requiert pas de commutateurs analogiques performants et qui par là-même est plus adaptée au contexte spatial, l'approche en tension nécessite des commutateurs fonctionnant sur une large plage de tension. En général, les méthodes de conception basse-tension reposent sur une architecture dite “bootstrappée” pour améliorer leurs caractéristiques. Toutefois, non applicables directement de par les contraintes de l'environnement spatial, une autre architecture basée sur des transistors PMOS a été proposée. Enfin, pour pouvoir relaxer les contraintes sur la conception des circuits analogiques, une nouvelle méthode de calibrage et de correction numérique adaptable à la fois aux CAN en tension et en courant est proposée. Elle permet de corriger les erreurs de gain, d'offsets, et des niveaux de référence utilisés. Elle améliore aussi la linéarité du convertisseur, sa précision absolue, sa consommation et sa robustesse vis-à-vis des radiations. Pour le cas des structures en courant, la méthode proposée permet de doubler la vitesse d'échantillonnage du CAN.

Les performances des systemes electroniques sont accrues par l'utilisation du traitement numerique du signal. Pour cela il est necessaire de developper des interfaces avec les actionneurs ou les capteurs. Les convertisseurs analogiques-numeriques (can) et numeriques-analogiques (cna) sont des elements constitutifs de ces interfaces. La technologie cmos, tres bien adaptee a l'integration des fonctions numeriques, semblerait une technologie de fabrication privilegiee ; cependant elle n'est pas la plus appropriee pour la realisation des fonctions analogiques. Ainsi les performances des circuits mixtes resulteront essentiellement de celles des fonctions analogiques integrees et, en particulier, de celles des convertisseurs. L'objectif de l'etude concerne la realisation d'un can, en vue de faire une cellule de bibliotheque pour circuits mixtes en technologie cmos. Destine a une utilisation generale, ce circuit doit posseder une resolution elevee, une grande dynamique d'entree, une faible consommation et un encombrement reduit, tout en souhaitant par ailleurs que ses performances soient aussi independantes que possible des caracteristiques technologiques du fondeur. La linearite est une caracteristique essentielle d'un tel convertisseur. Afin d'obtenir une bonne linearite, nous avons developpe, dans un premier temps, un convertisseur qui possede un algorithme original de linearisation pour s'affranchir de l'imperfection des composants. Dans un second temps, afin de prendre en compte d'autres effets parasites mis en evidence lors de la caracterisation de ce premier circuit, une analyse theorique a ete effectuee pour envisager une amelioration de l'architecture proposee initialement. Les tests des convertisseurs doivent etre effectues dans des conditions proches de celles de leur utilisation. La methode de test statistique simple et fiable que nous avons mise en uvre nous a permis de determiner les origines des imprecisions de la conversion, resultat essentiel pour effectuer une optimisation des performances. Nous avons en outre propose une methode originale de mesure des tensions d'offset statique et dynamique des comparateurs

Le travail se decompose en trois parties. Les principes de la conversion sont d'abord presentes. Une analyse mathematique de la mise en forme de bruit est ensuite menee. Enfin, la premiere partie se termine par une analyse des differentes structures de codeur utilisees. La deuxieme partie concerne l'integration des codeurs sigma delta. Apres une presentation des differentes solutions utilisees, la technique des capacites commutees est etudiee en detail. Differents modeles concernant les limitations apportees par les amplificateurs operationnels sont developpes pour permettre une simulation rapide des codeurs. Finalement, la derniere partie presente la realisation d'un codeur sigma delta pour la conversion analogique numerique a haute resolution

Les capteurs CMOS ont connu un développement croissant ces dernières années dans le monde de l’instrumentation car ils permettent d’intégrer sur le même substrat un élément sensible ainsi que des éléments de traitement du signal pour un cout de fabrication faible. L’équipe CMOS-ILC de l’IPHC développe des matrices de pixels en technologie CMOS pour des détecteurs dans le domaine de la physique des particules depuis une dizaine d’année. Lors de l’utilisation de ces capteurs pour des trajectomètres, il peut être intéressant d’augmenter la résolution spatiale des détecteurs. Ceci peut être obtenu en implantant des convertisseurs analogique numérique (CAN) en bas des colonnes de matrice de pixels. Ces CANs doivent répondre à des contraintes extrêmement fortes en termes de dimension, de vitesse de conversion et de consommation. Trois prototypes de CAN présentant des architectures différentes ont été développés afin de répondre à ces spécifications. Le premier est un CAN double rampe numérique, le second un CAN à approximation successive, enfin le troisième prototype est un CAN à résolution progressive. Trois circuits intégrant ces différentes architectures de CAN ont été réalisés et caractérisés. Les résultats ont permis d’effectuer une comparaison des différents prototypes existant dans le cadre d’une intégration en bas de matrices de pixels utilisées pour la trajectometrie pour la physique des particules
Development of CMOS sensors has grown exponentially in the world of instrumentation in the past years because of their ability to integrate a sensitive element and the associated readout electronics on the same substrate at a low price. The CMOS-ILC team of IPHC has developed matrix of CMOS pixels for detectors used in particle physics for the last ten years. While using this kind of detectors for trajectometry, it could be interesting to raise the spatial resolution of the detectors. It could be fulfilled by implementing analog to digital converter (ADC) in the bottom of the column’s matrix. These ADCs must response to very strong constraint in term of dimension, conversion speed and power consumption. Three prototypes of ADCs with different architectures have been developed in order to respond to these specifications. The first one is a double numerical ramp ADC, the second one is a successive approximation ADC and the last one is an ADC with a progressive resolution. Three chips with these different architectures have been submitted and tested. The results have led to a comparison of the different technics in use in this particular field

Une nouvelle méthode de test pour les convertisseurs ADC et DAC embarqués dans un système complexe a été développée en prenant en compte les nouvelles contraintes affectant le test. Ces contraintes, dues aux tendances de design de systèmes, sont un nombre réduit de point d'accès aux entrées/sorties des blocs analogiques du système et une augmentation galopante du nombre et des performances des convertisseurs intégrés. La méthode proposée consiste à connecter les convertisseurs DAC et ADC dans le domaine analogique pour n'avoir besoin que d'instruments de test numériques pour générer et capturer les signaux de test. Un algorithme de traitement du signal a été développé pour discriminer les erreurs des DACs et ADCs. Cet algorithme a été validé par simulation et par expérimentation sur des produits commercialisés par NXP. La dernière partie de la thèse a consisté à développer de nouvelles applications pour l'algorithme.

Equivalents analogiques des FPGA, les EPAA sont susceptibles d'une part de simplifier le développement des ressources analogiques, et donc d'en réduire le temps de conception, et d'autre part de proposer une solution d'intégration économiquement avantageuse par rapport à la technologie ASIC. Le but de cette thèse est de développer un FPAA réalisant des opérations non-linéaires de calcul, afin de linéariser des signaux issus de capteurs. Le travail s'est focalisé sur une cellule réalisée à partir de 2 circuits multiplieurs et dont deux versions ont été réalisées et testées pendant cette étude. La première a fait apparaitre des problèmes d'offset ; une étude de l'appairage des composants a alors permis de réaliser des compensations d'offset ; la seconde version de la cellule a ainsi montré de nettes améliorations des performances. Cependant, l'intégration des ressources de calibrage des offsets est impérative, et une étude en ce sens permettra de conclure quant à l'industrialisation d'un tel circuit
Analog counterpart of an FPGA, an FPAA can firstly simplify the development flow of analog resources, in order to reduce the time-to-market of electronic applications, and can secondly be a cost effective integration solution compared to the expensive ASIC technology. The goal of this study is to develop an FPAA realizing non-linear calculus operations for the applications of sensors interface. Two versions of an analog cell using two analog multipliers were developed and tested during this thesis. The first one permitted to highlight the requirement to control internal offsets; a study of the matching in the structure was then leaded and an offset cancellation scheme was designed; finally, improvements of the performances were achieved with the second version of the cell. Nevertheless, an automatic offset cancellation must be integrated within the FP AA, and such a study could conclude about the possible industrialization of this integrated circuit

Description of construction of analog-to-digital and digital-to-analog convertors for audio signal and distribution via wireless channel, are the objectives of my master's thesis. There are descriptions of DPS construction, design of panels and measurement of system parameters in the project, above all sampling and reconstruction of audio signal, power consumption and signal range of wireless modules. At the end is discussed real usage and suggestions for further developement.

Les besoins en débit d’information à transmettre ne cessent de croitre. Aussi la généralisation des émetteurs-récepteurs large-bande implique l’intégration de solutions sur une technologie silicium CMOS afin que leur cout soit compatible avec une application grand public. Si l’intégration massive des traitements numériques est facilitée par les dernières technologies CMOS, la fonction de conversion analogique-numérique est quant à elle plus difficile. En effet, afin d’optimiser l’étage frontal analogique, le convertisseur analogique-numérique (CAN) doit répondre à des contraintes très fortes en termes de largeur de bande (de l’ordre du GHz) et de résolution (de 10 à 14bits). Les convertisseurs analogique-numérique basés sur l’entrelacement temporel (CAN-ET) connaissent un essor remarquable car ce sont aujourd’hui les seuls à pouvoir répondre aux deux contraintes énoncées ci-dessus. Cependant, cette structure de CAN reste sensible aux défauts d’appariement entre ses différentes voies de conversion et voit ses performances limitées par la présence de raies parasites liées à des erreurs statiques (offset et gain) et dynamiques (skew et bande passante). Pour réduire l’impact des erreurs dynamiques, nous avons implémenté une calibration mixte en technologie FD-SOI 28nm. Dans une première partie, un état de l’art portant sur les différentes techniques de minimisation et de compensations analogiques des erreurs de skew et bande passante est réalisé. A partir de cette étude, nous proposons différentes techniques analogiques pour compenser les d´esappariements de bande passante et de skew. Pour compenser le skew, nous profitons des avantages de la technologie FD-SOI en modulant fortement la tension de la face arrière d’un ou plusieurs transistor(s) d’ échantillonnage. Concernant l’erreur de bande passante, nous proposons d’ajuster la résistance équivalente du T/H en adaptant la résistance à l’état passant des transistors d’échantillonnage de cinq manières différentes. Pour définir parmi toutes les compensations proposées celle qui est la plus adaptée à nos besoins, nous comparons différents critères de performance. Après avoir identifié la meilleure compensation de skew et de bande passante, nous avons, dans une dernière partie, implémenté une calibration mixte des erreurs statiques et dynamiques o`u l’estimation numérique est basée sur la méthode des Moindres Carrés
Data transmission requirements are ever more stringent, with respect to more throughput, less power consumption and reduced cost. The cable TV market is where broadband transceivers must continuously innovate to meet these requirements. In these transceivers, the analog front-end part must be adapted to meet the increasingly tighter specifications of the newest standards. A key bottleneck is the Analogto- Digital Converter (ADC), which must reach a sampling rate of several Gigasamples per second at effective conversion resolutions in the range of 10 to 14 bits. Among the possible choices, converters based on Time-Interleaving (TI-ADC) are experiencing remarkable growth, and today they appear to be the best candidates to rmeet the two constraints set out above. However, TI-ADCs are hampered by mismatches between its different conversion channels, which result in degraded performance due to the appearance of mismatch spurs in the frequency domain, arising both from static errors (gain and offset mismatch) and dynamic (skew and bandwidth) errors. To reduce these errors, we have investigated a mixeddomain calibration strategy for TI-ADCS in 28nm FDSOI technology. We strongly focused the analog compensation of dynamic errors. This report begins with a review of the state-of-theart w.r.t. the mismatch reduction and analog compensation techniques for both dynamic errors. Based on these results, we then introduce a variety of analog techniques aimed at compensating the bandwidth and skew mismatches. In order to compensate for the skew, we make the most of the FD-SOI technology by tightly regulating the voltage of the back gate of one or several sampling transistors. For the bandwidth error, we recommend that the T/H equivalent resistor be adjusted, adapting the on-resistor of the sampling transistors using up to five different techniques. Once the most appropriate skew and bandwidth compensations were identified, we ultimately implemented a mixed calibration of static and dynamic errors along with a digital calculation based upon the "Least- Squares" method

Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI)
The sensitivity of modern integrated circuits to ElectroStatic Discharges (ESD) increases with the technology shrink and the introduction of new process techniques. To move towards a "first pass success", ESD must be taken into account at an early stage of a project development which requires capability to predict efficiency of ESD protection strategies. The availability of an ESD protection library including both optimized layouts and electrical models is part of the solution. However, ESD protection structures operate in avalanche breakdown and high current regimes, which cannot be simulated with standard SPICE models. In this thesis, a methodology to extend classical models to these regimes is first developed for the vertical bipolar NPN transistor widely used in BiCMOS technologies. This methodology is then applied to the NMOS transistor in an analog CMOS process, with the modeling of its parasitic lateral NPN transistor. Physics-based compact models are provided thanks to 2D device simulation, TLP characterization and photoemission experiments (EMMI)

Les concepteurs de circuits intégrés passent par des étapes de simulations qui leur permettent de réduire les coûts de fabrication. Cependant, dans le domaine analogique, l'intégration d'un grand nombre de fonctions rend souvent impossibles les simulations, à cause des problèmes de convergences et augmente considérablement les temps de simulations. Une solution consiste à remplacer lors des simulations, les blocs constitutifs de ces circuits par leurs modèles respectifs afin d'étudier le comportement des systèmes dans des temps très courts. L'objectif et l'originalité de ce travail de recherche consistent à réaliser des modèles d'ordre progressif de fonctions électroniques de base, très utilisées dans l'instrumentation et dans les télécommunications, tout en maintenant un compromis acceptable entre simplicité et précision. La technique de modélisation proposée consiste à créer des modèles simples, en ne considérant que les principaux paramètres intervenant dans la fonctionnalité de ces circuits. Nous présentons donc des macromodèles paramétrables de haut niveau d'un oscillateur contrôlé en tension et d'une boucle à verrouillage de phase. Partant de leur topologie en technologie bipolaire, nous réalisons des modèles d'ordre variable, valables quelle que soit la zone de fonctionnement qui prennent en compte les incertitudes des paramètres principaux des transistors (courant de saturation, gain direct en courant) et les variations en température. Les modèles réalisés sont utilisés dans le simulateur PSPICE, et sont validés par comparaisin de résultats de simulations avec les mesures effectuées avec IC-CAP. L'ensemble de l'étude montre que la technique de modélisation proposée permet de développer des modèles de haut niveau de fonctions électroniques complexes, qui ne consomment pas trop de temps de calcul tout en gardant une bonne précision.

Hybrid-electric technologies have recently been introduced into the market for heavy-duty vehicles (HDVs). However, challenging an established technology with a new and untried technology is difficult, also under the best conditions. Forecasting is a vital tool in product portfolio management, since it provides guidance on how much resources a firm should allocate on new innovative projects and products and when and where to enter the market. Therefore, this thesis forecasts the market penetration of hybrid HDVs in Europe by usage of innovation diffusion models – based on three different market scenarios assuming no, some and considerable incentives or legislative CO2 for HDVs. Hybrid-electric, hydraulic hybrid and flywheel hybrid vehicles are considered and an analogical approach is used based on sales data for radial tyres, disc brakes and anti-lock braking systems. The result from a non-linear regression analysis indicated that innovation diffusion models of mixed influence are capable of predicting future market demand, not only of hybrid HDVs, but also of other HDVs with new innovative technologies or solutions. Therefore, it was suggested that innovation diffusion modeling should be a standard tool in the strategic planning of a HDV firm’s all new innovative products. All market scenarios resulted in a rather low diffusion speed of hybrid HDVs during the first ten years, but the speed increased then rapidly during the next ten years such that 40-50 percent of the HDV market was penetrated in 2030. In the most hybrid-friendly scenario, the market was nearly fully penetrated after 50 years since the first introduction in 2010, while in the least hybrid-friendly scenario additional ten years was needed to fully penetrate the HDV market. The forecasts may be affected by possible pre-diffusion, the emergence of a dominant design or the diffusion acceleration effect. One of the major challenges of using innovation diffusion models for sales forecasting of hybrid HDVs, was to find appropriate and sufficient analogous sales data. Therefore, Thomas (1985) analogous approach was further developed to be more focused on finding analogous sales data from internal, external or public sources.

Negli ultimi 30 anni, l’elettronica per le Telecomunicazioni Wireless si è dimostrata una delle forze trainanti nello sviluppo delle nuove tecnologie Complementary Metal-OxideSemiconductor (CMOS). Questa piccola branca del vasto mondo dell’elettronica è infatti in grado di smuovere, in tutto il mondo, miliardi di dollari, molti dei quali inevitabilmente finiscono per finanziare gli avanzati progetti di ricerca in grado di rispondere alle domande del Mercato. In tutto il mondo, le persone chiedono nuovi dispositivi portatili, più performanti, più veloci, più affidabili, che consumino poca potenza e che abbiano una maggiore capacità di immagazzinare dati. Per rispondere a queste richieste, fisici e ingegneri hanno sviluppato nuovi e incredibili nodi tecnologici ultra-scalati, che soddisfano i requisiti di velocità e bassi consumi, garantendo un’impressionante densità circuitale. Al giorno d’oggi, le fonderie come TSMC e Samsung sono in grado di realizzare transistor estremamente piccoli, con lunghezze di canale di soli 7 nm e frequenze di transizione nell’ordine delle centinaia di GHz. Questo sviluppo si rivela estremamente favorevole per lo sviluppo di dispositivi digitali ad alte prestazioni, che raggiungono performance di velocità e di memoria prima inimmaginabili. Non di meno, anche i blocchi analogici devono essere integrati in questi nodi estremamente scalati, in modo da potersi adattare ai circuiti integrati (IC) digitali. Primo obiettivo di questo lavoro di tesi è, quindi, lo sviluppo di IC analogici in nodi tecnologici deep-submicron, come il 28 nm bulk-CMOS e il 16 nm FinFET (Fin Field Effect Transistor). Questo obiettivo è stato raggiunto affrontando diverse difficoltà date dalle scarse performance analogiche di queste tecnologie avanzate, tra cui un basso guadagno intrinseco e una limitata tensione di alimentazione. Il secondo obiettivo di questo lavoro è stato sviluppare questi stessi IC in modo che fossero compatibili con i più moderni standard per telecomunicazioni come LTE e 5G. L’aumento del numero dei dispositivi portatili in tutto il mondo ha, infatti, fatto sì che fosse necessario introdurre nuovi standard, in modo da poter gestire il numero maggiore di dispositivi connessi. Questo lavoro presenta 4 blocchi fondamentali che possono essere impiegati in qualsiasi transceiver di nuova generazione. In particolare, questo lavoro analizza, attraverso estensive simulazioni e misure, 3 filtri analogici in Banda-Base e un amplificatore a guadagno variabile compatibili con applicazioni 5G. Questi design sono stati sviluppati in tecnologia 28 nm CMOS e 16 nm FinFET. Per ogni design vengono mostrate le più importanti difficoltà incontrate e vengono riportate le performance di ogni prototipo in modo da essere confrontate con lo stato dell’arte. Il primo dispositivo e un filtro analogico del sesto ordine basato su una cella Rauch che sfrutta un amplificatore a banda larga per raggiungere alte performance di linearità e una bassa sensitivity del fattore di qualità. Il secondo è un amplificatore a guadagno variabile del terzo ordine, a basso rumore e alta linearità, studiato per essere integrato nella sezione in Banda Base di un dispositivo transceiver Full Duplex compatibile con il 5G. Il terzo e il quarto sono filtri analogici del quarto ordine basati sulla struttura del source-follower, a basso rumore e bassi consumi. Il primo sfrutta la topologia del Flipped-Source-Follower, mentre il secondo integra un innovativo Fully-Differential Super-Source-Follower. Quest’ultimo design inoltre sfrutta la tecnologia FinFET in modo da mantenere alte performance di linearità, nonostante la struttura completamente differenziale, grazie al più grande guadagno intrinseco dei transistor in questo nodo tecnologico.
In the last 30 years, Mobile Telecommunication (TLC) electronics proved to be one of the major driving motors in the development of new Complementary Metal-OxideSemiconductor (CMOS) technologies. This limited branch of the electronics world managed to move billions of dollars worldwide, some of which unavoidably ended up in financing advanced research projects to answer market demands. People all around the world ask for extremely performing portable devices, faster, more reliable, low power consuming and with impressive memory capability. To answer all these requests, physics and engineers developed new and incredibly down-scaled technology nodes, which met the high speed and low power consumption requirement, granting an impressive circuital density. Nowadays foundries such as TSMC or Samsung are able to manufacture incredibly small transistor devices, with channel length in the order of only 7 nm and transition frequency in the order of several hundreds of GHz. This situation has become extremely favorable for the development of high-performance digital devices, which are able to reach speed and memory capability previously unbelievable. Nonetheless, also analog building blocks must be integrated in deeply down-scaled node, in order to adapt with digital ICs. First task of this thesis work is to develop analog ICs in deep sub-micron technology nodes, such as 28 nm bulk-CMOS and 16 nm FinFET (Fin Field Effect Transistor). This has been accomplished facing several difficulties given by the very poor analog behavior of such advanced technologies, especially in terms of low transistor intrinsic gain and limited signal headroom, caused by the low supply voltage. The second task of this work is to develop these same analog ICs in order that they meet requirements of the most advanced TLC standards, such as LTE and 5G. The increased number of portable devices worldwide made in fact unavoidable the introduction of new communication standards, in order to face the huge number of connected devices. This work presents 4 building blocks that can be exploited in every next generation transceiver device. In detail, this work analyzes though extended simulations and measurements 3 Base-Band analog filters and 1 variable gain amplifier, suitable for 5G applications. These designs have been developed in 28nm CMOS and 16 nm FinFET. Each design shows the most important difficult that was faced for its realization and highlight the most important performances of every prototype device, with an extensive confrontation with the State-of-the Art. The first device is a 6th Order Rauch based analog filter, which exploit a large bandwidth amplifier to achieve low quality factor sensitivity and high linearity performances. The second is a 3rd order variable gain amplifier, with low noise and high linearity performances, suitable to be integrated in a Full-Duplex 5G transceiver Base-Band section. The third and fourth devices are Source-Follower-based 4th order filters with very low noise and low power performances. One exploit the Flipped-Source-Follower architecture, while the second integrates an innovative Fully-Differential Super-Source-Follower topology. This last design also exploits the advanced FinFET technology, which shows better intrinsic gain, in order to maintain high linearity performances, despite the Fully-Differential configuration.

Aujourd’hui nous pouvons être à un endroit du monde et réaliser des prises de vues à des centaines de kilomètres. La distance, qui jusqu’à présent se limitait à celle de la perception de notre œil, n’a aujourd’hui plus de limites, grâce aux nouvelles technologies. Cette thèse étudie la situation de l’artiste, dans le traitement du paysage, face à ces choix offerts à lui, entre l’analogique et le numérique. Ce serait la multiplicité de ce qu’offrent les technologies qui, par la main de l’artiste, permettraient de faire muter le paysage contemporain. Selon notre hypothèse, les Mutation(s) du paysage contemporain ne se joueraient pas uniquement sur une continuité temporelle, suivant l’évolution des technologies, oubliant progressivement l’analogique au profit du numérique. Il y aurait bien cet Entre qui se révèlerait être au cœur de nos questionnements. La thèse se développe en trois parties, comme une sorte de triptyque : Hors-champ, Instants, Non-lieu, en prenant appui sur notre pratique d’artiste. Partant de nos origines bretonnes, nous irons puiser dans des légendes et cultures celtes (l’Anaon, l’intersigne, etc.) qui nous entraîneront vers l’Asie (les évaporés au Japon, etc.), naviguant entre les technologies, entre le visible et l’invisible, entre le réel et le virtuel. En définitive, la mutation (au pluriel) est une et multiple à la fois. Cette figure complexe (au sens d’Edgar Morin) rappelle celle du Yi-Jin, dont sa définition suggère des mises en rapport de signes. Elle n’est pas sans proximité avec l’écriture oghamique, qui est un alphabet antique celte. Notre thèse est que l’Ogham, en connivence avec le Yi-Jin, participerait d’une nouvelle définition du paysage contemporain
We can be in one place in the world and take pictures of places located at hundreds of kilometers away. The distance, that up to now, used to be limited to our eyes’ perception, has no more limits, thanks to new technologies. This thesis analyzes the position of the artist in the treatment of landscape in view of the choices offered between analogue and digital.This would be the multiplicity of the technological possibilities, that through the hands of the artist, allows to mutate the contemporary landscape. According to our hypothesis, the Mutation(s) of contemporary landscape, would not be based exclusively on a temporal continuity, following the technological evolution, that progressively forgets the analogue in favor of the digital. There would be this In Between that would be at the center of our questioning. The thesis develops itself in 3 parts, like a sort a tryptique: off-track - instants - out of place, based on our practice as artist. Departing from our Brittany origins, we will immerse into the Celtic legends (the “Anaon”, the “intersigne”, etc.) and cultures that will take us to Asia (the “evaporated” in Japan, etc.), shifting between the technologies, between the visible and the invisible, between the real and the virtual.In the end, the mutation (in plural) is one and many at the same time. This complex representation (in the sense of Edgar Morin) reminds that of Yi-Jin, of which his definition suggests the relationship between signs. It is not without the proximity of the Oghamic writing, that is an ancient Celtic alphabet. Our position is that the Ogham, in connection with the Yi-Jin, would be part of a new definition of the contemporary landscape

Les futures grandes expériences de l’exploration des lois fondamentales de la Nature (e. G. ILC) exigent des détecteurs de vertex de résolution spatiale et de granularité poussées, très minces et radio-tolérants, qui sont hors de portée des technologies de détections actuelles. Ce constat est à l’origine du développement des Capteurs CMOS à Pixels Actifs. La résolution spatiale du capteur est une performance clé. Elle résulte de la répartition des charges libérées par une particule chargée traversant, et ionisant, le volume sensible. L’encodage de la charge collectée par chaque pixel repose sur un CAN (Convertisseur Analogique Numérique) intégrable à même le substrat abritant le volume sensible du capteur. Ce CAN doit être précis, compact, rapide et de faible consommation. L’objectif de cette thèse a donc été de concevoir un CAN répondant à ces exigences conflictuelles. D’abord, plusieurs architectures d’un échantillonneur-bloqueur-amplificateur ont été étudiées pour conditionner le faible signal des pixels. Une architecture originale de cet étage a été conçue. L’architecture pipeline du CAN a été choisie. La configuration de base de 1,5 bit/étage a été implémentée pour tester la validité du concept, puisqu’elle permet de minimiser les contraintes sur chaque étage. Nous avons optimisé l’architecture en introduisant le concept du double échantillonnage dans un premier temps sur une configuration de 2,5 bits/étage, ceci a permis de minimiser les dimensions et la puissance. Le double échantillonnage combiné avec la résolution de 1,5 bit/étage a constitué une seconde amélioration. Une nouvelle architecture du CAN adapté à la séquence des commandes des pixels a été proposée
The future big experiments for exploring the fundamental laws of the Nature (e. G. International Linear Collider, ILC) require Vertex Detectors of high spatial resolution and granularity, very thin and radio-tolerant, which are out of reach of the current detection technologies. This observation is at the origin of the development of a novel technology, CMOS Active Pixel Sensors. The spatial resolution of the sensor is a major performance. It results from the sharing of the charges created by a charged particle when it crosses -and ionizes- the sensitive volume. The encoding of the charge collected by each pixel bases on an ADC (Analog-to-Digital Converter), which must be integrated on the substrate sheltering the sensitive volume of the sensor. This ADC must be precise, compact, fast and dissipating low power. The objective through this thesis was to design an ADC fulfilling these conflicting requirements. First, several architectures of a sample-hold-amplifier were studied for conditioning the low signal coming from the pixel. An original architecture of this stage was designed. The pipelined architecture was chosen to develop the ADC. The basic configuration 1. 5 bit/stage was implemented to test the validity of the concept, because it allows minimizing the constraints of each single stage. We optimized the ADC pipelined architecture by introducing the double sampling concept on a configuration of 2. 5 bits/stage, this allowed to minimize the dimensions and the power. The double sampling combined with the 1. 5 bit inter-stage resolution constituted a second improvement of the ADC architecture. A new architecture of the ADC adapted to the pixel command sequence was proposed

Ce travail de thèse concerne les circuits ultra-rapides pour la conversion analogique numérique performante en technologie bipolaire à hétérojonctions sur substrat Indium Phosphore (TBDH/InP). L'étude s'intéresse à la fonction principale qui est l'échantillonnage blocage. Elle a été menée par simulation de l'ensemble des blocs composant cette fonction. En particulier une étude extensive des cœurs des circuits Echantillonneurs/Bloqueurs a été effectuée pour différents paramètres électriques pour aboutir à des valeurs optimales réalisant un compromis entre la bande passante la résolution et la linéarité.Des architectures de circuits Echantillonneurs/Bloqueurs (E/B) avec ou sans l'étage d'amplification à gain variable ont été conçues, optimisées, réalisées et caractérisées et des performances à l'état de l'art ont été obtenues : des circuits E/B de bande passante supérieure à 50 GHz et cadencées à 70 Gs/s ont été réalisés pour les applications de communications optiques et des circuits de bande passante supérieure à 16 GHz cadencés à (2-8) Gs/s ont été réalisés pour la transposition de fréquence
This thesis concerns the design of high speed circuits in Indium phosphide heterojunction Bipolar technology for High performance analog to digital conversion (ADC).The study focuses on the Track and Hold block (THA) which is the main function of the ADC. The study was conducted by simulating all blocks of the THA circuit. In particular, an extensive study of the THA main block was performed for various electrical parameters to achieve optimal conditions in order to obtain a good tradeoff between resolution bandwidth and linearity. THA architectures circuits with or without Voltage Gain Amplifier stage were designed, optimized and characterized. High THA performances were achieved: THA circuit with a bandwidth greater than 50 GHz at 70 Gs/s were achieved for optical communications and circuits of bandwidth more than16 GHz at (2-8 GS /s) have been realized for down conversion operation

La place des convertisseurs analogique-numérique (CAN) dans une chaîne de traitement du signal est particulièrement importante car elle conditionne les performances globales du système. Le partitionnement entre les modes de traitement analogique et numérique est en effet très dépendant de leurs caractéristiques de résolution, de vitesse et de consommation. Les architectures de convertisseurs de type flash, pipeline et sigma delta couvrent bien l'espace résolution-vitesse des applications de communications et sont étudiées en détail dans cette thèse. L'exploration de l'espace de conception par une simulation électrique n'est pas réaliste pour un bloc tel qu'un CAN étant donné le temps de simulation très important qu'il nécessiterait. Nous proposons la simulation rapide de ces architectures à partir d'un ensemble de classes C++ avec différents niveaux d'abstraction. Le premier niveau exploite un modèle linéaire du modulateur sigma delta issu de la simulation. Il a été utilisé pour l'optimisation des coefficients sous des contraintes d'excursion réduite des états d'intégrateur. Les performances dynamiques sont les plus délicates à évaluer étant donné leurs fortes dépendances avec la technologie. Une méthode d'exploration, basée sur un modèle comportemental du transfert de charge dans les circuits à capacités commutées, a été développée. Elle a été appliquée à différentes configurations de convertisseurs sigma-delta et pipeline pour déterminer les solutions les plus efficaces du point de vue de l'énergie de conversion.

The objective of this research is to develop an understanding of the trade-offs between performance and reliability in sub 100-nm silicon-on-insulator (SOI) CMOS technologies. Such trade-offs can be used to demonstrate high performance reliable circuits in scaled technologies. Several CMOS reliability concerns such as hot-carrier stress, ionizing irradiation damage, RF stress, temperature effects, and single-event effects are studied. These reliability mechanisms can cause temporary or permanent damage to the semiconductor device and to the circuits using them. Several improvements are made to the device layout and process to achieve optimum performance. Parasitics are shown to play a dominant role in the performance and reliability of sub 100-nm devices. Various techniques are suggested to reduce these parasitics, such as the use of the following: a) optimum device-width, b) optimum gate-finger to gate-finger spacing, c) optimum source/drain metal contact spacing, and d) floating-body/body-contact. The major contributions from this research are summarized as follows: 1) Role of floating-body effects on the performance and reliability of sub 100-nm CMOS-on-SOI technologies is investigated for the first time [1], [2]. It is demonstrated through experimental data and TCAD simulations that floating-body devices have improved RF performance but degraded reliability compared to body-contacted devices. 2) Floating-body effects in a cascode core is studied. Cascode cores are demonstrated to achieve much larger reliability lifetimes than a single device. A variety of cascode topologies are studied to achieve the trade-o s between performance and reliability for high-power applications [2]. 3) The use of body-contact to modulate the performance of devices and single-poledouble- throw (SPDT) switches is studied. The SPDT switch performance is shown to improve with a negative body-bias. 4) The impact of device width on the RF performance and reliability is studied. Larger width devices are shown to have greater degradation, posing challenging questions for RF design in strained-Si technologies [3]. 5) A novel study showing the e ect of source/drain metal contact spacing and gate-finger to gate-finger spacing on the device RF performance is carried out. Further, the impact of above on the hot-carrier, RF stress, and total-dose irradiation tolerance is studied [3], [4]. 6) Latchup phenomenon in CMOS is shown to be possible at cryogenic temperatures (below 50 K), and its consequences are discussed [5]. 7) A time-dependent device degradation model has been developed in technology computer aided design (TCAD) to model reliability in CMOS and SiGe devices. 8) The total-dose irradiation tolerance and hot-carrier reliability of 32-nm CMOSon- SOI technology is reported for the first time. The impact of HfO2 based gate dielectric on the performance and reliability is studied [6]. 9) The impact of technology scaling from 65-nm to 32-nm on the performance and reliability of CMOS technologies is studied [6]. 10) Cryogenic performance and reliability of 45-nm nFETs is investigated. The RF performance improves significantly at 77 K. The hot-carrier device reliability is shown to improve at low temperatures in short-channel CMOS technologies.

Dans la realisation de circuits integres a application specifique, l'interfacage avec le milieu exterieur est realise par des convertisseurs qui determinent en grande partie les caracteristiques de surface, vitesse et precision, donc le cout de l'application consideree. Dans ce memoire, nous presentons l'etude et la realisation de convertisseurs adaptes a la technologie cmos. Plusieurs structures ont ete realisees et comparees: convertisseurs tension-courant (cti) utilisant les caracteristiques quadratiques des transistors mos, oscillateur controle en tension (vco) lineaire et stable en temperature, derive d'une structure bipolaire, application aux structures a retard programmable: convertisseur temps-numerique autocalibre

Les technologies issues du numérique ont donné naissance à des contrats qui nécessitent une approche particulière et qui posent parfois des difficultés de mise en oeuvre, d’application, d’interprétation, et même de qualification, tant leur existence ne peut désormais plus être ignorée dans le paysage juridique. A cela, s’ajoute le fait qu’ils répondent à un réel besoin, à la fois de la part des praticiens du droit et des acteurs de ces contrats. C’est sans compter qu’ils se démarquent des conventions issues du monde analogique en de nombreux points, sachant que néanmoins, ils s’inscrivent dans le cadre d’une évolution logique et naturelle du droit. C’est ainsi que depuis quelques années, le droit voit se profiler des contrats imposant au législateur d’élaborer de nouveaux textes, en raison des lacunes juridiques encore grandes en la matière. La question qui se pose d’emblée est alors de savoir quelle est leur place dans la vie juridique, et surtout, comment ils sont perçus et analysés par rapport à ceux plus « classiques » issus du monde analogique. Dès lors, d’autres interrogations s’enchaînent : dans quel type d’environnement évoluent-ils ? Quels sont les critères qui caractérisent le mieux les contrats liés aux technologies issues du numérique ? Et surtout, qu’est-ce qui les rend si spécifiques et si inédits par rapport aux autres contrats, et qu’est-ce qui fait leur essence même ? On en vient alors à se demander si la dématérialisation de leur objet et leur orientation tournée vers les technologies influencent leur mode de formation et leur exécution. Autrement dit, quel est leur impact sur l’équilibre contractuel et quelles sont leurs implications juridiques concrètes ? Une chose est sûre : si ces contrats font appel à un vocabulaire technique propre au monde numérique et que leur objet peut sembler de prime abord inédit et complexe, en réalité, il en est autrement, les prestations auxquelles ils renvoient étant au final, très proches de celles qui nous entourent depuis toujours
Over the last decades, the fast-evolving technologies and the information and communication technologies (I.C.T) have been widespread in the current analogical world. They are engendered agreements which need a particular approach and which can’t be ignored today, because of their difficulties of application, interpretation, and even of qualification. The analogical world failed to offer a legal framework to that innovative and dynamic digital world creating tremendous legal uncertainty. Consequently, the emerging lack of appropriate agreements forced policymakers, regulators and legislators to elaborate new governance, new regulation and new acts to respond to those needs and expectations issued of the Information Society. The purpose is also to answer to the real needs of the lawyers and the professors of Law. These agreements are very different of the agreements of the analogical world in numerous points, but are inscribed in a logical and natural evolution of the Right of contracts. That’s why, it’s necessary to know what is their place in the legal life, and above all, how they are perceived and analyzed regarding the more "classical" contracts of the analogical world. Furthermore, other questions may be asked : in which kind of environment they evolve? What is characterizing the contracts linked to the information and communication technologies? What makes them so specific and so particular compared with the other agreements? The dematerialization of technology centered object can influence their way of formation, their execution and the balance of the agreements? What are their legal implications? If these agreements make reference to an specific and technical terminology of I.C.T., to the digital world, and if their object may be complex, in reality, the services generated by the Information Society are surrounding us in our daily life and are not different of the services we know since ever

La mesure de distance et la détection d'objets sont devenues essentielles dans de nombreux domaines tels que l'automobile ou la robotique, les applications médicales, les procédés industriels et agricoles, les systèmes de surveillance et de sécurité, etc. Dans le but d'améliorer les performances des dispositifs de télémétrie laser en terme de bruit et de diaphonie, une technique hétérodyne par mélange optoélectronique doit être utilisée. Par ailleurs, l'aspect système embarqué nécessite une réduction de l'encombrement et de la consommation à performances égales. L'intégration de mélangeurs optoélectroniques en technologie CMOS apporte donc une solution optimale à cette approche grâce à ses multiples avantages (intégration du circuit d'instrumentation sur la même puce, modèles bien connus, coût raisonnable, performances élevées,…). Ainsi cette thèse traitera de l'étude de mélangeurs optoélectroniques en technologie CMOS pour la télémétrie embarquée haute résolution. Le premier chapitre de ce manuscrit présente les diverses technique de mesure de distance par télémétrie laser par et justifie le choix de la télémétrie laser par déphasage ainsi que le gain en performances lié à l'hétérodynage. Le second chapitre décrit les mélangeurs électriques et optoélectroniques ainsi que les propriétés nécessaires à leur réalisation. Quelques photodétecteurs y sont présentés au vu de la possibilité de les utiliser en mélangeurs optoélectroniques et d'une intégration potentielle en technologie CMOS. Les principales contraintes liées à l'intégration en technologie CMOS de photocapteurs utilisables en mélangeurs optoélectroniques, sont exposés dans la troisième partie. Les travaux de conception et d'optimisation des structures ainsi que les phases de simulations et de test y sont détaillés. Enfin, pour valider expérimentalement les études précédentes, le dernier chapitre présente la conception d'une chaîne de mesure multivoies pour une tête de photoréception CMOS matricée pour un télémètre laser embarqué haute résolution
Distance measurement and object detection has become essential in many fields such as automotive and robotics, medical applications, industrial processes and farming systems, surveillance and security, etc.. In order to improve the performance of laser ranging devices in terms of noise and crosstalk, an optoelectronic heterodyne technique of mixing should be used. Moreover, the aspect of embedded system requires a reduction in the size and power consumption for the same performance. The integration of optoelectronic mixers in CMOS technology will provide an optimal solution to this approach through its many advantages (integrated instrumentation circuit on the same chip, well-known models, reasonable cost, high performance, ...). Thus this thesis will focus on the study of optoelectronic mixers in CMOS technology for high resolution, embedded laser range finding systems. The first chapter of this thesis discusses the various technique of distance measurement by laser ranging and justifies the choice of phase shift technique and the gain in performance related to heterodyning. The second chapter describes the electrical and optoelectronic mixers and the properties needed to develop them. Some photodetectors are presented given the opportunity to use optoelectronic mixers and a potential integration with CMOS technology. The main constraints to the integration of CMOS photosensors used in optoelectronic mixers are set out in Part III. The work of design and optimization of structures and phases of simulations and testing are detailed. Finally, to experimentally confirm the earlier studies, the final chapter presents the design of a measuring head for a multichannel photoreceptor CMOS for a high resolution laser range finder