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Ramachandran, Varatharajan. « An Efficient VLSI Architecture for Nonbinary LDPC Decoder with Adaptive Message Control ». International Journal of Reconfigurable and Embedded Systems (IJRES) 4, no 1 (1 mars 2015) : 6. http://dx.doi.org/10.11591/ijres.v4.i1.pp6-12.
Texte intégralDinh, The Cuong, Huyen Pham Thi, Hung Dao Tuan et Nghia Pham Xuan. « ONE-MINIUM-ONLY BASIC-SET TRELLIS MIN-MAX DECODER ARCHITECTURE FOR NONBINARY LDPC CODE ». Journal of Computer Science and Cybernetics 37, no 2 (31 mai 2021) : 91–106. http://dx.doi.org/10.15625/1813-9663/37/2/15917.
Texte intégralPham, Huyen Thi, Hung Tuan Dao et Nghia Xuan Pham. « Simplified Variable Node Unit Architecture for Nonbinary LDPC Decoder ». Journal of Science and Technology on Information security 9, no 01 (9 avril 2020) : 12–19. http://dx.doi.org/10.54654/isj.v9i01.36.
Texte intégralRevathy, M., et R. Saravanan. « A Low-Complexity Euclidean Orthogonal LDPC Architecture for Low Power Applications ». Scientific World Journal 2015 (2015) : 1–8. http://dx.doi.org/10.1155/2015/327357.
Texte intégralSułek, W. « Pipeline processing in low-density parity-check codes hardware decoder ». Bulletin of the Polish Academy of Sciences : Technical Sciences 59, no 2 (1 juin 2011) : 149–55. http://dx.doi.org/10.2478/v10175-011-0019-9.
Texte intégralAli Jassim, Amjad, Wael A. Hadi. et Muhanned Ismael Ibrahim Al-Firas. « Serially Concatenated Low-density Parity Check Codes as Compatible Pairs ». International Journal of Engineering & ; Technology 7, no 4.15 (7 octobre 2018) : 301. http://dx.doi.org/10.14419/ijet.v7i4.15.23013.
Texte intégralKuc, Mateusz, Wojciech Sułek et Dariusz Kania. « Low Power QC-LDPC Decoder Based on Token Ring Architecture ». Energies 13, no 23 (30 novembre 2020) : 6310. http://dx.doi.org/10.3390/en13236310.
Texte intégralHao, Ning, Yang An Zhang, Jin Nan Zhang, Ming Lun Zhang et Xue Guang Yuan. « An Application of LDPC Code for Wireless Coherent-Light Commutation in Atmospheric Channel ». Applied Mechanics and Materials 347-350 (août 2013) : 1864–67. http://dx.doi.org/10.4028/www.scientific.net/amm.347-350.1864.
Texte intégralLin, Cheng-Hung, Tzu-Hsuan Huang, Shu-Yen Lin et Yu-Hsuan Lee. « Design and Implementation of Operation-Reduced LDPC Decoder Based on a Check Node Stopping Scheme ». Journal of Circuits, Systems and Computers 26, no 02 (3 novembre 2016) : 1750028. http://dx.doi.org/10.1142/s0218126617500281.
Texte intégralMishra, Rajarshini. « Design of Quasi-Cyclic Low Density Parity Check Decoder Using Optimized Min-Sum Algorithm ». International Journal Of Engineering And Computer Science 7, no 03 (26 mars 2018) : 23781–84. http://dx.doi.org/10.18535//ijecs/v7i3.21.
Texte intégralEl habti El idrissi, Anas, Rachid El Gouri et Hlou Laamari. « Conception of a new LDPC decoder with hardware implementation on FPGA card ». International Journal of Engineering & ; Technology 3, no 4 (18 septembre 2014) : 451. http://dx.doi.org/10.14419/ijet.v3i4.3185.
Texte intégralKhittiwitchayakul, Sirawit, Watid Phakphisut et Pornchai Supnithi. « Associated Sectors of Magnetic Recording Systems Using Spatially Coupled LDPC Codes ». ECTI Transactions on Electrical Engineering, Electronics, and Communications 20, no 1 (18 février 2022) : 10–21. http://dx.doi.org/10.37936/ecti-eec.2022201.246094.
Texte intégralCai, Fang, et Xinmiao Zhang. « Relaxed Min-Max Decoder Architectures for Nonbinary Low-Density Parity-Check Codes ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 21, no 11 (novembre 2013) : 2010–23. http://dx.doi.org/10.1109/tvlsi.2012.2226920.
Texte intégralMao, Yun, Ying Guo, Jun Peng, Xueqin Jiang et Moon Ho Lee. « Double-Layer Low-Density Parity-Check Codes over Multiple-Input Multiple-Output Channels ». International Journal of Antennas and Propagation 2012 (2012) : 1–6. http://dx.doi.org/10.1155/2012/716313.
Texte intégralAwais, Muhammad, et Carlo Condo. « Flexible LDPC Decoder Architectures ». VLSI Design 2012 (26 juin 2012) : 1–16. http://dx.doi.org/10.1155/2012/730835.
Texte intégralThuan. « IMPLEMENTATION OF SOME DECODING ALGORITHMS FOR NB-LDPC CODES ON FPGA ». Journal of Military Science and Technology, no 69A (16 novembre 2020) : 1–10. http://dx.doi.org/10.54939/1859-1043.j.mst.69a.2020.1-10.
Texte intégralAnbuselvi, M., P. Saravanan et S. Joseph Gladwin. « Analysis of a Code Construction Method for Non-Binary Quasi-Cyclic Irregular Low Density Parity Check Decoder ». Journal of Computational and Theoretical Nanoscience 15, no 2 (1 février 2018) : 719–24. http://dx.doi.org/10.1166/jctn.2018.7151.
Texte intégralYao, Chang-Kun, Yun-Ching Tang et Hongchin Lin. « Energy-Efficient and Area-Efficient QC-LDPC with RS Decoders Using 2M-LMSA ». Journal of Circuits, Systems and Computers 24, no 02 (27 novembre 2014) : 1550026. http://dx.doi.org/10.1142/s0218126615500267.
Texte intégralLacruz, Jesus O., Francisco Garcia-Herrero, David Declercq et Javier Valls. « Simplified Trellis Min–Max Decoder Architecture for Nonbinary Low-Density Parity-Check Codes ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 23, no 9 (septembre 2015) : 1783–92. http://dx.doi.org/10.1109/tvlsi.2014.2344113.
Texte intégralThi Bao Nguyen, Tram, Tuy Nguyen Tan et Hanho Lee. « Low-Complexity High-Throughput QC-LDPC Decoder for 5G New Radio Wireless Communication ». Electronics 10, no 4 (22 février 2021) : 516. http://dx.doi.org/10.3390/electronics10040516.
Texte intégralWang, Zhong-xun, Yang Xi et Zhan-kai Bao. « Nonbinary Low-Density Parity Check Decoding Algorithm Research-Based Majority Logic Decoding ». International Journal of Pattern Recognition and Artificial Intelligence 34, no 12 (20 mars 2020) : 2058016. http://dx.doi.org/10.1142/s0218001420580161.
Texte intégralBeuschel, C., et H. J. Pfleiderer. « Hardwarearchitektur für einen universellen LDPC Decoder ». Advances in Radio Science 7 (19 mai 2009) : 213–18. http://dx.doi.org/10.5194/ars-7-213-2009.
Texte intégralWang, Zhi Jie, Yan Yan Hao et Hui Lian. « Effect of Random Jitter on Performance of LDPC ». Applied Mechanics and Materials 380-384 (août 2013) : 3513–16. http://dx.doi.org/10.4028/www.scientific.net/amm.380-384.3513.
Texte intégralIsmail, Mohamed, Imran Ahmed et Justin Coon. « Low Power Decoding of LDPC Codes ». ISRN Sensor Networks 2013 (17 janvier 2013) : 1–12. http://dx.doi.org/10.1155/2013/650740.
Texte intégralZhong, Fei, et Shu Xu Guo. « Study on a New Joint Source-Channel Decoder Design ». Applied Mechanics and Materials 340 (juillet 2013) : 471–75. http://dx.doi.org/10.4028/www.scientific.net/amm.340.471.
Texte intégralLin, Cheng-Hung, Hsin-Hao Su, Tang-Syun Chen et Cheng-Kai Lu. « Reconfigurable Low-Density Parity-Check (LDPC) Decoder for Multi-Standard 60 GHz Wireless Local Area Networks ». Electronics 11, no 5 (26 février 2022) : 733. http://dx.doi.org/10.3390/electronics11050733.
Texte intégralZhao, Ling, Yi Hou et Rong Ke Liu. « Layered TPMP Decoding for QC-LDPC Codes ». Applied Mechanics and Materials 197 (septembre 2012) : 596–603. http://dx.doi.org/10.4028/www.scientific.net/amm.197.596.
Texte intégralTuntoolavest, Usana, et Visuttha Manthamkarn. « A Practical Nonbinary Decoder for Low-Density Parity-Check Codes with Packet-Sized Symbols ». Engineering Journal 26, no 9 (30 septembre 2022) : 35–46. http://dx.doi.org/10.4186/ej.2022.26.9.35.
Texte intégralMitra, Ved, Mahesh C. Govil, Girdhari Singh et Sanjeev Agrawal. « High Throughput and Resource Efficient Pipelined Decoder Designs for Projective Geometry LDPC Codes ». Periodica Polytechnica Electrical Engineering and Computer Science 64, no 2 (7 décembre 2019) : 179–91. http://dx.doi.org/10.3311/ppee.14807.
Texte intégralKakde, Sandeep, Atish Khobragade, Shrikant Ambatkar et Pranay Nandanwar. « Implementation of Layered Decoding Architecture for LDPC Code using Layered Min-Sum Algorithm ». IIUM Engineering Journal 18, no 2 (1 décembre 2017) : 128–36. http://dx.doi.org/10.31436/iiumej.v18i2.677.
Texte intégralKuc, Mateusz, Wojciech Sułek et Dariusz Kania. « FPGA-Oriented LDPC Decoder for Cyber-Physical Systems ». Mathematics 8, no 5 (4 mai 2020) : 723. http://dx.doi.org/10.3390/math8050723.
Texte intégralWang, Biao. « Novel Early Termination Method of an ADMM-Penalized Decoder for LDPC Codes in the IoT ». Security and Communication Networks 2022 (14 octobre 2022) : 1–13. http://dx.doi.org/10.1155/2022/4599105.
Texte intégralTSANG, TONY. « A METHOD FOR PERFORMANCE MODELING AND EVALUATION OF LDPC DECODER ARCHITECTURE ». International Journal of Modeling, Simulation, and Scientific Computing 04, no 02 (juin 2013) : 1350003. http://dx.doi.org/10.1142/s1793962313500037.
Texte intégralWang, Zhong Xun, et Xing Long Gao. « Design of Modified Minsum Decoder of LDPC Code in the Simplified Difference-Domain ». Applied Mechanics and Materials 385-386 (août 2013) : 1576–81. http://dx.doi.org/10.4028/www.scientific.net/amm.385-386.1576.
Texte intégralDai, Jingxin, Hang Yin, Yansong Lv, Weizhang Xu et Zhanxin Yang. « Multi-Gbps LDPC Decoder on GPU Devices ». Electronics 11, no 21 (25 octobre 2022) : 3447. http://dx.doi.org/10.3390/electronics11213447.
Texte intégralMosleh, Mahmood Farhan, Fadhil Sahib Hasan et Ruaa Majeed Azeez. « Design and implementation of log domain decoder ». International Journal of Electrical and Computer Engineering (IJECE) 10, no 2 (1 avril 2020) : 1454. http://dx.doi.org/10.11591/ijece.v10i2.pp1454-1468.
Texte intégralMohsenin, Tinoosh, Houshmand Shirani-mehr et Bevan M. Baas. « LDPC Decoder with an Adaptive Wordwidth Datapath for Energy and BER Co-Optimization ». VLSI Design 2013 (9 mai 2013) : 1–14. http://dx.doi.org/10.1155/2013/913018.
Texte intégralZenkouar, Fatima Zahrae, Mustapha El Alaoui et Said Najah. « GF(q) LDPC encoder and decoder FPGA implementation using group shuffled belief propagation algorithm ». International Journal of Electrical and Computer Engineering (IJECE) 12, no 3 (1 juin 2022) : 2184. http://dx.doi.org/10.11591/ijece.v12i3.pp2184-2193.
Texte intégralAnbalgan, Anand, et Senthil Kumar.P. « Progressive edge growth LDPC Encoder with spiral search algorithm ». International Journal of Engineering & ; Technology 7, no 1.3 (31 décembre 2017) : 198. http://dx.doi.org/10.14419/ijet.v7i1.3.10673.
Texte intégralRaveendran, Nithin, et Bane Vasić. « Trapping Sets of Quantum LDPC Codes ». Quantum 5 (14 octobre 2021) : 562. http://dx.doi.org/10.22331/q-2021-10-14-562.
Texte intégralRaveendran, Nithin, et Bane Vasić. « Trapping Sets of Quantum LDPC Codes ». Quantum 5 (14 octobre 2021) : 562. http://dx.doi.org/10.22331/q-2021-10-14-562.
Texte intégralKang, Peng, Kui Cai et Xuan He. « Design of Mutual-Information-Maximizing Quantized Shuffled Min-Sum Decoder for Rate-Compatible Quasi-Cyclic LDPC Codes ». Electronics 11, no 19 (6 octobre 2022) : 3206. http://dx.doi.org/10.3390/electronics11193206.
Texte intégralChehade, Tarek, Ludovic Collin, Philippe Rostaing, Emanuel Radoi et Oussama Bazzi. « Power Allocation Optimization : Linear Precoding Adapted to NB-LDPC Coded MIMO Transmission ». International Journal of Antennas and Propagation 2015 (2015) : 1–11. http://dx.doi.org/10.1155/2015/975139.
Texte intégralPetrović, Vladimir, et Mezeni El. « Reduced-complexity offset min-sum check node unit for layered 5G LDPC decoder ». Telfor Journal 13, no 1 (2021) : 7–12. http://dx.doi.org/10.5937/telfor2101007p.
Texte intégralZhang, Ji, Baoming Bai, Xijin Mu, Hengzhou Xu, Zhen Liu et Huaan Li. « Construction and Decoding of Rate-Compatible Globally Coupled LDPC Codes ». Wireless Communications and Mobile Computing 2018 (2018) : 1–14. http://dx.doi.org/10.1155/2018/4397671.
Texte intégralGrospellier, Antoine, Lucien Grouès, Anirudh Krishna et Anthony Leverrier. « Combining hard and soft decoders for hypergraph product codes ». Quantum 5 (15 avril 2021) : 432. http://dx.doi.org/10.22331/q-2021-04-15-432.
Texte intégralLiu, Xiao Jian, Wei Xu et Jue Wang. « LDPC Coded PPM and Iterative Detection for Free-Space Optical Links ». Applied Mechanics and Materials 651-653 (septembre 2014) : 444–50. http://dx.doi.org/10.4028/www.scientific.net/amm.651-653.444.
Texte intégralSenthilpari, Chinnaiyan, Rosalind Deena et Lee Lini. « Low power, less occupying area, and improved speed of a 4-bit router/rerouter circuit for low-density parity-check (LDPC) decoders ». F1000Research 11 (5 janvier 2022) : 7. http://dx.doi.org/10.12688/f1000research.73404.1.
Texte intégralSenthilpari, Chinnaiyan, Rosalind Deena et Lee Lini. « Low power, less occupying area, and improved speed of a 4-bit router/rerouter circuit for low-density parity-check (LDPC) decoders ». F1000Research 11 (14 novembre 2022) : 7. http://dx.doi.org/10.12688/f1000research.73404.2.
Texte intégralZHENG, XIA, FRANCIS C. M. LAU, CHI K. TSE et S. C. WONG. « STUDY OF BIFURCATION BEHAVIOR OF LDPC DECODERS ». International Journal of Bifurcation and Chaos 16, no 11 (novembre 2006) : 3435–49. http://dx.doi.org/10.1142/s0218127406016926.
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