Littérature scientifique sur le sujet « Multi-Processor System-on-Chip »
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Articles de revues sur le sujet "Multi-Processor System-on-Chip"
Nurmi, Jari. « International Symposium on System-on-Chip 2010 ». International Journal of Embedded and Real-Time Communication Systems 2, no 4 (octobre 2011) : 38–45. http://dx.doi.org/10.4018/ijertcs.2011100103.
Texte intégralLee, Seung Eun. « Reusing existing resources for testing a multi-processor system-on-chip ». International Journal of Electronics 100, no 3 (mars 2013) : 355–70. http://dx.doi.org/10.1080/00207217.2012.713011.
Texte intégralCui, Yuan, et Bo Nian Li. « A Multimedia System Based on OMAP3530 ». Applied Mechanics and Materials 40-41 (novembre 2010) : 506–9. http://dx.doi.org/10.4028/www.scientific.net/amm.40-41.506.
Texte intégralLiu, Lin, et Yuanyuan Yang. « Energy-aware routing in hybrid optical network-on-chip for future multi-processor system-on-chip ». Journal of Parallel and Distributed Computing 73, no 2 (février 2013) : 189–97. http://dx.doi.org/10.1016/j.jpdc.2012.09.018.
Texte intégralLafi, Walid, Didier Lattard et Ahmed Jerrya. « An asynchronous hierarchical router for networks-on-chip-based three-dimensional multi-processor system-on-chip ». Software : Practice and Experience 42, no 7 (7 février 2012) : 877–90. http://dx.doi.org/10.1002/spe.1150.
Texte intégralAMAMIYA, MAKOTO, HIDEO TANIGUCHI et TAKANORI MATSUZAKI. « AN ARCHITECTURE OF FUSING COMMUNICATION AND EXECUTION FOR GLOBAL DISTRIBUTED PROCESSING ». Parallel Processing Letters 11, no 01 (mars 2001) : 7–24. http://dx.doi.org/10.1142/s0129626401000397.
Texte intégralLi, Shuo, Gao Chao Xu, Yu Shuang Dong et Feng Wu. « The Review of Cache Partitioning in Multi-Core Processor ». Key Engineering Materials 439-440 (juin 2010) : 1223–29. http://dx.doi.org/10.4028/www.scientific.net/kem.439-440.1223.
Texte intégralSLIMANI, Hayet, Abderrazak JEMAIU et Ahmed Chiheb AMMARI. « Multi-Processor System-on-Chip Power Estimation Model At the CABA Level ». IFAC Proceedings Volumes 45, no 7 (2012) : 341–46. http://dx.doi.org/10.3182/20120523-3-cz-3015.00065.
Texte intégralTang, Lin, et Jin Zhao Wu. « The Status and Challenges of Multi-Processor System-on-Chip’s Formal Verification ». Applied Mechanics and Materials 602-605 (août 2014) : 2926–29. http://dx.doi.org/10.4028/www.scientific.net/amm.602-605.2926.
Texte intégralBAGHERZADEH, NADER, et MASARU MATSUURA. « PERFORMANCE IMPACT OF TASK-TO-TASK COMMUNICATION PROTOCOL IN NETWORK-ON-CHIP ». Journal of Circuits, Systems and Computers 18, no 02 (avril 2009) : 283–94. http://dx.doi.org/10.1142/s021812660900506x.
Texte intégralThèses sur le sujet "Multi-Processor System-on-Chip"
Ghaeini, Bentolhoda. « A Fault-Aware Resource Manager for Multi-Processor System-on-Chip ». Thesis, Linköpings universitet, Institutionen för datavetenskap, 2013. http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-101010.
Texte intégralHegde, Sridhar. « FUNCTIONAL ENHANCEMENT AND APPLICATIONS DEVELOPMENT FOR A HYBRID, HETEROGENEOUS SINGLE-CHIP MULTIPROCESSOR ARCHITECTURE ». UKnowledge, 2004. http://uknowledge.uky.edu/gradschool_theses/252.
Texte intégralRyu, Kyeong Keol. « Automated Bus Generation for Multi-processor SoC Design ». Diss., Georgia Institute of Technology, 2004. http://hdl.handle.net/1853/5076.
Texte intégralKliem, Daniel [Verfasser]. « A Flexible Multi-Processor System-on-a-Chip Architecture for Safety- and Security-Critical Applications / Daniel Kliem ». Aachen : Shaker, 2013. http://d-nb.info/1050342682/34.
Texte intégralPoletti, Francesco <1977>. « Multi processor system on chip platform and studying of the best architecture and software solution for an application ». Doctoral thesis, Alma Mater Studiorum - Università di Bologna, 2007. http://amsdottorato.unibo.it/407/1/Tesi_pol.pdf.
Texte intégralPoletti, Francesco <1977>. « Multi processor system on chip platform and studying of the best architecture and software solution for an application ». Doctoral thesis, Alma Mater Studiorum - Università di Bologna, 2007. http://amsdottorato.unibo.it/407/.
Texte intégralWang, Zheng [Verfasser], Anupam [Akademischer Betreuer] Chattopadhyay et Tobias G. [Akademischer Betreuer] Noll. « High-level estimation and exploration of reliability for multi-processor system-on-chip / Zheng Wang ; Anupam Chattopadhyay, Tobias G. Noll ». Aachen : Universitätsbibliothek der RWTH Aachen, 2015. http://d-nb.info/1125910704/34.
Texte intégralDruyer, Rémy. « Réseau sur puce sécurisé pour applications cryptographiques sur FPGA ». Thesis, Montpellier, 2017. http://www.theses.fr/2017MONTS023/document.
Texte intégralWhether through smartphones, portable game consoles, or high performances computing, Systems-on-Chip (SoC) have seen their use widely spread over the last two decades. This can be explained by the low power consumption of these circuits with the regard of the performances they are able to deliver, and the numerous function they can integrate. Since SoC are improving every day, they require better performances from interconnects that support their communications. In order to address this issue Network-on-Chip have emerged.In addition to ASICs, FPGA circuits are one of the possible choices when conceiving a SoC. Our first contribution was therefore to perform and study the performance of Hermes NoC initially designed for ASIC, on reconfigurable circuit. This allowed us to confirm that the architecture of the interconnection system must be adapted to that of the circuit in order to achieve the best possible performances. Thus, our second contribution was to design TrustNoC, an optimized NoC for FPGA platform, with low latency, high operating frequency, and a moderate quantity of logical resources required for implementation.Security is also a primordial aspect of systems-on-chip, and more generally, of all digital systems. Our latest contribution was to study the threats that target SoCs during all their life cycle, then to develop and integrate hardware security mechanisms to TrustNoC in order to counter IP hijacking, and software attacks. During the design of security mechanisms, we tried to limit as much as possible the overhead on NoC performances
Faure, Etienne. « Communications matérielles / logicielles dans les systèmes sur puces multi-processeurs orientés télécommunications ». Paris 6, 2007. http://www.theses.fr/2007PA066201.
Texte intégralBelhadj, Amor Hela. « Hiérarchie mémoire dans les systèmes intégrés multiprocesseurs construits autour de réseaux sur puce ». Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAM049/document.
Texte intégralMulti/many-cores parallel systems for high-power computing at low energy costs are nowadays a reality. However, exploiting the performance of these architectures depends on the efficiency of the system in managing data accesses. The aim of our work is to improve the efficiency of these accesses by exploiting the hardware architecture characteristics.In a first part, we propose a new cache hierarchy organization that aims at maximizing the use of the available storage space at each level. This solution, based on non-uniform cache access architectures (NUCA), supports inter and intra-level transfers of the hierarchy. It requires a cache coherency protocol that suits its specifications.Obviously, the transfer of data in the hierarchy is also a determinant of the system performance. In a second part, we consider the specific communication needs of the protocol. We suggest the use of a virtualized network as an ad-hoc communication medium to manage consistency traffic at a lower cost. It links the caches of the same level to support intra-level transfers, which are a specificity of our protocol, in order to reduce the average access latency
Livres sur le sujet "Multi-Processor System-on-Chip"
Wieferink, Andreas. Retargetable Processor System Integration into Multi-Processor System-on-Chip Platforms. Dordrecht : Springer Science+Business Media B.V., 2008.
Trouver le texte intégralWang, Zheng, et Anupam Chattopadhyay. High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip. Singapore : Springer Singapore, 2018. http://dx.doi.org/10.1007/978-981-10-1073-6.
Texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 1 : Architectures. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 1 : Architectures. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 2 : Applications. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 2 : Applications. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 1 : Architectures. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 2 : Applications. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 2 : Applications. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralRousseau, Frédéric, et Liliana Andrade. Multi-Processor System-On-Chip 1 : Architectures. Wiley & Sons, Incorporated, John, 2021.
Trouver le texte intégralChapitres de livres sur le sujet "Multi-Processor System-on-Chip"
Wagner, Philipp, Thomas Wild et Andreas Herkersdorf. « DiaSys : On-Chip Trace Analysis for Multi-processor System-on-Chip ». Dans Architecture of Computing Systems – ARCS 2016, 197–209. Cham : Springer International Publishing, 2016. http://dx.doi.org/10.1007/978-3-319-30695-7_15.
Texte intégralPétrot, Frédéric, Luc Michel et Clément Deschamps. « Multi-Processor System-on-Chip Prototyping Using Dynamic Binary Translation ». Dans Handbook of Hardware/Software Codesign, 1–27. Dordrecht : Springer Netherlands, 2016. http://dx.doi.org/10.1007/978-94-017-7358-4_20-1.
Texte intégralFerreira, Rubem Euzébio, Luiza de Macedo Mourelle et Nadia Nedjah. « A Parallel Genetic Algorithm on a Multi-Processor System-on-Chip ». Dans Trends in Applied Intelligent Systems, 164–72. Berlin, Heidelberg : Springer Berlin Heidelberg, 2010. http://dx.doi.org/10.1007/978-3-642-13025-0_18.
Texte intégralBiedermann, Alexander, Marc Stöttinger, Lijing Chen et Sorin A. Huss. « Secure Virtualization within a Multi-processor Soft-Core System-on-Chip Architecture ». Dans Lecture Notes in Computer Science, 385–96. Berlin, Heidelberg : Springer Berlin Heidelberg, 2011. http://dx.doi.org/10.1007/978-3-642-19475-7_40.
Texte intégralWang, Zheng, et Anupam Chattopadhyay. « System-Level Reliability Exploration ». Dans High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, 155–76. Singapore : Springer Singapore, 2017. http://dx.doi.org/10.1007/978-981-10-1073-6_7.
Texte intégralAmaricai, Alexandru, Alin Dobre, Oana Boncalo, Andrei Tanase et Camelia Valuch. « Using Cycle-Approximate Simulation for Bus Based Multi-Processor System-On Chip Analysis ». Dans Applied Computational Intelligence in Engineering and Information Technology, 213–24. Berlin, Heidelberg : Springer Berlin Heidelberg, 2012. http://dx.doi.org/10.1007/978-3-642-28305-5_17.
Texte intégralWang, Zheng, et Anupam Chattopadhyay. « Introduction ». Dans High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, 1–4. Singapore : Springer Singapore, 2017. http://dx.doi.org/10.1007/978-981-10-1073-6_1.
Texte intégralWang, Zheng, et Anupam Chattopadhyay. « Background ». Dans High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, 5–10. Singapore : Springer Singapore, 2017. http://dx.doi.org/10.1007/978-981-10-1073-6_2.
Texte intégralWang, Zheng, et Anupam Chattopadhyay. « State-of-the-Art ». Dans High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, 11–28. Singapore : Springer Singapore, 2017. http://dx.doi.org/10.1007/978-981-10-1073-6_3.
Texte intégralWang, Zheng, et Anupam Chattopadhyay. « High-Level Fault Injection and Simulation ». Dans High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, 29–80. Singapore : Springer Singapore, 2017. http://dx.doi.org/10.1007/978-981-10-1073-6_4.
Texte intégralActes de conférences sur le sujet "Multi-Processor System-on-Chip"
Gohringer, Diana, Michael Hubner, Volker Schatz et Jurgen Becker. « Runtime adaptive multi-processor system-on-chip : RAMPSoC ». Dans Distributed Processing Symposium (IPDPS). IEEE, 2008. http://dx.doi.org/10.1109/ipdps.2008.4536503.
Texte intégralHolma, Kalle, Tero Arpinen, Erno Salminen, Marko Hannikainen et Timo D. Hamalainen. « Real-time execution monitoring on multi-processor system-on-chip ». Dans 2008 International Symposium on System-on-Chip (SOC). IEEE, 2008. http://dx.doi.org/10.1109/issoc.2008.4694872.
Texte intégralRossi, D., F. Campi, A. Deledda, C. Mucci, S. Pucillo, S. Whitty, R. Ernst et al. « A multi-core signal processor for heterogeneous reconfigurable computing ». Dans 2009 International Symposium on System-on-Chip - SOC 2009. IEEE, 2009. http://dx.doi.org/10.1109/socc.2009.5335668.
Texte intégralKakoee, Mohammad Reza, Vladimir Petrovic et Luca Benini. « A multi-banked shared-l1 cache architecture for tightly coupled processor clusters ». Dans 2012 International Symposium on System-on-Chip - SOC. IEEE, 2012. http://dx.doi.org/10.1109/issoc.2012.6376362.
Texte intégralGoossens, Gert, Dirk Lanneer, Werner Geurts et Johan Van Praet. « Design of ASIPs in multi-processor SoCs using the Chess/Checkers retargetable tool suite ». Dans 2006 International Symposium on System-on-Chip. IEEE, 2006. http://dx.doi.org/10.1109/issoc.2006.321968.
Texte intégralZhang, Qiwei, Andre B. J. Kokkeler et Gerard J. M. Smit. « A System-level Design Method for Cognitive Radio on a Reconfigurable Multi-processor Architecture ». Dans 2007 International Symposium on System-on-Chip. IEEE, 2007. http://dx.doi.org/10.1109/issoc.2007.4427419.
Texte intégralHalim, Dareen Kusuma, S. W. Lee, M. S. Ng, Z. N. Lim et C. M. Tang. « Exploring software-defined radio on Multi-Processor System-on-Chip ». Dans 2015 3rd International Conference on New Media (CONMEDIA). IEEE, 2015. http://dx.doi.org/10.1109/conmedia.2015.7449149.
Texte intégralHau, Yuan Wen, M. N. Marsono, Chia Yee Ooi et M. Khalil-Hani. « A Network-on-Chip simulation framework for homogeneous Multi-Processor System-on-Chip ». Dans 2011 IEEE 9th International Conference on ASIC (ASICON 2011). IEEE, 2011. http://dx.doi.org/10.1109/asicon.2011.6157150.
Texte intégralAiroldi, Roberto, Piia Saastamoinen et Jari Nurmi. « Improving logic-to-memory ratio in an embedded Multi-Processor system via code compression ». Dans 2012 International Symposium on System-on-Chip - SOC. IEEE, 2012. http://dx.doi.org/10.1109/issoc.2012.6376371.
Texte intégralZadrija, Valentina, et Vlado Sruk. « Component-based specification for Multi-Processor System-on-Chip design ». Dans Melecon 2010 - 2010 15th IEEE Mediterranean Electrotechnical Conference. IEEE, 2010. http://dx.doi.org/10.1109/melcon.2010.5475898.
Texte intégral