Thèses sur le sujet « Machine multiprocesseur »
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1
Muller, Gilles. « Conception et realisation d'une machine multiprocesseur sure de fonctionnement ». Rennes 1, 1988. http://www.theses.fr/1988REN10044.
Texte intégralRésumé :
Etude de la conception d'une nouvelle architecture de machines sures de fonctionnement. La caracteristique principale de cette architecture est la possibilite de concevoir une machine sure de fonctionnement a partir d'une ou plusieurs machines standards et d'un composant sur de fonctionnement appele memoire stable
2
Ng, Paulino. « Conception d'architectures testables et détermination des vecteurs de test pour les circuits spécifiques fortement intégrés de la machine MaRS (machine à réduction symbolique) ». Toulouse, ENSAE, 1990. http://www.theses.fr/1990ESAE0003.
Texte intégralRésumé :
L'évolution des outils de conception assistée par ordinateur de circuits numériques fortement intégrés permet d'envisager la réalisation rapide de circuits intégrés de haute complexité logique. Toutefois, plus ces circuits deviennent complexes, plus leur test devient difficile; il est donc fondamental de prendre en compte les techniques de testabilité au plus tôt lors de la définition du circuit. Dans le projet MaRS (machine à reduction symbolique), trois circuits spécifiques fortement intégrés ont été développés; l'auteur propose des modifications de chacune des architectures, des techniques de conception adaptées rendant le test possible et des vecteurs de tests pour chacun de ces circuits. Ces circuits sont montés sur une carte en circuit imprime multi-couche: il propose alors une technique permettant de réaliser le test des différentes interconnexions de la carte. Ces circuits ont été réalisés, les vecteurs de tests définis sont passés sur un testeur de l'intégration complète de la machine a permis de valider le bon fonctionnement de chacun d'eux.
3
LAHJOMRI, MOHAMMED ZAKARIA. « Conception et evaluation d'un mecanisme de memoire virtuelle partagee sur une machine multiprocesseur a memoire distribuee ». Rennes 1, 1994. http://www.theses.fr/1994REN10010.
Texte intégralRésumé :
Les besoins en puissance de calcul ont motive de nombreuses recherches dans le domaine des architectures. Depuis quelques annees, ces recherches ont donne naissance aux machines paralleles a memoire distribuee qui semblent etre la voie actuelle pour realiser des architectures massivement paralleles. Cependant, la difficulte de programmation de ces machines rend difficile l'exploitation de leur performance intrinseque. Actuellement, des recherches sont menees dans le domaine de la conception d'environnements de programmation afin de faciliter l'utilisation de ces machines. A ce titre, la memoire virtuelle partagee parait etre un concept interessant: elle offre un espace d'adressage global permettant une abstraction de la localisation des donnees sur les differentes memoires locales. Nous nous sommes interesses a la conception, la realisation et la validation d'un dispositif de memoire virtuelle partagee appele koan sur une architecture parallele a memoire distribuee, en l'occurance un hypercube ipsc/2. Nous avons par la suite evalue l'efficacite d'un tel dispositif sur des applications paralleles. Cette phase d'experimentation nous a permis de mettre en relief les problemes lies a l'utilisation d'une memoire virtuelle partagee et de proposer des solutions adequates
4
Gaildrat, Véronique. « Contribution a l'etude et a la conception d'une machine parallele pour la production rapide d'images de synthese : la machine voxar, conception de l'application synthese d'images realistes ». Toulouse 3, 1988. http://www.theses.fr/1988TOU30199.
Texte intégralRésumé :
L'objectif est de reduire les temps d'obtention d'images de synthese realistes par la technique du lancer de rayon. Un logiciel de synthese d'images, applique a des objets modelises par composition de primitives geometriques, est propose. Afin d'exploiter le parallelisme d'ecran et la coherence spatiale d'une scene, une architecture parallele a ete introduite
5
Liang, Yan. « Mise en œuvre d'un simulateur en OCCAM pour la conception d'architectures parallèles à base d'une structure multiprocesseur hiérarchique ». Compiègne, 1989. http://www.theses.fr/1989COMPD176.
Texte intégralRésumé :
La simulation est devenue une étape indispensable dans la phase de conception de machines parallèles et permet d'éviter la construction de prototypes couteux. Dans cette thèse, un simulateur orienté vers des processus parallèles en langage OCCAM a été développé. Notre objectif a été de concevoir un simulateur adapté à un réseau de transputers pour la réalisation d'un prototype de machine parallèle utilisant des liaisons directes entre les transputers par les canaux séries. A titre d'exemple de simulation, une architecture parallèle (coprocesseur) à base d'une structure multiprocessor hiérarchique : maître-esclave a été réalisée au niveau processeur-mémoire-commutateur. La performance théorique est évaluée à l'aide des deux modèles analytiques dont l'un est une combinaison de systèmes ouverts M/M/1, et l'autre est un système ouvert M/M/s. La performance expérimentale a été mesurée respectivement sur les tâches indépendantes et les tâches séquentielles. La configuration expérimentale de sa performance théorique permet d'avoir un aperçu général sur les avantages et les limites d'une structure coprocesseur et d'envisager une implémentation ultérieureThe simulation has become an indispensable phase for conception of parallel processing systems, and enables to avoid construction of expensive prototypes. In this paper, a parallel process-oriented simulator written in OCCAM language has been developed. Our objective is to conceive a simulator adapted to a network of transputers for prototyping parallel processing systems by connecting directly the serial transputer channels. As a simulation example, a parallel processor system (coprocessor) based on hierarchical structure : master-slave has been realized at the processor-memory-switch level. The performance analysis is obtained via two queuing models : the former as independent M/M/1 systems and the latter as a M/M/s system. The experimental performance is measured respectively based on the independent tasks and the sequential tasks. The comparison of analytic and experimental results enables us to constate the advantage and limit of the coprocessor and to encourage us to its implementation
6
Toch, Lamiel. « Contributions aux techniques d’ordonnancement sur plates-formes parallèles ou distribuées ». Electronic Thesis or Diss., Besançon, 2012. http://www.theses.fr/2012BESA2045.
Texte intégralRésumé :
Les travaux présentés dans ce document portent sur l'ordonnancement d'applications parallèles sur des plates-formes parallèles (cluster) ou distribuées (grilles de calcul). Dans nos travaux de recherche nous nous sommes concentrés sur l'ordonnancement d'applications modélisées par un DAG, graphe orienté sans cycle, pour les grilles de calcul et sur l'ordonnancement pour les (cluster, machines multiprocesseurs) de programmes parallèles (jobs parallèles) représentés sous la forme de surface rectangulaire dont les deux dimensions sont le nombre de processeurs requis et la durée d'exécution. Les recherches s'articulent autour de trois grands axes. Le premier axe concerne l'ordonnancement d'un ensemble d'instances d'une application pour les grilles de calcul. Le deuxième axe est l'ordonnancement de jobs parallèles dans les clusters. Le troisième est l'ordonnancement d'un lot de jobs parallèles pour les machines parallèles. Cette thèse apporte des contributions sur les trois axes. La première contribution associée au premier axeest l'étude expérimentale avancée de trois algorithmes pour l'ordonnancement d'un ensemble d'instances d'une application sur une plate-forme hétérogène où les coûts de communication sont négligeables : un algorithme de liste, un algorithme de régime permanent et un algorithme génétique. D'autre part nous apportons l'intégration des communications dans cet algorithme génétique. La deuxième contribution associée au deuxième axe est la conception d'une nouvelle technique d'ordonnancement de jobs parallèles pour les clusters : le pliage de jobs qui utilise la virtualisation des processeurs. La dernière contribution porte sur la conception d'une nouvelletechnique inspirée du domaine des statistiques et du traitement du signal appliquée à l'ordonnancement de jobs parallèles dans une machine multiprocesseur. Enfin nous donnons quelques travaux de recherches qui on été réalisés mais qui n'ont pas abouti à des résultats significatifs pour l'ordonnancementWorks presented in this document tackle scheduling of parallel applications in either parallel (cluster) or distributed (computing grid) platforms. In our researches we were concentrated on either scheduling of applications modeled by a DAG, directed acyclic graph, for computing grid or scheduling of parallel programs (parallel jobs) represented by a rectangular shape whose the two dimensions are the number of requested processors and the execution time. The researches follow three main topics. The first topic concerns the scheduling of a set of instances of an application for computing grid. The second topic deals with the scheduling of parallel jobs inclusters. The third one tackles the scheduling of parallel jobs in multiprocessor machines. We brought contributions on these three topics. The first contribution under the first topic consists of the advanced experimental study of three algorithms for scheduling a set of instances of an application on a heterogeneous platform without communication costs : a list-based algorithm, a steady-state algorithm and genetic algorithm. Moreover we integrate communications in this genetic algorithm. The second contribution under the second topic is the design of a new technique for scheduling parallel jobs in clusters : job folding which uses virtualization of processors. The third contribution deals with a new technique which comes from statistics and signal cessing applied to scheduling of parallel jobs in a multiprocessor machine. Eventually we givesome works that we carried out but which did not give significant results for scheduling
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Guillot, Bernard. « Réalisation d'un outil autonome pour l'écriture et l'interrogation de systèmes de gestion de bases de données et de connaissances sur une machine multiprocesseur : évolution du concept de bases de données vers la manipulation d'objets image et graphique ». Compiègne, 1986. http://www.theses.fr/1986COMPI219.
Texte intégralRésumé :
La mise en œuvre d’un système MUMPS autonome sur la machine multimicroprocesseur SM90 nous a permis de dégager certaines fonctionnalités, associées aux niveaux conceptuel et interne des SGBD, qui s’avèrent particulièrement utiles comme outils pour l’écriture de SGBD. Le noyau principal de ces outils réside dans l’intégration d’une organisation hiérarchique et dynamique de données dans le langage MUMPS accessible à partir de la notion de variable globale. La modélisation des informations permet l’usage du système MUMPS dans un contexte de base de données relationnelles et en logique : l’espace de stockage directement accessible à travers le langage est celui des disques du système. Une extension du langage est proposée sous la forme d’une fonction pour l’interrogation et le parcours de l’espace global. Nous montrons une utilisation de l’espace global en déduction dans le cadre d’une interrogation basée sur la logique. La représentation de faits élémentaires, de règles dans une base de connaissances s’expriment à travers la notion de variable globale. L’adjonction de potentialités graphiques au systèmes MUMPS par l’apport d’un coprocesseur spécialisé permet d’envisager la réalisation d’interfaces graphiques de haut niveau. Enfin nous montrons que l’évolution du concept de base de données est lié à sa capacité à manipuler de nouveaux types d’objets, principalement les types graphique et image.
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Guillot, Bernard. « Réalisation d'un outil autonome pour l'écriture et l'interrogation de systèmes de gestion de bases de données et de connaissance sur une machine multiprocesseur évolution du concept de base de données vers la manipulation d'objets image et graphique ». Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375993889.
Texte intégral
9
Monti, Jean-Marc. « Interprocessor communication supports for a multiprocessor dataflow machine ». Thesis, McGill University, 1991. http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=60009.
Texte intégralRésumé :
The dataflow model of computation offers a powerful alternative to the von Neumann based model for exploiting the fine-grain parallelism inherent in scientific computations. Under this model, a program is expressed in the form of a graph, where the data values are carried by tokens, moving on the arcs of the graph. A distinctive feature of dataflow computers is the absence of the conventional program counter. Instead, instruction execution is solely determined by the availability of data which provides ample instruction level fine-grain parallelism. A highly pipelined static dataflow architecture has recently been proposed, based on the argument fetching principle, yielding the McGill Dataflow Architecture (MDFA).In this thesis, an inter-processor communication mechanism is proposed. With this mechanism, a multiprocessor MDFA system can be constructed, based on a distributed memory organization. An efficient inter-processor synchronization and communication support is presented, for sending and receiving data through an interconnection network. An Interprocessor Communication Unit (ICU) has been designed to implement the above mechanism in the MDFA. A simulation testbed has been implemented to study the performance of the multiprocessor. It includes an assembler, with multiprocessor extensions, and a multiprocessor simulator. An analysis based on the simulations results is presented, focusing on the impact of long latency operations on program performance.
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Ben, Ismail Tarek. « Synthèse au niveau système et conception de systèmes mixtes logiciels-matériels ». Grenoble INPG, 1996. http://www.theses.fr/1996INPG0003.
Texte intégralRésumé :
L'objet de ces travaux de these est d'etudier la specification et la synthese de systemes de controle, qui peuvent etre composes a la fois de logiciel et de materiel, sur des architectures multiprocesseurs (asic, fpga, et logiciel). Ce sujet de recherche fait partie a la fois de la synthese de systemes vlsi et de la conception mixte logicielle/materielle. Afin d'atteindre ces objectifs, une methodologie qui permet de concevoir conjointement le logiciel et le materiel a ete developpee. L'originalite de ce travail vient du fait que les specifications a traiter sont decrites a un tres haut niveau d'abstraction, appele niveau systeme, avec le langage sdl. Ceci permet de concevoir des applications de plus en plus complexes. Ces travaux traitent principalement le probleme du decoupage de systemes de controle en sous-systemes de granularite plus fine et donc plus facilement synthetisables. L'approche de decoupage qui a ete developpee se base sur une boite a outils qui offre au concepteur le moyen de transformer, raffiner, decouper un systeme puis d'affecter chaque sous-systeme a une technologie particuliere en logiciel (c) ou en materiel (vhdl). La methode de decoupage suivie est interactive et utilise une forme intermediaire basee sur un modele de machines a etats finis etendues communicantes via des canaux abstraits. Une autre tache tout aussi importante dans cette methodologie de raffinement est de synthetiser la communication entre les differentes partitions resultat d'un decoupage. Cela se traduit par une etape d'allocation de protocoles de communication et une etape de synthese d'interfaces entre les sous-systemes communicants. La premiere etape consiste a selectionner dans une bibliotheque les modeles de communication necessaires entre les sous-systemes. La deuxieme etape consiste a adapter ou generer les interfaces des differents sous-systemes
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Moreaud, Stéphanie. « Mouvement de données et placement des tâches pour les communications haute performance sur machines hiérarchiques ». Phd thesis, Université Sciences et Technologies - Bordeaux I, 2011. http://tel.archives-ouvertes.fr/tel-00635651.
Texte intégralRésumé :
Les architectures des machines de calcul sont de plus en plus complexes et hiérarchiques, avec des processeurs multicœurs, des bancs mémoire distribués, et de multiples bus d'entrées-sorties. Dans le cadre du calcul haute performance, l'efficacité de l'exécution des applications parallèles dépend du coût de communication entre les tâches participantes qui est impacté par l'organisation des ressources, en particulier par les effets NUMA ou de cache. Les travaux de cette thèse visent à l'étude et à l'optimisation des communications haute performance sur les architectures hiérarchiques modernes. Ils consistent tout d'abord en l'évaluation de l'impact de la topologie matérielle sur les performances des mouvements de données, internes aux calculateurs ou au travers de réseaux rapides, et pour différentes stratégies de transfert, types de matériel et plateformes. Dans une optique d'amélioration et de portabilité des performances, nous proposons ensuite de prendre en compte les affinités entre les communications et le matériel au sein des bibliothèques de communication. Ces recherches s'articulent autour de l'adaptation du placement des tâches en fonction des schémas de transfert et de la topologie des calculateurs, ou au contraire autour de l'adaptation des stratégies de mouvement de données à une répartition définie des tâches. Ce travail, intégré aux principales bibliothèques MPI, permet de réduire de façon significative le coût des communications et d'améliorer ainsi les performances applicatives. Les résultats obtenus témoignent de la nécessité de prendre en compte les caractéristiques matérielles des machines modernes pour en exploiter la quintessence.
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Waters, Andrew Philip. « Program analysis and scheduling for a synchronous multiprocessor machine ». Thesis, Royal Holloway, University of London, 1996. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.362649.
Texte intégral
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Park, Chee-Hang. « Algorithmes de jointure parallele et n-aire : application aux reseaux locaux et aux machines bases de donnees multiprocesseurs ». Paris 6, 1987. http://www.theses.fr/1987PA066569.
Texte intégralRésumé :
Cette these propose une solution concrete pour une requete de jointure (plus precisement, jointure naturelle) dans un reseau local avec diffusion. Les algorithmes proposes sont ceux de jointure n-aire qui permettent un haut degre de parallelisme sans resultats intermediaires
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Marmol, Bruno. « Contribution à l'évaluation d'attributs et l'optimisation mémoire sur machines multiprocesseurs ». Phd thesis, Université d'Orléans, 1995. http://tel.archives-ouvertes.fr/tel-00005806.
Texte intégralRésumé :
Les grammaires attribuées offrent un formalisme très adapté à la détection du parallélisme et à la parallélisation. Les graphes de dépendances associés à chaque production correspondent en effet à des graphes de flot de contrôle. Grâce aux grammaires attribuées (\it l)-ordonnées, il est possible de calculer statiquement un ordre total sur les attributs des non-terminaux qui soit compatible avec l'ordre partiel induit par les graphes de dépendances, ce qui évite grand nombre de synchronisations dynamiques. Toutefois, il apparaît que le parallélisme inhérent à ces graphes est beaucoup trop important en pratique pour supporter une parallélisation complète. Notre but a été de montrer qu'il est possible de sélectionner le parallélisme pour obtenir une parallélisation efficace en pratique. Pour cela, l'évaluateur parallèle a été implanté dans un système réel de traitement des grammaires attribuées qu'est le système (\sc FNC-2) et porté sur plusieurs plateformes (KSR1, Multimax et Sequent). Plusieurs types d'implantations ont été effectués afin d'étudier l'influence de la méthode d'évaluation sur la parallélisation. Les méthodes que nous avons utilisées s'appliquent à des architectures à mémoire partagée. Sur les machines testées, les résultats obtenus sont très encourageants malgré l'absence d'utilisation de caractéristiques propres à chaque machine. Un deuxième problème soulevé par le parallélisme est l'explosion mémoire qui a lieu pendant l'évaluation. En séquentiel, cette consommation a été largement limitée par l'utilisation d'un optimiseur mémoire qui permet le partage des instances d'attributs en dehors de l'arbre. Deux structures sont utilisées\,: la variable globale et la pile. Nous avons proposé une méthode pour étendre cette optimisation mémoire au cas parallèle ce qui permet d'une part de sortir les attributs de l'arbre même en parallèle et d'autre part d'éliminer de nombreuses règles de copie.
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Marmol, Bruno. « Contribution a l'evaluation d'attributs et l'optimisation memoire sur machines multiprocesseurs ». Orléans, 1994. http://www.theses.fr/1994ORLE2048.
Texte intégralRésumé :
Les grammaires attribuees offrent un formalisme tres adapte a la detection du parallelisme et a la parallelisation. Les graphes de dependances associes a chaque production correspondent en effet a des graphes de flot de donnees. Grace aux grammaires attribuees 1-ordonnees, il est meme possible de calculer statiquement un ordre total sur les attributs des non-terminaux qui soit compatible avec l'ordre partiel induit par les graphes de dependances, ce qui evite un grand nombre de synchronisations dynamiques. Toutefois, il apparait que le parallelisme inherent a ces graphes est beaucoup trop important en pratique pour supporter une parallelisation complete. Notre but a ete de montrer qu'il est possible de selectionner le parallelisme pour obtenir une parallelisation efficace en pratique. Pour cela, l'evaluateur parallele a ete implante dans un systeme reel de traitement des grammaires attribuees qu'est le systeme fnc-2 et porte sur plusieurs plateformes (ksr1, multimax et sequent). Plusieurs types d'implantations ont ete effectues afin d'etudier l'influence de la methode d'evaluation sur la parallelisation. Les methodes que nous avons utilisees s'appliquent a des architectures a memoire partagee. Sur les machines testees, les resultats obtenus sont tres encourageants malgre l'absence d'utilisation de caracteristiques propres a chaque machine. Un deuxieme probleme souleve par le parallelisme est l'explosion memoire qui a lieu pendant l'evaluation. En sequentiel, cette consommation a ete largement limitee par l'utilisation d'un optimiseur memoire qui permet le partage des instances d'attributs en dehors de l'arbre. Deux structures sont utilisees: la variable globale et la pile. Nous avons propose une methode pour etendre cette optimisation memoire au cas parallele ce qui permet d'une part de sortir des attributs de l'arbre meme en parallele et d'eliminer de nombreuses regles de copie
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Dang, Weidong Courtois Bernard. « Parallélisme dans une machine base de connaissances Prolog ». S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00323956.
Texte intégral
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Baille, Gérard Anceau François. « Machine PASC-HLL réalisation avec des micro-processeurs en tranches d'une unité centrale multi-processeur adaptée au langage PASCAL / ». S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00308611.
Texte intégral
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Mahmoud, Mohamedin Mohamed Ahmed. « ByteSTM : Java Software Transactional Memory at the Virtual Machine Level ». Thesis, Virginia Tech, 2012. http://hdl.handle.net/10919/31314.
Texte intégralRésumé :
As chip vendors are increasingly manufacturing a new generation of multi-processor chips called multicores, improving software performance requires exposing greater concurrency in software. Since code that must be run sequentially is often due to the need for synchronization, the synchronization abstraction has a significant effect on program performance. Lock-based synchronization — the most widely used synchronization method — suffers from programability, scalability, and composability challenges.
Transactional memory (TM) is an emerging synchronization abstraction that promises to alleviate the difficulties with lock-based synchronization. With TM, code that read/write shared memory objects is organized as transactions, which speculatively execute. When two transactions conflict (e.g., read/write, write/write), one of them is aborted, while the other commits, yielding (the illusion of) atomicity. Aborted transactions are re-started, after rolling-back changes made to objects. In addition to a simple programming model, TM provides performance comparable to lock-based synchronization. Software transactional memory (STM) implements TM entirely in software, without any special hardware support, and is usually implemented as a library, or supported by a compiler or by a virtual machine.
In this thesis, we present ByteSTM, a virtual machine-level Java STM implementation. ByteSTM implements two STM algorithms, TL2 and RingSTM, and transparently supports implicit transactions. Program bytecode is automatically modified to support transactions: memory load/store bytecode instructions automatically switch to transactional mode when a transaction starts, and switch back to normal mode when the transaction successfully commits. Being implemented at the VM-level, it accesses memory directly and uses absolute memory addresses to uniformly handle memory. Moreover, it avoids Java garbage collection (which has a negative impact on STM performance), by manually allocating and recycling memory for transactional metadata. ByteSTM uses field-based granularity, and uses the thread header to store transactional metadata, instead of the slower Java ThreadLocal abstraction.
We conducted experimental studies comparing ByteSTM with other state-of-the-art Java STMs including Deuce, ObjectFabric, Multiverse, DSTM2, and JVSTM on a set of micro- benchmarks and macro-benchmarks. Our results reveal that, ByteSTM's transactional throughput improvement over competitors ranges from 20% to 75% on micro-benchmarks and from 36% to 100% on macro-benchmarks.Master of Science
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Naggiar, Eric. « Un langage pour la résolution de systèmes d'équations différentielles sur machines multiprocesseurs ». Nice, 1986. http://www.theses.fr/1986NICE4074.
Texte intégralRésumé :
Le langage proposé, FURET, prend à sa charge tous les problèmes de synchronisation issus du parallélisme. Il gère implicitement des problèmes complexes tels que la coopération entre les processeurs ou la synchronisation entre les différents exemplaires des variables partagées. Le langage introduit la notion de processeurs virtuels, qui sont affectés dynamiquement sur des processeurs physiques, lors d'une phase de configuration. Chaque processeur virtuel se voit attribuer le traitement d'une équation du problème
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Dang, Weidong. « Parallélisme dans une machine base de connaissances Prolog ». Grenoble INPG, 1987. http://tel.archives-ouvertes.fr/tel-00323956.
Texte intégralRésumé :
Un modèle d'interprétation parallèle de Prolog basé sur la notion de processus est défini. En introduisant un type d'architecture nommée "architecture orientée processus" l'exécution du modèle dans un environnement multiprocesseurs est étudiée. Une expérimentation par simulation en langage parallèle Occam, en vue de valider le modèle et son exécution dans une architecture multiprocesseurs, est décrite. Finalement, un système Prolog avec la capacité de manipuler des clauses extérieures à la mémoire centrale est présenté
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Khelifi, Djoudi. « Etude et réalisation d'un multiprocesseur microprogrammable pseudo-redondant pour la commande de machines électriques ». Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375987258.
Texte intégral
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Martel, Sylvain. « Design of a multiprocessor DSP-based machine suited for intensive real-time applications ». Thesis, McGill University, 1989. http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=61918.
Texte intégral
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Naggiar, Eric. « FURET un langage pour la résolution de systèmes d'équations différentielles sur machines multiprocesseurs ». Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37599954n.
Texte intégral
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Lemoine, Éric. « Nouvelles fonctions dans les interfaces de communication pour l'augmentation des performances réseau des machines multi-processeur ». Lyon 1, 2004. http://www.theses.fr/2004LYO10121.
Texte intégralRésumé :
Les progrès dans le domaine des réseaux informatiques semblent aujourd'hui plus rapides que ceux dans le domaine des processeurs à flot d'exécution unique. Il devient ainsi de plus en plus difficile pour un processeur de soutenir le débit du réseau. Avec la démocratisation des technologies multi-processeur et l'émergence des processeurs multi-flot processeurs multi-threadés, l'utilisation simultanée de plusieurs unités d'exécution pour les traitements relatifs au réseau constitue une opportunité intéressante pour faire face aux hauts débits des réseaux. Dans ce cadre, cette thèse propose des nouvelles fonctions dans les contrôleurs réseau -- la classification des paquets entrants et le tri des notifications d'émission -- dans l'optique de répartir intelligemment la charge réseau parmi les processeurs et ainsi de maximiser l'efficacité des logiciels de communication. Des prototypes logiciels ont été développés sur des contrôleurs réseau programmables. Les résultats des expériences réalisées, présentés et analysés dans la thèse, démontrent la pertinence des solutions proposées
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Lemoine, Éric Pham Congduc Lefèvre Laurent Nordmark Erik. « Nouvelles fonctions dans les interfaces de communication pour l'augmentation des performances réseau des machines multi-processeur ». Villeurbanne : Université Claude Bernard, 2004. http://www.ens-lyon.fr/LIP/Pub/Rapports/PhD/PhD2004/PhD2004-01.pdf.
Texte intégral
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POTTER, FREDERIC. « Conception et realisation d'un reseau d'interconnexion a faible latence et haut debit pour machines multiprocesseurs ». Paris 6, 1996. http://www.theses.fr/1996PA066670.
Texte intégralRésumé :
Cette these presente un mecanisme de communication a tres hautes performances pour machines multiprocesseurs s'appuyant sur des liaisons serie point-a-point a 1 gbit/sec. Il permet d'utiliser des stations de travail, tout en atteignant les performances des meilleurs ordinateurs paralleles. Nous avons concu et realise le routeur de paquets rcube, utilisant huit liens serie. Celui-ci permet l'acheminement de messages entre plusieurs processeurs. Le temps de routage d'un paquet est extremement cours (150 ns). Rcube presente en plus un mecanisme adaptatif general, qui permet le routage concurrent de paquets ayant la meme destination sur des liens differents. Un composant d'interface entre le bus pci et la liaison serie a ete specifie, et sa micro-architecture definie. De faible complexite, pci-hsl implemente le protocole direct deposit stateless receiver protocol, qui constitue le point clef de notre systeme. Nous avons aussi montre qu'il etait possible, en utilisant ce protocole, de construire une bibliotheque permettant une programmation par passage de messages. Les simulations effectuees montrent l'efficacite des mecanismes materiels de transfert de donnees, en particulier le debit de notre systeme est particulierement eleve, et sa latence faible.
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Blanc-Talon, Jacques. « Approche structurelle du controle du reseau d'interconnexion d'une machine multiprocesseurs pour les algorithmes de reconnaissance des formes, et applications ». Paris 11, 1991. http://www.theses.fr/1991PA112143.
Texte intégralRésumé :
On propose ici une approche au probleme de la communication dans les reseaux d'interconnexion a reservation de circuits. Etant donne un graphe modelisant un reseau et une requete, i. E. Un couple de sommets a relier, l'ensemble des chemins possibles entre ces sommets est considere comme un langage du graphe. L'etude se scinde en deux parties. On se propose dans un premier temps de quantifier les dependances entre les langages, au moyen de relations que nous appelons dependances fortes et faibles. Une dependance forte entre deux langages traduit l'impossibilite d'etablir simultanement un chemin de chaque langage; une dependance faible est une dependance forte locale. De telles relations s'expriment au travers de l'existence dans le graphe d'un ensemble isthmique de cardinal impair. Dans un second temps, on introduit un type particulier de grammaires, les grammaires t. L. S. Elles permettent d'inclure directement dans leur ecriture formelle des relations qui apparaissent entre les symboles des chaines de l'ensemble d'inference. L'analyse d'une phrase representant un ensemble de communications permettra de mettre le doigt sur les communications bloquantes, et d'elaborer une strategie de controle du reseau adaptee a sa topologie
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Berti, Contessa Alessandro. « Version tolérante aux fautes d'une machine parallèle asynchrone à réduction de graphes ». Toulouse, ENSAE, 1988. http://www.theses.fr/1988ESAE0009.
Texte intégralRésumé :
Le problème de la tolérance aux fautes et du recouvrement d'erreur est abordé pour le multiprocesseur parallèle "MaRS" (Machine à Réduction Symbolique). Ce système à contrôle décentralisé utilise une communication asynchrone et différée entre des processus coopérants fortement couplés. La machine, qui calcule une expression fonctionnelle par des réécritures successives de son graphe-programme, est constituée de Processeurs de Mémoire et de Processeurs de Réduction interconnectés par un réseau "Omega" de Processeurs de Communication. On propose des mesures de détection de fautes des processeurs et de confinement des erreurs résultantes. Ceci permet un recouvrement d'erreur par reprise : on ramène à un état "non-réduit" les nœuds du graphe qui étaient "en réduction" au moment de l'erreur détectée. En plus, on indique des techniques de masquage de faute / erreur pour les cas où les erreurs sont détectables sans perte d'information. Les fautes simples et multiples des processeurs de communication sont traitées par des mécanismes de reroutage, applicables quand le réseau survivant conserve une Accessibilité Dynamique Pleine. Les combinaisons possibles de mesures, mécanismes et autres techniques définissent un certain nombre de configurations tolérantes aux fautes pour la machine, parmi lesquelles on en choisit deux comme les plus représentatives. Finalement, on propose des directives pour une évaluation des configurations choisies, faite en termes de coût et performance rélatifs.
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HALILA, MAJED. « Isl : etude et realisation d'un reseau de communication a hautes performances pour machines multiprocesseurs a memoire distribuee ». Paris 6, 1996. http://www.theses.fr/1996PA066184.
Texte intégralRésumé :
Cette these porte sur l'etude et la conception d'un reseau de communication pour un systeme multiprocesseurs destine a supporter des applications qui necessitent des tres hautes performances en terme de debit et de latence. L'etude porte plus precisement sur l'architecture du reseau de communication, la definition de l'interface entre ses composantes materielle et logicielle (l'adaptateur reseau et son pilote) ainsi que l'implementation physique du circuit vlsi realisant l'adaptateur reseau. Cette etude s'est deroulee au sein de la compagnie bull dans le cadre du projet europeen jessi ae-82. Le cadre de l'etude a ete definie par: l'utilisation de la machine escala comme nud de traitement, qui est une machine multiprocesseur symetrique developpee par la compagnie bull. Elle est basee sur les processeurs risc de la famille powerpc. Le systeme, appele mississippi, se presente comme un systeme multinuds a memoire distribuee utilisant le modele de communication a passage de messages. L'utilisation de la liaison serie hsl qui est une liaison point a point bidirectionnelle, developpee a bull, dont le debit potentiel est de 1 gigabits/s. Les applications ciblees sont celles qui realisent des traitements transactionnels sur des grosses bases de donnees (le distributed lock manager d'oracle parallel server par exemple). Ces applications generent un tres grand trafic de messages courts entre les differents nuds du systeme. Elles necessitent de tres hautes performances en terme de debit et de latence. Pour atteindre notre objectif, cinq principes de base ont ete mis en uvre: des primitives de transfert non bloquantes au niveau applicatif. Court-circuiter les couches logicielles standard de communication (tcp/ip) et donner un role important a l'adaptateur reseau pour les taches de communication. Un protocole de communication de type data-pull execute sous le controle du recepteur et qui assure un controle de flux prealable au transfert des donnees. Des lectures dans la memoire physique du nud distant a travers une correspondance entre les zones memoires source et destination des donnees a transferer. Un support materiel et logiciel pour assurer un parallelisme de communication entre les differents nuds du systeme ainsi que l'integration de huit liaisons serie dans l'adaptateur reseau. Nous avons developpe le circuit vlsi realisant la fonction d'adaptateur reseau et son pilote logiciel. Ce reseau, appele isl, a ete utilise pour executer des echanges de messages entre plusieurs nuds escala. Ceci nous a permis de valider les differents choix d'architecture et les principes de base que nous avons adoptes. Les evaluations de performance montrent que le reseau isl supporte efficacement l'aspect multiprocesseurs et multitaches des nuds escala. Contrairement a d'autres systemes multiprocesseurs, ce n'est plus le reseau de communication inter-nuds qui constitue le goulot d'etranglement mais ce sont les bus systemes de chacun des nuds constituant le systeme
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Cheiney, Jean-Pierre. « Une Méthode de localisation de données complexes par arbres de prédicats pour les machines bases de données multiprocesseurs ». Grenoble 2 : ANRT, 1987. http://catalogue.bnf.fr/ark:/12148/cb37603880s.
Texte intégral
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Park, Chee-Hang. « Algorithmes de jointure parallèle et N-aire application aux réseaux locaux et aux machines bases de données multiprocesseurs / ». Grenoble 2 : ANRT, 1987. http://catalogue.bnf.fr/ark:/12148/cb37608659m.
Texte intégral
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Museux, Nicolas. « Aide au placement d'applications de traitement du signal sur machines parallèles multi-SPDM. Rencontre de la parallélisation automatique et de la programmation par contraintes ». Paris, ENMP, 2001. http://www.theses.fr/2001ENMP1048.
Texte intégralRésumé :
La puissance de calcul des ordinateurs toujours croissarite et leur architecture toujours plus complexe ouvrent de nouveaux horizons en matière de développement d'algorithmes de calculs scientifiques. La recherche d'une parfaite adéquation entre une application et son architecture cible est loin d'être simplifiée lorsqu'il s'agit de systèmes embarqués, exigeant généralement de courts temps de réponse, et contraints par les ressources de calcul de la machine (CPU, mémoires, etc). Cette recherche d'adéquation est reconnue être un problème NP-complet et hautement combinatoire. Paradoxalement les délais de développement accordés sont de plus en plus courts, de façon à accroître la réactivité face au marché. Par conséquent, bénéficier d'outils d'aide au développement dès la conception des algorithmes et/ou des machines est primordial. Dans cette optique, THALES RESEARCH TECHNOLOGY - FRANCE (ex-Laboratoire Central de Recherches de Thomson-CSF) et le Centre de Recherche en Informatique, de l'École des Mines de Paris, ont proposé dès 1995 une méthode de placement automatique d'applications de traitement du signal systématique reposant sur la modélisation concurrente et la programmation par contraintes : PLC ø. Le contexte applicatif et architectural était alors idéalisé puisqu'il s'agissait d'en étudier la faisabilité. Cette thèse a eu pour ambition d'étendre ce contexte en prenant en compte des algorithmes et des architectures récls plus complexes. De ce fait, les extensions du domaine applicatif effec-tuées, la modélisation d'une architecture multi-SPMD et une étude formelle sur la détection des :communications dépendantes du placement ont été étudiées dans ce document.
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DiTomaso, Dominic F. « Reactive and Proactive Fault-Tolerant Network-on-Chip Architectures using Machine Learning ». Ohio University / OhioLINK, 2015. http://rave.ohiolink.edu/etdc/view?acc_num=ohiou1439478822.
Texte intégral
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Zhang, Lichen. « Une méthodologie de conception des applications temps réel destinées à être implantées sur des machines cibles "multi-processeurs" ». Toulouse 3, 1993. http://www.theses.fr/1993TOU30061.
Texte intégralRésumé :
La complexite des problemes poses par la conception des systemes temps reel destines a etre implantes sur des machines cibles multi-processeurs necessite l'elaboration d'une methodologie de conception pour ces systemes. Le travail presente dans ce memoire se situe dans ce cadre et a travers les propositions qui y sont faites, apporte une nouvelle dimension dans la conception des systemes temps reel. La premiere contribution de ce memoire est de proposer une methodologie s'appuyant sur cinq vues complementaires: environnement, fonction, performance, comportement et physique. Ces cinq vues correspondent a cinq nouveaux modeles qui ameliorent le traitement des problemes concernes par la specification et la conception des systemes temps reel. Le cycle de vie est decompose en six etapes: analyse et definition des besoins, analyse environnementale, raffinage fonctionnel du systeme, analyse comportementale, evaluation des performances et implantation. La deuxieme contribution de ce memoire consiste a resoudre les problemes particuliers rencontres frequemment dans les applications temps reel developpees sur les multiprocesseurs: satisfaction des contraintes temporelles, transformation de diagramme fonctionnel et de diagramme comportemental en programme parallele, validation des proprietes de surete, vivacite et terminaison des programmes paralleles, allocation et ordonnancement des processus sur les processeurs et equilibrage de charge de travail sur les processeurs. Concernant l'equilibrage de charge, nous presentons une etude de cas portant sur la modelisation des systemes temps reel repartis par les reseaux de files d'attente avec des arrivees negatives et positives. La derniere contribution permet de valider la methodologie proposee a travers le developpement d'un simulateur pour la generation de trames de telemesure aux normes ccsds sur des reseaux de transputers. Ce simulateur peut produire des trames conformes aux normes ccsds et identiques a celles que produirait un generateur bord de trames de telemesure
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Jalby, William. « Organisation des mémoires dans les superordinateurs ». Paris 11, 1987. http://www.theses.fr/1987PA112049.
Texte intégralRésumé :
L'obtention de hautes performances sur les superordinateurs passe par une utilisation efficace du système mémoire (mémoire parallèle ou hiérarchisée). Dans cette thèse nous étudions les problèmes d'organisation des données dans ces systèmes et proposons diverses techniques d'une part pour optimiser l'accès en parallèle aux données et d'autre part pour minimiser les échanges entre différents niveaux de mémoireAchieving high performance on supercomputers depends heavily on an efficient use of the memory system. Ln this thesis, we study data organization in memories and we propose different techniques for optimizing parallel access to data and for minimizing exchanges between different levels of memory
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Narjisse, Mohamed Zaki. « Étude d'un simulateur de machines parallèles avec intégration d'un outil d'aide au développement ». Compiègne, 1988. http://www.theses.fr/1988COMPD139.
Texte intégralRésumé :
Réalisation du simulateur coprocesseur pour mieux connaitre les performances et les limites d'une structure multiprocesseur, à base de liens séries, et pour mieux aborder les problèmes posés par l'architecture parallèle sur les plans matériels et logiciels. Développement du système ESPION évaluant en temps réel les paramètres de performance et mettant en évidence les points critiques de l'architecture matérielle réalisée.
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Favre, Michel. « Un système Prolog parallèle pour machines à mémoire distribuée ». Phd thesis, Grenoble INPG, 1992. http://tel.archives-ouvertes.fr/tel-00341008.
Texte intégralRésumé :
Cette thèse est consacrée a l'étude de l'implantation du langage Prolog sur les architectures parallèles Mimd sans mémoire commune. Nous présentons le modèle opéra qui exploite implicitement le parallélisme ou le Prolog pour repartir dynamiquement l'évaluation des programmes sur les différents nœuds du réseau de processeurs. Le système opéra est de type multisequentiel: il n'y a parallélisation que lorsqu'un processeur est inoccupé. Ce système se décompose en une partie operative chargée de l'évaluation du programme Prolog, et une partie contrôle chargée de l'allocation des travaux aux processeurs de la partie operative. Les principaux problèmes de ce type de systèmes sont d'une part le choix de représentation en mémoire de l'arbre ou ainsi que la gestion des liaisons multiples, et d'autre part, le contrôle de l'allocation des différentes branches de l'arbre aux machines abstraites qui effectuent des évaluations séquentielles. La technique de régulation de charge utilisée est fondée sur des méthodes heuristiques. L'ordonnanceur d'opera travaille sur une image approchée de l'état global du système obtenu par échantillonnage des états locaux de chaque unités de travail. Un prototype d'opera a été réalisé sur un réseau de transputers reconfigurable dynamiquement: le supernode. Cette propriété a ete mise a profit dans notre implantation pour réduire les couts de communication. Les communications sont effectuées en parallèle avec le calcul. Le prototype réalisé fournit des gains de performances importants et opera figure parmi les systèmes Prolog parallèles les plus efficaces a l'heure actuelle
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Roman-Alonso, Graciela. « Contribution à l'étude du placement dynamique sur machines parallèles de type MIMD ». Phd thesis, Université de Technologie de Compiègne, 1997. http://tel.archives-ouvertes.fr/tel-00944934.
Texte intégralRésumé :
Cette thèse est une contribution à l'étude du placement dynamique de processus sur des machines multiprocesseurs à mémoire distribuée. Le contexte de notre travail est celui de la simulation et de l'évaluation de l'exécution d'applications dont le nombre de processus et le moment de leur création dépendent de l'exécution en cours. Nous proposons un nouvel algorithme évolutif de placement dynamique de processus de type approximatif, avec des éléments de contrôle et d'information distribués. A chaque noeud X d'une machine parallèle est associé un sous-ensemble de processeurs avec lesquels il peut partager sa charge de manière équitable. Ce sous-ensemble est appelé la Solution de Placement (SP) du noeud. La Solution de Placement initiale d'un noeud X est composée du sous-ensemble des noeuds directement connectés au noeud X. La décision de placement d'un processus est faite au moment de sa création, il peut alors être placé sur le noeud sur lequel il a été créé ou bien sur un des noeuds de sa SP. Sous l'effet de certains opérateurs (declin, croissance, fusion, remplacement, rotation) la Solution de Placement d'un noeud évolue au cours de l'exécution de l'application ce qui permet une répartition et un équilibrage des charges des noeuds. Pour étudier le comportement de l'algorithme évolutif, nous avons utilisé le simulateur séquentiel SIMAD qui est un outil conçu pour évaluer les algorithmes d'allocation dynamique de charge sur des machines MIMD à mémoire distribuée. Le deuxième apport de cette thèse est la définition et l'intégration dans SIMAD d'un langage synthétique qui permet de décrire des applications parallèles avec des graphes de communication généraux. Le document se termine par la présentation d'une partie des résultats de l'ensemble des expériences que nous avons menées, dans le but d'évaluer les performances et le comportement de notre approche du placement dynamique de processus. Deux types de résultats sont présentés et analysés. Tout d'abord nous recherchons l'influence de certains paramètres (la taille maximale des SP, l'actualisation des SP, le nombre de processus par niveau de charge et l'opérateur de fusion) sur le comportement de l'algorithme évolutif. Ensuite, une étude comparative avec d'autres méthodes de placement dynamique permet de mettre en évidence les performances de notre approche.
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Lee, Jeon Young. « Contribution à l'étude de l'architecture d'un système intégrant les différents formalismes de représentation de la connaissance ». Compiègne, 1985. http://www.theses.fr/1985COMPDE48.
Texte intégral
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Schneider, Donovan A. « Complex query processing in multiprocessor database machines ». 1990. http://catalog.hathitrust.org/api/volumes/oclc/23438092.html.
Texte intégralRésumé :
Thesis (Ph. D.)--University of Wisconsin--Madison, 1990.Typescript. Vita. eContent provider-neutral record in process. Description based on print version record. Includes bibliographical references (leaves 149-153).
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Wu, Shu-Chin, et 吳淑琴. « A Concurrent-Access File Server for Mach-Based Multiprocessor Machine ». Thesis, 1994. http://ndltd.ncl.edu.tw/handle/31910301498502170728.
Texte intégralRésumé :
碩士國立臺灣大學
資訊工程研究所
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Multimedia is popular and file sizes grow larger and larger. Although micro processor is getting powerful today, the overall performance od systems with massive data will be influenced by I/O speed. Current file systems, such as MS-DOS, and UNIX, are not suitable for large files because they only access one block of data at a time. Suppose the size of a file is 16K bytes and it is stored on a disk continuously. When a user wants to get the whole data of this file at once, these systems need to issue 32 disk requests to get data. It wastes time. Thus, we build a file server, called Archer, such that it good performance for large files. Archer adopts contiguous allocation and disk arrays to improve I/O speed. It is established on a multiprocessor machine. Thus, clients can mount more than one Archer servers, which sit on different hosts. When one host crashes, clients can access data through another host as no matter happens. Furthermore, current file systems can communicate with Archer through NFS interface.
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LIU, GUANG-XIN, et 劉光新. « The architectural features and performance analysis of a multiprocessor database machine ». Thesis, 1989. http://ndltd.ncl.edu.tw/handle/35793579620275015781.
Texte intégral
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Grigoriu, Liliana. « Multiprocessor Scheduling with Availability Constraints ». 2010. http://hdl.handle.net/1969.1/ETD-TAMU-2010-05-7694.
Texte intégralRésumé :
We consider the problem of scheduling a given set of tasks on multiple pro-
cessors with predefined periods of unavailability, with the aim of minimizing the
maximum completion time. Since this problem is strongly NP-hard, polynomial ap-
proximation algorithms are being studied for its solution. Among these, the best
known are LPT (largest processing time first) and Multifit with their variants.
We give a Multifit-based algorithm, FFDL Multifit, which has an optimal worst-
case performance in the class of polynomial algorithms for same-speed processors
with at most two downtimes on each machine, and for uniform processors with at
most one downtime on each machine, assuming that P 6= NP. Our algorithm finishes
within 3/2 the maximum between the end of the last downtime and the end of the
optimal schedule. This bound is asymptotically tight in the class of polynomial
algorithms assuming that P 6= NP. For same-speed processors with at most k
downtimes on each machine our algorithm finishes within ( 3
2 + 1
2k ) the end of the
last downtime or the end of the optimal schedule. For problems where the optimal
schedule ends after the last downtime, and when the downtimes represent fixed jobs,
the maximum completion time of FFDL Multifit is within 3
2 or ( 3
2+ 1
2k ) of the optimal
maximum completion time.
We also give an LPT-based algorithm, LPTX, which matches the performance
of FFDL Multifit for same-speed processors with at most one downtime on each
machine, and is thus optimal in the class of polynomial algorithms for this case.
LPTX differs from LPT in that it uses a specific order of processors to assign tasks if two processors become available at the same time.
For a similar problem, when there is at most one downtime on each machine
and no more than half of the machines are shut down at the same time, we show
that a bound of 2 obtained in a previous work for LPT is asymptotically tight in the
class of polynomial algorithms assuming that P 6= NP.
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Meyer, Andrew J. « Design and implementation of a multiprocessor control system for multi-axis, cross-coupled machine control ». 1995. http://catalog.hathitrust.org/api/volumes/oclc/34106325.html.
Texte intégralRésumé :
Thesis (M.S.)--University of Wisconsin--Madison, 1995.Typescript. eContent provider-neutral record in process. Description based on print version record. Includes bibliographical references (leaves 195-197).