Littérature scientifique sur le sujet « Interconnexions (Technologie des circuits intégrés) »

L’objectif de ce projet pédagogique est de proposer à des étudiants de niveau Master ou Ingénieur en Electronique un module complet leur permettant de se familiariser avec la conception et la fabrication de circuits intégrés analogiques répondant spécifiquement à un cahier des charges. L’autonomie et la prise d’initiatives sont favorisées par le mode d’Apprentissage Par Projet (APP). Le projet, d’une durée totale de 9 journées permettra à une équipe constituée de 2 binômes d’étudiants de réaliser un circuit CMOS personnalisé selon un cahier des charges, à partir de la modélisation de la filière technologique NMOS et PMOS accessibles à la centrale technologique de l’Atelier Interuniversitaire de Micro-nano Electronique (AIME) de Toulouse. Ce projet vise à placer les étudiants dans un contexte proche d’une situation en milieu professionnel, où ils doivent concevoir, réaliser et tester une solution répondant à un cahier des charges. A l’issue des tests expérimentaux, les étudiants présenteront leurs résultats au travers d’un rapport écrit et d’une présentation orale. Ils devront analyser les écarts aux cahiers des charges et les écarts entre calculs théoriques/simulation et mesures ; puis proposer les voies et alternatives qui permettraient d’améliorer leurs solutions.

Nous présentons le développement d’un stage de CAO (Conception Assistée par Ordinateur) pour des étudiants de niveau bac+5 découvrant le domaine de la microélectronique. Le but de ce stage est de délivrer dans un laps de temps relativement court (2 jours) les notions importantes sur la conception d’un circuit intégré en technologie CMOS. Pour cela, le travail se base sur une découverte du procédé CMOS par la TCAD (Technology Computer Aided Design) permettant d’introduire le procédé de fabrication d’un MOSFET et de relier ses grandes étapes à la logique de dessin par couche lors de la conception du transistor (layout).

L'accroissement des frequences de travail des circuits integres a hautes performances ainsi que la reduction des geometries dans les technologies avancees ont revele le caractere critique des interconnexions, tant au point de vue de la fonctionnalite que des performances temporelles, de la consommation et de la fiabilite. Leur modelisation precise est devenue une etape importante de la conception et de la realisation d'un circuit. Nous avons dans un premier temps evalue les effets des elements parasites lies aux interconnexions (propagation, discontinuites, substrat. . . ) sur les performances des circuits, defini les modeles les plus efficaces pour les representer et evalue l'impact des contraintes liees aux procedes technologiques. Plusieurs outils de modelisation electromagnetique (bases sur des methodes integrales) et de mesure hyperfrequence (analyse temporelle et frequentielle) ont ete utilises. Dans un deuxieme temps, nous avons presente des recommandations pour l'optimisation des interconnexions. Les points de vue de la technologie et de la conception ont ete abordes. Nous avons evalue l'efficacite des choix technologiques et des methodes de conception sur des cas simples d'interconnexions, puis sur un circuit reel. Le developpement de formules analytiques d'inductances et de capacites d'interconnexions nous a permis d'alleger considerablement cette phase de mise au point.

La dégradation par électromigration des interconnexions en cuivre damascène est une des principales limitations de la fiabilité des circuits intégrés. Des méthodes de caractérisation complémentaires aux tests de durée de vie, habituellement utilisés, sont nécessaires pour approfondir nos connaissances sur ce phénomène de dégradation. Dans cette étude nous proposons de suivre la croissance par électromigration de la cavité en analysant l'évolution de la résistance de l'interconnexion en fonction du temps. Nous avons, dans un premier temps, étudié les effets de la section de ligne et de la température et, dans un second temps, ceux de la densité de courant et de la longueur de ligne. Nous avons ainsi montré que l'analyse de l'évolution de résistance est une méthode pertinente pour étudier la cinétique de dégradation et en extraire les paramètres caractéristiques tels que l'énergie d'activation du phénomène d'électromigration. Nous avons par ailleurs mis en évidence l'influence de la forme et de la taille de la cavité sur le temps à la défaillance, effet d'autant plus important que la ligne est courte
Copper interconnect degradation due to electromigration is one of the major concern of integrated circuit reliability. New characterization techniques are needed in addition to the standard lifetime tests, in order to increase our knowledge on this degradation phenomenon. In this study, the growth of electromigration induced voids is followed by analyzing evolution of interconnect resistance with time. Effects of, first, the line cross-section and the temperature and, second, of the current density and the line length, have been investigated. It has thus been shown that resistance evolution analysis is a pertinent method to study degradation kinetics and extract characteristic parameters such as the activation energy of mechanism. Moreover, we have highlighted the influence of the void size and shape on the failure time, particularly important on short lines

Dans le premier chapitre nous présentons l'évolution des technologies semiconducteurs, le style et le flot de conception, les technologies submicroniques profondes et leurs conséquences ainsi que quelques solutions proposées. Dans le deuxième chapitre nous présentons la synthèse physique, la synthese d'architectures ainsi que les travaux déjà effectués sur leur integration. Dans le troisième chapitre nous proposons un flot de conception insérant une étape de RTL floorplanning et estimation entre la synthèse d'architectures et la synthèse logique. Nous établissons deux bibliothèques de fonctions de forme pour des composants de base et nous développons deux méthodes de génération de fonctions de forme pour les composants combinatoires. Nous proposons deux approches de RTL floorplanning. Nous adoptons une méthode efficace d'estimation temporelle d'interconnexion. De nombreux tests permettent de valider nos méthodes. Le quatrième chapitre conclut cette étude et présente des perspectives.

La transmission du signal dans les interconnexions devient un élément critique des circuits intégrés en raison de l'augmentation de la densité des composants et de leur fréquence de fonctionnement. En effet, le délai de propagation des signaux et le couplage diaphonique entre lignes voisines dictent les performances et sont susceptibles de générer des erreurs de fonctionnement. Pour répondre à ces limitations, les interconnexions en cuivre doivent être isolées par des diélectriques à constante diélectrique faible, dits "low k", qui remplacent l'oxyde de silicium, dont la permittivité relative est égale à 4,2. Dans cette étude, nous développons une nouvelle approche qui consiste à intégrer un isolant clazsique, typiquement l'oxyde de silicium, dont le procédé de dépôt PECVD non-conforme crée des cavités d'isolation entre les lignes d'espacements les plus réduits. L'avantage majeur de la technique est l'obtention d'une isolation équivalente à celle d'un diélectrique de permittivité relative inférieur à 2 grâce à l'introduction partielle du vide dans la structure. La faisabilité de cette approche réside dans l'intégration sélective et locale des cavités ainsi que sur le contrôle du procédé de dépôt quelles que soinet les dimensions des motifs du circuit. Pour cela, un niveau de lithographie spécifique a été utilisé ; il définit les zones de placement des cavités en respectant les règles de dessin définies. L'intégration est menée dans une architecture d'interconnexion en cuivre damscène à plusieurs niveaux de métallisation afin de valider le fonctionnement électrique des interconnexions ainsi que de tester leur fiabilité. Pour caractériser les performances de cette technique d'isolation, les capacités de couplages entre lignes sont simulées et mesurées afin d'extraire une permittivité équivalente. La caractérisation se poursuit par l'étude de la propagation du signal dans des lignes de transmission isolées et couplées dans le domaine des hautes fréquences, jusqu'à 40 GHz. L'isolation locale des lignes voisines par la cavité impacte significativement la réduction du couplage par rapport à l'utilisation des diélectriques homogènes. Ces résultats démontrent le potentiel de cette technique pour atteindre les performances requises pour les technologies CMOS inférieures à 90 nm
Signal transmission along interconnects become critical in integrated circuits due to the increase of components density and clock frequency. Indeed, signal propagation time and crosstalk between adjacent lines are drivung performances and may generate logical faults. To overcome these limitations, copper interconnects have to be isolated by low permittivity dielectrics, known as "low k", instead of silicon oxide which relative dielectric constant is 4,2. In this study, we have developed a new approach where conventional dielectrics, for instance silicon oxide, continue to be integrated. But in this case, the non-conformal PECVD deposition process is taken into advantage to create cavities where they are really needed ie : between lines which are the most close. The major goal of the technique is to obtain an equivalent dielectric insulation with a permittivity below 2 by creating cavities between metal lines. This method is feasible if a selective and local integration of cavities is applied, making the deposition process uniform whatever dimensions of the circuit are. For that, a specific lithographiy mask is used, it defines placement of cavities in respect with design rules preliminary defined. The integration is carried out in a copper damascene architecture with several levels in order to check electrical parameters and reliability of interconnects. To characterize performances of a such insulation technique, coupling capacitances between lines are simulated and measured in order to extract an equivalent permittivity. Characterization continues by the study of signal propagation in isolated and coupled transmission lines in frequency domain up to 40 GHz. Insulation by cavity impacts significantly the reduction of crosstalk and crosstalk induced delay in comparison with homogeneous dielectrics. These results demonstrate the great potential of the technique to achieve required performances for sub 90 nm CMOS technologies

L'intégration de plusieurs puces dans un empilement 3D constitue un autre moyen d'avancer dans le domaine « More-than-Moore ». L’intégration 3D consiste à interconnecter les circuits intégrés en trois dimensions à l'aide des interconnexions inter-puces (µ-bumps ou Cu-Cu interconnexions) et les TSVs (Through Silicon Vias). Ce passage d'une interconnexion horizontale à une interconnexion verticale est très prometteur en termes de rapidité et de performances globales (délai RC, consommation et facteur de forme). D'autre part, pour le développement technologique de l’intégration 3D avant la production des plaques (wafers) de 300 mm avec toutes les couches FEOL et BEOL, plusieurs plaques (short-loop) doivent être réalisées pour permettre la caractérisation incrémentale et le test structurel des interconnexions 3D afin d'évaluer la performances électriques (R, L, C…). D'autre part, le test des circuits d'application consiste à ajouter des fonctionnalités de testabilité (Boundary-Scan-Cells (BSC), Built-In-Self-Test (BIST) et des chaînes de scan …) pour le test fonctionnel du circuit 3D (y compris les puces empilées et les interconnexions 3D). L'architecture DFT (Design-For-Test) ajoutée facilite le développement et l'application des tests de fabrication au circuit conçu. Par rapport aux interconnexions µ-bumps, la liaison hybride Cu-Cu offre une alternative pour descendre au-dessous de 10µm de pas entre les interconnexions (pitch) avec des propriétés physiques améliorées, mais cela génère de nouveaux défis pour les tests et la caractérisation; plus la taille de la plaque de cuivre est petite, plus les défauts de fabrication et de liaison ont un impact important sur le rendement et les performances. Des défauts tels que le désalignement, des « µ-voids » et des défauts de contact à la surface du cuivre peuvent affecter considérablement les caractéristiques électriques et la durée de vie du circuit 3D. De plus, l'insertion d'une infrastructure de test pour les circuits intégrés 3D HD présente de nouveaux défis en raison de la densité d'interconnexions élevée et du coût de l’insertion de l’infrastructure du test. C’est dans ce contexte que s’inscrit cette thèse de doctorat dans laquelle une structure de test innovante de désalignement a été développée. L’approche proposée permet de mesurer avec précision le désalignement des interconnexions, de connaître la direction du désalignement et d’estimer la résistance de contact. Une étude théorique a ensuite été réalisée pour définir l’infrastructure DFT la plus optimisée en fonction de la valeur du pas minimal acceptable pour un nœud technologique donné, afin de garantir la testabilité des circuits 3D haute densité. De plus, une architecture DFT optimisée permettant un test avant et après assemblage des circuits 3D haute densité (Mémoire-sur-Logique) a été proposée. Enfin, pour évaluer les performances des circuits 3D haute densité, deux BISTs complémentaires ont été mis en œuvre dans un circuit d’application utilisant la même structure de test de désalignement développée ci-dessus et une chaîne d’interconnexions Cu-Cu. En utilisant les résultats des tests, d’une part, l’impact du défaut de désalignement sur le temps de propagation a été étudié et, d’autre part, les défauts de contact et les « µ-voids » au niveau de la surface de contact ont été détectés
The integration of multiple chips in a 3D stack serves as another path to move forward in the more-than-Moore domain. 3D integration technology consists in interconnecting the integrated circuits in three dimensions using inter-die interconnects (μ-bumps or Cu-Cu interconnects) and Through Silicon Vias (TSV). This changeover from horizontal to vertical interconnection is very promising in terms of speed and overall performances (RC delay, power consumption and form factor). On the other side, for technology development of 3D integration before the production of the 300 mm wafers with all FEOL and BEOL layers, several short-loops must been carried out to enable incremental characterization and structural test of 3D interconnects in order to evaluate the electrical performances (R, L, C …). In the other hand, the test of application circuits consists in adding testability features (Boundary-Scan-Cells (BSCs), Built-In-Self-Test (BIST) and scan chains …) for functional test of the hardware product design (including the different stacked dies and the 3D interconnections) . The added Design-For-Test (DFT) architecture make it easier to develop and apply manufacturing tests to the designed hardware. Compared to μ-bumps, Cu-Cu hybrid bonding provides an alternative for future scaling below 10μm pitch with improved physical properties but that generates new challenges for test and characterization; the smaller the Cu pad size, the more the fabrication and bonding defects have an important impact on yield and performance. Defects such as bonding misalignment, micro-voids and contact defects at the copper surface, can affect the electrical characteristics and the life time of 3D-IC considerably. Moreover, test infrastructure insertion for HD 3D-ICs presents new challenges because of the high interconnects density and the area cost for test features. Hence, in this thesis work, an innovative misalignment test structure has been developed and implemented in short-loop way. The proposed approach allows to measure accurately bonding misalignment, know the misalignment direction and estimate the contact resistance. Afterwards, a theoretical study has been performed to define the most optimized DFT infrastructure depending on the minimum acceptable pitch value for a given technology node to ensure the testability of high-density 3D-ICs. Furthermore, an optimized DFT architecture allowing pre-bond and post-bond for high-bandwidth and high-density 3D-IC application (SRAM-on-Logic) has been proposed. Finally, to assess performance of HD 3D-ICs, two complementary BISTs has been implemented in an application circuit using the same misalignment test structure developed above and a daisy chain of Cu-Cu interconnects. Using test results, on the one hand, the impact of misalignment defect on the propagation delay has been studied and on the other hand full open and μ-voids defects at the contact surface level has been detected

Ce travail consiste en la modélisation électrique des interconnexions "cuivre" dans les circuits intégrés ULSI des technologies 0. 25, 0. 13 micromètres et 70 nanomètres. L'action de l'effet de peau sur la validité du schéma électrique équivalent RC d'une connexion dans la technologie 0. 25 [micron] a été évaluée. Nous avons ensuite déterminé précisément l'impact de l'effet inductif sur les évolutions des temps de retard de propagation et de commutation des impulsions véhiculées par l'interconnexion afin d'étudier l'intégrité des signaux. Cette opération a été effectuée en présence des niveaux environnants à pertes ou parfaitement conducteurs. L'impact de l'inductance dans le schéma électrique RLC est quantifié grâce à l'utilisation d'une méthode d'éléments finis à éléments d'arêtes couplée à la théorie des lignes de transmission. Le comportement de deux et trois interconnexions en mutuelle interaction, d'un même niveau de métallisation, dans la technologie 0. 25 [micron] a été analysé, et ce, grâce au calcul de la diaphonie. Enfin, nous concluons ce travail en comparant les performances conjointes des interconnexions associées aux technologies 0. 25 {micron], 0. 13 [micron] et 70 nm.

Cette thèse a pour objectif de réaliser des modules d''émission-réception (front-end TRX) faible coût, en band D (110-170 GHz), utilisant des puces intégrées MMIC reportées sur un substrat LTCC. Les applications visées à ces fréquences sont diverses : l'imagerie (sécurité) par le déploiement de scanners haute résolution, les radars automobiles d'aide à la conduite, la radiométrie ou encore le "back-haul" du réseau de téléphonie 5G. Aux fréquences très élevées, les boîtiers sont généralement réalisés à partir de structures métalliques, ce qui les rend coûteux, volumineux et relativement longs à fabriquer. Des solutions de mise en boîtier basées sur la technologie LTCC ont été proposées et développées au cours de la thèse avec l'objectif de maintenir les performances intrinsèques des puces avant report. Pour intégrer les puces MMIC sur le support LTCC, différents aspects ont été étudiés et validés expérimentalement, avec les difficultés en mesure inhérentes à ces fréquences de fonctionnement très élevées. Il s'agit en particulier des techniques d'interconnexion pour relier les plots d'accès RF de la puce aux plots sur substrat et du contrôle technique pour maîtriser l'échauffement de certaines puces, comme l'amplificateur de puissance, qui peut provoquer un dysfonctionnement voire une défaillance du module. La mise en place des réseaux d'alimentation continue des puces actives est également un point crucial dans la conception du boîtier puisqu'ils ne doivent pas interférer avec les accès RF
This thesis has as objective to realize low cost front-end TRX modules, in D-band (110-170 GHz), using MMIC chips integrated on an LTCC substrate. The applications at these frequencies are various: imaging (security) by deploying high-resolution scanners, automotive assistance radars, radiometry or the backhaul of the 5G telephony network. At very high frequencies, the packaging is generally made of metal structures, which makes it expensive, bulky and relatively long to manufacture. Packaging solutions based on LTCC technology have been proposed and developped during the thesis with the objective of maintaining the intrinsic performance of chips before integration. To integrate the MMIC chips on th LTCC support, various aspects have been studied and validated experimentally, with the difficulties in measurement inherent to these very high operating frequencies. These are in particular interconnection techniques for connecting the RF access pads of the chip to the pads on the subtrate and the thermal solution to limit the heating of certain chips, such as the power amplifier, which can cause a malfunction of even failure of the module. The establishement of th DC blasing networks of active chips is also a crucial point in the design of the packaging since they must not interferer with the RF accesses

L’évolution de la technologie microélectronique conduit à une densité d’intégration toujours plus forte des transistors. Les structures d’interconnexions en cuivre Damascène suivent cette tendance et doivent être maîtrisées en termes de fabrication, de performance et de robustesse, ces différents aspects étant intimement liés aux contraintes résiduelles et à la résistivité. Cette thèse vise à comprendre les mécanismes de génération de contraintes et identifier les différentes contributions à la résistivité de ces objets en fonction des conditions de recuit et des dimensions (de la centaine de nm à plusieurs µm). Pour ce faire, les rôles respectifs de la microstructure et des dimensions de films et de lignes de cuivre électrodéposés ont été découplés sur la base de modèles analytiques intégrants des paramètres microstructuraux et géométriques. La microstructure a été analysée principalement à partir de cartographies d’orientations cristallines réalisées par EBSD. Dans le cas des lignes de cuivre de 0.2 à 1 µm de large, les contraintes résiduelles ont été déduites de l’exploitation de nano-capteurs pivotants spécialement élaborés. Les résultats obtenus montrent qu’indépendamment de la température de recuit, l’augmentation de résistivité et de contraintes résiduelles observée vers les faibles dimensions est le fruit d’une diminution de la taille moyenne de cristallites et d’un confinement géométrique plus prononcé. En outre, l’augmentation de résistivité résulte également d’une élévation de la probabilité de réflexion des électrons aux joints de grains. Cette dernière a été associée à la réduction de la proportion de joints de grains spéciaux de cohérence atomique élevée
The evolution of the microelectronic technology leads to a transistors integration density always stronger. The Damascene copper interconnections structures follow this tendency and must be controlled in terms of manufacturing, performance and robustness, these different aspects being intimately related to the residual stresses and resistivity. This thesis aims to understand the mechanisms of the residual stresses generation and identify the different contributions to the resistivity of these objects as a function of annealing conditions and dimensions (from about a hundred of nm to several µm). In order to do this, the respective effects of the microstructure and dimensions of electroplated copper films and lines were separated on the basis of analytical models integrating microstructural and geometrical parameters. The microstructure was principally analysed from mappings of crystalline orientations achieved by EBSD. For the copper lines of width 0.2 and 1 µm, the residual stresses were deduced from the exploitation of nano-rotating sensors specially elaborated. The results obtained show that independently of the annealing temperature, the resistivity and residual stresses increase observed toward the small dimensions arises from the diminution of the average crystallites size and the geometrical confinement more pronounced. Furthermore, the resistivity increase results also of the electrons reflection probability growth at grains boundaries. This last point was associated to the reduction of the proportion of special grains boundaries having a high atomic coherency

Trois problèmes liés a la modélisation des fils dans des circuits intégrés sont considérés : (i) calcul rapide et efficace pour l'inductance mutuelle, en utilisant l'approximation dipölaire ; (ii) expansion compacte distributions des courants non uniformes dans des conducteurs aux hautes fréquences, en termes de modes de conduction ; et (iii) représentation précise du comportement en fréquence de la résistance et de l'inductance avec des paramètres de circuit constants, sous forme de paires Foster. Nous proposons et mettons en pratique des solutions et des optimisations pour ces trois problèmes, sur la base des arguments physiques simples. Chacun des trois problèmes est intégré dans les outils de l'extraction de Mentor Graphics
Three problems dealing with the modeling of wires in integrated circuits are considered: (i) fast and efficient calculation for mutual inductance, using the dipole approximation; (ii) compact expansion of non-uniform currents in conductors at high frequencies, in terms of conduction modes; and (iii) accurate representation of frequency dependent resistance-inductance behavior with constant circuit parameters, in the form of Foster pairs. We propose and implement solutions and optimizations for these problems based on simple physical arguments. All three problems are integrated within Mentor Graphic's extraction tools