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Chatterjee, Debapriya, Andrew Deorio et Valeria Bertacco. « Gate-Level Simulation with GPU Computing ». ACM Transactions on Design Automation of Electronic Systems 16, no 3 (juin 2011) : 1–26. http://dx.doi.org/10.1145/1970353.1970363.
Texte intégralViamontes, George F., Igor L. Markov et John P. Hayes. « Improving Gate-Level Simulation of Quantum Circuits ». Quantum Information Processing 2, no 5 (octobre 2003) : 347–80. http://dx.doi.org/10.1023/b:qinp.0000022725.70000.4a.
Texte intégralUbar, Raimund, Jaan Raik, Eero Ivask et Marina Brik. « Defect-oriented mixed-level fault simulation in digital systems ». Facta universitatis - series : Electronics and Energetics 15, no 1 (2002) : 123–36. http://dx.doi.org/10.2298/fuee0201123u.
Texte intégralChih-Shun Ding, Chi-Ying Tsui et M. Pedram. « Gate-level power estimation using tagged probabilistic simulation ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 17, no 11 (1998) : 1099–107. http://dx.doi.org/10.1109/43.736184.
Texte intégralSvensson, C. M., et R. Tjarnstrom. « Switch-level simulation and the pass transistor EXOR gate ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 7, no 9 (1988) : 994–97. http://dx.doi.org/10.1109/43.7797.
Texte intégralBagrodia, Rajive, Yu-an Chen, Vikas Jha et Nicki Sonpar. « Parallel gate-level circuit simulation on shared memory architectures ». ACM SIGSIM Simulation Digest 25, no 1 (juillet 1995) : 170–74. http://dx.doi.org/10.1145/214283.214336.
Texte intégralVandris, Evstratios, et Gerald Sobelman. « Switch-level Differential Fault Simulation of MOS VLSI Circuits ». VLSI Design 4, no 3 (1 janvier 1996) : 217–29. http://dx.doi.org/10.1155/1996/34084.
Texte intégralCORNO, FULVIO, MATTEO SONZA REORDA et GIOVANNI SQUILLERO. « EVOLUTIONARY SIMULATION-BASED VALIDATION ». International Journal on Artificial Intelligence Tools 13, no 04 (décembre 2004) : 897–916. http://dx.doi.org/10.1142/s0218213004001880.
Texte intégralHigami, Yoshinobu, Kewal K. Saluja, Hiroshi Takahashi, Sin-ya Kobayashi et Yuzo Takamatsu. « An Algorithm for Diagnosing Transistor Shorts Using Gate-level Simulation ». IPSJ Transactions on System LSI Design Methodology 2 (2009) : 250–62. http://dx.doi.org/10.2197/ipsjtsldm.2.250.
Texte intégralBoliolo, A., L. Benini, G. de Micheli et B. Ricco. « Gate-level power and current simulation of CMOS integrated circuits ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 5, no 4 (décembre 1997) : 473–88. http://dx.doi.org/10.1109/92.645074.
Texte intégralWood, Kenneth R. « Distributing gate-level digital timing simulation over arrays of transputers ». Concurrency : Practice and Experience 3, no 4 (août 1991) : 367–79. http://dx.doi.org/10.1002/cpe.4330030413.
Texte intégralCheng, Rui, Lin-Zi Yin, Zhao-Hui Jiang et Xue-Mei Xu. « Gate-Level Circuit Partitioning Algorithm Based on Clustering and an Improved Genetic Algorithm ». Entropy 25, no 4 (31 mars 2023) : 597. http://dx.doi.org/10.3390/e25040597.
Texte intégralHungse Cha, E. M. Rudnick, J. H. Patel, R. K. Iyer et G. S. Choi. « A gate-level simulation environment for alpha-particle-induced transient faults ». IEEE Transactions on Computers 45, no 11 (1996) : 1248–56. http://dx.doi.org/10.1109/12.544481.
Texte intégralFahmi, M. I., M. F. Mukmin, H. F. Liew, C. L. Wai, M. A. Aazmi et S. N. M. Arshad. « Design new voltage balancing control series connected for HV-IGBT`s ». International Journal of Electrical and Computer Engineering (IJECE) 11, no 4 (1 août 2021) : 2899. http://dx.doi.org/10.11591/ijece.v11i4.pp2899-2906.
Texte intégralAlamin, Mochammad Machlul, Hendrawan Armanto et Indra Maryati. « Penerapan Teknologi Augmented Reality Untuk Pembelajaran Gerbang Logika Pada Mata Pelajaran Sistem Komputer ». JURNAL MEDIA INFORMATIKA BUDIDARMA 4, no 3 (20 juillet 2020) : 503. http://dx.doi.org/10.30865/mib.v4i3.2128.
Texte intégralMeraji, Sina, Wei Zhang et Carl Tropper. « On the Scalability and Dynamic Load-Balancing of Optimistic Gate Level Simulation ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 29, no 9 (septembre 2010) : 1368–80. http://dx.doi.org/10.1109/tcad.2010.2049044.
Texte intégralBatagin Armelin, Fábio, Lírida Alves de Barros Naviner et Roberto d’Amore. « Soft-Error Vulnerability Estimation Approach Based on the SET Susceptibility of Each Gate ». Electronics 8, no 7 (2 juillet 2019) : 749. http://dx.doi.org/10.3390/electronics8070749.
Texte intégralZhao, Weiguo, Shuo Li, Honggang Fan et Liying Wang. « Fluctuation in the Water Level of the Air Hole of the Gate Shaft in the Pumped Storage Power Station ». Processes 11, no 3 (16 mars 2023) : 905. http://dx.doi.org/10.3390/pr11030905.
Texte intégralFehr, E. Scott, Stephen A. Szygenda et Granville E. Ott. « An Integrated Hardware Array for Very High Speed Logic Simulation ». VLSI Design 4, no 2 (1 janvier 1996) : 107–18. http://dx.doi.org/10.1155/1996/13931.
Texte intégralKim, Hong K., et Jack Jean. « Concurrency Preserving Partitioning Algorithm for Parallel Logic Simulation ». VLSI Design 9, no 3 (1 janvier 1999) : 253–70. http://dx.doi.org/10.1155/1999/18373.
Texte intégralPrasad, G. Durga, et V. Jegathesan. « FPGA Based Symmetrical Multi Level Inverter with Reduced Gate Driver Circuits ». International Journal of Reconfigurable and Embedded Systems (IJRES) 6, no 1 (28 mai 2018) : 53. http://dx.doi.org/10.11591/ijres.v6.i1.pp53-68.
Texte intégralZamri, Muhammad Harith Bin, Yoshihiro Ujihara, Masanori Nakamura, Mohammad R. K. Mofrad et Shukei Sugita. « Decoding the Effect of Hydrostatic Pressure on TRPV1 Lower-Gate Conformation by Molecular-Dynamics Simulation ». International Journal of Molecular Sciences 23, no 13 (1 juillet 2022) : 7366. http://dx.doi.org/10.3390/ijms23137366.
Texte intégralRAGUL, DURAISAMY, et VENKATRAMAN THIYAGARAJAN. « A NOVEL FAULT TOLERANT ASYMMETRICAL 21-LEVEL INVERTER TOPOLOGY WITH REDUCED COMPONENTS ». REVUE ROUMAINE DES SCIENCES TECHNIQUES — SÉRIE ÉLECTROTECHNIQUE ET ÉNERGÉTIQUE 68, no 2 (3 juillet 2023) : 200–205. http://dx.doi.org/10.59277/rrst-ee.2023.68.2.14.
Texte intégralSarhan, Sarhan Abdulsatar, et Shaker Abdulatif Jalil. « Analysis of Simulation Outputs for the Mutual Effect of Flow in Weir and Gate System ». Journal of University of Babylon for Engineering Sciences 26, no 6 (10 avril 2018) : 48–59. http://dx.doi.org/10.29196/jubes.v26i6.1050.
Texte intégralAamali, Kaoutar, Abdelhakim Alali, Mohamed Sadik et Zineb El Hariti. « A Review of the Different Levels of Abstraction for Systems-on-Chip (SoC) ». E3S Web of Conferences 229 (2021) : 01025. http://dx.doi.org/10.1051/e3sconf/202122901025.
Texte intégralFang, Tianyu, Yu Gu, Xiangli He, Xiaodong Liu, Yu Han et Jian Chen. « Numerical Simulation of Gate Control for Unsteady Irrigation Flow to Improve Water Use Efficiency in Farming ». Water 10, no 9 (5 septembre 2018) : 1196. http://dx.doi.org/10.3390/w10091196.
Texte intégralMuroi, Hiromichi, Kensuke Mine et Yoshiki Eguchi. « Scenario Analysis of Sluice Gate Operations for Evaluating Inland Flood Damage ». Journal of Disaster Research 16, no 3 (1 avril 2021) : 429–36. http://dx.doi.org/10.20965/jdr.2021.p0429.
Texte intégralZhang, Meng, Baikui Li et Jin Wei. « Exploring SiC Planar IGBTs towards Enhanced Conductivity Modulation Comparable to SiC Trench IGBTs ». Crystals 10, no 5 (23 mai 2020) : 417. http://dx.doi.org/10.3390/cryst10050417.
Texte intégralQiu, Chun, et Cheng Lan Liu. « 3D Dynamic Numerical Simulation of Water Flow in Stilling Basin with Flaring Gate Pier ». Applied Mechanics and Materials 580-583 (juillet 2014) : 1971–74. http://dx.doi.org/10.4028/www.scientific.net/amm.580-583.1971.
Texte intégralBertrand-Krajewski, J. L., J. P. Bardin, C. Gibello et D. Laplace. « Hydraulics of a sewer flushing gate ». Water Science and Technology 47, no 4 (1 février 2003) : 129–36. http://dx.doi.org/10.2166/wst.2003.0237.
Texte intégralLi, Ran, Jie Zhang et Jianbo Xiao. « Operation State Evaluation of Miter Gate Based on On-Line Monitoring and Finite Element Analysis ». Applied Sciences 13, no 1 (28 décembre 2022) : 381. http://dx.doi.org/10.3390/app13010381.
Texte intégralAshenden, Peter J., Henry Detmold et Wayne S. McKeen. « Execution of VHDL Models Using Parallel Discrete Event Simulation Algorithms ». VLSI Design 2, no 1 (1 janvier 1994) : 1–16. http://dx.doi.org/10.1155/1994/86178.
Texte intégralJmai, Bassem, Vitor Silva et Paulo M. Mendes. « 2D Electronics Based on Graphene Field Effect Transistors : Tutorial for Modelling and Simulation ». Micromachines 12, no 8 (18 août 2021) : 979. http://dx.doi.org/10.3390/mi12080979.
Texte intégralVanijjirattikhan, Rangsarit, Chinoros Thongthamchart, Patsorn Rakcheep, Unpong Supakchukul et Jittiwut Suwatthikul. « Reservoir Flood Routing Simulation for Dam Safety Management in Thailand ». Journal of Disaster Research 16, no 4 (1 juin 2021) : 596–606. http://dx.doi.org/10.20965/jdr.2021.p0596.
Texte intégralChen, Haotian, Hongjun Lv, Zhang Zhang, Xin Cheng et Guangjun Xie. « Design and Analysis of a Novel Low-Power Exclusive-OR Gate Based on Quantum-Dot Cellular Automata ». Journal of Circuits, Systems and Computers 28, no 08 (juillet 2019) : 1950141. http://dx.doi.org/10.1142/s021812661950141x.
Texte intégralChen, Jie Ren, et Shi Feng Xu. « The Numerical Simulation of Hydrodynamics in the Sancha River Mouth ». Advanced Materials Research 1065-1069 (décembre 2014) : 2978–82. http://dx.doi.org/10.4028/www.scientific.net/amr.1065-1069.2978.
Texte intégralChen, Shi Gui, et Xi Zhang. « Optimized Simulation of Automatic Gate System of Beijing Tianjin Intercity Line on Beijing South Railway Station ». Applied Mechanics and Materials 602-605 (août 2014) : 1391–94. http://dx.doi.org/10.4028/www.scientific.net/amm.602-605.1391.
Texte intégralSu, Ching-Lung, Tse-Min Chen et Kuo-Hsuan Wu. « A Prototype-Based Gate-Level Cycle-Accurate Methodology for SoC Performance Exploration and Estimation ». VLSI Design 2013 (16 mai 2013) : 1–10. http://dx.doi.org/10.1155/2013/529150.
Texte intégralJohannesson, Daniel, et Muhammad Nawaz. « Development of a PSpice Model for SiC MOSFET Power Modules ». Materials Science Forum 858 (mai 2016) : 1074–77. http://dx.doi.org/10.4028/www.scientific.net/msf.858.1074.
Texte intégralAl jewari, Maher Abd Ibrahim, Auzani Jidin, Siti Azura Ahmad Tarusan et Mohammed Rasheed. « Implementation of SVM for five-level cascaded H-Bridge multilevel inverters utilizing FPGA ». International Journal of Power Electronics and Drive Systems (IJPEDS) 11, no 3 (1 septembre 2020) : 1132. http://dx.doi.org/10.11591/ijpeds.v11.i3.pp1132-1144.
Texte intégralShah, M. J., K. S. Pandya et P. Chauhan. « Direct ADC Controlled Asymmetric Cascaded Multilevel Inverter ». Engineering, Technology & ; Applied Science Research 12, no 4 (1 août 2022) : 9071–77. http://dx.doi.org/10.48084/etasr.5164.
Texte intégralIvancova, Olga, Vladimir Korenkov, Olga Tyatyushkina, Sergey Ulyanov et Toshio Fukuda. « Quantum supremacy in end-to-end intelligent IT. Pt. I:Quantum software engineering–quantum gate level applied models simulators ». System Analysis in Science and Education, no 1 (2020) (2020) : 52–84. http://dx.doi.org/10.37005/2071-9612-2020-1-52-84.
Texte intégralGuo, Huaixin, Tangsheng Chen et Shang Shi. « Transient Simulation for the Thermal Design Optimization of Pulse Operated AlGaN/GaN HEMTs ». Micromachines 11, no 1 (9 janvier 2020) : 76. http://dx.doi.org/10.3390/mi11010076.
Texte intégralYang, Seiyang. « Performance Improvement of Prediction-Based Parallel Gate-Level Timing Simulation Using Prediction Accuracy Enhancement Strategy ». KIPS Transactions on Computer and Communication Systems 5, no 12 (31 décembre 2016) : 439–46. http://dx.doi.org/10.3745/ktccs.2016.5.12.439.
Texte intégralJiang, Yu, Linyan Zeng et Yuxiao Luo. « Multiobjective Gate Assignment Based on Passenger Walking Distance and Fairness ». Mathematical Problems in Engineering 2013 (2013) : 1–7. http://dx.doi.org/10.1155/2013/361031.
Texte intégralChampac, Victor H., et Joan Figueras. « Current Testing of CMOS Combinational Circuits with Single Floating Gate Defects ». VLSI Design 5, no 3 (1 janvier 1997) : 273–84. http://dx.doi.org/10.1155/1997/97381.
Texte intégralRaj, Sumit, Rajib Kumar Mandal, Mala De et Ashutosh Kumar Singh. « Nine-level inverter with lesser number of power semiconductor switches using dSPACE ». International Journal of Power Electronics and Drive Systems (IJPEDS) 13, no 1 (1 mars 2022) : 39. http://dx.doi.org/10.11591/ijpeds.v13.i1.pp39-46.
Texte intégralDeng, Chengfa, et Jincheng Du. « Numerical Simulation of Hydraulic Characteristics of Spillway Tunnel with Gradually Expanding Outlet and Lower outlet height ». Journal of Physics : Conference Series 2271, no 1 (1 mai 2022) : 012031. http://dx.doi.org/10.1088/1742-6596/2271/1/012031.
Texte intégralKim, Dong-Wook, et Tae-Yong Choi. « Delay Time Estimation Model for Large Digital CMOS Circuits ». VLSI Design 11, no 2 (1 janvier 2000) : 161–73. http://dx.doi.org/10.1155/2000/18189.
Texte intégralSihombing, Fiktor, et Nova Juwita Siburian. « Perancangan Gerbang Otomatis Menggunakan Frekuensi Berbasis Arduino ». Jurnal ELPOTECS 4, no 2 (30 septembre 2021) : 10–21. http://dx.doi.org/10.51622/elpotecs.v4i2.430.
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