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Texte intégralKumari, B., R. Sharma et M. Sahoo. « Electro-thermal modeling and reliability analysis of Cu–carbon hybrid interconnects for beyond-CMOS computing ». Applied Physics Letters 121, no 10 (5 septembre 2022) : 101901. http://dx.doi.org/10.1063/5.0101329.
Texte intégralXu, Yao, Ashok Srivastava et Ashwani K. Sharma. « Emerging Carbon Nanotube Electronic Circuits, Modeling, and Performance ». VLSI Design 2010 (17 février 2010) : 1–8. http://dx.doi.org/10.1155/2010/864165.
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Texte intégralCarver, Chase, Norman Seastrand et Robert Welte. « PWB Z Interconnect Technology - Electrical Performance ». International Symposium on Microelectronics 2014, no 1 (1 octobre 2014) : 000217–21. http://dx.doi.org/10.4071/isom-tp23.
Texte intégralHazra, Arnab, et Sukumar Basu. « Graphene Nanoribbon as Potential On-Chip Interconnect Material—A Review ». C 4, no 3 (30 août 2018) : 49. http://dx.doi.org/10.3390/c4030049.
Texte intégralMyeong-Eun Hwang, Seong-Ook Jung et K. Roy. « Slope Interconnect Effort : Gate-Interconnect Interdependent Delay Modeling for Early CMOS Circuit Simulation ». IEEE Transactions on Circuits and Systems I : Regular Papers 56, no 7 (juillet 2009) : 1428–41. http://dx.doi.org/10.1109/tcsi.2008.2006217.
Texte intégralLiao, Weiping, et Lei He. « Microarchitecture Level Interconnect Modeling Considering Layout Optimization ». Journal of Low Power Electronics 1, no 3 (1 décembre 2005) : 297–308. http://dx.doi.org/10.1166/jolpe.2005.036.
Texte intégralBanan, Behnam, Farhad Shokraneh, Pierre Berini et Odile Liboiron-Ladouceur. « Electrical performance analysis of a CPW capable of transmitting microwave and optical signals ». International Journal of Microwave and Wireless Technologies 9, no 8 (5 juin 2017) : 1679–86. http://dx.doi.org/10.1017/s1759078717000575.
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Texte intégralYAMADA, K., H. KITAHARA, Y. ASAI, H. SAKAMOTO, N. OKADA, M. YASUDA, N. ODA et al. « Accurate Modeling Method for Cu Interconnect ». IEICE Transactions on Electronics E91-C, no 6 (1 juin 2008) : 968–77. http://dx.doi.org/10.1093/ietele/e91-c.6.968.
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Texte intégralZhang, Yong Hong, Wei Jin et Tao Feng. « Nanometer Interconnect Test Structure for Modeling of Process Variation ». Advanced Materials Research 960-961 (juin 2014) : 935–40. http://dx.doi.org/10.4028/www.scientific.net/amr.960-961.935.
Texte intégralGuoan Zhong, Cheng-Kok Koh et K. Roy. « On-chip interconnect modeling by wire duplication ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 22, no 11 (novembre 2003) : 1521–32. http://dx.doi.org/10.1109/tcad.2003.818303.
Texte intégralMa, James D., et Rob A. Rutenbar. « Interval-Valued Reduced-Order Statistical Interconnect Modeling ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 26, no 9 (septembre 2007) : 1602–13. http://dx.doi.org/10.1109/tcad.2007.895577.
Texte intégralFarrokhi, Maryam, Rahim Faez, Saeed Haji Nasiri et Bita Davoodi. « Effect of Varying Aspect Ratio on Relative Stability for Graphene Nanoribbon Interconnects ». Applied Mechanics and Materials 229-231 (novembre 2012) : 205–9. http://dx.doi.org/10.4028/www.scientific.net/amm.229-231.205.
Texte intégralCarloni, Luca P., Andrew B. Kahng, Swamy V. Muddu, Alessandro Pinto, Kambiz Samadi et Puneet Sharma. « Accurate Predictive Interconnect Modeling for System-Level Design ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 18, no 4 (avril 2010) : 679–84. http://dx.doi.org/10.1109/tvlsi.2009.2014772.
Texte intégralKhitun, Alexander. « Magnetic Interconnects Based on Composite Multiferroics ». Micromachines 13, no 11 (17 novembre 2022) : 1991. http://dx.doi.org/10.3390/mi13111991.
Texte intégralChun, Sunghoon, Yongjoon Kim et Sungho Kang. « MDSI : Signal Integrity Interconnect Fault Modeling and Testing for SoCs ». Journal of Electronic Testing 23, no 4 (9 mai 2007) : 357–62. http://dx.doi.org/10.1007/s10836-006-0630-0.
Texte intégralTekleab, Daniel, K. F. Poole, R. Singh, D. L. Carroll et W. R. Harrell. « Modeling early failure in integrated circuit interconnect ». Microelectronics Reliability 40, no 6 (juin 2000) : 991–96. http://dx.doi.org/10.1016/s0026-2714(99)00339-x.
Texte intégralXu, Zhifei, Blaise Ravelo, Olivier Maurice, Sébastien Lalléchère et Fayu Wan. « Kron-Branin modeling of symmetric star tree interconnect ». International Journal of Circuit Theory and Applications 47, no 3 (15 octobre 2018) : 391–405. http://dx.doi.org/10.1002/cta.2575.
Texte intégralLi, Bing-Jie, Zhen-Song Li, Yan-Ping Zhao, Zheng-Wang Li et Min Miao. « Modeling and Optimization Design of Signal Interconnect Channel Considering Signal Integrity in Three Dimensional Integrated Circuits ». Journal of Nanoelectronics and Optoelectronics 16, no 5 (1 mai 2021) : 773–80. http://dx.doi.org/10.1166/jno.2021.2999.
Texte intégralAl-Daloo, Mohammed, Ahmed Soltan et Alex Yakovlev. « Advance Interconnect Circuit Modeling Design Using Fractional-Order Elements ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 39, no 10 (octobre 2020) : 2722–34. http://dx.doi.org/10.1109/tcad.2019.2962779.
Texte intégralTravaly, Y., M. Bamal, L. Carbonell, F. Iacopi, M. Stucchi, M. Van Hove et G. P. Beyer. « A novel approach to resistivity and interconnect modeling ». Microelectronic Engineering 83, no 11-12 (novembre 2006) : 2417–21. http://dx.doi.org/10.1016/j.mee.2006.10.048.
Texte intégralFasig, Jonathan, Gregory Rash, Barbara Randall, Karl Fritz, Steven Currie, Bart McCoy, Paul Riemer, Wendy Wilkins, Barry Gilbert et Erik Daniel. « Interconnect Analysis for 80-Gbps Serial Link Design ». Journal of Microelectronics and Electronic Packaging 5, no 3 (1 juillet 2008) : 135–39. http://dx.doi.org/10.4071/1551-4897-5.3.135.
Texte intégralMi, Ning, Sheldon X. D. Tan et Boyuan Yan. « Multiple block structure-preserving reduced order modeling of interconnect circuits ». Integration 42, no 2 (février 2009) : 158–68. http://dx.doi.org/10.1016/j.vlsi.2008.04.006.
Texte intégralIoan, D., G. Ciuprina, M. Radulescu et E. Seebacher. « Compact modeling and fast simulation of on-chip interconnect lines ». IEEE Transactions on Magnetics 42, no 4 (avril 2006) : 547–50. http://dx.doi.org/10.1109/tmag.2006.871466.
Texte intégralXuejue Huang, P. Restle, T. Bucelot, Yu Cao, Tsu-Jae King et Chenming Hu. « Loop-based interconnect modeling and optimization approach for multigigahertz clock network design ». IEEE Journal of Solid-State Circuits 38, no 3 (mars 2003) : 457–63. http://dx.doi.org/10.1109/jssc.2002.808313.
Texte intégralMa, J. D., et R. A. Rutenbar. « Fast interval-valued statistical modeling of interconnect and effective capacitance ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 25, no 4 (avril 2006) : 710–24. http://dx.doi.org/10.1109/tcad.2006.870067.
Texte intégralJiang, Lijun, Chuan Xu, Barry J. Rubin, Alan J. Weger, Alina Deutsch, Howard Smith, Alain Caron et Kaustav Banerjee. « A Thermal Simulation Process Based on Electrical Modeling for Complex Interconnect, Packaging, and 3DI Structures ». IEEE Transactions on Advanced Packaging 33, no 4 (novembre 2010) : 777–86. http://dx.doi.org/10.1109/tadvp.2010.2090348.
Texte intégralChang, R., Y. Cao et C. J. Spanos. « Modeling the Electrical Effects of Metal Dishing Due to CMP for On-Chip Interconnect Optimization ». IEEE Transactions on Electron Devices 51, no 10 (octobre 2004) : 1577–83. http://dx.doi.org/10.1109/ted.2004.834898.
Texte intégralXia, Lei, Jicheng Meng, Ruimin Xu, Bo Yan et Yunchuan Guo. « Modeling of 3-D Vertical Interconnect Using Support Vector Machine Regression ». IEEE Microwave and Wireless Components Letters 16, no 12 (décembre 2006) : 639–41. http://dx.doi.org/10.1109/lmwc.2006.885585.
Texte intégralMurugavel, A. K., et N. Ranganathan. « Petri net modeling of gate and interconnect delays for power estimation ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 11, no 5 (octobre 2003) : 921–27. http://dx.doi.org/10.1109/tvlsi.2003.817110.
Texte intégralDemeester, Thomas, et Daniël De Zutter. « Fields at a Finite Conducting Wedge and Applications in Interconnect Modeling ». IEEE Transactions on Microwave Theory and Techniques 58, no 8 (août 2010) : 2158–65. http://dx.doi.org/10.1109/tmtt.2010.2053061.
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Texte intégralZhao, Wei, Xia Li, Sam Gu, Seung H. Kang, Matthew M. Nowak et Yu Cao. « Field-Based Capacitance Modeling for Sub-65-nm On-Chip Interconnect ». IEEE Transactions on Electron Devices 56, no 9 (septembre 2009) : 1862–72. http://dx.doi.org/10.1109/ted.2009.2026162.
Texte intégralTSENG, W., C. N. J. LIU et C. SU. « Passive Reduced-Order Macro-Modeling for Linear Time-Delay Interconnect Systems ». IEICE Transactions on Electronics E89-C, no 11 (1 novembre 2006) : 1713–18. http://dx.doi.org/10.1093/ietele/e89-c.11.1713.
Texte intégralJain, Neeraj, A. K. Aggarwal et P. K. Chaudhary. « Carbon Nanotubes : Good Candidate for VLSI Interconnects ». Applied Mechanics and Materials 378 (août 2013) : 165–71. http://dx.doi.org/10.4028/www.scientific.net/amm.378.165.
Texte intégralElfadel, I. M., A. Deutsch, H. H. Smith, B. J. Rubin et G. V. Kopcsay. « A Multiconductor Transmission Line Methodology for Global On-Chip Interconnect Modeling and Analysis ». IEEE Transactions on Advanced Packaging 27, no 1 (février 2004) : 71–78. http://dx.doi.org/10.1109/tadvp.2004.825478.
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Texte intégralDaugherty, Robin, et Dragica Vasileska. « Multi-Scale Modeling of Self Heating Effects on Power Consumption in Silicon CMOS Devices ». Additional Conferences (Device Packaging, HiTEC, HiTEN, and CICMT) 2017, DPC (1 janvier 2017) : 1–22. http://dx.doi.org/10.4071/2017dpc-tp3_presentation4.
Texte intégralBhopte, Siddharth, Jesse Galloway, Kyung-Rok Park, Hyun-Jin Park, Jeong-Han Choi, Ho-Beob Yu et Sung-Hwan Yang. « Thermal modeling approach for enhancing TCNCP process for manufacturing fine pitch copper pillar flip chip packages ». Additional Conferences (Device Packaging, HiTEC, HiTEN, and CICMT) 2013, DPC (1 janvier 2013) : 000441–54. http://dx.doi.org/10.4071/2013dpc-ta22.
Texte intégralQinwei Xu et P. Mazumder. « Equivalent-circuit interconnect modeling based on the fifth-order differential quadrature methods ». IEEE Transactions on Very Large Scale Integration (VLSI) Systems 11, no 6 (décembre 2003) : 1068–79. http://dx.doi.org/10.1109/tvlsi.2003.817522.
Texte intégralBuratynski, E. K. « Thermomechanical Modeling of Direct Chip Interconnection Assembly ». Journal of Electronic Packaging 115, no 4 (1 décembre 1993) : 382–91. http://dx.doi.org/10.1115/1.2909347.
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Texte intégralTan, Sheldon, Zeyu Sun et Sheriff Sadiqbatcha. « Interconnect Electromigration Modeling and Analysis for Nanometer ICs : From Physics to Full-Chip ». IPSJ Transactions on System LSI Design Methodology 13 (2020) : 42–55. http://dx.doi.org/10.2197/ipsjtsldm.13.42.
Texte intégralKacker, K., et S. K. Sitaraman. « Electrical/Mechanical Modeling, Reliability Assessment, and Fabrication of FlexConnects : A MEMS-Based Compliant Chip-to-Substrate Interconnect ». Journal of Microelectromechanical Systems 18, no 2 (avril 2009) : 322–31. http://dx.doi.org/10.1109/jmems.2008.2011117.
Texte intégralBai, X., R. Chandra, S. Dey et P. V. Srinivas. « Interconnect Coupling-Aware Driver Modeling in Static Noise Analysis for Nanometer Circuits ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 23, no 8 (août 2004) : 1256–63. http://dx.doi.org/10.1109/tcad.2004.831568.
Texte intégralHUANG, Z. « Modeling the Effective Capacitance of Interconnect Loads for Predicting CMOS Gate Slew ». IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E88-A, no 12 (1 décembre 2005) : 3367–74. http://dx.doi.org/10.1093/ietfec/e88-a.12.3367.
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