Littérature scientifique sur le sujet « CONVENTIONAL CLOCK GATING »
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Articles de revues sur le sujet "CONVENTIONAL CLOCK GATING"
Jyothula, Sudhakar. « Low power aware pulse triggered flip flops using modified clock gating approaches ». World Journal of Engineering 15, no 6 (3 décembre 2018) : 792–803. http://dx.doi.org/10.1108/wje-09-2017-0309.
Texte intégralJung, Jun Mo, et Jong-Wha Chong. « A Low Power FIR Filter Design for Image Processing ». VLSI Design 12, no 3 (1 janvier 2001) : 391–97. http://dx.doi.org/10.1155/2001/54974.
Texte intégralLaskar, Nivedita, Suman Debnath, Alak Majumder et Bidyut Kumar Bhattacharyya. « A New Current Profile Determination Methodology Incorporating Gating Logic to Minimize the Noise of CPU Chip by 40% ». Journal of Circuits, Systems and Computers 27, no 03 (30 octobre 2017) : 1850049. http://dx.doi.org/10.1142/s0218126618500494.
Texte intégralTouil, Lamjed, Abdelaziz Hamdi, Ismail Gassoumi et Abdellatif Mtibaa. « Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip-Flops ». Journal of Electrical and Computer Engineering 2020 (10 juillet 2020) : 1–9. http://dx.doi.org/10.1155/2020/8108591.
Texte intégralPrema, S., N. Karthikeyan et S. Karthik. « Ultra-Low Power and High Sensitivity of Joint Clock Gating Based Dual Feedback Edge Triggered Flip Flop for Biomedical Imaging Applications ». Journal of Medical Imaging and Health Informatics 11, no 12 (1 décembre 2021) : 3215–22. http://dx.doi.org/10.1166/jmihi.2021.3919.
Texte intégralKannan, L. Mohana, et Deepa D. « Low power and area efficient design of fir filter using enhanced clock gating technique ». Journal of Engineering Research 9 (27 octobre 2021). http://dx.doi.org/10.36909/jer.11307.
Texte intégralJayanthi, VE, Senthil Pitchai et M. Smitha. « Design a Hybrid FPGA Architecture for Visible Digital Image Watermarking in Spatial and Frequency Domain ». Journal of Circuits, Systems and Computers, 23 juillet 2021, 2250020. http://dx.doi.org/10.1142/s0218126622500207.
Texte intégralThèses sur le sujet "CONVENTIONAL CLOCK GATING"
MULANI, JUNED ALTAF. « POWER, PERFORMANCE AND AREA METRICS IN VLSI DESIGN : AN ANALYTICAL APPROACH ». Thesis, 2023. http://dspace.dtu.ac.in:8080/jspui/handle/repository/19849.
Texte intégral