Littérature scientifique sur le sujet « Circuits intégrés analogiques et mixtes »
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Articles de revues sur le sujet "Circuits intégrés analogiques et mixtes"
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Tap, H., R. P. Tan, O. Bernal, P.-F. Calmon, C. Rouabhi, C. Capello, P. Bourdeu d'Aguerre, F. Gessinn et M. Respaud. « De la conception à la fabrication de circuits intégrés en technologie CMOS ». J3eA 18 (2019) : 1019. http://dx.doi.org/10.1051/j3ea/20191019.
Texte intégralRésumé :
L’objectif de ce projet pédagogique est de proposer à des étudiants de niveau Master ou Ingénieur en Electronique un module complet leur permettant de se familiariser avec la conception et la fabrication de circuits intégrés analogiques répondant spécifiquement à un cahier des charges. L’autonomie et la prise d’initiatives sont favorisées par le mode d’Apprentissage Par Projet (APP). Le projet, d’une durée totale de 9 journées permettra à une équipe constituée de 2 binômes d’étudiants de réaliser un circuit CMOS personnalisé selon un cahier des charges, à partir de la modélisation de la filière technologique NMOS et PMOS accessibles à la centrale technologique de l’Atelier Interuniversitaire de Micro-nano Electronique (AIME) de Toulouse. Ce projet vise à placer les étudiants dans un contexte proche d’une situation en milieu professionnel, où ils doivent concevoir, réaliser et tester une solution répondant à un cahier des charges. A l’issue des tests expérimentaux, les étudiants présenteront leurs résultats au travers d’un rapport écrit et d’une présentation orale. Ils devront analyser les écarts aux cahiers des charges et les écarts entre calculs théoriques/simulation et mesures ; puis proposer les voies et alternatives qui permettraient d’améliorer leurs solutions.
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Hébrard, L., F. Antoni, F. Schwartz, F. Stock, D. Constantin, S. Litaudon et B. Gonzalez. « Introduction à la modélisation compacte de transistor MOS pour concepteurs de circuits intégrés : mise en pratique de la théorie ». J3eA 21 (2022) : 1014. http://dx.doi.org/10.1051/j3ea/20221014.
Texte intégralRésumé :
Les étudiants en conception de circuits intégrés analogiques doivent maîtriser le fonctionnement du transistor MOS. Ceci passe par une compréhension approfondie des modèles compacts des transistors utilisés pour dimensionner et simuler les circuits, et demande un fort investissement en physique du semi-conducteur. Afin de motiver les étudiants du Master Systèmes Microélectroniques de l’Université de Strasbourg, leur cours de modélisation des composants est relié à leur stage de fabrication de transistors NMOS au Centre Interuniversitaire de Micro-Electronique et Nanotechnologies de Grenoble en leur proposant de modéliser et simuler par éléments finis les transistors qu’ils ont fabriqués. Le cours théorique établit le modèle compact et les travaux pratiques permettent de simuler les caractéristiques I-V des transistors à partir desquelles les étudiants extraient les paramètres électriques du modèle. En parallèle, les étudiants caractérisent les transistors qu’ils ont fabriqués et en déduisent par mesure les paramètres électriques qui sont comparés aux paramètres extraits des simulations. Dans cet article, nous décrivons le déroulé des enseignements que nous avons mis en place, depuis la fabrication jusqu’à l’extraction des paramètres afin de montrer la cohérence d’ensemble qui est un vrai atout pour motiver les étudiants à s’investir en physique du semi-conducteur et modélisation des composants électroniques intégrés.
3
Depey, Maurice. « Travaux pratiques de conception et d’analyses de circuits intégrés analogiques réalisés sur réseau prédiffusé bipolaire ». Annales Des Télécommunications 46, no 9-10 (septembre 1991) : 501–6. http://dx.doi.org/10.1007/bf02998690.
Texte intégral
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Jacquemod, G., Y. Charlon, Z. Wei, Y. Leduc et P. Lorenzini. « Application de la technologie FDSOI pour la conception de nouvelles topologies de circuits analogiques et mixtes ». J3eA 18 (2019) : 1021. http://dx.doi.org/10.1051/j3ea/20191021.
Texte intégralRésumé :
Pour poursuivre la loi de Moore avec des noeuds technologiques de 22 nm et en deçà, les transistors MOS bulk ont été remplacés par des transistors FinFET ou UTBB-FDSOI. Ces derniers disposent d’une grille arrière permettant de réaliser de nouvelles topologies de circuits analogiques et mixtes, offrant des performances jamais atteintes et réduisant certaines limitations, comme par exemple celles liées à la réduction de la longueur du canal. Partant de la caractéristique de la tension de seuil d’un transistor UTBB-FDSOI en fonction de la polarisation de la grille arrière, nous proposons aux élèves-ingénieurs d’étudier quelques nouvelles topologies de cellules par des simulations statiques et transitoires, associés à des analyses de Monte Carlo pour évaluer l’impact des variations du procédé de fabrication sur leurs performances finales. La première étude concerne la réalisation d’un inverseur en logique complémentaire basé sur le couplage croisé des grilles arrières de deux inverseurs permettant une symétrisation des signaux de sortie complémentaires. Ce concept peut être étendu à toutes les portes logiques et permet de réaliser des oscillateurs en anneau aux performances inédites. Une approche similaire est également appliquée à un miroir de courant permettant de réduire de façon drastique les effets de canal court.
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Besnard, Joël, Pascal Bolcato, Dézai Glao et Hervé GuÉgan. « Simulation des circuits analogiques et mixtes ». Électronique, novembre 2009. http://dx.doi.org/10.51257/a-v3-e3450.
Texte intégral
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BESNARD, Joël, Pascal BOLCATO et Dézaï GLAO. « Simulation des circuits analogiques et mixtes ». Électronique, février 2018. http://dx.doi.org/10.51257/a-v4-e3450.
Texte intégralThèses sur le sujet "Circuits intégrés analogiques et mixtes"
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Ihs, Hassan. « Test intégré autonome des circuits analogiques et mixtes ». Montpellier 2, 1997. http://www.theses.fr/1997MON20213.
Texte intégralRésumé :
Cette these propose des techniques de test integre en domaine statique (dc) des circuits analogiques et mixtes analogique-numerique. Le premier chapitre presente une vue globale des problemes lies au test des circuits mixtes. Ensuite, une revue de l'etat de l'art en matiere de test integre de ces circuits est presentee. Le deuxieme chapitre traite de la testabilite en courant et en tension des cellules analogiques elementaires. Une etude sur la testabilite en courant de cellules de type amplificateur operationnel nous a conduit a degager une technique generale de test pour ce type de cellules. Cette technique consiste a saturer la cellule sous test (par le controle de ces tensions d'entrees) et a observer le nud de tension interne correspondant a la sortie de son etage differentiel. Des taux de couverture de fautes proches de 100% sont alors obtenues. Ensuite, nous avons mis au point un capteur de tension original permettant l'analyse complete de la signature issue du nud sous test. Ce capteur offre la possibilite de realisation de l'analyse de signature a tres faible cout en surface de silicium ajoutee. Le troisieme chapitre est consacre au test integre des circuits a capacite commutees. Apres un bref rappel de la technique des capacites commutees, deux techniques de test de ces circuits tirant profit de leur nature particuliere ont ete proposees. Les deux techniques utilisent la possibilite de reconfiguration des circuits a capacites communautees par des moyens de cvt pour realiser des circuits facilement testables en dc. La premiere permet de mesurer directement in-situ les rapports capacitifs intervenant dans la fonction de transfert d'un circuit a capacite commutees. Les performances de ce circuit sont ensuite evaluees permettant ainsi de s'affranchir du probleme delicat de la modelisation de fautes analogiques. La deuxieme technique offre la possibilite de realiser l'integration complete des ressources de test des circuits a capacites commutees. Deux algorithmes de synthese haut niveau des ressources de testabilite mis en uvre par les deux techniques ont ete proposes. Il a aussi ete montre qu'un dimensionnement adequat des composants de cvt permet de minimiser leur influence sur le fonctionnement normal du circuit pour une large gamme de frequences. Enfin, les validations realisees montrent la viabilite de ces deux techniques.
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Lao, Eric. « Placement et routage de circuits mixtes analogiques-numériques CMOS ». Electronic Thesis or Diss., Sorbonne université, 2018. http://www.theses.fr/2018SORUS575.
Texte intégralRésumé :
Avec l’évolution des procédés technologiques d’intégration, le traitement numérique devient de plus en plus rapide tout en coûtant moins en surface et en consommation d’énergie. La diminution des dimensions est effectuée au détriment de la précision des blocs analogiques. L’idée est de bénéficier des performances offertes par les circuits numériques pour relâcher les spécifications des blocs analogiques et gagner ainsi globalement en surface et consommation. Or les concepteurs de circuits mixtes analogiques-numériques sont confrontés à une situation où ils doivent choisir entre un flot purement analogique et un flot purement numérique, chacun des deux ignorant l’autre. Cette thèse propose un flot de conception mixte du dessin des masques en unifiant le flot de conception numérique et analogique Dans une phase de placement, le concepteur est amené à décrire un placement relatif de son circuit sous la forme d’un script permettant à notre outil de générer un ensemble de placements valides. Par la suite, une phase de routage global détermine de manière grossière les chemins les plus courts permettant de joindre les connecteurs de chaque net. Ces chemins prennent en compte diverses contraintes du circuit telles que des obstacles ou des contraintes de symétrie. Une phase de routage détaillé vient ensuite compléter la construction et la résolution des problèmes de superposition des fils de routage. Notre flot de conception est appliqué à plusieurs circuits analogiques et mixtes de tailles différentes. Notre approche a pour objectif de donner du contrôle aux concepteurs tout au long de la conception du dessin des masquesAs the technological processes of integration on silicon evolve by increasing the fine engraving and the integration density, digital processing has become faster at a lower cost in area and power consumption. This reduction in size is made at the expense of analog blocks' precision. The idea is to take advantage of the performance offered by digital circuits to release the specifications for analog blocks and globally win area occupation and consumption. Yet, analog-digital mixed circuit designers are faced with a situation where they have to choose between a purely analog design flow or a pure digital design flow, each ignoring the other. In this thesis, we introduced a new mixed-signal design flow, which aims at unifying both digital and analog design flows. Our design flow is divided into three steps: a placement step, a global routing step and a detailed routing step. During the placement step, the designer describes the relative placement and a set of constraints and our placement tool will generate all the valid placements respecting these constraints. The global routing step determines approximately the shortest path to connect the connectors according to a netlist. The shortest paths take into account several constraints such as symmetry constraints or avoiding obstacles. Finally, the detailed routing step completes the construction of each wire and resolve overlap issues of the wires. Our design flow has been applied to several analog and mixed-signal circuits, placed and routed within a few seconds. Our main goal is to give control to the designer all along the layout design flow steps
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Benzarti, Walid. « Modélisation et caractérisation de la cellule mémoire de type eeprom pour la simulation et la conception de circuits intégrés analogiques et mixtes ». Paris, ENST, 1999. http://www.theses.fr/1999ENST0032.
Texte intégralRésumé :
Actuellement, le marché des mémoires atteint la quasi moitié de la production des circuits intègres. Cette évolution est principalement due à l'amélioration de la technologie de fabrication des mémoires. Dans ce sens, l'essor important que connaissent les applications RFID (radio frequency identification), nécessitant une sauvegarde permanente de l'information, a permis de focaliser une attention particulière dans l'étude et l'amélioration des performances des mémoires non volatiles. La sélectivité du bit programme permise par la cellule eeprom (electrically erasable programmable read only memory) ainsi qu'une dégradation moindre par rapport à d'autres types de cellules mémoires donne une importance particulière a l'emploi des eeprom's dans la conception de circuits intègres analogiques et mixtes. Afin d'améliorer les performances de ces circuits et d'explorer de nouvelles applications, nous nous sommes proposés de modéliser et de caractériser la cellule eeprom. Pour la simulation et la conception de circuits intègres, ce modèle doit allier simplicité et précision. Un contrat liant la société st-microelectronics et l'école nationale supérieure des telecommunications a autorisé la validation du modèle développe sur la cellule eeprom 0. 8m en technologie simple polysilicium. Une étude statistique a permis d'évaluer la sensibilité des caractéristiques de la cellule eeprom face à la variation de ses principaux paramètres technologiques. Une deuxième collaboration avec la société Inside technologies était à l’ origine d'une étude similaire sur la cellule eeprom 0. 8m en technologie double polysilicium. Le modèle développe récurrent a été utilise pour simuler le bloc analogique de la carte à puce. Les résultats obtenus ont montré une bonne concordance entre mesures et simulations. Plus encore, ce modèle a permis d'évaluer l'évolution de certaines variables importantes inexplorables par l'utilisation d'un modèle générique de la cellule eeprom. Enfin, la possibilité de programmation de la tension de seuil de ce type de cellules mémoire était à l’ origine de la conception d'un circuit de calibrage pour améliorer l'appariement des amplificateurs opérationnels. Les résultats de simulation ont montré une réduction de l'offset de l'aop de 10mv à une valeur de 280v.
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Bornat, Yannick. « Réseaux de neurones sur silicium : une approche mixte, analogique / numérique, pour l'étude des phénomènes d'adaptation, d'apprentissage et de plasticité ». Phd thesis, Université Sciences et Technologies - Bordeaux I, 2006. http://tel.archives-ouvertes.fr/tel-00181353.
Texte intégralRésumé :
Dans un contexte où l'usage de circuits neuromimétiques se généralise au sein des neurosciences, nous étudions ici leur intégration au sein de réseaux adaptatifs. Les circuits mis en oeuvre se basent sur un modèle proche de la biologie résolu en continu et en temps réel. Les calculs relatifs à l'adaptation du réseau sont réalisés en numérique temps réel, logiciel et/ou matériel. La partie logicielle est assurée par un ordinateur interfacé à travers le bus PCI, tandis que la partie matérielle utilise des EPGAS. Trois générations sont présentés avec une analyse critique sur leur utilisation comme système de simulation de réseau neuronal.
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Levi, Timothée. « Méthologie de développement d'une bibliothèque d'IP-AMS en vue de la conception automatisée de systèmes sur puces analogiques et mixtes : application à l'ingénierie neuromorphique ». Phd thesis, Université Sciences et Technologies - Bordeaux I, 2007. http://tel.archives-ouvertes.fr/tel-00288469.
Texte intégralRésumé :
Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèques d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogique, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie. Ces travaux proposent également une méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.
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Sienkiewicz, Magdalena. « Méthodologie de localisation des défauts soft dans les circuits intégrés mixtes et analogiques par stimulation par faisceau laser : analyse de résultats des techniques dynamiques paramétriques ». Thesis, Bordeaux 1, 2010. http://www.theses.fr/2010BOR14028/document.
Texte intégralRésumé :
Cette thèse s’inscrit dans le domaine de la localisation de défauts de type «soft» dans les Circuits Intégrés (CI) analogiques et mixtes à l’aide des techniques dynamiques de stimulation laser en faible perturbation. Les résultats obtenus à l’aide de ces techniques sont très complexes à analyser dans le cas des CI analogiques et mixtes. Ce travail porte ainsi particulièrement sur le développement d’une méthodologie facilitant l’analyse des cartographies laser. Cette méthodologie est basée sur la comparaison de résultats de simulations électriques de l’interaction faisceau laser-CI avec des résultats expérimentaux (cartographies laser). L’influence des phénomènes thermique et photoélectrique sur les CI (niveau transistor) a été modélisée et simulée. La méthodologie a été validée tout d’abord sur des structures de tests simples avant d’être utilisée sur des CI complexes que l’on trouve dans le commerceThis thesis deals with Soft failure localization in the analog and mixed mode Integrated Circuits (ICs) by means of Dynamic Laser Stimulation techniques (DLS). The results obtained using these techniques are very complex to analyze in the case of analog and mixed ICs. In this work we develop a methodology which facilitates the analysis of the laser mapping. This methodology consists on combining the experimental results (laser mapping) with the electrical simulations of laser stimulation impact on the device. The influence of photoelectric and thermal phenomena on the IC (transistor level) has been modeled and simulated. The methodology has been validated primarily on test structures before being used on complex Freescale ICs existing in commerce
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Saïghi, Sylvain. « Circuits et systèmes de modélisation analogique de réseaux de neurones biologiques : application au développement d'outils pour les neurosciences computationnelles ». Phd thesis, Université Sciences et Technologies - Bordeaux I, 2004. http://tel.archives-ouvertes.fr/tel-00326005.
Texte intégralRésumé :
Ce sujet de recherche a pour principaux objectifs la réalisation d'une bibliothèque de fonctions électroniques analogiques intégrées réalisant les opérations mathématiques présentes dans les modèles des canaux ioniques des neurones et l'évaluation des éléments de cette même bibliothèque. Ce travail se poursuit par la conception d'un système démonstrateur basé sur un circuit intégré analogique neuromimétique utilisant la bibliothèque d'opérateurs pour que ce même circuit intégré puisse être utilisé dans de nouvelles expériences mettant en oeuvre la technique hybride. En fonction des performances du circuit, il a été aussi étudié la faisabilité de son utilisation pour le développement d'un outil d'extraction des paramètres d'une cellule nerveuse, voire même d'un mini-réseau composé de moins d'une dizaine de neurones, par la technique d'optimisation.
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Li, Yao. « Proposition d'extension à SystemC-AMS pour la modélisation, la conception et la vérification de systèmes mixtes analogiques-numériques ». Thesis, Paris 6, 2015. http://www.theses.fr/2015PA066190.
Texte intégralRésumé :
Parmi les produits électroniques de l’industrie des semi-conducteurs, les applications mixtes numériques-analogiques (AMS) représentent une part de marché à forte croissance. Le principal problème pour la conception de systèmes AMS est l’absence de flot de conception standard, puisque les blocs AMS ne peuvent pas être synthétisés de façon systématique `a partir d’une spécification de haut niveau en l’absence d’information au niveau transistor. Par ailleurs, il est très difficile de modéliser les caractéristiques au niveau transistor dans des descriptions comportementales de plus haut niveau (système). Face à ces d´défis, nous proposons une plateforme de modélisation, de dimensionnement et de vérification unifiée. La plate-forme repose sur une méthode de dimensionnement ascendant des blocs analogiques et une approche de simulation descendante depuis le système jusqu’aux transistors. Les différents niveaux d’abstraction envisagés sont d´écrits grâce aux langages C/C ++ et SystemC-AMS. En outre, nous expliquons comment UVM-SystemC-AMS développé dans le cadre du projet européen FP7 VERDI, fournit une m´méthode pour la vérification des systèmes AMS avec des interactions HW / SW. Nous appliquons ces méthodes à deux circuits. Le premier est un circuit de conversion analogique numérique pipeline à 3 étages et 6 bits. Il présente une vue hiérarchique du processus de conception. Le second est un sous-système analogique d’un système implantable de télémétrie, qui inclut une boucle de rétroactionMixed-signal applications are among the fastest growing market segments in the electronics and semiconductor industry. This is driven by the growth opportunities in mobile communication, networking, power management, automotive, medical, imaging, and security applications, which all require analog and mixed-signal (AMS) content. One bottleneck exists if the designs include analog components together with digital ones. Digital design has a well-defined, top-down design methodology, but AMS design has traditionally been an ad hoc custom design process, it is more time-consuming interactive process and fully based on designerÕs expertise. The major difficulty is how to model the impact of circuit non-idealities and technology process variations on system- level performances.In this thesis, we present an unified modeling, design and verification platform with a fast sizing and biasing methodology. The proposed methodology propagates the circuit-level non- idealities into system-level simulations in a very natural way. The methodology synchronizes SystemC-AMS TDF MoC and electrical circuit simulator (SPICE), which enables to mix non- conservative system-level model with conservative nonlinear circuit netlist. Besides, we explain how UVM-SystemC-AMS developed in the FP7 Verdi project, provides an unified methodology for the verification of systems having interconnected AMS, HW/SW. In order to explore the effectiveness of the proposed methodology, two case studies are investigated: a 3-stage 6-bit ADC pipeline and a voltage regulator for an implantable telemetric system. The problem of hierarchical design is illustrated in the 3-stage 6-bit ADC pipeline while the problem of system architecture with feedback loop is illustrated in the implantable telemetric system
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Lévi, Timothée. « Méthodologie de développement d'une bibliothèque d'IP-AMS en vue de la conception automatisée de systèmes sur puces analogiques et mixtes : application à l'ingénierie neuromorphique ». Bordeaux 1, 2007. http://www.theses.fr/2007BOR13480.
Texte intégralRésumé :
Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèque d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogiques, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.
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Wei, Zhaopeng. « Auto-polarisation de la grille arrière pour auto-calibration de cellules analogiques et mixtes en technologie UTBB-FDSOI ». Thesis, Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4033.
Texte intégralRésumé :
Dans la course à la miniaturisation des circuits électroniques intégrés, il semble maintenant acquis que les technologies UTBB-FDSOI sont mieux adaptées aux tailles nanométriques, car elles peuvent limiter les problèmes dus aux variations aléatoires des dopages utilisés dans les transistors classiques de type “bulk” et apporter une amélioration significative en termes de performances et de conception de faible puissance. Les travaux de thèse présentés dans ce mémoire apportent une contribution significative au développement et à la mise au point de nouveaux blocs de base pour la conception et la réalisation d’une boucle à verrouillage de phase (PLL) utilisant la logique complémentaire en technologie UTBBFDSOI28 nm. Grâce à cette dernière, nous avons proposé un inverseur complémentaire basé sur une paire d’inverseurs à couplage croisé des grilles arrières offrant en sortie des signaux symétriques et complémentaires. Ce concept peut être étendu à toutes les cellules numériques pour générer des signaux de sortie plus stables, symétriques et résilients. D’abord nous avons conçu un oscillateur en anneaux rapide et performant composé par quatre inverseurs complémentaires délivrant des horloges de qualité en quadratures dont la fréquence d’oscillation est de 7.3 GHz. Puis, en utilisant la logique complémentaire et le contrôle de la grille arrière de cette technologie, nous proposons une solution efficace pour concevoir de nouvelles structures de VRCO, pompe de charge, PFD, diviseur etc., qui sont les éléments de base des PLL à grande vitesse et à faible bruit. Toutes ces conceptions ont été simulées et vérifiées sous Cadence. En outre, une puce de test de RO, miroir de courant et VCRO a déjà été réalisée en silicium et testée, validant l'ensemble de nos travauxIn the competition of the miniaturization of integrated electronic circuits, UTBB-FDSOI technologies are better adapted to nanometric sizes, because they can limit the problems due to the random doping variations used in conventional “bulk” transistors and bring a significant improvement in terms of performance and low power design. This thesis is a contribution to the development of novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology. Using this technology, we proposed a complementary inverter based on a pair of back-gate cross-coupled inverters offering a fully symmetrical operation of complementary signals. This design concept can be extended to any digital cells to generate more stable, symmetrical and resilient output signals. First, we designed a fast and efficient ring oscillator composed by four complementary inverters delivering quadrature clocks which oscillation frequency is 7.3GHz. Then using complementary logic and back-gate control structure, we proposed an efficient solution to produce novel structures of VRCO, PFD, Charge pump, divisor etc., which are the key building blocks of high-speed low noise PLLs. All these designs have been simulated and verified using Cadence. Moreover, a test chip of RO, current mirror and VCRO have already been realized in silicon and tested
Livres sur le sujet "Circuits intégrés analogiques et mixtes"
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Germany) Fachtagung Analog (16th 2018 Neubiberg. ANALOG 2018 ; 16th GMM/ITG-Symposium : 13-14 Sept. 2018. Berlin] : [VDE Verlag], 2018.
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2
Design of analog CMOS integrated circuits. Boston, MA : McGraw-Hill, 2001.
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3
Razavi, Behzad. Design of Analog CMOS Integrated Circuits. McGraw-Hill Science/Engineering/Math, 2000.
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4
Razavi, Behzad. Design of Analog CMOS Integrated Circuits. McGraw-Hill Science/Engineering/Math, 2000.
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