Littérature scientifique sur le sujet « Circuit logique programmable sur le terrain »

La signification de la simulation en temps réel dans le développement et la validation des convertisseurs électroniques de puissance, ainsi que de leurs contrôleurs associés dans une configuration matériel dans la boucle (HIL), est largement reconnue. Un modèle précis et détaillé des dispositifs de commutation de puissance joue un rôle crucial pour garantir la crédibilité de la simulation des convertisseurs électroniques de puissance. Cependant, la construction de modèles d'interrupteurs en temps réel de haute précision pose un défi particulier en raison des conflits entre la complexité de calcul découlant de la non-linéarité du modèle d'interrupteur et la nécessité d'un pas de simulation suffisamment petit, pouvant atteindre potentiellement le niveau de la nanoseconde.Afin d'améliorer la précision du modèle d'interrupteur de puissance en préservant au maximum leur non-linéarité tout en assurant une exécution en temps réel, cette thèse se concentre sur l'utilisation des réseaux de neurones artificiels (ANN) pour modéliser les dispositifs de commutation de puissance, en exploitant leurs avantages inhérents pour traiter les problèmes non linéaires et leur structure de réseau parallèle qui s'aligne bien avec le matériel FPGA. Ainsi, trois modèles d'interrupteurs sont proposés, à savoir un modèle au niveau du système basé sur les ANN, un modèle quasi-transitoire à haute résolution assisté par les ANN et un modèle transitoire à haute fidélité assisté par les ANN. Le premier modèle est développé en incorporant la non-linéarité des I-V caractéristiques statiques des interrupteurs de puissance dans le processus de modélisation. De plus, pour calculer les pertes de commutation utilisées pour obtenir la température de jonction du dispositif, le deuxième modèle est proposé, ce qui facilite la génération de formes d'ondes transitoires de commutation avec une résolution de 5 ns après réception des sorties de simulation au niveau du système. Cependant, les résultats transitoires de commutation obtenus à partir du deuxième modèle ne contribuent pas directement à l'amélioration de la précision de la simulation au niveau du système. C'est pourquoi le troisième modèle est créé, qui peut être intégré de manière transparente dans la simulation au niveau du système avec un pas de temps de 20 ns, permettant ainsi d'atteindre la plus haute précision de simulation ainsi que des informations sur les comportements transitoires de commutation. L'efficacité et la précision des trois modèles d'interrupteurs proposés sont testées et validées en les appliquant à un convertisseur boost flottant à interleaved multi-phase (FIBC) simulé sur une plateforme temps réel basée sur FPGA
The significance of real-time simulation in the development and validation ofpower electronic converters, along with their associated controllers in a Hardware-in-the-Loop (HIL) configuration, has been widely acknowledged. Accurate anddetailed model of power switching devices plays a pivotal role in ensuring thesimulation credibility of power electronic converters. However, constructing high-precision real-time switch models poses a particular challenge due to the conflictsbetween the computational complexity arising from the nonlinearity of the switchmodel and the need for a sufficiently small simulation time step, potentially reachingthe nanosecond level.To enhance the accuracy of the power switch model by preserving their nonlinearity to the greatest extent possible while ensuring real-time execution, this thesis focuses on utilizing artificial neural networks (ANNs) for modeling power switching devices, leveraging their inherent advantages in handling nonlinear problems and their parallel network structure that aligns well with field-programmable gate array (FPGA) hardware. In this way, three switch models are proposed, namely ANN-based system-level model, ANN-aided high-resolution quasi-transient model, and ANN-assisted high-fidelity transient model. The first model is developed by incorporating the nonlinearity of power switch static I-V characteristics into the modeling process.Furthermore, in order to accurately determine the device junction temperature, which directly affects the static characteristics, it is essential to calculate the switching losses. For this aim, the second model is proposed, which facilitates the generation of switching transient waveforms with a 5 ns resolution after receiving the system-level simulation outputs. However, the switching transient results obtained from the second model do not directly contribute to the overall improvement of the system-level simulation accuracy. Therefore, the third model is born, which can be seamlessly integrated into the system-level simulation with a time-step of 20 ns, thus enabling the attainment of the highest simulation accuracy along with insights into the switching transient behaviors. The effectiveness and accuracy of the proposed three switch models are tested and validated by applying them to a multi-phase floating interleaved boost converter (FIBC) simulated on the FPGA-based real-time platform

Cette these se situe dans le cadre de la synthese logique. L'objectif de ce travail est de resoudre des problemes fondamentaux de la synthese logique sur les reseaux programmables de type fpga et cpld, lies a la decomposition technologique et a la prediction temporelle sur ce type de boitiers. La premiere partie du travail s'interesse aux techniques de decomposition technologique permettant un ciblage heterogene sur les reseaux programmables de type fpga. Nous partons des techniques classiques, puis sont proposees des alternatives basees sur le principe de couverture des nuds et la decomposition de roth&karp. Nous presentons en outre des methodes de bi-decomposition booleenne en utilisant les operateurs logiques or et xor. Ces methodes sont particulierement interessantes pour permettre une meilleure exploitation des ressources des nouveaux cplds ainsi que les differentes configurations des blocs logiques des nouveaux fpgas. La derniere partie traite de la prediction temporelle sur des cibles hierarchiques. La modelisation des circuits en utilisant les structures de cones logiques, et leur classification temporelle permet d'orienter un decoupage du plan de masse, lequel guidera les outils de placement et routage.

Cette these a essentiellement consiste a etudier la synthese et la generation de macros sur les cibles programmables hierarchique de type cpld. Cette etude porte surtout sur les operateurs arithmetiques de base (additionneurs, comparateur,. . . ). Il s'agit de choisir les architectures appropriees, de generer des equations parametrees, de mettre en place une optimisation utilisant au maximum les ressources specifiques des produits recents de ces composants (mach5 de vantis, et atf1500 d'atmel). Une facette importante de ce travail a concerne les predictions et evaluations temporelles incluant le lien entre l'optimisation et le plan de masse lors de l'implantation physique sur ces composants. Les resultats sont particulierement originaux.

Cette thèse se situe dans le cadre de la synthèse logique. Elle a pour objet la synthèse logique optimisée de circuits sur réseaux programmables à base de «tables de vérité» de type «Xilinx». Ces réseaux programmables ont été à l'origine du premier succès commercial des réseaux reprogrammables à faible granularité. Une première solution pratiquée industriellement a consisté à associer une bibliothèque équivalente de primitives logiques simples de type «cellule standard» à un réseau Xilinx. Une telle approche conduit à une très pauvre utilisation de la technologie cible car elle ne tire pas profit de la richesse de la cellule de base. Cette thèse s'intéresse, en conséquence, à des approches plus ciblées. Il s'agit de décomposer de façon optimisée les parties combinatoires en sous-fonctions «saturant» les possibilités des cellules élémentaires. Pour ceci, le traitement des fonctions booléennes sera effectué dès l'étape de factorisation en fonction du but final. Après un rappel de la factorisation «lexicographique», qui a comme fondement l'existence d'un ordonnancement des entrées, une méthode de décomposition en sous fonctions de k variables est proposée. Elle sert de base à des méthodes de décomposition technologique pour les séries Xilinx 3000 et Xilinx 4000. Deux alternatives à cette factorisation lexicographique sont proposées, une factorisation utilisant une représentation par diagramme de décision binaire (ROBDD) et une factorisation algébrique classique adaptée aux caractéristiques de la cible Xilinx. La dernière étape de synthèse concerne de façon plus fine le regroupement des sous-fonctions dans la cellule physique Xilinx et se préoccupe de l'optimisation des points de mémorisation, des buffers et des ressources d'horloge. Une évaluation sur un ensemble d'exemples internationaux et industriels démontre l'efficacité des méthodes proposées. Ce travail a fait l'objet d'un transfert technologique vers le logiciel industriel ASYL+

Les systèmes embarqués sur puce (SoC: Systems-on-Chip) sont devenus de plus en plus complexes grâce à l’évolution de la technologie des circuits intégrés. Les applications récentes nécessitent des systèmes à haute performances. Les FPGAs (Field Programmable Gate Arrays) peuvent répondre à ces besoins. On retrouve ces FPGA dans de nombreux domaines d’application : systèmes embarqués, télécommunications, traitement du signal et des images, serveurs de calcul HPC, etc. De nombreux défis sont rencontrés par les concepteurs de ces applications, parmi lesquels : le développement des applications complexes, la vérification du code, la nécessité d’automatiser le processus de conception pour augmenter la productivité et satisfaire la contrainte du « time-to-market ». Récemment, la synthèse de haut niveau (ou HLS) est considérée comme une solution efficace pour résoudre ces défis en utilisant un niveau d’abstraction plus élevé. En effet, cette technique permet de transformer automatiquement une spécification du système en C, C++, systemC en une implémentation au niveau transfert de registre (ou RTL pour Register Transfer Level). Les outils de HLS offrent un espace de solutions avec un grand nombre d’optimisations possibles au niveau du code comme l’utilisation du dépliage de boucles, le flot de données et partitionnement des tableaux, etc. Le concepteur doit explorer toutes ces alternatives et mesurer les performances obtenues en termes de temps d’exécution, de ressources matérielles, et de consommation d’´energie. Dans ce travail de thèse, nous avons utilisé les accélérateurs matériels à base de FPGAs et nous avons développé l’outil HAPE. Ce dernier permet d’aider les concepteurs à estimer la performance, la surface et l’énergie pour diverses configurations au niveau du code source. L’approche proposée comprend quatre contributions principales : (i) Nous avons proposé un modèle analytique de haut niveau pour estimer le temps de communications et le temps d’exécution total (ii) nous avons proposé un modèle analytique pour estimer les différentes ressources du FPGAs (DSPs, LUTs, FFs, BRAMs), (iii) nous avons proposé un modèle analytique pour estimer la consommation d’énergie basé sur l’utilisation du matériel (BRAMs, FFs, LUTs, etc) en explorant l’espace de solutions pour les différentes optimisations, (iv) Nous avons enfin proposé un environnement de conception (HAPE) permettant l’exploration des 3 critères : temps, ressources matérielles et consommation de puissance. L’approche proposée dans cette thèse est basée sur une analyse dynamique du code exécutée pour extraire les dépendances des données. Cette approche augmente la précision dans l’estimation du : temps de communication, de la consommation des ressources matérielles et de la consommation d’énergie dans les accélérateurs à base de FPGA. HAPE permet d’estimer ces paramètres avec une erreur inférieure à 5% par rapport aux implémentations RTL
In recent years, the complexity of system-on-chip (SoC) designs has been dramatically increased. As a result, the increased demands for high performance and minimal power/area costs for embedded streaming applications need to find new emerged architectures. The trend towards FPGA-based accelerators is giving a great potential of computational power and performance required for diverse applications. The advantages of such architectures result from many sources. The most important advantage stems from more efficient adaptation to the various application needs. In fact, many compute-intensive applications demand different levels of processing capabilities and energy consumption trade-offs which may be satisfied by using FPGA-based accelerators. Current researches in performance, area and power analysis rely on register-transfer level (RTL) based synthesis flows to produce accurate estimates. However, complex hardware programming model (Verilog or VHDL) makes FPGA development a time-consuming process even as the time-to-market constraints continue to tighten. Such techniques not only require advanced hardware expertise and time but are also difficult to use, making large design space exploration and time-to-market costly. High-Level Synthesis (HLS) technology has been emerged in the last few years as a solution to address these problems and managing design complexity at a more abstract level. This technique aims to bridge the gap between the traditional RTL design process and the ever-increasing complexity of applications. The important advantage of HLS tools is the ability to automatically generate RTL implementations from high-level specifications (e.g., C/C++/SystemC). The HLS tools provide various optimization pragmas such as loop unrolling, loop pipelining, dataflow, array partitioning, etc. Unfortunately, the large design space resulting from the various combinations of pragmas makes exhaustive design space exploration prohibitively time-consuming with HLS tools. In addition, to thoroughly evaluate such architectures, designers must perform large design space exploration to understand the tradeoffs across the entire system, which is currently infeasible due to the lack of a fast simulation infrastructure for FPGA-based accelerators. Hence, there is a clear need for a pre-RTL and high-level framework to enable rapid design space exploration for FPGA-based accelerators