Artículos de revistas sobre el tema "Tunnel FETs"
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Lind, Erik, Elvedin Memisevic, Anil W. Dey y Lars-Erik Wernersson. "III-V Heterostructure Nanowire Tunnel FETs". IEEE Journal of the Electron Devices Society 3, n.º 3 (mayo de 2015): 96–102. http://dx.doi.org/10.1109/jeds.2015.2388811.
Texto completoPandey, Rahul, Saurabh Mookerjea y Suman Datta. "Opportunities and Challenges of Tunnel FETs". IEEE Transactions on Circuits and Systems I: Regular Papers 63, n.º 12 (diciembre de 2016): 2128–38. http://dx.doi.org/10.1109/tcsi.2016.2614698.
Texto completoSedighi, Behnam, Xiaobo Sharon Hu, Huichu Liu, Joseph J. Nahas y Michael Niemier. "Analog Circuit Design Using Tunnel-FETs". IEEE Transactions on Circuits and Systems I: Regular Papers 62, n.º 1 (enero de 2015): 39–48. http://dx.doi.org/10.1109/tcsi.2014.2342371.
Texto completoMoselund, K. E., H. Schmid, C. Bessire, M. T. Bjork, H. Ghoneim y H. Riel. "InAs–Si Nanowire Heterojunction Tunnel FETs". IEEE Electron Device Letters 33, n.º 10 (octubre de 2012): 1453–55. http://dx.doi.org/10.1109/led.2012.2206789.
Texto completoOrtiz-Conde, Adelmo, Francisco J. García-Sánchez, Juan Muci, Andrea Sucre-González, João Antonio Martino, Paula Ghedini Der Agopian y Cor Claeys. "Threshold voltage extraction in Tunnel FETs". Solid-State Electronics 93 (marzo de 2014): 49–55. http://dx.doi.org/10.1016/j.sse.2013.12.010.
Texto completoWu, Jianzhi, Jie Min y Yuan Taur. "Short-Channel Effects in Tunnel FETs". IEEE Transactions on Electron Devices 62, n.º 9 (septiembre de 2015): 3019–24. http://dx.doi.org/10.1109/ted.2015.2458977.
Texto completoVerhulst, Anne S., William G. Vandenberghe, Karen Maex, Stefan De Gendt, Marc M. Heyns y Guido Groeseneken. "Complementary Silicon-Based Heterostructure Tunnel-FETs With High Tunnel Rates". IEEE Electron Device Letters 29, n.º 12 (diciembre de 2008): 1398–401. http://dx.doi.org/10.1109/led.2008.2007599.
Texto completoHuang, Jun Z., Pengyu Long, Michael Povolotskyi, Gerhard Klimeck y Mark J. W. Rodwell. "P-Type Tunnel FETs With Triple Heterojunctions". IEEE Journal of the Electron Devices Society 4, n.º 6 (noviembre de 2016): 410–15. http://dx.doi.org/10.1109/jeds.2016.2614915.
Texto completoAvedillo, M. J. y J. Núñez. "Improving speed of tunnel FETs logic circuits". Electronics Letters 51, n.º 21 (octubre de 2015): 1702–4. http://dx.doi.org/10.1049/el.2015.2416.
Texto completoPandey, Rahul, Bijesh Rajamohanan, Huichu Liu, Vijaykrishnan Narayanan y Suman Datta. "Electrical Noise in Heterojunction Interband Tunnel FETs". IEEE Transactions on Electron Devices 61, n.º 2 (febrero de 2014): 552–60. http://dx.doi.org/10.1109/ted.2013.2293497.
Texto completoDayeh, Shadi A. y S. Tom Picraux. "Axial Ge/Si Nanowire Heterostructure Tunnel FETs". ECS Transactions 33, n.º 6 (17 de diciembre de 2019): 373–78. http://dx.doi.org/10.1149/1.3487568.
Texto completoRichter, S., S. Blaeser, L. Knoll, S. Trellenkamp, A. Fox, A. Schäfer, J. M. Hartmann, Q. T. Zhao y S. Mantl. "Silicon–germanium nanowire tunnel-FETs with homo- and heterostructure tunnel junctions". Solid-State Electronics 98 (agosto de 2014): 75–80. http://dx.doi.org/10.1016/j.sse.2014.04.014.
Texto completoGudlavalleti, R. H., B. Saman, R. Mays, M. Lingalugari, E. Heller, J. Chandy y F. Jain. "Modeling of Multi-State Si and Ge Cladded Quantum Dot Gate FETs Using Verilog and ABM Simulations". International Journal of High Speed Electronics and Systems 28, n.º 03n04 (septiembre de 2019): 1940026. http://dx.doi.org/10.1142/s0129156419400263.
Texto completoAghanejad Ahmadchally, Alireza y Morteza Gholipour. "Investigation of 6-armchair graphene nanoribbon tunnel FETs". Journal of Computational Electronics 20, n.º 3 (6 de mayo de 2021): 1114–24. http://dx.doi.org/10.1007/s10825-021-01709-4.
Texto completoZhang, Qin, Yeqing Lu, Curt A. Richter, Debdeep Jena y Alan Seabaugh. "Optimum Bandgap and Supply Voltage in Tunnel FETs". IEEE Transactions on Electron Devices 61, n.º 8 (agosto de 2014): 2719–24. http://dx.doi.org/10.1109/ted.2014.2330805.
Texto completoIlatikhameneh, Hesameddin, Gerhard Klimeck y Rajib Rahman. "Can Homojunction Tunnel FETs Scale Below 10 nm?" IEEE Electron Device Letters 37, n.º 1 (enero de 2016): 115–18. http://dx.doi.org/10.1109/led.2015.2501820.
Texto completoChen, Hongwei, Li Yuan, Qi Zhou, Chunhua Zhou y Kevin J. Chen. "Normally-off AlGaN/GaN power tunnel-junction FETs". physica status solidi (c) 9, n.º 3-4 (3 de febrero de 2012): 871–74. http://dx.doi.org/10.1002/pssc.201100338.
Texto completoPala, Marco G. y David Esseni. "Interface Traps in InAs Nanowire Tunnel-FETs and MOSFETs—Part I: Model Description and Single Trap Analysis in Tunnel-FETs". IEEE Transactions on Electron Devices 60, n.º 9 (septiembre de 2013): 2795–801. http://dx.doi.org/10.1109/ted.2013.2274196.
Texto completoKARMAKAR, SUPRIYA, JOHN A. CHANDY y FAQUIR C. JAIN. "APPLICATION OF 25 NM QUANTUM DOT GATE FETs TO THE DESIGN OF ADC AND DAC CIRCUITS". International Journal of High Speed Electronics and Systems 20, n.º 03 (septiembre de 2011): 653–68. http://dx.doi.org/10.1142/s0129156411006945.
Texto completoChen, Yi-Ju y Bing-Yue Tsui. "Bandgap engineering of Si1− x Ge x epitaxial tunnel layer for tunnel FETs". Japanese Journal of Applied Physics 57, n.º 8 (13 de julio de 2018): 084201. http://dx.doi.org/10.7567/jjap.57.084201.
Texto completoZhao, Q. T., S. Richter, L. Knoll, G. V. Luong, S. Blaeser, C. Schulte-Braucks, A. Schafer, S. Trellenkamp, D. Buca y S. Mantl. "(Invited) Si Nanowire Tunnel FETs for Energy Efficient Nanoelectronics". ECS Transactions 66, n.º 4 (15 de mayo de 2015): 69–78. http://dx.doi.org/10.1149/06604.0069ecst.
Texto completoMallik, A. "Tunnel FETs for Mixed-Signal System-On-Chip Applications". ECS Transactions 53, n.º 5 (2 de mayo de 2013): 93–104. http://dx.doi.org/10.1149/05305.0093ecst.
Texto completoConzatti, F., M. G. Pala y D. Esseni. "Surface-Roughness-Induced Variability in Nanowire InAs Tunnel FETs". IEEE Electron Device Letters 33, n.º 6 (junio de 2012): 806–8. http://dx.doi.org/10.1109/led.2012.2192091.
Texto completoJiang, Zhi, Yiqi Zhuang, Cong Li, Ping Wang y Yuqi Liu. "Vertical-dual-source tunnel FETs with steeper subthreshold swing". Journal of Semiconductors 37, n.º 9 (septiembre de 2016): 094003. http://dx.doi.org/10.1088/1674-4926/37/9/094003.
Texto completoFiore, Antonio, Jacopo Franco, Moonju Cho, Felice Crupi, Sebastiano Strangio, Philippe J. Roussel, Rita Rooyackers, Nadine Collaert y Dimitri Linten. "Single Defect Discharge Events in Vertical-Nanowire Tunnel-FETs". IEEE Transactions on Device and Materials Reliability 17, n.º 1 (marzo de 2017): 253–58. http://dx.doi.org/10.1109/tdmr.2017.2655623.
Texto completoConzatti, F., M. G. Pala, D. Esseni, E. Bano y L. Selmi. "Strain-Induced Performance Improvements in InAs Nanowire Tunnel FETs". IEEE Transactions on Electron Devices 59, n.º 8 (agosto de 2012): 2085–92. http://dx.doi.org/10.1109/ted.2012.2200253.
Texto completoZhang, Lining, Xinnan Lin, Jin He y Mansun Chan. "An Analytical Charge Model for Double-Gate Tunnel FETs". IEEE Transactions on Electron Devices 59, n.º 12 (diciembre de 2012): 3217–23. http://dx.doi.org/10.1109/ted.2012.2217145.
Texto completoGupta, Sumeet Kumar, Jaydeep P. Kulkarni, Suman Datta y Kaushik Roy. "Heterojunction Intra-Band Tunnel FETs for Low-Voltage SRAMs". IEEE Transactions on Electron Devices 59, n.º 12 (diciembre de 2012): 3533–42. http://dx.doi.org/10.1109/ted.2012.2221127.
Texto completoBoucart, Kathy y Adrian Mihai Ionescu. "A new definition of threshold voltage in Tunnel FETs". Solid-State Electronics 52, n.º 9 (septiembre de 2008): 1318–23. http://dx.doi.org/10.1016/j.sse.2008.04.003.
Texto completoNajmzadeh, M., K. Boucart, W. Riess y A. M. Ionescu. "Asymmetrically strained all-silicon multi-gate n-Tunnel FETs". Solid-State Electronics 54, n.º 9 (septiembre de 2010): 935–41. http://dx.doi.org/10.1016/j.sse.2010.04.037.
Texto completoHutin, L., R. P. Oeflein, J. Borrel, S. Martinie, C. Tabone, C. Le Royer y M. Vinet. "Investigation of ambipolar signature in SiGeOI homojunction tunnel FETs". Solid-State Electronics 115 (enero de 2016): 160–66. http://dx.doi.org/10.1016/j.sse.2015.08.007.
Texto completoDing, Lili, Elena Gnani, Simone Gerardin, Marta Bagatin, Francesco Driussi, Pierpaolo Palestri, Luca Selmi, Cyrille Le Royer y Alessandro Paccagnella. "Total Ionizing Dose Effects in Si-Based Tunnel FETs". IEEE Transactions on Nuclear Science 61, n.º 6 (diciembre de 2014): 2874–80. http://dx.doi.org/10.1109/tns.2014.2367548.
Texto completoDong, Yunpeng, Lining Zhang, Xiangbin Li, Xinnan Lin y Mansun Chan. "A Compact Model for Double-Gate Heterojunction Tunnel FETs". IEEE Transactions on Electron Devices 63, n.º 11 (noviembre de 2016): 4506–13. http://dx.doi.org/10.1109/ted.2016.2604001.
Texto completoHuang, Jun Z., Pengyu Long, Michael Povolotskyi, Gerhard Klimeck y Mark J. W. Rodwell. "Scalable GaSb/InAs Tunnel FETs With Nonuniform Body Thickness". IEEE Transactions on Electron Devices 64, n.º 1 (enero de 2017): 96–101. http://dx.doi.org/10.1109/ted.2016.2624744.
Texto completoMori, Yoshiaki, Shingo Sato, Yasuhisa Omura, Avik Chattopadhyay y Abhijit Mallik. "On the definition of threshold voltage for tunnel FETs". Superlattices and Microstructures 107 (julio de 2017): 17–27. http://dx.doi.org/10.1016/j.spmi.2017.04.002.
Texto completoPanda, Subhrasmita, Sidhartha Dash y Guru Prasad Mishra. "Extensive electrostatic investigation of workfunction-modulated SOI tunnel FETs". Journal of Computational Electronics 15, n.º 4 (4 de octubre de 2016): 1326–33. http://dx.doi.org/10.1007/s10825-016-0907-1.
Texto completoRoy, T., Z. R. Hesabi, C. A. Joiner, A. Fujimoto y E. M. Vogel. "Barrier engineering for double layer CVD graphene tunnel FETs". Microelectronic Engineering 109 (septiembre de 2013): 117–19. http://dx.doi.org/10.1016/j.mee.2013.02.090.
Texto completoChen, Yi-Hsuan, William Cheng-Yu Ma, Jer-Yi Lin, Chun-Yen Lin, Po-Yang Hsu, Chi-Yuan Huang y Tien-Sheng Chao. "Impact of Crystallization Method on Poly-Si Tunnel FETs". IEEE Electron Device Letters 36, n.º 10 (octubre de 2015): 1060–62. http://dx.doi.org/10.1109/led.2015.2468060.
Texto completoDharmireddy, Ajay Kumar, Dr Sreenivasa Rao Ijjada y Dr I. Hema Latha. "Performance Analysis of Various Fin Patterns of Hybrid Tunnel FET". International Journal of Electrical and Electronics Research 10, n.º 4 (30 de diciembre de 2022): 806–10. http://dx.doi.org/10.37391/ijeer.100407.
Texto completoXu, Hui Fang, Yue Hua Dai, Bang Gui Guan y Yong Feng Zhang. "Two-dimensional analytical model for asymmetric dual-gate tunnel FETs". Japanese Journal of Applied Physics 56, n.º 1 (5 de diciembre de 2016): 014301. http://dx.doi.org/10.7567/jjap.56.014301.
Texto completoTomioka, K., T. Fukui y J. Motohisa. "(Invited) Vertical Tunnel FETs Using III-V Nanowire/Si Heterojunctions". ECS Transactions 69, n.º 10 (2 de octubre de 2015): 109–18. http://dx.doi.org/10.1149/06910.0109ecst.
Texto completoWang, Hao, Sheng Chang, Jin He, Qijun Huang y Feng Liu. "The Dual Effects of Gate Dielectric Constant in Tunnel FETs". IEEE Journal of the Electron Devices Society 4, n.º 6 (noviembre de 2016): 445–50. http://dx.doi.org/10.1109/jeds.2016.2610478.
Texto completoTomioka, K. y T. Fukui. "(Invited) Vertical Tunnel FETs Using III-V Nanowire/Si Heterojunctions". ECS Transactions 61, n.º 3 (26 de marzo de 2014): 81–89. http://dx.doi.org/10.1149/06103.0081ecst.
Texto completoKim, Jang Hyun, Sang Wan Kim, Hyun Woo Kim y Byung‐Gook Park. "Vertical type double gate tunnelling FETs with thin tunnel barrier". Electronics Letters 51, n.º 9 (abril de 2015): 718–20. http://dx.doi.org/10.1049/el.2014.3864.
Texto completoChen, Cheng, Qianqian Huang, Jiadi Zhu, Yang Zhao, Lingyi Guo y Ru Huang. "New Understanding of Random Telegraph Noise Amplitude in Tunnel FETs". IEEE Transactions on Electron Devices 64, n.º 8 (agosto de 2017): 3324–30. http://dx.doi.org/10.1109/ted.2017.2712714.
Texto completoAhmed, Sheikh Z., Daniel S. Truesdell, Yaohua Tan, Benton H. Calhoun y Avik W. Ghosh. "A comprehensive analysis of Auger generation impacted planar Tunnel FETs". Solid-State Electronics 169 (julio de 2020): 107782. http://dx.doi.org/10.1016/j.sse.2020.107782.
Texto completoZhang, Lining y Mansun Chan. "SPICE Modeling of Double-Gate Tunnel-FETs Including Channel Transports". IEEE Transactions on Electron Devices 61, n.º 2 (febrero de 2014): 300–307. http://dx.doi.org/10.1109/ted.2013.2295237.
Texto completoGholizadeh, Mahdi y Seyed Ebrahim Hosseini. "A 2-D Analytical Model for Double-Gate Tunnel FETs". IEEE Transactions on Electron Devices 61, n.º 5 (mayo de 2014): 1494–500. http://dx.doi.org/10.1109/ted.2014.2313037.
Texto completoGhosh, Krishnendu y Uttam Singisetti. "RF Performance and Avalanche Breakdown Analysis of InN Tunnel FETs". IEEE Transactions on Electron Devices 61, n.º 10 (octubre de 2014): 3405–10. http://dx.doi.org/10.1109/ted.2014.2344914.
Texto completoTaur, Yuan, Jianzhi Wu y Jie Min. "An Analytic Model for Heterojunction Tunnel FETs With Exponential Barrier". IEEE Transactions on Electron Devices 62, n.º 5 (mayo de 2015): 1399–404. http://dx.doi.org/10.1109/ted.2015.2407695.
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