Artículos de revistas sobre el tema "Transistor scaling"
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Ahmed Mohammede, Arsen, Zaidoon Khalaf Mahmood y Hüseyin Demirel. "Study of finfet transistor: critical and literature review in finfet transistor in the active filter". 3C TIC: Cuadernos de desarrollo aplicados a las TIC 12, n.º 1 (31 de marzo de 2023): 65–81. http://dx.doi.org/10.17993/3ctic.2023.121.65-81.
Texto completoDatta, Suman, Wriddhi Chakraborty y Marko Radosavljevic. "Toward attojoule switching energy in logic transistors". Science 378, n.º 6621 (18 de noviembre de 2022): 733–40. http://dx.doi.org/10.1126/science.ade7656.
Texto completoSARKOZY, S., X. MEI, W. YOSHIDA, P. H. LIU, M. LANGE, J. LEE, Z. ZHOU et al. "AMPLIFIER GAIN PER STAGE UP TO 0.5 THz USING 35 NM InP HEMT TRANSISTORS". International Journal of High Speed Electronics and Systems 20, n.º 03 (septiembre de 2011): 399–404. http://dx.doi.org/10.1142/s0129156411006684.
Texto completoReid, Dave, Campbell Millar, Scott Roy, Gareth Roy, Richard Sinnott, Gordon Stewart, Graeme Stewart y Asen Asenov. "Enabling cutting-edge semiconductor simulation through grid technology". Philosophical Transactions of the Royal Society A: Mathematical, Physical and Engineering Sciences 367, n.º 1897 (28 de junio de 2009): 2573–84. http://dx.doi.org/10.1098/rsta.2009.0031.
Texto completoFazio, Al. "Flash Memory Scaling". MRS Bulletin 29, n.º 11 (noviembre de 2004): 814–17. http://dx.doi.org/10.1557/mrs2004.233.
Texto completoAngelov, George V., Dimitar N. Nikolov y Marin H. Hristov. "Technology and Modeling of Nonclassical Transistor Devices". Journal of Electrical and Computer Engineering 2019 (3 de noviembre de 2019): 1–18. http://dx.doi.org/10.1155/2019/4792461.
Texto completoIeong, Meikei, Vijay Narayanan, Dinkar Singh, Anna Topol, Victor Chan y Zhibin Ren. "Transistor scaling with novel materials". Materials Today 9, n.º 6 (junio de 2006): 26–31. http://dx.doi.org/10.1016/s1369-7021(06)71540-1.
Texto completoCastañer, Luis M., Ramon Alcubilla y Anna Benavent. "Bipolar transistor vertical scaling framework". Solid-State Electronics 38, n.º 7 (julio de 1995): 1367–71. http://dx.doi.org/10.1016/0038-1101(94)00254-d.
Texto completoJacob, Ajey P., Ruilong Xie, Min Gyu Sung, Lars Liebmann, Rinus T. P. Lee y Bill Taylor. "Scaling Challenges for Advanced CMOS Devices". International Journal of High Speed Electronics and Systems 26, n.º 01n02 (17 de febrero de 2017): 1740001. http://dx.doi.org/10.1142/s0129156417400018.
Texto completoChen, Zhuo, Huilong Zhu, Guilei Wang, Qi Wang, Zhongrui Xiao, Yongkui Zhang, Jinbiao Liu et al. "High-Quality Recrystallization of Amorphous Silicon on Si (100) Induced via Laser Annealing at the Nanoscale". Nanomaterials 13, n.º 12 (15 de junio de 2023): 1867. http://dx.doi.org/10.3390/nano13121867.
Texto completoPark, Junhyeong, Yuseong Jang, Jinkyu Lee y Soo-Yeon Lee. "48‐3: In‐Ga‐Zn‐O Synaptic Transistor with 1 µm Channel Length for Neuromorphic Computing". SID Symposium Digest of Technical Papers 54, n.º 1 (junio de 2023): 699–702. http://dx.doi.org/10.1002/sdtp.16655.
Texto completoKumar, MAnil, YNSSai Kiran, U. Jagadeesh, B. Balaram y M. Durga Prakash. "SCALING CHALLENGES FOR ADVANCED TRANSISTOR DESIGN." International Journal of Advanced Research 5, n.º 5 (31 de mayo de 2017): 340–45. http://dx.doi.org/10.21474/ijar01/4118.
Texto completoFitsilis, Michael, Yacoub Mustafa y Rainer Waser. "Scaling the Ferroelectric Field Effect Transistor". Integrated Ferroelectrics 70, n.º 1 (13 de abril de 2005): 29–44. http://dx.doi.org/10.1080/10584580590926657.
Texto completoChen, Wenbin. "Characterization of new materials for capacitor formation in integrated circuit technology". Boolean: Snapshots of Doctoral Research at University College Cork, n.º 2010 (1 de enero de 2010): 26–31. http://dx.doi.org/10.33178/boolean.2010.7.
Texto completoCao, Qing, Shu-Jen Han, Jerry Tersoff, Aaron D. Franklin, Yu Zhu, Zhen Zhang, George S. Tulevski, Jianshi Tang y Wilfried Haensch. "End-bonded contacts for carbon nanotube transistors with low, size-independent resistance". Science 350, n.º 6256 (1 de octubre de 2015): 68–72. http://dx.doi.org/10.1126/science.aac8006.
Texto completoUrteaga, M., S. Krishnan, D. Scott, Y. Wei, M. Dahlstrom, S. Lee y M. J. W. Rodwell. "Submicron InP-based HBTs for Ultra-high Frequency Amplifiers". International Journal of High Speed Electronics and Systems 13, n.º 02 (junio de 2003): 457–95. http://dx.doi.org/10.1142/s0129156403001806.
Texto completoJohn Chelliah, Cyril R. A. y Rajesh Swaminathan. "Current trends in changing the channel in MOSFETs by III–V semiconducting nanostructures". Nanotechnology Reviews 6, n.º 6 (27 de noviembre de 2017): 613–23. http://dx.doi.org/10.1515/ntrev-2017-0155.
Texto completoKumar, Abneesh, Atal Rai, R. K. Saxena y Suresh Patel. "To Study Effect on Current Due to Channel Length Variation". International Journal of Advance Research and Innovation 2, n.º 4 (2014): 30–32. http://dx.doi.org/10.51976/ijari.241406.
Texto completoFLYNN, MICHAEL P., SUNGHYUN PARK y CHUN C. LEE. "ACHIEVING ANALOG ACCURACY IN NANOMETER CMOS". International Journal of High Speed Electronics and Systems 15, n.º 02 (junio de 2005): 255–75. http://dx.doi.org/10.1142/s0129156405003193.
Texto completoMishra, Brijendra, Vivek Singh Kushwah y Rishi Sharma. "MODELING OF HYBRID MOS FOR THE IMPLEMENTATION OF SWITCHED CAPACITOR FILTER USING SINGLE ELECTRON TRANSISTOR". International Journal of Engineering Technologies and Management Research 5, n.º 2 (4 de mayo de 2020): 294–300. http://dx.doi.org/10.29121/ijetmr.v5.i2.2018.659.
Texto completoKumari, Nibha y Prof Vandana Niranjan. "Low-Power 6T SRAM Cell using 22nm CMOS Technology". Indian Journal of VLSI Design 2, n.º 2 (30 de septiembre de 2022): 5–10. http://dx.doi.org/10.54105/ijvlsid.b1210.092222.
Texto completoPackan, Paul A. "Scaling Transistors into the Deep-Submicron Regime". MRS Bulletin 25, n.º 6 (junio de 2000): 18–21. http://dx.doi.org/10.1557/mrs2000.93.
Texto completoPatel, Ambresh y Ritesh Sadiwala. "Optimizing and Recuperating the Leakages in Low Voltage CMOS Circuits". SAMRIDDHI : A Journal of Physical Sciences, Engineering and Technology 14, n.º 02 (30 de junio de 2022): 202–5. http://dx.doi.org/10.18090/samriddhi.v14i02.13.
Texto completoLu, Bin Bin y Jian Ping Hu. "Complementary Pass-Transistor Adiabatic Logic Using Dual Threshold CMOS Techniques". Applied Mechanics and Materials 39 (noviembre de 2010): 55–60. http://dx.doi.org/10.4028/www.scientific.net/amm.39.55.
Texto completoPan, Y. "A fundamental limitation for bipolar transistor scaling". IEEE Electron Device Letters 11, n.º 10 (octubre de 1990): 445–47. http://dx.doi.org/10.1109/55.62991.
Texto completoNagy, Roland, Alex Burenkov y Jürgen Lorenz. "Numerical evaluation of the ITRS transistor scaling". Journal of Computational Electronics 14, n.º 1 (4 de noviembre de 2014): 192–202. http://dx.doi.org/10.1007/s10825-014-0638-0.
Texto completoHaggag, Amr, William McMahon, Karl Hess, Björn Fischer y Leonard F. Register. "Impact of Scaling on CMOS Chip Failure Rate, and Design Rules for Hot Carrier Reliability". VLSI Design 13, n.º 1-4 (1 de enero de 2001): 111–15. http://dx.doi.org/10.1155/2001/90787.
Texto completoChen, Zhuo, Huilong Zhu, Guilei Wang, Qi Wang, Zhongrui Xiao, Yongkui Zhang, Jinbiao Liu et al. "Investigation on Recrystallization Channel for Vertical C-Shaped-Channel Nanosheet FETs by Laser Annealing". Nanomaterials 13, n.º 11 (1 de junio de 2023): 1786. http://dx.doi.org/10.3390/nano13111786.
Texto completoRenukarani, S., Bhavana Godavarthi, SK Bia Roshini y Mohammad Khadir. "A Novel concept on 8-Transistor Dynamic Feedback Control on Static RAM Cell Array". International Journal of Engineering & Technology 7, n.º 2.20 (18 de abril de 2018): 109. http://dx.doi.org/10.14419/ijet.v7i2.20.12185.
Texto completoSri Selvarajan, Reena, Azrul Azlan Hamzah, Norliana Yusof y Burhanuddin Yeop Majlis. "Channel length scaling and electrical characterization of graphene field effect transistor (GFET)". Indonesian Journal of Electrical Engineering and Computer Science 15, n.º 2 (1 de agosto de 2019): 697. http://dx.doi.org/10.11591/ijeecs.v15.i2.pp697-703.
Texto completoZhao, Dongxue, Zhiliang Xia, Tao Yang, Yuancheng Yang, Wenxi Zhou y Zongliang Huo. "A Novel Capacitorless 1T DRAM with Embedded Oxide Layer". Micromachines 13, n.º 10 (19 de octubre de 2022): 1772. http://dx.doi.org/10.3390/mi13101772.
Texto completoWong, Hei y Kuniyuki Kakushima. "On the Vertically Stacked Gate-All-Around Nanosheet and Nanowire Transistor Scaling beyond the 5 nm Technology Node". Nanomaterials 12, n.º 10 (19 de mayo de 2022): 1739. http://dx.doi.org/10.3390/nano12101739.
Texto completoWang, Peng-Fei, Xi Lin, Lei Liu, Qing-Qing Sun, Peng Zhou, Xiao-Yong Liu, Wei Liu, Yi Gong y David Wei Zhang. "A Semi-Floating Gate Transistor for Low-Voltage Ultrafast Memory and Sensing Operation". Science 341, n.º 6146 (8 de agosto de 2013): 640–43. http://dx.doi.org/10.1126/science.1240961.
Texto completoMasalsky, Nikolay. "Silicon on isolator ribbon field-effect nanotransistors for high-sensitivity low-power biosensor". Journal of Engineering and Technological Sciences 54, n.º 2 (31 de marzo de 2022): 220214. http://dx.doi.org/10.5614/j.eng.technol.sci.2022.54.2.14.
Texto completoEt. al., Kothamasu Jyothi,. "9T SRAM CELL WITH MT-SVL TECHNIQUE FOR LEAKAGE POWER REDUCTION". INFORMATION TECHNOLOGY IN INDUSTRY 9, n.º 2 (13 de abril de 2021): 1139–43. http://dx.doi.org/10.17762/itii.v9i2.465.
Texto completoMarrakh, R. y A. Bouhdada. "Modeling of the I–V Characteristics for LDD-nMOSFETs in Relation with Defects Induced by Hot-Carrier Injection". Active and Passive Electronic Components 26, n.º 4 (2003): 197–204. http://dx.doi.org/10.1080/08827510310001624363.
Texto completoWulf, Ulrich y Hans Richter. "Scale-Invariant Drain Current in Nano-FETs". Journal of Nano Research 10 (abril de 2010): 49–61. http://dx.doi.org/10.4028/www.scientific.net/jnanor.10.49.
Texto completoKumar, Nandhaiahgari Dinesh, Rajendra Prasad Somineni y CH Raja Kumari. "Design and analysis of different full adder cells using new technologies". International Journal of Reconfigurable and Embedded Systems (IJRES) 9, n.º 2 (1 de julio de 2020): 116. http://dx.doi.org/10.11591/ijres.v9.i2.pp116-124.
Texto completoCao, Qing. "Carbon nanotube transistor technology for More-Moore scaling". Nano Research 14, n.º 9 (26 de abril de 2021): 3051–69. http://dx.doi.org/10.1007/s12274-021-3459-z.
Texto completoVolcheck, V. S. y V. R. Stempitsky. "Numerical simulation of the sensor for toxic nanoparticles based on the heterostructure field effect transistor". Doklady BGUIR 18, n.º 8 (27 de diciembre de 2020): 62–68. http://dx.doi.org/10.35596/1729-7648-2020-18-8-62-68.
Texto completoGul, Waqas, Maitham Shams y Dhamin Al-Khalili. "SRAM Cell Design Challenges in Modern Deep Sub-Micron Technologies: An Overview". Micromachines 13, n.º 8 (17 de agosto de 2022): 1332. http://dx.doi.org/10.3390/mi13081332.
Texto completoDimoulas, Athanasios, Akira Toriumi y Suzanne E. Mohney. "Source and Drain Contacts for Germanium and III–V FETs for Digital Logic". MRS Bulletin 34, n.º 7 (julio de 2009): 522–29. http://dx.doi.org/10.1557/mrs2009.140.
Texto completoWu, C. H., G. Walter, H. W. Then, M. Feng y N. Holonyak. "Scaling of light emitting transistor for multigigahertz optical bandwidth". Applied Physics Letters 94, n.º 17 (27 de abril de 2009): 171101. http://dx.doi.org/10.1063/1.3126642.
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Texto completoLi, Chi-Kang, Po-Chun Yeh, Jeng-Wei Yu, Lung-Han Peng y Yuh-Renn Wu. "Scaling performance of Ga2O3/GaN nanowire field effect transistor". Journal of Applied Physics 114, n.º 16 (28 de octubre de 2013): 163706. http://dx.doi.org/10.1063/1.4827190.
Texto completoMuller, D. A., P. M. Voyles, J. L. Grazul y G. D. Wilk. "Exploring the physical limits of transistor scaling using STEM". Microscopy and Microanalysis 9, S02 (agosto de 2003): 1012–13. http://dx.doi.org/10.1017/s1431927603445066.
Texto completoAbdul Tahrim, ‘Aqilah binti, Huei Chaeng Chin, Cheng Siong Lim y Michael Loong Peng Tan. "Design and Performance Analysis of 1-Bit FinFET Full Adder Cells for Subthreshold Region at 16 nm Process Technology". Journal of Nanomaterials 2015 (2015): 1–13. http://dx.doi.org/10.1155/2015/726175.
Texto completoMertens, Hans. "Nanosheet-Based Transistor Architectures for Advanced CMOS Scaling: Wet Etch and Gas Phase Etch Challenges in Confined Spaces". Solid State Phenomena 346 (14 de agosto de 2023): 8–13. http://dx.doi.org/10.4028/p-tzn0md.
Texto completoBirla, Shilpi, Sudip Mahanti y Neha Singh. "Leakage reduction technique for nano-scaled devices". Circuit World 47, n.º 1 (29 de mayo de 2020): 97–104. http://dx.doi.org/10.1108/cw-12-2019-0195.
Texto completoHu, Jian Ping y Yu Zhang. "Gate-Length Biasing Technique of Complementary Pass-Transistor Adiabatic Logic for Leakage Reduction". Advanced Materials Research 159 (diciembre de 2010): 180–85. http://dx.doi.org/10.4028/www.scientific.net/amr.159.180.
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