Tesis sobre el tema "Synthèse HLS"

Le sujet traite dans cette these, concerne les liens entre la synthese de haut niveau et la synthese au niveau transfert de registres (rtl). Il s'agit d'une adaptation de l'architecture resultat de la synthese de haut niveau par transformation en une description rtl acceptee par les outils industriels actuels. Les objectifs vises par cette transformation, sont: accroitre la flexibilite et l'efficacite, permettre la parametrisation de l'architecture finale. A partir d'une description comportamentale decrite dans un language de description de materiel (la synthese de haut niveau) genere une architecture au niveau transfert de registres, comprenant un controleur et un chemin de donnees. Le controleur et le chemin de donnees peuvent etre synthetises par des outils de synthese rtl existant pour realiser un asic ou un fpga. Nous allons dans un premier temps concevoir une methode que nous appelerons personnalisation. Elle permet aux concepteurs d'adapter l'architecture generee aux outils de synthese rtl et a toute structure particuliere requise. Le controleur et le chemin de donnees peuvent etre synthetises par des outils de synthese rtl et logique existant pour realiser un asic ou un fpga. Cependant, pour des raisons d'efficacite, il est preferable de synthetiser le chemin de donnees par un compilateur de chemin de donnees. Ensuite, nous definirons une methode appelee decomposition. Cette derniere fournira un moyen de decomposer un chemin de donnees en plusieurs sous chemins de donnees reguliers, pouvant etre synthetises de maniere efficace par un compilateur de chemin de donnees. Enfin, nous presenterons la generation de chemins de donnees generiques, destines a la realisation d'architectures parametrables au niveau rtl. Cet algorithme a ete implante dans le generateur de code vhdl a partir de la structure de donnees intermediaire utilisee par amical, un outil de synthese de haut niveau

Les réseaux sur puce (NoC pour «network on chip») sont des infrastructures de communication extensibles qui autorisent le parallélisme dans la communication. La conception de circuits basés sur les NoC se fait en considérant la communication et le calcul séparément, ce qui la rend plus complexe. Les outils de synthèse d'architecture (HLS pour «high level synthesis») permettent de générer rapidement des circuits performants. Mais le contrôle de ces circuits est centralisé et la communication est de type point-à-point (non extensible). Afin d'exploiter le parallélisme potentiel des algorithmes sur des FPGA dont les ressources augmentent constamment, les outils de HLS doivent extraire le parallélisme d'un programme et utiliser les ressources disponibles de manière optimisée. Si certains outils de synthèse considèrent une spécification de type flot de données, la plupart de concepteurs d'algorithmes utilise des programmes pour spécifier leurs algorithmes. Mais cette représentation comportementale doit souvent être enrichie d'annotations architecturales afin de produire en sortie un circuit optimisé. De plus, une solution complète d'accélération nécessite une intégration du circuit dans un environnement de développement, comme les GPU aujourd'hui. Un frein à l'adoption des FPGA et plus généralement des architectures parallèles, est la nécessaire connaissance des architectures matérielles ciblées.Dans cette thèse, nous présentons une méthode de synthèse qui utilise une technique d'analyse symbolique pour extraire le parallélisme d'une spécification algorithmique écrite dans un langage de haut niveau. Cette méthode introduit la synthèse de NoC pendant la synthèse d'architecture. Afin de dimensionner le circuit final, une modélisation mathématique du NoC est proposée afin d'estimer la consommation en ressources du circuit final. L'architecture générée est extensible et de type flot de données. Mais l'atout principal de l'architecture générée est son aspect programmable car elle permet, dans une certaine mesure, d'éviter les synthèses logiques pour modifier l'application
Network-on-Chip (NoC) introduces parallelism in communications and emerges with the growing integration of circuits as large designs need scalable communication architectures. This introduces the separation between communication tasks and processing tasks, and makes the design with NoC more complex. High level synthesis (HLS) tools can help designers to quickly generate high quality HDL (Hardware Description Level) designs. But their control schemes are centralized, usually using finite state machines. To take benefit from parallel algorithms and the ever growing FPGAs, HLS tools must properly extract the parallelism from the input representation and use the available resources efficiently. Algorithm designers are used with programming languages. This behavioral specification has to be enriched with architectural details for a correct optimization of the generated design. The C to FPGA path is not straightforward, and the need for architectural knowledges limits the adoption of FPGAs, and more generally, parallel architecture. In this thesis, we present a method that uses a symbolic analysis technique to extract the parallelism of an algorithmic specification written in a high level language. Parallelization skills are not required from the users. A methodology is then proposed for adding NoCs in the automatic design generation that takes the benefit of potential parallelizations. To dimension the design, we estimate the design resource consumption using a mathematical model for the NoC. A scalable application, hardware specific, is then generated using a High Level Synthesis flow. We provide a distributed mechanism for data path reconfiguration that allows different applications to run on the same set of processing elements. Thus, the output design is programmable and has a processor-less distributed control. This approach of using NoCs enables us to automatically design generic architectures that can be used on FPGA servers for High Performance Reconfigurable Computing. The generated design is programmable. This enable users to avoid the logic synthesis step when modifying the algorithm if a existing design provide the needed operators

L'augmentation de la capacité d'intégration des circuits a permis le développement des systèmes de plus en plus complexes. De cette complexité sont nés des besoins conséquents quant aux méthodes de conception et de vérification. Les outils de synthèse de haut-niveau (HLS) sont une des réponses à ces besoins. Les travaux présentés dans cette thèse ont pour cadre l'amélioration du processus de vérification des architectures matérielles synthétisées par HLS. En particulier, ils proposent une méthode pour la transformation des assertions booléennes spécifiées dans la description algorithmique d'une application en moniteurs matériels pour la simulation. Une deuxième méthode est proposée. Elle cible la synthèse automatique d'un gestionnaire d'erreurs matériel dont le rôle est d'archiver les erreurs survenant dans un circuit en fonctionnement réel, ainsi que leurs contextes d'exécution
The fast growing complexity of hardware circuits, during the last three decades, has change devery step of their development cycle. Design methods evolved a lot, and this evolutionwas necessary to cope with an always shorter time-to-market, mainly driven by the internationalcompetition.An increased complexity also means more errors, harder to find corner-cases, and morelong and expensive simulations. The verification of hardware systems requires more andmore resources, and is the main cost factor of the whole development of a circuit. Since thecomplexity of any system increases, the cost of an error undetected until the foundry stepbecame prohibitive. Therefore, the verification process is divided between multiple stepsinvolved at every moment of the design process : comparison of models behavior, simulationof RTL descriptions, formal analysis of algorithms, assertions usage, etc. The verificationmethodologies evolved a lot, in order to follow the progress of design methods. Somemethods like the Assertion-Based Verification became so important that they are nowwidely adopted among the developers community, providing near-source error detection.Thus, the work described here aims at improving the assertion-based verification process,in order to offer a consequent timing improvment to designers. Two contributions aredetailed. The first one deals with the transformation of Boolean assertions found in algorithmicdescriptions into equivalent temporal assertions in the RTL description generatedby high-level synthesis (HLS) methodologies. Therefore, the assertions are usable duringthe simulation process of the generated architectures. The second contribution targets theverification of hardware systems in real-time. It details the synthesis process of a hardwareerror manager, which has to save and serialize the execution context when an error isdetected. Thus, it is easier to understand the cause of an error and to find its source. Theerrors and their contexts are serialized as reports in a memory readable by the system ordirectly by the designer. The behavior of a circuit can be analyzed without requiring anyprobe or integrated logic analyzer

Le besoin croissant de puissance de calcul imposé par la complexité des algorithmes de traitement et la taille des problèmes nécessite l'utilisation d'accélérateurs matériels pour répondre aux contraintes de temps et d'énergie. Les architectures FPGA sont connues pour être parmi les plateformes les plus économes en énergie, notamment pour les systèmes embarqués à travers les langages de description matérielle. L'apparition des nouveaux outils de synthèse de haut niveau a été un facteur majeur dans la prise en compte des FPGAs pour les applications complexes, comme c'est le cas avec les processeurs manycores. Les outils de synthèse de haut niveau génèrent une conception de description matérielle à partir de langages de haut niveau tels que C, C++ ou OpenCL. Les derniers FPGAs sont équipés de plusieurs unités de calcul à virgule flottante capables de répondre aux exigences de précision d'un large éventail d'applications. Cependant, l'exploitation du plein potentiel de ces architectures a toujours été une préoccupation majeure. Cette thèse vise à explorer les méthodologies d'accélération des algorithmes de problèmes inverses mal posés sur les architectures FPGA grâce à de nouveaux outils de synthèse de haut niveau appliqués à la reconstruction tomographique et à la radioastronomie. En effet, de nombreux algorithmes pour ces applications sont limités par la mémoire. Une architecture sur-mesure dérivée d'une méthodologie d'adéquation algorithme-architecture a été proposée pour surmonter le goulot d'étranglement de la mémoire. Nous avons appliqué cette méthodologie à l'opérateur de rétroprojection 3D dans le contexte de la reconstruction itérative. L'architecture du rétroprojecteur 3D tire parti d'une stratégie d'accès à la mémoire pour atteindre un débit de calcul élevé. Ensuite, nous prenons en compte la parallélisation de l'algorithme d'optimisation complet sur FPGA. Nous discutons également de la place des FPGAs en radioastronomie, notamment pour le système d'imagerie du pipeline SKA
The increasing need for computing power imposed by the complexity of processing algorithms and the size of problems requires using hardware accelerators to meet time and energy constraints. FPGA architectures are known to be among the most power-efficient platforms, especially for embedded systems using hardware description languages. The appearance of the new high-level synthesis tools has been a major factor in the consideration of FPGAs for complex applications, as is the case with the manycores processors. The high-level synthesis tools generate a hardware description design from high-level languages such as C, C++, or OpenCL. The recent FPGAs are equipped with several floating-point computing units capable of meeting the precision requirements of a wide range of applications. However, exploiting the full potential of these architectures has always been a major concern. This thesis aims to explore methodologies for accelerating inverse problem algorithms on FPGA architectures through new high-level synthesis tools applied to tomographic reconstruction and radioastronomy. Indeed, many algorithms for these applications are memory-bound. A custom architecture derived from an algorithm-architecture co-design methodology has been proposed to overcome the memory bottleneck. We applied this methodology to the 3D back-projection operator in the context of iterative reconstruction. The 3D back-projector architecture takes advantage of a custom memory access strategy to reach a full computational throughput. Then we consider the parallelization of the complete optimization algorithm on FPGA. We also discuss the position of FPGAs in radio astronomy, particularly for the SKA pipeline imaging system

Cette thèse, intitulée “Compilation d'allocation mémoire par analyse de trace avec passage à l'échelle”, étudie l’utilisation de l’analyse dynamique pour en déduire des réductions de trace mémoire. Le but plus large est d’exploiter les informations du programme qui sont disponibles à l’éxecution pour aller plus vite que les techniques d’analyses statiques tradictionnelles, car elles ne parviennent pas à passer à l’échelle pour des noyaux de programmes qui sont plus lourds en termes de nombres d’instructions et qui sont de dimension élevée.La méthodologie de recherche a été d’étudier l’état de l’art des méthodes de “contraction de tableau”, une optimisation de compilation qui consiste à réduire la mémoire allouée; Puis, reconstruire la théorie et la pratique de ces méthodes, en donnant des preuves pour des nouveaux algorithmes et en les implémentant pour quantifier leurs performances en terme de temps d’analyse mais aussi de facteur de réduction de mémoire. Les programmes utilisés pour mesurer les performances sont des exemples adaptés provenant de la collection de programmes “PolyBench”. Les modifications sont généralement les facteurs de parallélisation, le tuilage, et l’ajustement du padding.Les contributions clés de ces travaux sont la création de deux nouvelles méthodes d’analyse pour l’optimization de “contraction de tableau”. La première a pour but de donner des tailles constantes pour les tableaux temporaires, ce qui importe grandement dans le contexte des canaux de communications des applications de Calcul Haute-Performance. La seconde méthode est une approche plus générale qui reconstruit plusieures itérations d’une structure de données qui décrit les cases de tableau utilisées, et produit des tailles paramétriques pour les tableaux.Cette thèse a mené à l’implémentation d’un outil nommé PoLa qui comporte environ 4000 lignes de code en C++
This thesis, titled “Scalable trace-based compile-time memory allocation”, studies the use of dynamic analysis to infer memory footprint reductions. The broader goal is to use program information at run-time as a way to outpace traditional static analysis techniques, because the latter often fail to scale for kernels of high dimensions and many statements.The research methodology involved studying state-of-the-art methods in “array contraction”, a compilation optimization that aims to reduce the allocated storage space; Then, rebuilding them both theoretically and in practice, by constructing proofs of the new algorithms and their implementations to quantify performance in analysis time but also memory reduction. The example programs used for performance measurement were variations of the well-known benchmark suite “PolyBench”. The variations are most often parallelism factor, tiling, and adjustment of padding.Key contributions of this thesis are the design of two new methods of analysis for the “array contraction” optimization. The first one focuses on yielding constant sizes for temporary arrays, which is relevant in the context of communication buffer sizing for High-Performance Computing applications. The second method is a more general approach to memory allocation which reconstructs several iterations of a data structure describing the arrays’ used cells, to produce parametric sizes for the arrays.This research lead to the implementation of a tool named PoLa that totals around 4000 lines of C++ code

La mondialisation croissante de la chaîne d'approvisionnement des semi-conducteurs, ainsi que la complexité et la diversité croissantes des flux de conception de matériel, ont entraîné une recrudescence des menaces de sécurité : risques de vol et de revente de propriété intellectuelle, de rétro-ingénierie et d'insertion de code malveillant sous la forme de chevaux de Troie pendant la fabrication et au moment de la conception ont fait l'objet d'une recherche croissante ces dernières années. Cependant, les menaces lors de la synthèse de haut niveau (HLS), où une description algorithmique est transformée en une implémentation matérielle de niveau inférieur, n'ont été envisagées que récemment, et peu de solutions ont été proposées jusqu'à présent. Dans cette thèse, nous nous concentrons sur la sécurisation des conceptions lors de la synthèse comportementale à l'aide d'un outil HLS basé sur le cloud ou interne, mais non fiable. Nous introduisons une nouvelle méthode de protection au moment de la conception appelée offuscation, où le code source de haut niveau est obscurci à l'aide de techniques basées sur des clés, et désobscurci après HLS au niveau du transfert de registre. Cette méthode en deux étapes garantit une fonctionnalité de conception correcte et une faible surcharge de conception. Nous proposons trois façons d'intégrer l'offuscation transitoire dans différents mécanismes de sécurité. Tout d'abord, nous montrons comment il peut être utilisé pour empêcher le vol de propriété intellectuelle et la réutilisation illégale dans un scénario HLS basé sur le cloud. Ensuite, nous étendons ce travail au filigranes numériques, en exploitant les effets secondaires de l'offuscation transitoire sur les outils HLS pour identifier les conceptions volées. Enfin, nous montrons comment cette méthode peut également être utilisée contre les chevaux de Troie matériels, à la fois en empêchant l'insertion et en facilitant la détection
The growing globalization of the semiconductor supply chain, as well as the increasing complexity and diversity of hardware design flows, have lead to a surge in security threats: risks of intellectual property theft and reselling, reverse-engineering and malicious code insertion in the form of hardware Trojans during manufacturing and at design time have been a growing research focus in the past years. However, threats during highlevel synthesis (HLS), where an algorithmic description is transformed into a lower level hardware implementation, have only recently been considered, and few solutions have been given so far. In this thesis, we focus on how to secure designs during behavioral synthesis using either a cloud-based or an internal but untrusted HLS tool. We introduce a novel design time protection method called transient obfuscation, where the high-level source code is obfuscated using key-based techniques, and deobfuscated after HLS at register-transfer level. This two-step method ensures correct design functionality and low design overhead. We propose three ways to integrate transient obfuscation in different security mechanisms. First, we show how it can be used to prevent intellectual property theft and illegal reuse in a cloud-based HLS scenario. Then, we extend this work to watermarking, by exploiting the side-effects of transient obfuscation on HLS tools to identify stolen designs. Finally, we show how this method can also be used against hardware Trojans, both by preventing insertion and by facilitating detection

Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol
Intelligent transport systems play an important role in minimizing accidents, traffic congestion, and air pollution. Among these systems, we mention the avionics domain, which uses in several cases the sorting algorithms, which are one of the important operations for real-time embedded applications. However, technological evolution is moving towards more and more complex architectures to meet the application requirements. In this respect, designers find their ideal solution in reconfigurable computing, based on heterogeneous CPU / FPGA architectures that house multi-core processors (CPUs) and FPGAs that offer high performance and adaptability to real-time constraints. Of the application. The main objective of my work is to develop hardware implementations of sorting algorithms on the heterogeneous CPU / FPGA architecture by using the high-level synthesis tool to generate the RTL design from the behavioral description. This step requires additional efforts on the part of the designer in order to obtain an efficient hardware implementation by using several optimizations with different use cases: software, optimized and nonoptimized hardware and for several permutations / vectors generated using the generator pf permutation based on Lehmer method. To improve performance, we calculated the runtime, standard deviation and resource number used for sorting algorithms by considering several data sizes ranging from 8 to 4096 items. Finally, we compared the performance of these algorithms. This algorithm will integrate the applications of decision support, planning the flight plan

Les systèmes embarqués sont de plus en plus utilisés dans des domaines divers tels que le transport, l’automatisation industrielle, les télécommunications ou la santé pour exécuter des applications critiques et manipuler des données sensibles. Ces systèmes impliquent souvent des intérêts financiers et industriels, mais aussi des vies humaines ce qui impose des contraintes fortes de sûreté. Par conséquent, un élément clé réside dans la capacité de tels systèmes à répondre correctement quand des erreurs se produisent durant l’exécution et ainsi empêcher des comportements induits inacceptables. Les erreurs peuvent être d’origines naturelles telles que des impacts de particules, du bruit interne (problème d’intégrité), etc. ou provenir d’attaques malveillantes. Les architectures de systèmes embarqués comprennent généralement un ou plusieurs processeurs, des mémoires, des contrôleurs d’entrées/sorties ainsi que des accélérateurs matériels utilisés pour améliorer l’efficacité énergétique et les performances. Avec l’évolution des applications, le cycle de conception d’accélérateurs matériels devient de plus en plus complexe. Cette complexité est due en partie aux spécifications des accélérateurs matériels qui reposent traditionnellement sur l’écriture manuelle de fichiers en langage de description matérielle (HDL).Cependant, la synthèse de haut niveau (HLS) qui favorise la génération automatique ou semi-automatique d’accélérateurs matériels à partir de spécifications logicielles, comme du code C, permet de réduire cette complexité.Le travail proposé dans ce manuscrit cible l’intégration d’un support de vérification dans les outils de HLS pour générer des moniteurs sur puce au cours de la synthèse de haut niveau des accélérateurs matériels. Trois contributions distinctes ont été proposées. La première contribution consiste à contrôler les erreurs de comportement temporel des entrées/sorties (impactant la synchronisation avec le reste du système) ainsi que les erreurs du flot de contrôle (sauts illégaux ou problèmes de boucles infinies). La synthèse des moniteurs est automatique sans qu’aucune modification de la spécification utilisée en entrée de la HLS ne soit nécessaire. La deuxième contribution vise la synthèse des propriétés de haut niveau (ANSI-C asserts) qui ont été ajoutées dans la spécification logicielle de l’accélérateur matériel. Des options de synthèse ont été proposées pour arbitrer le compromis entre le surcout matériel, la dégradation de la performance et le niveau de protection. La troisième contribution améliore la détection des corruptions des données qui peuvent modifier les valeurs stockées, et/ou modifier les transferts de données, sans violer les assertions (propriétés) ni provoquer de sauts illégaux. Ces erreurs sont détectées en dupliquant un sous-ensemble des données du programme, limité aux variables les plus critiques. En outre, les propriétés sur l’évolution des variables d’induction des boucles ont été automatiquement extraites de la description algorithmique de l’accélérateur matériel. Il faut noter que l’ensemble des approches proposées dans ce manuscrit, ne s’intéresse qu’à la détection d’erreurs lors de l’exécution. La contreréaction c.à.d. la manière dont le moniteur réagit si une erreur est détectée n’est pas abordée dans ce document
Embedded systems are increasingly used in various fields like transportation, industrial automation, telecommunication or healthcare to execute critical applications and manipulate sensitive data. These systems often involve financial and industrial interests but also human lives which imposes strong safety constraints.Hence, a key issue lies in the ability of such systems to respond safely when errors occur at runtime and prevent unacceptable behaviors. Errors can be due to natural causes such as particle hits as well as internal noise, integrity problems, but also due to malicious attacks. Embedded system architecture typically includes processor (s), memories, Input / Output interface, bus controller and hardware accelerators that are used to improve both energy efficiency and performance. With the evolution of applications, the design cycle of hardware accelerators becomes more and more complex. This complexity is partly due to the specification of hardware accelerators traditionally based on handwritten Hardware Description Language (HDL) files. However, High-Level Synthesis (HLS) that promotes automatic or semi-automatic generation of hardware accelerators according to software specification, like C code, allows reducing this complexity.The work proposed in this document targets the integration of verification support in HLS tools to generate On-Chip Monitors (OCMs) during the high-level synthesis of hardware accelerators (HWaccs). Three distinct contributions are proposed. The first one consists in checking the Input / Output timing behavior errors (synchronization with the whole system) as well as the control flow errors (illegal jumps or infinite loops). On-Chip Monitors are automatically synthesized and require no modification in their high-level specification. The second contribution targets the synthesis of high-level properties (ANSI-C asserts) that are added into the software specification of HWacc. Synthesis options are proposed to trade-off area overhead, performance impact and protection level. The third contribution improves the detection of data corruptions that can alter the stored values or/and modify the data transfers without causing assertions violations or producing illegal jumps. Those errors are detected by duplicating a subset of program’s data limited to the most critical variables. In addition, the properties over the evolution of loops induction variables are automatically extracted from the algorithmic description of HWacc. It should be noticed that all the proposed approaches, in this document, allow only detecting errors at runtime. The counter reaction i.e. the way how the HWacc reacts if an error is detected is out of scope of this work

Les fortes contraintes de réactivité et de consommation énergétique des systèmes embarqués et cyber-physiques nécessitent l’utilisation croissante de systèmes de calculs parallèles et fortement hétérogènes. La nature de ces systèmes parallèles implique une énorme complexité dans la compréhension et la prévision des performances en termes de temps de réponse. En effet, le temps de réponse dépend de nombreux facteurs associés aux caractéristiques à la fois de la fonctionnalité implémentée et de l’architecture cible. Les méthodes d’optimisation système actuelles dérivent le temps de réponse du système en examinant les opérations requises par chaque tâche, tant pour le traitement que pour l’accès aux ressources partagées. Cette procédure est souvent suivie par l’ajout ou l’élimination des interférences potentielles dues à la concurrence entre tâches. Cependant, de telles approches nécessitent une connaissance avancée des détails du logiciel et du matériel, rarement disponible en pratique lors du dimensionnement du système. Cette thèse propose une stratégie alternative "top-down" visant à étendre les cas dans lesquels le temps de réponse matériel et logiciel peut être analysé et prédit. La stratégie proposée s’appuie sur des représentations d’applications par des modèles flux de données et se concentre sur l’estimation du temps de réponse d’applications reconfigurables exécutées par des unités de calcul à la fois générales et spécialisées
In contexts such as embedded and cyber-physical systems, the design of a desired functionality under constraints increasingly requires a parallel execution of different tasks on heterogeneous architectures. The nature of such parallel systems implies a huge complexity in understanding and predicting performance in terms of response time. Indeed, response time depends on many factors associated with the characteristics of both the functionality and the target architecture. State-of-the art strategies derive response time by examining the operations required by each task for both processing and accessing shared resources. This procedure is often followed by the addition or elimination of potential interferences due to task concurrency. However, such approaches require an advanced knowledge of the software and hardware details, rarely available in practice. This thesis provides an alternative "topdown" strategy aimed at extending the cases in which hardware and software response times can be analyzed and predicted. The proposed strategy leverages on dataflow-based application representations and focuses on the response time estimation of reconfigurable applications mapped on both general-purpose and specialized processing elements

La thèse porte sur l'impact d'optimisations algorithmiques pour la synthèse automatique HLS pour ASIC. Ces optimisations algorithmiques sont des transformations de haut niveau, qui de part leur nature intrinsèque restent hors de porter des compilateurs modernes, même les plus optimisants. Le but est d'analyser l'impact des optimisations et transformations de haut niveau sur la surface, la consommation énergétique et la vitesse du circuit ASIC. Les trois algorithmes évalués sont les filtres non récursifs, les filtres récursifs et un algorithme de détection de mouvement. Sur chaque exemple, des gains ont été possibles en vitesse et/ou en surface et/ou en consommation. Le gain le plus spectaculaire est un facteur x12.6 de réduction de l'énergie tout en maitrisant la surface de synthèse et en respectant la contrainte d'exécution temps réel. Afin de mettre en perspective les résultats (consommation et vitesse), un benchmark supplémentaire a été réalisé sur un microprocesseur ST XP70 avec extension VECx, un processeur ARM Cortex avec extension Neon et un processeur Intel Penryn avec extensions SSE.

Les applications du traitement du signal (TDSI) sont maintenant largement utilisées dans des domaines variés allant de l'automobile aux communications sans fils, en passant par les applications multimédias et les télécommunications. La complexité croissante des algorithmes implémentés, et l'augmentation continue des volumes de données et des débits applicatifs, requièrent souvent la conception d'accélérateurs matériels dédiés. Typiquement l'architecture d'un composant complexe du TDSI utilise des éléments de calculs de plus en plus complexes, des mémoires et des modules de brassage de données (entrelaceur/désentrelaceur pour les Turbo-Codes, blocs de redondance spatiotemporelle dans les systèmes OFDM/MIMO, ...), privilégie des connexions point à point pour la communication inter éléments de calcul et demande d'intégrer dans une même architecture plusieurs configurations et/ou algorithmes (systèmes (re)configurables). Aujourd'hui, le coût de ces systèmes en terme d'éléments mémorisant est très élevé; les concepteurs cherchent donc à minimiser la taille de ces tampons afin de réduire la consommation et la surface total du circuit, tout en cherchant à en optimiser les performances. Sur cette problématique globale, nous nous intéressons à l'optimisation des interfaces de communication entre composants. On peut voir ce problème comme la synthèse (1) d'interfaces pour l'intégration de composants virtuels (IP cores), (2) de composants de brassage de données (type entrelaceur) pouvant avoir plusieurs modes de fonctionnements, et (3) de chemins de données, potentiellement configurables, dans des flots de synthèse de haut niveau. Nous proposons une méthodologie de conception permettant de générer automatiquement un adaptateur de communication (interface) nommé Space-Time AdapteR (STAR). Notre flot de conception prend en entrée (1) des diagrammes temporels (fichier de contraintes) ou (2) une description en langage C de la règle de brassage des données (par exemple une règle d'entrelacement pour Turbo-Codes) et des contraintes utilisateur (débit, latence, parallélisme...) ou (3) en ensemble de CDFGs ordonnés et assignés. Ce flot formalise ensuite ces contraintes de communication sous la forme d'un Graphe de Compatibilité des Ressources Multi-Modes (MMRCG) qui permet une exploration efficace de l'espace des solutions architecturales afin de générer un composant STAR en VHDL de niveau transfert de registre (RTL) utilisé pour la synthèse logique. L'architecture STAR se compose d'un chemin de données (utilisant des FIFOs, des LIFOs et/ou des registres) et de machines d'état finis permettant de contrôler le système. L'adaptation spatiale (une donnée en peut être transmise de n'importe quel port d'entrée vers un ou plusieurs ports de sortie) est effectuée par un réseau d'interconnexion adapté et optimisé. L'adaptation temporelle est réalisée par les éléments de mémorisation, en exploitant leur sémantique de fonctionnement (FIFO, LIFO). Le composant STAR exploite une interface LIS (Latency Insensitive System) offrant un mécanisme de gel d'horloge qui permet l'asservissement par les données. Le flot de conception proposé génère des architectures pouvant intégrer plusieurs modes de fonctionnement (par exemple, plusieurs longueurs de trames pour un entrelaceur, ou bien plusieurs configurations dans une architecture multi-modes). Le flot de conception est basé sur quatre outils : - StarTor prend en entrée la description en langage C de l'algorithme d'entrelacement, et les contraintes de l'utilisateur (latence, débit, interface de communication, parallélisme d'entréesortie...). Il en extrait l'ordre des données d'entrée-sortie en produisant d'une trace à partir de la description fonctionnelle. Ensuite, l'outil génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - StarDFG prend en entrée un ensemble de CDFGs générés par un outil de synthèse de haut niveau. Ces CDFGs doivent être ordonnancés et les éléments de calculs doivent avoir été assignés. L'outil en extrait ensuite l'ordre des échanges de données. Enfin, il génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - STARGene, basé sur un flot à cinq étapes, génère l'architecture STAR : (1) construction des graphes de compatibilité des ressources MMRCG, à partir du fichier de contraintes, correspondant à chacun des modes de fonctionnement du design, (2) fusion des modes de fonctionnement, (3) assignation des structures de mémorisation (FIFO, LIFO ou Registre) sur le MMRCG (4) optimisation de l'architecture et (5) génération du VHDL niveau transfert de registre (RTL) intégrant les différents modes de communication. Le fichier de contraintes utilisé dans la première étape peut provenir de l'outil StarTor, comme nous l'avons indiqué, ou peut être généré par un outil de synthèse de haut niveau tel que l'outil GAUT développé au laboratoire LESTER. - StarBench génère un test-bench basé sur les contraintes de communication et permet de valider les architectures générées en comparant les résultats de simulation de l'architecture avec la spécification fonctionnelle. Les expérimentations que nous présentons dans le manuscrit ont été réalisées pour trois cas d'utilisation du flot STAR. En premier lieu, nous avons utilisé l'approche STAR dans le cadre de l'intégration et l'interconnexion de blocs IPs au sein d'une même architecture. Cette première expérience pédagogique permet de démontrer la validité de l'approche retenue et de mettre en avant les possibilités offertes en terme d'exploration de l'espace des solutions architecturales. Dans une seconde expérience, le flot STAR a été utilisé pour générer une architecture de type entrelaceur Ultra-Wide Band. Il s'agit là d'un cas d'étude industriel dans le cadre d'une collaboration avec la société STMicroelectronics. En utilisant notre flot, nous avons prouvé que nous pouvions réduire le nombre de points mémoires utilisés et diminuer la latence, par rapport aux approches classiques basées sur des bancs mémoires. De plus, lorsque nous utilisons notre flot, le nombre de structures à piloter est plus petit que dans l'architecture de référence, qui a été obtenue à l'aide d'un outil de synthèse de haut niveau du commerce. Actuellement, la surface totale de notre architecture d'entrelacement est environ 14% plus petite que l'architecture de référence STMicrolectronics. Enfin, dans une troisième série d'expériences, nous avons utilisé le modèle STAR dans un flot de synthèse de haut niveau ciblant la génération d'architectures reconfigurables. Cette approche a été expérimentée pour générer des architectures multi-débits (FFT 64 à 8 points, FIR 64 à 16 points...) et multi-modes (FFT et IFFT, DCT et produit de matrices...). Ces expériences nous ont permis de montrer la pertinence de l'association de l'approche STAR, pour l'optimisation et la génération de l'architecture de multiplexage et de mémorisation, à des algorithmes d'ordonnancement et d'assignation multi-configurations à l'étude dans GAUT (Thèse Caaliph Andriamissaina). Nous avons notamment obtenu des gains pouvant aller jusqu'à 75% en terme de surface par rapport à une architecture naïve et des gains pouvant aller jusqu'à 40% par rapport aux surfaces obtenues avec des méthodologies centrées sur la réutilisation d'opérateur (SPACT-MR).

La sclerodermie est caracterisee par l'apparition d'une sclerose cutanee a laquelle s'associe une fibrose viscerale plus ou moins etendue dans les formes systemiques. La physiopathologie de cette connectivite reste obscure, faisant intervenir des anomalies immunitaires, vasculaires et fibroblastiques. Les fibroblastes sclerodermiques ne montrent pas d'anomalies constitutionnelles intrinseques des proteines, comme le montrent les gels d'electrophorese bidimensionnelle. Une expression aberrante des antigenes hla de classe ii (dr, dp et dq) a ete observee sur un nombre important de fibroblastes dermiques. Ces antigenes disparaissent rapidement en culture mais peuvent etre reinduits par de l'ifn au meme titre que des fibroblastes normaux. Ce resultat, montre dans differentes formes de sclerodermie, n'est pas specifique de la sclerodermie (ex. Les cheloides). Nos travaux soutiennent donc l'hypothese d'un disfonctionnement acquis et reversible du fibroblaste, probablement sous l'influence contradictoire de plusieurs cytokines. Ainsi, la proliferation de fibroblastes sclerodermiques hla classe ii positifs est plus fortement stimulee par l'il1 que celle des fibroblastes normaux hla classe ii positifs. Cette proliferation, inhibee par des anticorps anti hla de classe ii, montre que des phenomenes d'activation du fibroblaste sont a l'origine de la physiopathologie complexe de la sclerodermie, probablement en liaison avec une activation des cellules endotheliales, immunocompetentes et des mastocytes. La ciclosporine a a un role inhibiteur sur la biosynthese du collagene dans la sclerodermie, son emploi restant limite du fait de sa toxicite

La recherche dans le domaine de la chimie industrielle s’engage pour la mise en place de nouvelles stratégies de synthèse plus respectueuses de l’environnement. Le méthylmercaptan (CH3SH) est un précurseur de la méthionine, un acide aminé essentiel, dont la demande mondiale ne cesse de croitre. La synthèse du CH3SH est réalisée industriellement par réaction catalytique entre l’H2S et le méthanol, lui-même synthétisé à partir d’un mélange CO/H2, ce qui rend attractives les voies de synthèse directes à partir de CO/H2 et H2S ou encore CO2/H2 et H2S, permettant la valorisation et le recyclage du CO2 un coproduit de la réaction. Dans ce travail de thèse de nouveaux catalyseurs ont été développés en menant parallèlement une étude sur la nature et la quantification de la phase active des différents systèmes catalytiques mis au point. Une étude de la teneur en Mo, de l’effet de la calcination, de l’ajout de dopants cuivre et/ou zinc a été réalisée sur des catalyseurs de type K-Mo supportés sur alumine. L’utilisation d’autres supports oxydes permet d’améliorer sensiblement les performances catalytiques évaluées dans un micro-pilote travaillant dans des conditions préindustrielles. La mise en regard et confrontation des caractérisations par XPS, TEM, DRX et Raman des catalyseurs activés mettent en évidence, dans tous les systèmes catalytiques, la présence majoritaire d’une phase de type 1T-MoS2 lamellaire, intercalée par des ions potassium. La quantification de cette phase intercalée a permis de la corréler à la productivité en méthylmercaptan, démontrant ainsi que cette phase est la phase active des catalyseurs de synthèse directe du méthylmercaptan
In the field of chemistry, industrial research is committed to the development of environmentally friendly synthesis strategies. Methyl mercaptan (CH3SH) is a precursor to methionine whose worldwide demand is steadily growing. It is currently produced by a catalytic reaction between H2S and methanol. Due to the production of methanol involving multiple reaction steps, the direct synthesis of methyl mercaptan from syngas (CO/H2) and H2S or from (CO2/H2) and H2S (assuming a CO2 recycling) appears as a financially attractive industrial process. This work focused on the development of new catalysts for this reaction, specifically on identifying and quantifying the active phase of different catalytic systems. Studies on the effects of molybdenum loading, calcination procedures and copper and/or zinc doping were carried out on an alumina-supported potassium-molybdenum catalyst. Others metal oxide carriers were also employed, remarkably improving catalytic performances. Catalytic tests were performed with a micro-pilot reactor operated in near-industrial conditions. Catalysts were characterized using X-ray photoelectron spectroscopy, transmission emission microscopy, X-ray diffraction and Raman spectroscopy, evidencing the presence of a significant lamellar 1T-MoS2 type phase, intercalated by potassium ions. Quantification of this intercalated phase was correlated with methyl mercaptan productivity, demonstrating its role as the catalytically active phase which drives methyl mercaptan direct synthesis

Nous avons etudie le role des acides amines polymorphes de la troisieme region variable des molecules hla-dr lors de la stimulation des lymphocytes t en alloreaction et dans la presentation d'antigenes viraux. Les alleles hla-dr101 et hla-dr103 different par 3 acides amines groupes aux positions bdr67, 70 et 71. Nous avons construit par mutagenese dirigee des adnc intermediaires entre les molecules drb1*0101 et drb1*0103. Ces adnc ont ete transfectes dans des fibroblastes murins qui nous ont servi de cellules presentatrices d'antigene. Nous avons etabli des lignees et des clones t humains alloreactifs et specifiques de peptides restreints par dr101 ou dr103. Nous avons pu ainsi comparer les reponses t proliferatives vis a vis de la serie d'apc construites. Les substitutions en 70 (asp/gln) et 71 (glu/arg) modifient fortement la reponse t alors que la modification en 67 (ile/leu) joue un role mineur. Cette derniere modification etant conservee, nous avons produit de nouveaux mutants portant une phenylalanine en 67: cette mutation supprime toute stimulation dans le cas d'une reponse t restreinte par dr101. Les cellules t restreintes par dr103 sont moins affectees par cette mutation. Dans le contexte de dr101, le repertoire t est polyclonal a la difference de dr103 pour lequel il est oligoclonal. Ceci est discute en terme d'affinite. Les bases moleculaires des interactions hla-peptide ont ete analysees par modelisation moleculaire, qui demontre une influence determinante de la position 67 dans l'accessibilite au solvant des complexes hla-peptide

Le molybdate de nickel NiMoO4 a été synthétisé par réaction solide-solide à partir des oxydes pulvérulents NiO et MoO3. La conductivité électrique du molybdate de nickel a été mesurée sur des céramiques dans le domaine de température 400-800° C. L'existence de deux variétés polymorphiques a et b-NiMoO4 est confirmée. La température de transition (T=690°C) correspond au changement de symétrie du molybdène qui passe de site Oh à Td. Le transport électrique pour les deux variétés a lieu selon un mécanisme classique de conduction par bande. La variété b-NiMoO4 se comporte comme un semiconducteur de type p dans le domaine 450-650°C avec une énergie d'activation de 1,3 eV. La variété a-NiMoO4 présente deux régimes de conduction : 1) dans son domaine métastable de température (450-650°C), c'est un semiconducteur de type p (Ea=1,3 eV), 2) à plus haute température (t>700°C), c'est un semiconducteur de type n avec une énergie d'activation plus grande (Ea=1,87 eV). L'étude cinétique de la réaction de sulfuration et l'analyse de produits de réaction nous a permis de proposer un mécanisme de sulfuration de ce molybdate qui peut se résumer ainsi : oxyde > oxysulfure > sulfure. L'étude cinétique de la réaction de réduction montre que la réduction par l'hydrogène des deux variétés a et b-NiMoO4 obéit à la loi 1-(1-alpha)1/3 = kt qui traduit un mécanisme contrôlé par une progression d'interface en symétrie sphérique. L'analyse par spectroscopie de photoélectrons XPS (ou ESCA) des produits de la sulfuration et de la réduction de NiMoO4 confirme l'existence d'un oxysulfure et permet de mettre en évidence du nickel métallique non décelé par diffraction des rayons X.

La liste des appareils connectés (ou IoT) s’allonge avec le temps, de même que leur vulnérabilité face aux attaques ciblées provenant du réseau ou de l’accès physique, communément appelées attaques Cyber Physique (CPS). Alors que les capteurs visant à détecter les attaques, et les techniques d’obscurcissement existent pour contrecarrer et améliorer la sécurité, il est possible de contourner ces contre-mesures avec des équipements et des méthodologies d’attaque sophistiqués, comme le montre la littérature récente. De plus, la conception des systèmes intégrés est soumise aux contraintes de complexité et évolutivité, ce qui rend difficile l’adjonction d’un mécanisme de détection complexe contre les attaques CPS. Une solution pour améliorer la sécurité est d’utiliser l’Intelligence Artificielle (IA) (au niveau logiciel et matériel) pour surveiller le comportement des données en interne à partir de divers capteurs. L’approche IA permettrait d’analyser le comportement général du système à l’aide des capteurs , afin de détecter toute activité aberrante, et de proposer une réaction appropriée en cas d’attaque. L’intelligence artificielle dans le domaine de la sécurité matérielle n’est pas encore très utilisée en raison du comportement probabiliste. Ce travail vise à établir une preuve de concept visant à montrer l’efficacité de l’IA en matière de sécurité.Une partie de l’étude consiste à comparer et choisir différentes techniques d’apprentissage automatique (Machine Learning ML) et leurs cas d’utilisation dans la sécurité matérielle. Plusieurs études de cas seront considérées pour analyser finement l’intérêt et de l’ IA sur les systèmes intégrés. Les applications seront notamment l’utilisation des PUF (Physically Unclonable Function), la fusion de capteurs, les attaques par canal caché (SCA), la détection de chevaux de Troie, l’intégrité du flux de contrôle, etc
The list of connected devices (or IoT) is growing longer with time and so is the intense vulnerability to security of the devices against targeted attacks originating from network or physical penetration, popularly known as Cyber Physical Security (CPS) attacks. While security sensors and obfuscation techniques exist to counteract and enhance security, it is possible to fool these classical security countermeasures with sophisticated attack equipment and methodologies as shown in recent literature. Additionally, end node embedded systems design is bound by area and is required to be scalable, thus, making it difficult to adjoin complex sensing mechanism against cyberphysical attacks. The solution may lie in Artificial Intelligence (AI) security core (soft or hard) to monitor data behaviour internally from various components. Additionally the AI core can monitor the overall device behaviour, including attached sensors, to detect any outlier activity and provide a smart sensing approach to attacks. AI in hardware security domain is still not widely acceptable due to the probabilistic behaviour of the advanced deep learning techniques, there have been works showing practical implementations for the same. This work is targeted to establish a proof of concept and build trust of AI in security by detailed analysis of different Machine Learning (ML) techniques and their use cases in hardware security followed by a series of case studies to provide practical framework and guidelines to use AI in various embedded security fronts. Applications can be in PUFpredictability assessment, sensor fusion, Side Channel Attacks (SCA), Hardware Trojan detection, Control flow integrity, Adversarial AI, etc

L’hydrodésulfuration (HDS) est un procédé catalytique utilisé pour éliminer le soufre des carburants. La demande mondiale de carburants propres a stimulé les recherches sur autour de ce procédé afin de mieux comprendre les mécanismes réactionnels et de produire des catalyseurs plus efficaces. Deux axes de recherches peuvent être dégagés : d’une part la formulation de nouvelles voies de synthèse permettant la production des catalyseurs plus efficaces et d’autre part la compréhension du processus catalytique au niveau moléculaire. La compréhension des transformations structurales du catalyseur au niveau moléculaire pendant la réaction ainsi que pendant la genèse de la phase active est une nécessité pour améliorer les propriétés des catalyseurs. Dans ce contexte, ce travail propose deux objectifs. En premier lieu, il présente nouvelle méthode de synthèse de catalyseurs d’HDS à base de CoMo supporté dans TiO2 par voie sol-gel. Dans un deuxième temps, le travail présente la mise-en-œuvre de la chimiometrie pour traiter des données in situ de spectroscopie d’absorption de rayons-X (XAS) qui permet d’obtenir des informations sur la structure moléculaire du catalyseur pendant son activation. Les installations synchrotron de dernière génération permettent en effet d’enregistrer des données expérimentales avec résolution temporelle de l’ordre de la seconde (Quick-EXAFS) et la chimiometrie fournit des outils d’analyse et d’interprétation pour extraire des informations sur les cinétiques de réaction et sur les transformations structurales menant à la formation de la phase active du catalyseur
Hydrodesulfurization (HDS) is catalytic process used to remove sulfur from petroleum feedstock. The world claim for clean fuel boosted scientists to get new insights on the catalytic reaction in order to understand the mechanisms of the process and, thus, produce catalysts that are more efficient. Such researches are based mainly in to lines: by one hand, in the formulation of new routes that lead to tailored catalysts and, by the other hand, in a better understanding of the catalytic process at the molecular and atomic level. Particularly, the later leads to an optimization of the formulation and better catalytic performance, for which is required further understanding of the molecular structure, its transformations during the reaction, the nature of active species and its genesis. In this picture, the goal of this work is twofold. First, to present a new route for produce HDS CoMo-based catalysts via one-pot sol-gel method, which revealed to have suitable macro- and microscopic properties making promising solids for further applications. Second, to adapt and use chemometrics method to treat in situ measurements, particularly, X-ray absorption spectra (XAS), to get new insights on the genesis of the catalytic active phase at the molecular level. XAS techniques is suitable to probe local atomic structure, and last generation synchrotron facilities provide conditions to perform such in situ experiments with very fast acquisition (Quick-EXAFS). Chemometrics provide a brand new scope on data analysis and interpretation for extract information on the kinetics of reaction and structure transformation that leads to the active phase of the catalysts

Synthèse par précipitation de solutions aqueuses de nitrates de HG et de AG et de sulfure de NA A 70**(O)C A 10