Literatura académica sobre el tema "Récepteur radio logicielle"

Aujourd'hui, il y a une augmentation du nombre de normes étant intégré dans des appareils mobiles. Les problèmes principaux sont la durée de vie de la batterie et la taille de l'appareil. L'idée d'un Radio-Logiciel est de pousser le processus de numérisation aussi près que possible de l'antenne. Dans cette thèse, nous présentons la première mise en œuvre d'un récepteur radio-logiciel complet basé sur Sigma-Delta RF passe-bande, y compris un LNA à gain variable (VGLNA), un ADC Sigma-Delta RF sous-échantillonné, un mélangeur bas-conversion RF numérique et un filtre de décimation polyphasé multi-étage multi-taux. Le VGLNA élargit la gamme dynamique du récepteur multi-standard pour atteindre les exigences des trois normes sans fil ciblées. Aussi une architecture mixte, en utilisant à la fois Source-Coupled Logic (SCL) et des circuits CMOS, il est proposé d'optimiser la consommation des circuits RF numériques. Par ailleurs, nous proposons une architecture de filtre en peigne à plusieurs étages avec décomposition polyphase à réduire la consommation d'énergie. Le récepteur est mesuré pour trois normes différentes dans la bande de 2.4 GHz, la bande ISM. Les résultats des mesures montrent que le récepteur atteint 79 dB, 73 dB et 63 dB de plage dynamique pour les normes Bluetooth, ZigBee et WiFi respectivement. Le récepteur complet, mis en œuvre dans le procédé CMOS 130 nm, a une fréquence centrale accordable de 300 MHz et consomme 63 mW sous 1.2 V. Comparé à d'autres récepteurs, le circuit proposé consomme 30% moins d'énergie, la plage dynamique est de 21 dB supérieur, IIP3 est de 6 dB supérieur et le facteur de mérite est de 24 dB supérieur
Nowadays there is an increase in the number of standards being integrated in mobile devices. The main issues are battery life and the size of the device. The idea of a Software Defined Radio is to push the digitization process as close as possible to the antenna. Having most of the circuit in the digital domain allows it to be reconfigurable thus requiring less area and power consumption. In this thesis, we present the first implementation of a complete SDR receiver based on RF bandpass Sigma-Delta including a Variable-Gain LNA (VGLNA), an RF subsampled Sigma-Delta ADC, an RF digital down-conversion mixer and a polyphase multi-stage multi-rate decimation filter. VGLNA enlarges the dynamic range of the multi-standard receiver to achieve the requirements of the three targeted wireless standards. Also a mixed architecture, using both Source-Coupled Logic (SCL) and CMOS circuits, is proposed to optimize the power consumption of the RF digital circuits. Moreover, we propose a multi-stage comb filter architecture with polyphase decomposition to reduce the power consumption. The receiver is measured for three different standards in the 2.4 GHz ISM-band. Measurement results show that the receiver achieves 79 dB, 73 dB and 63 dB of dynamic range for the Bluetooth, ZigBee and WiFi standards respectively. The complete receiver, implemented in 130 nm CMOS process, has a 300 MHz tunable central frequency and consumes 63 mW under 1.2 V supply. Compared to other SDR receivers, the proposed circuit consumes 30% less power, the DR is 21 dB higher, IIP3 is 6 dB higher and the overall Figure of Merit is 24 dB higher

Aujourd'hui, il y a une augmentation du nombre de normes étant intégré dans des appareils mobiles. Les problèmes principaux sont la durée de vie de la batterie et la taille de l'appareil. L'idée d'un Radio-Logiciel est de pousser le processus de numérisation aussi près que possible de l'antenne. Dans cette thèse, nous présentons la première mise en œuvre d'un récepteur radio-logiciel complet basé sur Sigma-Delta RF passe-bande, y compris un LNA à gain variable (VGLNA), un ADC Sigma-Delta RF sous-échantillonné, un mélangeur bas-conversion RF numérique et un filtre de décimation polyphasé multi-étage multi-taux. Le VGLNA élargit la gamme dynamique du récepteur multi-standard pour atteindre les exigences des trois normes sans fil ciblées. Aussi une architecture mixte, en utilisant à la fois Source-Coupled Logic (SCL) et des circuits CMOS, il est proposé d'optimiser la consommation des circuits RF numériques. Par ailleurs, nous proposons une architecture de filtre en peigne à plusieurs étages avec décomposition polyphase à réduire la consommation d'énergie. Le récepteur est mesuré pour trois normes différentes dans la bande de 2.4 GHz, la bande ISM. Les résultats des mesures montrent que le récepteur atteint 79 dB, 73 dB et 63 dB de plage dynamique pour les normes Bluetooth, ZigBee et WiFi respectivement. Le récepteur complet, mis en œuvre dans le procédé CMOS 130 nm, a une fréquence centrale accordable de 300 MHz et consomme 63 mW sous 1.2 V. Comparé à d'autres récepteurs, le circuit proposé consomme 30% moins d'énergie, la plage dynamique est de 21 dB supérieur, IIP3 est de 6 dB supérieur et le facteur de mérite est de 24 dB supérieur
Nowadays there is an increase in the number of standards being integrated in mobile devices. The main issues are battery life and the size of the device. The idea of a Software Defined Radio is to push the digitization process as close as possible to the antenna. Having most of the circuit in the digital domain allows it to be reconfigurable thus requiring less area and power consumption. In this thesis, we present the first implementation of a complete SDR receiver based on RF bandpass Sigma-Delta including a Variable-Gain LNA (VGLNA), an RF subsampled Sigma-Delta ADC, an RF digital down-conversion mixer and a polyphase multi-stage multi-rate decimation filter. VGLNA enlarges the dynamic range of the multi-standard receiver to achieve the requirements of the three targeted wireless standards. Also a mixed architecture, using both Source-Coupled Logic (SCL) and CMOS circuits, is proposed to optimize the power consumption of the RF digital circuits. Moreover, we propose a multi-stage comb filter architecture with polyphase decomposition to reduce the power consumption. The receiver is measured for three different standards in the 2.4 GHz ISM-band. Measurement results show that the receiver achieves 79 dB, 73 dB and 63 dB of dynamic range for the Bluetooth, ZigBee and WiFi standards respectively. The complete receiver, implemented in 130 nm CMOS process, has a 300 MHz tunable central frequency and consumes 63 mW under 1.2 V supply. Compared to other SDR receivers, the proposed circuit consumes 30% less power, the DR is 21 dB higher, IIP3 is 6 dB higher and the overall Figure of Merit is 24 dB higher

The continuous improvement of both speed and density of digital circuits in CMOS technologies makes it attractive to push most of the chip functionality from the RF and analog domain to the digital domain. In an RF receiver, this means to push the Analog-to-Digital Converter (ADC) near the antenna to achieve what is commonly known as Software Defined Radio (SDR). In SDR receivers, most of the analog blocks such as the down-conversion mixer and the channel selection filter are moved to the digital domain. In this case, most of the signal processing is done in the flexible and programmable digital domain. One of the main challenges in implementing an SDR receiver is the stringent ADC requirements. The ADC must have a large bandwidth and a high dynamic range to be able to deal with the targeted RF band in the presence of strong out-of-band blockers. A promising technique to achieve these ADC specifications is to use a bandpass LC Sigma-Delta ADC with an RF center frequency.

Afin de permettre une amélioration des performances des transmissions radio, et donc une augmentation des débits, les algorithmes de traitement d'antennes sont depuis longtemps utilisés. De plus, la multiplication des standards de communication ainsi que la relative surcharge actuelle du spectre radioélectrique nous encourage à considérer les structures de réception multi-standards et multi-canaux. Dans un tel contexte d'interopérabilité entre les différents modes radio, le concept de Radio Logicielle correspondant à une utilisation réduite des parties hardware au profit de la partie numérique nous apparaît très intéressant. Une structure de réception combinant donc les principes de traitement multi-antennes, multi-canaux et multi-standards (appelée multi-*) à base de Radio Logicielle nous semble être particulièrement innovante et intéressante. Nous nous sommes au cours de cette thèse orienté vers l'étude d'un récepteur multi-antennes, capable de traiter des signaux suivant les standards 802. 11b et 802. 11g et présents dans une bande de 40 MHz (alors qu'un canal WLAN occupe une bande de 20 MHz). De plus, nous proposons une validation globale de notre structure envisagée, de manière à ce que chaque partie critique du récepteur ne fasse pas l'objet d'une étude séparée. Cette étude globale doit permettre de proposer un dimensionnement optimal des algorithmes prévus en fonction du compromis complexité, coût/performances. Les performances de notre structure multi-* sont donc présentés dans cette thèse. Nous considérons d'abord un environnement de ropagation réaliste que nous caractérisons. Ainsi les éventuels écarts entre les performances obtenues et les prévisions théoriques sont justifiés. Ensuite, une prise en compte des différents défauts introduits par l'étage de conversion en bande de base est également proposée et nous montrons que le traitement d'antenne permet un relâchement des contraintes hardware. Enfin, une architecture numérique capable de traiter simultanément deux canaux WLAN reçus sur plusieurs antennes est proposée en vue d'une implantation matérielle
A multi-antenna receiver structure able to deal with two 802. 11 b and/or 802. 11 g signais simultaneously in a 40 MHz bandwidth (different to the classical WLAN bandwidth 20 MHz) is defined in this thesis. This structure seems to be very relevant in order to increase QoS taking into account problem of spectral resources. Moreover, a global system evaluation scheme of the multi-* structure is proposed. So, each critical part of the receiver is not considered separately but in a global system approach. First of all, the benefits of the SIMO processing, taking into realistic propagation conditions is given in several multi-* configurations. Ln a second part of the work, it is showed the capability of the 1 x2 SI MO processing to mitigate the effect of RF impairments. After all, a numerical architecture ensuring the processing of both WLAN channels simultaneously received by the multi-branches is validate in order to develop a material demonstrator

Dans le but d’améliorer la disponibilité des services fournis par un récepteur, la conception d’un récepteur GNSS permettant de recevoir plusieurs signaux de toutes les bandes simultanément semble être la solution. Une architecture à sous échantillonnage RF optimisée de type SDR (Software Defined Radio) comportant un étage RF intégrable et reconfigurable et un étage de traitement numérique avec une implémentation logicielle du traitement en bande de base est défini pour ce récepteur GNSS, tout en répondant aux exigences des spécifications des standards GNSS : des réseaux radio cellulaires : GPS, Glonass, Galileo, Beidou. Un choix des composants discrets suite au dimensionnement system est effectué et ceci pour installer un prototype de validation expérimental. Ensuite nous nous s’intéressons à la caractérisation de la chaine RF afin d’étudier les limitations causés par la non linéarité et d’étudier la stabilité du prototype proposé. Un étage de traitement numérique des signaux IF, capturés à la sortie de l’ADC, est implémenté sous Matlab. L’acquisition de ces données permet la détermination des satellites visible à un instant donné qui nous permet éventuellement la détermination d’une position
In order to improve the availability of services provided by a receiver, designing a GNSS receiver to collect multiple signals from all bands simultaneously seems to be the solution. An optimized software-defined RF (SDR) sub-sampling architecture with an integral and reconfigurable RF stage and a digital processing stage with a software implementation of the baseband processing is defined for this GNSS receiver, while meeting the requirements GNSS standards specifications: cellular radio networks: GPS, Glonass, Galileo, Beidou. Many discrete components are selected after system dimensioning. Thus, experimental validation prototype is installed. Then we are interested in the characterization of the RF front-end in order to determine the limitations caused by the nonlinearity and to study the stability of the proposed prototype. A stage of digital processing of the IF signals, captured at the ADC output, is implemented under Matlab software. The acquisition of these data allows the determination of satellites visible at a given instant that allows us to determine a position

L’engouement actuel pour les applications de type réseaux de capteurs sans-fil ou internet des objets (IoT) relance la nécessité, alors initiée par les applications mobiles, de concevoir des émetteurs-récepteurs radio à basse consommation. Dans ce contexte, l’objet des travaux de thèse est de proposer des techniques de réduction de la consommation des récepteurs radio tout en minimisant l’impact sur leur architecture de manière à pouvoir adapter leur consommation aux besoins de performance.Pour ce faire, l’utilisation intermittente du convertisseur analogique numérique (ADC) a, dans un premier temps, été étudiée puis celle-ci a été généralisée à l’ensemble du récepteur. Pour chacune de ces approches, une modélisation de la dégradation des performances en termes de taux d’erreur (BER) a été confrontée à une estimation de la réduction de la consommation engendrée. Par ailleurs, l’impact de l’ajout de modules spécifiques aux techniques proposées est décrit à l’aide de résultats concernant leurs complexités et leurs consommations. L’ensemble de ces résultats s’inscrit pleinement dans le domaine de recherche des récepteurs adaptatifs pour lesquels les performances sont adaptées au canal de transmission en temps réel.Finalement, une technique de compensation digitale des défauts de quadrature a été proposée, rendant possible l’utilisation d’une PLL moins énergivore mais avec des performances dégradées. Cette technique utilise une recherche par dichotomie des poids de compensation des défauts de quadrature, lui permettant de converger suffisamment rapidement pour pouvoir réaliser la compensation sur une portion connue du message reçu et ainsi éviter une perte d’information
The recent craze for the Wireless Sensor Networks (WSN) and the Internet of Things (IoT) applications boosts the necessity, previously introduced by the mobile applications, to design low power transceivers. In this context, the purpose of this thesis is to propose some techniques to reduce the power consumption of RF receivers while minimizing the impact on their architecture in order to be able to adapt their power consumption to the required performances.To do so, the study of the intermittent use of the analog-to-digital converter (ADC) is firstly proposed and then extended to the whole receiver. In each case, the degradation of the receiver performances in terms of bit error rate (BER) is compared to an estimate of the obtained decrease of the power consumption. Moreover, the complexity and the overhead power consumption of the modules involved in the processing of the proposed techniques are also estimated and discussed. All these results are part of the field of research called “adaptive receiver” that tries to adapt the receiver performances to its environment in real time.Finally, a digital compensation technique of the quadrature imbalances was proposed. It allows using a less energy-consuming PLL but with degraded quadrature performances and compensating the mismatches in the digital domain. This technique uses a dichotomic search of the compensation weights allowing a fast convergence in order for the compensation to be done during the reception of a known portion of the received message and therefore avoiding a loss of information

This thesis studies the relevance of DS SDR architectures applied to Galileo receivers in the specific context of Civil Aviation, characterized in particular by strict requirements of robustness to interference, in particular, interference caused by DME or CW signals. The Software Defined Radio concept renders the major tendency, inside the receiver, to move the demodulation part from an analog technology to digital signal processing, that is software. The choice of this kind of design is nearly generalized in new receiver architectures so it was considered the case in this work. The Direct Sampling method consists in digitizing the signal as close as possible to the antenna, typically after the LNA and the associated RF bandpass filter. So this technique does not use any conversion to an intermediate frequency, using as much as possible the bandpass sampling principle in order to minimize the sampling frequency and consequently the downstream computational costs. What is more, this thesis aiming at the greatest simplification of the analog part of the receiver, the decision was made to suppress the analog AGC which equips the receivers of classical architecture. Only fixed gained amplifiers should precede the ADC. This document exposes the work done to determine if these choices can apply to a multifrequency (E5a and E1 signals) Galileo receiver intended for a Civil Aviation use. The structure of the document reflects the approach used during this thesis. It progresses step by step from the antenna down to the digital signal, to be processed then by the SDR part. After an introduction detailing the problem to study and its context, the second chapter investigates the Civil Aviation requirements of robustness to interference a satellite navigation receiver must comply with. It is the basis which completely conditions the design process. The third chapter is devoted to the determination of the sampling frequency. Two sampling architectures are proposed: the first implements coherent sampling of the two E5a and E1 bands while the second uses separate sampling. In both cases the necessity to use extra RF filters is shown. The minimum attenuation to be provided by these filters is also specified. These requirements are strong enough to justify a feasibility investigation. It is the subject of chapter four where an experimental study, based on a SAW filter chip available on the shelf, is related. The issue of the sampling clock jitter, of concern with the Direct Sampling technique because of the high frequency of the signal to digitize, is investigated in chapter five. Some simulation results are presented and a dimensioning of the quality of the sampling clock is proposed. In chapter six, quantization, a byproduct of digitization, is detailed. Precisely it is the calculation of the number of bits the ADC must have to digitally represent the whole dynamic of, not only the useful signal, but also of the potential interference. Considering the high binary throughput highlighted in chapters three and six, chapter seven evaluates the possibility to reduce the coding dynamic of the digital signal at the output of the ADC by means of compression functions. The last chapter is focused on the digital separation of the two E5a and E1 bands in the coherent sampling architecture presented in chapter two. Here also specifications of minimum attenuation are given. Lastly the conclusions synthesize the contributions of this thesis and proposes ideas for future work to enrich them and more generally the subject of DS-SDR Galileo receivers for Civil Aviation.

L'architecture conventionnelle utilisée par toutes les publications précédentes pour le récepteur de balayage de spectre est basée sur le CAN en BB, donc il a une consommation d'énergie élevée, une complexité plus élevée et souffre d'inadéquations de circuits et de non-linéarité. Dans ce travail, nous proposons d'utiliser un récepteur RF basé sur CAN delta-sigma en PB. Les CAN PB DS ajustables précédemment signalés implémentée de manière complexe. Nous présentons une implémentation efficace du CAN PB DS accordable. Un récepteur de détection de spectre, basé sur l'architecture frontale RF à faible consommation d'énergie proposée dans cette thèse, est également proposé. Le récepteur complet proposé ne souffre pas d'un déséquilibre 1/Q. Les résultats de simulation pour montrer l'impact de la non-linéarité du circuit sur les performances sont présentés. Une implémentation de circuit d'un backend numérique du système proposé est présentée. Cette implémentation comprend un mélangeur à conversion descendante efficace, un filtre de décimation, un bloc FFT et un module de détection d'énergie. L'implémentation a été validée à l'aide l'outil SignalTab. Des études, ne présentent que des résultats analytiques ou de simulation, visant à montrer l'impact du déséquilibre 1/Q sur les performances de détection du spectre ont déjà été publiées. Dans ce travail, nous présentons la première mesure matérielle du déséquilibre I/Q sur les performances de détection du spectre. Dans le domaine médical, nous présentons pour la première fois une étude de l'effet de l'exposition aux RF-EMF sur les nouveau-nés via une acquisition simultanée de signaux RF et de paramètres physiologiques
Spectrum sensing applications cover wide variety, such as efficient utilization of frequency spectrum, and in medical applications. The conventional architecture used by all the previous publications for spectrum sensing receiver is based on baseband ADC, hence it has high power consumption, higher complexity, and suffers from circuit mismatches and nonlinearity. In this work, we propose using an RF receiver based on bandpass delta-sigma ADC. It is much more convenient to have a tunable BP ΔΣ ADC to simplify the spectrum sweeping task. The previously reported tunable BP ΔΣ ADC’s are implementing tunability in a complex manner. We present an efficient implementation of tunable BP ΔΣ ADC with fixed ratio between the sampling frequency and center frequency. That fixed ratio further simplifies the implementation of the down conversion mixer and decimation filter which serve as the digital backend of the receiver. A spectrum sensing receiver, based on the power-efficient RF front end architecture proposed in this thesis, is also proposed. The proposed complete receiver does not suffer from I/Q imbalance that highly affect the spectrum sensing performance. Simulation results to show the circuit nonlinearity impact on the performance are presented. A circuit implementation of a digital backend of the proposed system is presented. This implementation comprises an efficient down conversion mixer, decimation filter, custom FFT block, and energy detection module. The implementation was validated on Altera FPGA using the on-chip logic analyzer via the SignalTab tool.Studies to show the impact of I/Q imbalance on spectrum sensing performance were previously published. Nevertheless, those publications presented only either analytical or simulation results. In this work, we present the first hardware measurement of the I/Q imbalance on spectrum sensing performance using a commercial SDR transceiver platform.In the medical field, we also present for the first time a study of the effect of RF-EMF exposure on neonates by performing a simultaneous acquisition of RF signals along with recording the physiological parameters of neonates. Using R-Studio, the stationarity of the signals to be correlated was checked, a transformation was performed on the non-stationary signals. Finally, cross correlation between the acquired RF signal (average of the whole spectrum or in a specific band) and each of the recorded physiological parameters did not show an observable impact of RF-EMF exposure on neonates

The scope of this thesis is to propose solutions to improve the performances of the CMOS transistor only simulated inductors (TOSI) aiming RF filtering applications. We are interested in TOSI architectures because they prove better performances than the classical gm–C filters, being superior with respect to the number of transistors, power consumption, frequency capability and chip area. Furthermore, TOSI architectures have many potential applications in RF design. In the general context of the multi–standard trend followed by wireless transceivers, TOSI based RF filters may offer the possibility of implementing reconfigurable devices. However, satisfying the telecommunications requirements is not an easy task therefore high order TOSI based filters should be implemented. Consequently, using good second order TOSI cells is a matter of the utmost importance and we propose a novel quality factor tuning principle which offers an almost independent tuning of self resonant frequency and quality factor for simulated inductors. An improved TOSI architecture with increased frequency capability is also reported.

Le récepteur radio logicielle (SDR) est une technique prometteuse pour les futurs récepteurs adaptés à une variété de protocoles. Il numérise le signal RF directement en basse fréquence. Nous proposons un récepteur SDR basé sur un modulateur sigma-delta à temps continu passe-bande (CT BP ). Nous nous concentrons sur les résonateurs RC actifs pour diminuer la surface du circuit. Nous ciblons les applications au voisinage de 400 MHz, à savoir Advanced Research and Global Observation Satellite (ARGOS), Medical Implant Communication Service (MICS), Automobile Keyless system et Industrial, Scientific and Medical (ISM). Nous présentons une nouvelle comparaison détaillée entre le modulateur CT BP à résonateur à deux amplificateurs et le modulateur CT BP à résonateur à un amplificateur. Les deux modulateurs sont conçus à l'aide de transistors MOS en technologie FDSOI-28nm, où nous utilisons la polarisation du caisson pour compenser les variations de processus, de tension et de température
Software defined radio receiver is a promising technique for future receivers which provides a variety of protocols. It digitizes the RF signal directly to low-frequency. We propose an SDR receiver based on a bandpass sigma delta modulator. The most essential element is the loop filter, there are two main configurations, an LC tank resonator and an active RC resonator. We focus on the active RC resonators for a low chip area. We target applications in the vicinity of 400 MHz, namely Advanced Research and Global Observation Satellite, Medical Implant Communication Service. We introduce a new comparison between the two-op-amp resonator CT BP sigma delta modulator and the one-op-amp resonator CT BP sigma delta modulator. We study the sensitivity of the quality factor and the signal to noise ratio to the DC-gain op-amps in two-op-amp resonator sigma delta modulator. It also shows how, in one-op-amp resonator sigma delta modulator, the quality factor and the signal to noise ratio, are very sensitive to any variations in the capacitors values for limited DC-gain op-amps. We establish a mathematical model of the thermal-noise behaviour for two-op-amp resonator CT BP sigma delta modulator. This model matches the circuit simulator results with a good accuracy. Furthermore, we demonstrate that a high quality factor (>100) of the two-op-amp resonators can be achieved by selecting the proper value of the integrator gain at a moderate DC-gain op-amp (35dB). Both sigma delta modulators are designed using flipped-well devices on fully depleted silicon on insulator technology, where we use body biasing to compensate the process, voltage and temperature variations