Tesis: "Mémoire non volatile, NVM"

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Jovanovic, Natalija. "Bascules et registres non-volatiles à base de ReRAM en technologies CMOS avancées". Electronic Thesis or Diss., Paris, ENST, 2016. http://www.theses.fr/2016ENST0023.

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Resumen

Les mémoires et l'éléments séquentiels non-volatiles peuvent améliorer l'efficacité énergétique des appareils à piles en éliminant la consommation statique tout en maintenant l'état du système.Parmi les nouvelles technologies NVM intégrées, ReRAMs se distinguent par un temps de programmation rapide, une structure simple, compatible avec la technologie CMOS et très bien scalable. Les flip-flops non-volatiles (NVFF) basées sur ReRAM ont été implémentées dans des nœuds CMOS de 90nm ou plus et souffrent de problèmes de fiabilité dans les nœuds plus petits, en raison de hautes tensions de programmation et de formation. Cette thèse fait l'analyse de la conception robuste et fiable non volatile dans le nœud CMOS 28nm et ci-dessous. Elle présente deux nouvelles solutions de conception pour la programmation de dispositifs ReRAM. Les circuits de programmation sont appliqués en architecture NVFF qui utilise deux dispositifs ReRAM (2R). Une architecture alternative (1R) est également proposée afin d'obtenir une densité plus élevée et une consommation plus faible. Les solutions NVFF sont optimisées pour les conditions de programmation ReRAM qui améliorent l'endurance et minimisent la puissance necessaire pour la programmation. L'analyse statistique de la structure du FF et de son optimisation a été réalisée, afin d'évaluer les meilleures architectures de fonctionnement de restauration. Les NVFF sont implémentés en FDSOI CMOS 28nm et comparés à un FF d'une bibliothèque standard. Enfin, pour minimiser la surcharge de la zone NVFF sans affecter la robustesse des opérations non volatiles, un Fichier de registres non-volatils multi-ports (NVRF) basé sur la solution 1R NVFF est proposé
Non-volatile memories and flip-flops can improve the energy efficiency in battery-operated devices by eliminating the sleep-mode consumption, while maintaining the system state. Among emerging embedded NVM technologies, ReRAMs differentiate itself with a fast programming time, a simple CMOS-compatible structure and a good scalability. Previously proposed ReRAM-based non-volatile flip-flops (NVFF) have been implemented in 90nm or older CMOS nodes and suffer from CMOS reliability issues in scaled nodes due to high programming and forming voltages. This thesis makes the analysis of robust and reliable non-volatile design in 28nm CMOS node and below. It presents two novel thin-gate oxide CMOS design solutions for the programming of ReRAM devices. The programming circuits are applied in dual-voltage NVFF architecture which employs two ReRAM devices (2R). Alternative 1R NVFF architecture is also proposed in order to achieve higher density and lower consumption. With regard to the existing ReRAM technologies, given NVFF solutions are optimized for ReRAM programming conditions which improve endurance and minimize programming power. Statistical analysis of the FF core and its optimization was performed, to evaluate the best restore operation architectures which meet digital CMOS circuit design yield requirements. The NVFFs are implemented in 28nm CMOS FDSOI and benchmarked against a master slave flip-flop from a standard library and a data-retention flip-flop. Finally, to minimize the NVFF area overhead without impacting the robustness of \nv{} operations, multi-port non-volatile register file (NVRF) based on the 1R NVFF solution is proposed

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Innocenti, Jordan. "Conception et procédés de fabrication avancés pour l’électronique ultra-basse consommation en technologie CMOS 80 nm avec mémoire non volatile embarquée". Thesis, Nice, 2015. http://www.theses.fr/2015NICE4142/document.

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Resumen

L’accroissement du champ d’application et de la performance des microcontrôleurs s’accompagne d’une augmentation de la puissance consommée limitant l’autonomie des systèmes nomades (smartphones, tablettes, ordinateurs portables, implants biomédicaux, …). L’étude menée dans le cadre de la thèse, consiste à réduire la consommation dynamique des circuits fabriqués en technologie CMOS 80 nm avec mémoire non-volatile embarquée (e-NVM) ; à travers l’amélioration des performances des transistors MOS. Pour augmenter la mobilité des porteurs de charge, des techniques de fabrication utilisées dans les nœuds les plus avancés (40 nm, 32 nm) sont d’abord étudiées en fonction de différents critères (intégration, coût, gain en courant/performance). Celles sélectionnées sont ensuite optimisées et adaptées pour être embarquées sur une plate-forme e-NVM 80 nm. L’étape suivante est d’étudier comment transformer le gain en courant, en gain sur la consommation dynamique, sans dégrader la consommation statique. Les approches utilisées ont été de réduire la tension d’alimentation et la largeur des transistors. Un gain en consommation dynamique supérieur à 20 % est démontré sur des oscillateurs en anneau et sur un circuit numérique conçu avec près de 20 000 cellules logiques. La méthodologie appliquée sur le circuit a permis de réduire automatiquement la taille des transistors (évitant ainsi une étape de conception supplémentaire). Enfin, une dernière étude consiste à optimiser la consommation, les performances et la surface des cellules logiques à travers des améliorations de conception et une solution permettant de réduire l’impact de la contrainte induite par l’oxyde STI
The increase of the scope of application and the performance of microcontrollers is accompanied by an increase in power consumption reducing the life-time of mobile systems (smartphones, tablets, laptops, biomedical implants, …). Here, the work consists of reducing the dynamic consumption of circuits manufactured in embedded non-volatile memories (e-NVM) CMOS 80 nm technology by improving the performance of MOS transistors. In order to increase the carriers’ mobility, manufacturing techniques used in the most advanced technological nodes (40 nm, 32 nm) are firstly studied according to different criteria (process integration, cost, current/performance gain). Then, selected techniques are optimized and adapted to be used on an e-NVM technological platform. The next step is to study how to transform the current gain into dynamic power gain without impacting the static consumption. To do so, the supply voltage and the transistor widths are reduced. Up to 20 % in dynamic current gain is demonstrated using ring oscillators and a digital circuit designed with 20,000 standard cells. The methodology applied on the circuit allows automatic reduction to all transistor widths without additional design modifications. Finally, a last study is performed in order to optimize the consumption, the performance and the area of digital standard cells through design improvements and by reducing the mechanical stress of STI oxide

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Barlas, Marios Dimitrios. "Development and characterization of innovative nonvolatile OxRAM memory cells compatible with advanced nodes". Electronic Thesis or Diss., Aix-Marseille, 2019. http://www.theses.fr/2019AIXM0229.

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Resumen

La mémoire résistive à la base des oxydes de transition métallique (ReRAM) est une classe de technologies de mémoire non volatile dans lesquelles la commutation entre états de mémoire est rendue possible par la décomposition réversible de l’oxyde au moyen de la création et de la dissolution d’un chemin de percolation (filament). Les principaux avantages de cette technologie résident dans l’évolutivité de la cellule de mémoire, principalement en raison de la dimension inférieure à 10 nm du filament, de sa faible consommation d’énergie (<300 pJ / commutateur) et de la compatibilité des matériaux avec la technologie CMOS avancée. Néanmoins, deux obstacles majeurs ont jusqu'à présent empêché la mise en œuvre de ReRAM dans les réseaux de grande taille: premièrement, la nécessité d'une tension de claquage initiale supérieure à la tension de fonctionnement et, deuxièmement, les composantes de variabilité intrinsèque et extrinsique résultant de l'interaction des matériaux à son environnement ainsi qu’à la nature stochastique fondamentale de la conduction percolative. Ce travail est axé sur la technologie ReRAM à base de HfO2. D'abord, des alliages d'HfO2 sont étudiés. Dans la seconde partie, l’alliage HfSiOx proposé est intégré dans le BEOL d’un procédé de 130 nm et l’impact de l’intégration de la zone de commutation dans la formation, la commutation, l’évolution du taux d’erreur et la conservation des données est étudié. Dans la dernière partie, une intégration basée sur HfO2 dans le MOL ancien d’un processus CMOS FDSOI 300 mm avancé est étudiée, qui étudie les performances et les limitations standard de HfO2 ReRAM
Transition Metal Oxide ReRAM is a class of non-volatile memory technologies where the switching between memory states is enabled by the reversible breakdown of the oxide by means of the creation and dissolution of a percolation path (filament). The main advantages of the technology lie in the scalability of the memory cell –mainly owed to the sub 10nm dimension of the filament, its low power consumption (< 300 pJ/ switch) and material compatibility to advanced CMOS. Nevertheless, there are two major roadblocks that have prevented so far the implementation of ReRAM in large arrays: first, the requirement for an initial breakdown happening voltages significantly higher than the operating voltage range and second, the intrinsic and extrinsic variability components arising from material interaction to its environment as well as the fundamental stochastic nature of percolative conduction. This work, is focused on HfO2 based ReRAM technology. In the first part, we investigate different dopants to engineer the conductive properties of HfO2 by combining a first-principles approach and in-depth material characterization techniques. In the second part, the proposed HfSiOx alloy is integrated in the BEOL of a 130nm process and the impact of the integration of the switching zone in forming, switching, error rate evolution and data retention is investigated. In the last part, a HfO2 based integration in the early MOL of an advanced FDSOI 300mm CMOS process is demonstrated investigating standard HfO2 ReRAM performances and limitations

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Chatzistergiou, Andreas. "Library support for historical and persistent data structures in non-volatile memories". Thesis, University of Edinburgh, 2016. http://hdl.handle.net/1842/25797.

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In the context of emerging non-volatile memory (NVM) where data structures can persist in-memory and are accessed through CPU loads and stores, we study how to efficiently manage data evolution. This is an extensively applied problem in both the scientific and business domains and is rapidly becoming an important component for a wider range of applications. We argue that the best way to achieve a smoother transition to the new programming model is to design a solution that is non-intrusive and generic i.e. not bound to a specific data model. We propose a novel library-level approach where the user can manage historical data directly from programming language code. This is achieved with a combination of two software layers: REWIND and VARIANT. At the bottom, lies REWIND (REcovery Write-Ahead System for In- Memory Non-Volatile Data Structures) which handles the low level specifics of NVM by dealing with write-ordering problems that arise in such context and allows recoverability of arbitrary data structures. Then, VARIANT (Versioning ARbItrary dAta structures in Non-volatile memory for Time-travel) focuses on versioning and time travel (moving between versions). We adopt a logging approach and we tightly integrate both systems for best performance by utilizing a common physical log of memory operations. With REWIND, we propose a novel recoverable log structure that permits atomic and durable appends and removals of log records. This is the keystone for building recoverable systems on top of NVM. Because latencies in recent NVM technologies such as Phase-change memory (PCM) are asymmetric, we propose novel techniques for reducing the write pressure of the recoverable log as well as mitigating the effect of synchronization control primitives such as memory fences (enhanced for NVM), i.e. barriers that enforce ordering and persistence to preceding instructions. We also propose different implementations for trading logging performance for rollback performance when this is appropriate. Finally, we revisit state-of-the-art recovery algorithms for the new context given the different latencies and synchronization control. Our results clearly indicate that current approaches for recoverability are ill-fitted for persisting data structures in the new context and it is possible to achieve low-overhead logging with customized mechanisms. Next, we focus on data evolution. We expose a simple API that allows versioning and time travel with minimal intrusiveness. We propose mechanisms for efficient and transparent cloning of Versionable data structures. This allows high concurrency since past images are returned as copies of the original data structure which remains intact. Then, we propose novel indexing techniques that significantly improve time travel performance as well as cloning with lazy schemes. We achieve a low overhead architecture by employing a mix of volatile and non-volatile data structures as well as hybrid structures that reside in both volatile and non-volatile memories. We perform an extensive evaluation of the proposed techniques and conclude that, in our context, by carefully mitigating the drawbacks of physical logging it is possible to create efficient systems for managing data evolution that are both data structure agnostic and non-intrusive.

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Guilmain, Marc. "Fabrication de mémoire monoélectronique non volatile par une approche de nanogrille flottante". Thèse, Université de Sherbrooke, 2013. http://hdl.handle.net/11143/6127.

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Les transistors monoélectroniques (SET) sont des dispositifs de tailles nanométriques qui permettent la commande d'un électron à la fois et donc, qui consomment peu d'énergie. Une des applications complémentaires des SET qui attire l'attention est son utilisation dans des circuits de mémoire. Une mémoire monoélectronique (SEM) non volatile a le potentiel d'opérer à des fréquences de l'ordre des gigahertz ce qui lui permettrait de remplacer en même temps les mémoires mortes de type FLASH et les mémoires vives de type DRAM. Une puce SEM permettrait donc ultimement la réunification des deux grands types de mémoire au sein des ordinateurs. Cette thèse porte sur la fabrication de mémoires monoélectroniques non volatiles. Le procédé de fabrication proposé repose sur le procédé nanodamascène développé par C. Dubuc et al. à l'Université de Sherbrooke. L'un des avantages de ce procédé est sa compatibilité avec le back-end-of-line (BEOL) des circuits CMOS. Ce procédé a le potentiel de fabriquer plusieurs couches de circuits mémoirestrès denses au-dessus de tranches CMOS. Ce document présente, entre autres, la réalisation d'un simulateur de mémoires monoélectroniques ainsi que les résultats de simulations de différentes structures. L'optimisation du procédé de fabrication de dispositifs monoélectroniques et la réalisation de différentes architectures de SEM simples sont traitées. Les optimisations ont été faites à plusieurs niveaux : l'électrolithographie, la gravure de l'oxyde, le soulèvement du titane, la métallisation et la planarisation CMP. La caractérisation électrique a permis d'étudier en profondeur les dispositifs formés de jonction de Ti/TiO2 et elle a démontré que ces matériaux ne sont pas appropriés. Par contre, un SET formé de jonction de TiN/Al2 O3 a été fabriqué et caractérisé avec succès à basse température. Cette démonstration démontre le potentiel du procédé de fabrication et de la déposition de couche atomique (ALD) pour la fabrication de mémoires monoélectroniques.[symboles non conformes]

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Bossu, Germain. "Architectures innovantes de mémoire non-volatile embarquée sur film mince de silicium". Aix-Marseille 1, 2009. http://www.theses.fr/2009AIX11044.

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Les plateformes CMOS s’orientent vers l’utilisation de film mince de silicium pour faire face aux effets parasites qui limitent la miniaturisation du transistor sur substrat massif. Cette configuration technologique ouvre la porte à de nouvelles architectures de dispositifs mémoire non-volatile. L’étude réalisée au cours de cette thèse porte sur l’adaptation des technologies film mince pour obtenir des mémoires non-volatile embarquées denses fonctionnant à la tension nominale du circuit pour une co-intégration aisée sur les plateformes technologiques CMOS Bulk et film mince. La construction de la cellule SQeRAM, tout d’abord proposée, repose sur la séquence de procédés de fabrication de la technologie Silicon-On-Nothing (SON) additionnées au core process CMOS bulk. Le point mémoire obtenu présente un stockage de charge sur l¿interface opposée au canal de conduction. Cette mémoire est quasi-non-volatile, du fait de l’empilement ONO (Oxyde Nitrure Oxyde) mince requis pour un fonctionnement à seulement 3 V d’alimentation. Un modèle semi-analytique de transistor film mince à double grille indépendante (IDG) est explicité. En associant ce modèle IDG à celui d’un transistor Bulk, les phénomènes physiques en jeu dans la SQeRAM sont détaillés. Cette modélisation permet aussi l’optimisation technologique en vue des applications double-bit. Les limites à la miniaturisation de la SQeRAM, en particulier la maîtrise de la technologie, m’ont conduit à envisager un point mémoire non-volatile construit sur le seul transistor IDG. Le concept, la réalisation et les spécificités de cette architecture sont présentés. L’étude modèle associée permet une discussion sur les mécanismes physiques en jeu et analyse les principales caractéristiques électriques du dispositif suivant la densité de charge piégée. Enfin ce manuscrit de thèse préfigure une nouvelle forme de mémoire universelle hybride combinant le stockage non-volatile et l’utilisation du substrat flottant pour les applications 1T-DRAM sur des structures sur film mince de silicium
CMOS platforms are heading silicon thin film to face parasitic effects blocking bulk transistor scaling. This technological option is opening the way of new non-volatile memory device architectures. This PhD study deals with thin film technology tuning to turn into dense embedded non-volatile memory working with standard circuit power supply for an easy co-integration on bulk and thin film CMOS platforms. The first proposed SQeRAM cell is based on Silicon-On-Nothing technology process flow added to bulk CMOS core process. The resulting memory point presents charges stored at the opposite interface of inversion layer. This memory device is quasi-non-volatile due to a thin ONO stack allowing 3V only power supply. A semi-analytical model is developed to describe Independent Double Gate transistor considering electrons, holes and doping level. By the association of this approach with a charge-sheet Bulk transistor model, SQeRAM physical phenomena are detailed. In addition technological optimization is discussed to allow double-bit applications. SQeRAM scaling limitations, particularly technological process control, leads me to imagine another new non-volatile memory point built on a pure thin film IDG transistor. Concept, realization and specificities are described. The associated model developed drives physical mechanisms analysis of the main electrical characteristics versus trapped charge density. At last my PhD thesis brings up the guidelines of a new hybrid memory based on silicon thin film device combining non-volatile storage and floating body properties of the 1T-DRAM

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Nail, Cécile. "Etude de mémoire non-volatile hybride CBRAM OXRAM pour faible consommation et forte fiabilité". Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT010/document.

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À mesure que les technologies de l'information (IT) continuent de croître, les dispositifs mémoires doivent évoluer pour répondre aux exigences du marché informatique. De nos jours, de nouvelles technologies émergent et entrent sur le marché. La mémoire Resistive Random Access Memory (RRAM) fait partie de ces dispositifs émergents et offre de grands avantages en termes de consommation d'énergie, de performances, de densité et la possibilité d'être intégrés en back-end. Cependant, pour être compétitif, certains problèmes doivent encore être surmontés en particulier en ce qui concerne la variabilité, la fiabilité et la stabilité thermique de la technologie. Leur place sur le marché des mémoires est encore indéfinie. En outre, comme le principe de fonctionnement des RRAM dépend des matériaux utilisés et doit être observé à la résolution nanométrique, la compréhension du mécanisme de commutation est encore difficile. Cette thèse propose une analyse du principe de fonctionnement microscopique des CBRAM à base d'oxyde basé sur des résultats de caractérisation électrique et de simulation atomistique. Une interdépendance entre les performances électriques des RRAM et certains paramètres matériaux est étudiée, indiquant de nouveaux paramètres à prendre en compte pour atteindre les spécifications d'une application donnée
As Information Technologies (IT) are still growing, memory devices need to evolve to answer IT market demands. Nowadays, new technologies are emerging and are entering the market. Resistive Random Access Memory (RRAM) are part of these emerging devices and offer great advantages in terms of power consumption, performances, density and the possibility to be integrated in the back end of line. However, to be competitive, some roadblocks still have to be overcome especially regarding technology variability, reliability and thermal stability. Their place on memory market is then still undefined. Moreover, as RRAM working principle depends on stack materials and has to be observed at nanometer resolution, switching mechanism understanding is still challenging. This thesis proposes an analysis of oxide-based CBRAM microscopic working principle based on electrical characterization results and atomistic simulation. Then, an interdependence between RRAM electrical performances as well as material parameters is studied to point out new parameters that can be taken into account to target specific memory applications

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Puglia, Gianlucca Oliveira. "Exploring atomicity on memory mapped files based on non-volatile memory file systems". Pontif?cia Universidade Cat?lica do Rio Grande do Sul, 2017. http://tede2.pucrs.br/tede2/handle/tede/7768.

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As tecnologias de mem?rias n?o-vol?teis s?o uma grande promessa na ?rea de arquitetura de computadores e ? esperado que sejam poderosas ferramentas para solucionar os problemas referentes a manipula??o eficiente de dados dos dias de hoje. Estas tecnologias prov?m alta performance e acesso em granularidade de bytes com a distinta vantagem de serem persistentes. Por?m, afim de explorar estas tecnologias em todo seu potencial, os sistemas e arquiteturas de hoje precisam buscar meios de se adaptar a esta nova forma de acessar dados e de superar os desafios que v?m com ela.Trabalhos existentes na ?rea j? prop?em m?todos para adaptar as arquiteturas existentes para o uso de NVM bem como formas inovadoras de empregar estas mem?rias em futuras aplica??es. No entanto, o suporte dos sistemas operacionais a estas solu??es, ainda que existente, ainda ? muito limitado. Neste trabalho, n?s apresentamos duas varia??es da chamada de sistema msync, modeladas para explorar as caracter?sticas das tecnologias de NVM e garantir consist?ncia para os dados dos usu?rios. Ambas s?o solu??es simples que permitem aos usu?rios definirem checkpoints de seus arquivos usando a sintaxe comum de sistemas de arquivos. N?s implementamos e testamos estes m?todos sobre o sistema operacional Linux utilizando como base um sistema de arquivo nativamente voltado a NVM. Nossos resultados mostram que estes mecanismos s?o capazes de garantir a integridade dos arquivos mesmo na presen?a de falhas no sistema enquanto mant?m uma performance razo?vel.
Upcoming non-volatile memory technologies are a big promise in computer architecture and are expected to be powerful tools to address today?s issues regarding efficient data manipulation. They provide high performance and byte granularity while also having the distinct advantage of being persistent. However in order to explore these technologies to their full potential, existing systems and architecture must adapt to this new way of working with data and workaround the challenges that come with it. Existing work in the area already proposes methods to adapt existing architecture to NVM as well as innovative ways to employ these memories in future applications. However operating system support to such NVM-enabled solutions, although existent, still very limited. In this work, we present two variations of the existing mmap system call, designed to both explore NVM characteristics and provide user data consistency. Both are very simple solutions that allow users to control the persistence and define checkpoints to their files while using the common mapped file syntax. We have implemented and tested these methods over Linux using a NVM file system as our base. Our results show that these mechanisms can ensure file integrity in the presence of system failures while also providing a reasonable performance.

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Yao, Thierry. "Modélisation et conception d'une mémoire non-volatile dédiée aux applications bas coût télé-alimentées". Paris, ENST, 2002. http://www.theses.fr/2002ENST0018.

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Delizy, Tristan. "Gestion de la mémoire dynamique pour les systèmes embarqués avec mémoire hétérogène". Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEI134.

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La réduction de la consommation énergétique des systèmes embarqué est un enjeu majeur de la réalisation de l'Internet des Objets. Les mémoires émergentes NVRAMs présentent notamment le potentiel de consommer peu et d'être denses, mais les différentes technologies souffrent encore de désavantages spécifiques comme une latence d'écriture élevée ou une faible endurance. Pour contrebalancer ces désavantages, les concepteurs de systèmes embarqués tendent à juxtaposer différentes technologies sur une même puce. Cette thèse s'intéresse aux interactions entre l'allocation mémoire dynamique et l'hétérogénéité mémoire. Notre objectif est de fournir au programmeur d'applications embarquées un mécanisme logiciel transparent pour exploiter cette hétérogénéité mémoire. Nous proposons un simulateur au cycle près de plateformes embarquées intégrant des technologies mémoire variées qui montre que les stratégies de placement des objets alloués dynamiquement ont un impact important. Nous montrons également que des gains intéressants peuvent être dégagés même avec une faible proportion de la mémoire utilisant une technologie à faible latence mais uniquement en utilisant une stratégie intelligente pour le placement entre les différentes banques mémoires. Nous fournissons une stratégie efficace basée sur le profilage de l'application dans notre simulateur
Reducing energy consumption is a key challenge to the realisation of the Internet of Things. While emerging memory technologies may offer power reduction and high integration density, they come with major drawbacks such as high latency or limited endurance. As a result, system designers tend to juxtapose several memory technologies on the same chip. We aim to provide the embedded application programmer with a transparent software mechanism to leverage this memory heterogeneity. This work studies the interaction between dynamic memory allocation and memory heterogeneity. We provide cycle accurate simulation of embedded platforms with various memory technologies and we show that different dynamic allocation strategies have a major impact on performance. We demonstrates that interesting performance gains can be achieved even for a low fraction of memory using low latency technology, but only with a clever placement strategy between memory banks. We propose an efficient strategy based on application profiling in our simulator

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Agharben, El Amine. "Optimisation et réduction de la variabilité d’une nouvelle architecture mémoire non volatile ultra basse consommation". Thesis, Lyon, 2017. http://www.theses.fr/2017LYSEM013.

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Le marché mondial des semi-conducteurs connait une croissance continue due à l'essor de l'électronique grand public et entraîne dans son sillage le marché des mémoires non volatiles. L'importance de ces produits mémoires est accentuée depuis le début des années 2000 par la mise sur le marché de produits nomades tels que les smartphones ou plus récemment les produits de l’internet des objets. De par leurs performances et leur fiabilité, la technologie Flash constitue, à l'heure actuelle, la référence en matière de mémoire non volatile. Cependant, le coût élevé des équipements en microélectronique rend impossible leur amortissement sur une génération technologique. Ceci incite l’industriel à adapter des équipements d’ancienne génération à des procédés de fabrication plus exigeants. Cette stratégie n’est pas sans conséquence sur la dispersion des caractéristiques physiques (dimension géométrique, épaisseur…) et électriques (courant, tension…) des dispositifs. Dans ce contexte, le sujet de ma thèse est d’optimiser et de réduire la variabilité d’une nouvelle architecture mémoire non volatile ultra basse consommation.Cette étude vise à poursuivre les travaux entamés par STMicroelectronics sur le développement, l’étude et la mise en œuvre de boucles de contrôle de type Run-to-Run (R2R) sur une nouvelle cellule mémoire ultra basse consommation. Afin d’assurer la mise en place d’une régulation pertinente, il est indispensable de pouvoir simuler l’influence des étapes du procédé de fabrication sur le comportement électrique des cellules en s’appuyant sur l’utilisation d’outils statistiques ainsi que sur une caractérisation électrique pointue
The global semiconductor market is experiencing steady growth due to the development of consumer electronics and the wake of the non-volatile memory market. The importance of these memory products has been accentuated since the beginning of the 2000s by the introduction of nomadic products such as smartphones or, more recently, the Internet of things. Because of their performance and reliability, Flash technology is currently the standard for non-volatile memory. However, the high cost of microelectronic equipment makes it impossible to depreciate them on a technological generation. This encourages industry to adapt equipment from an older generation to more demanding manufacturing processes. This strategy is not without consequence on the spread of the physical characteristics (geometric dimension, thickness ...) and electrical (current, voltage ...) of the devices. In this context, the subject of my thesis is “Optimization and reduction of the variability of a new architecture ultra-low power non-volatile memory”.This study aims to continue the work begun by STMicroelectronics on the improvement, study and implementation of Run-to-Run (R2R) control loops on a new ultra-low power memory cell. In order to ensure the implementation of a relevant regulation, it is essential to be able to simulate the process manufacturing influence on the electrical behavior of the cells, using statistical tools as well as the electric characterization

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Bocquet, Marc. "Intégration de matériaux à forte permittivité électrique (High-k) dans les mémoires non-volatiles pour les générations sub-45 nm". Grenoble INPG, 2009. http://www.theses.fr/2009INPG0156.

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Les mémoires non-volatiles Flash sont aujourd'hui un élément clé du développement de l'électronique portable demandant de plus en plus de capacité de stockage à bas coût (netbook, clé USB. . . ). Afin d'assurer son maintien pour les années à venir, il est nécessaire de poursuivre l'amélioration de cette technologie. Ainsi, l'intégration de matériaux à forte permittivité électrique (High-K) et l'utilisation de mémoires à couche de piégeage discret sont de plus en plus envisagées. Le travail de cette thèse s'inscrit dans ce contexte. Il comprend tout d'abord une étude électrique de matériaux High-K. Les empilements les plus prometteurs ont été intégrés dans des mémoires à nanocristaux ou à couche de piégeage nitrure. Les performances électriques ont été reliées aux propriétés matériaux. L'analyse des résultats électriques ainsi que la compréhension physique des mécanismes mis en jeux a été permise par le développement d'un modèle complet de mémoire à couche de piégeage discret
Flash memory is today a major element for the development of the portable electronics which require more and more memory capability at low cost (netbook, cell phones, PDA, USB sticks. . . ). Ln order to maintain it for the years to come, it is necessary to continue improving this technology. Also, the integration of High-K materials and the use of trap charge memories are strongly envisaged. This PhD focuses on the integration and the electrical study of the most promising High-K materials (Hf02, HfAIO, Ah03, HfSiON) for non-volatile memory applications. These materials are then integrated in nanocristal memories and nitride charge trap memories. The analysis of the memory performances was made through a modelling study of the involved physical mechanisms. Ln particular, a complete SONOS-like model is proposed to explain the experimental results

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Nowak, Étienne. "Impact of geometry on charge trap non volatile memories". Grenoble INPG, 2010. http://www.theses.fr/2010INPG0121.

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Les mémoires non-volatiles de type Flash sont aujourd’hui un élément clé du développement de l’électronique portable et demandent des capacités de stockage toujours plus élevées à bas coût. Afin de dépasser des densités de l’ordre du terabit par mm2, il est nécessaire de poursuivre l’amélioration de cette technologie. Ainsi, les mémoires non volatiles à piégeages discrets intégrées en tableaux 3D sont envisagées avec des géométries de cellules particulières. Ce travail de thèse se focalise sur l’impact de la géométrie dans les cellules mémoires à piégeages discrets pour les applications autonomes et embarquées. Des analyses théoriques sur ces mémoires ont été menées pour des géométries planes et à grilles multiples à l’aide de caractérisations électriques, modélisations analytiques et numériques, et de simulations TCAD. En particulier les structures à piégeages de charges discrets utilisant les structures à grille enrobante, FinFET et Split-Gate ont été examinées
Flash memory is today a major element for the development of all mobile devices which require even more memory capabilities at low cost. In order to overcome the gigabit per mm2 density, it is necessary to continue the improvement of this technology. As a result, charge trap non volatile memory integrated in 3D arrays are envisaged with particular cell geometry. This PhD focuses on the impact of the geometry in charge trap non volatile memory cell for standalone and embedded applications. Theoretical analyses of charge trap memory in planar and multi-gate geometry have been performed with extensive electrical characterization, analytical and numerical modeling, and TCAD simulations. In particular, charge trap Gate-All Around and charge trap FinFET structures for standalone applications and charge trap Split-Gate structures for embedded applications are investigated

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Harabech, Nadia. "Modélisation, caractérisation et contribution à l'amélioration des performances des mémoires non-volatiles de type EEPROM". Paris, ENST, 2002. http://www.theses.fr/2002ENST0002.

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Dogan, Rabia. "System Level Exploration of RRAM for SRAM Replacement". Thesis, Linköpings universitet, Elektroniksystem, 2013. http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-92819.

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Resumen

Recently an effective usage of the chip area plays an essential role for System-on-Chip (SOC) designs. Nowadays on-chip memories take up more than 50%of the total die-area and are responsible for more than 40% of the total energy consumption. Cache memory alone occupies 30% of the on-chip area in the latest microprocessors. This thesis project “System Level Exploration of RRAM for SRAM Replacement” describes a Resistive Random Access Memory (RRAM) based memory organizationfor the Coarse Grained Reconfigurable Array (CGRA) processors. Thebenefit of the RRAM based memory organization, compared to the conventional Static-Random Access Memory (SRAM) based memory organization, is higher interms of energy and area requirement. Due to the ever-growing problems faced by conventional memories with Dynamic Voltage Scaling (DVS), emerging memory technologies gained more importance. RRAM is typically seen as a possible candidate to replace Non-volatilememory (NVM) as Flash approaches its scaling limits. The replacement of SRAMin the lowest layers of the memory hierarchies in embedded systems with RRAMis very attractive research topic; RRAM technology offers reduced energy and arearequirements, but it has limitations with regards to endurance and write latency. By reason of the technological limitations and restrictions to solve RRAM write related issues, it becomes beneficial to explore memory access schemes that tolerate the longer write times. Therefore, since RRAM write time cannot be reduced realistically speaking we have to derive instruction memory and data memory access schemes that tolerate the longer write times. We present an instruction memory access scheme to compromise with these problems. In addition to modified instruction memory architecture, we investigate the effect of the longer write times to the data memory. Experimental results provided show that the proposed architectural modifications can reduce read energy consumption by a significant frame without any performance penalty.

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Girault, Valérie. "Etude de la creation de protons mobiles dans l'oxyde de silicium et application à un système de mémoire non volatile". Lyon, INSA, 2001. http://www.theses.fr/2001ISAL0001.

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Resumen

Dans le domaine des mémoires non volatiles de la microélectronique, plusieurs systèmes ont été proposés ces dernières années. Le développement et l'optimisation de ces dispositifs ont conduit à l'émergence des mémoires EEPROM et FLASH EEPROM aujourd'hui très fiables, qui occupent désormais la majeure partie de la production mondiale. Ces mémoires fonctionnent par stockage d'électrons dans une couche de polysilicium, elle-même encapsulée dans une couche de diélectrique. Dans le but de proposer un dispositif aussi fiable et consommant encore moins d'énergie, l'idée d'un système de mémoire non volatile a émergé en 1996 ayant pour base la migration de protons mobiles dans l'oxyde de grille d'un transistor MOS. Ces protons sont obtenus par recuit des structures sous hydrogène. C'est donc dans cette perspective que ce travail de thèse a été engagé. Dans un premier temps, une étude expérimentale exhaustive concernant les conditions de création de protons mobiles dans l'oxyde de silicium est rapportée. Elle a été réalisée sur des dispositifs élémentaires fabriqués sur des substrats Silicon On Insulator (SOI), les premiers a avoir permis cet effet. Les premiers dispositifs mémoires ayant démontré des caractéristiques prometteuses, l'étape suivante dans cette étude a concerné le remplacement de la structure SOI par une structure similaire réalisée avec des procédés et des matériaux plus standards et en particulier avec de l'oxyde de silicium thermique. Cette étape franchie sur des dispositifs capacitifs, nous avons engagé la fabrication d'un transistor mémoire. L'oxyde thermique a été utilisé et des procédés de réalisation ont été tentés. Si les transistors ont permis, pour une part, de créer les protons mobiles dans l'oxyde de grille, la caractérisation électrique des dispositifs a mis en évidence des disfonctionnements majeurs qui empêchent la fabrication réelle de ce type de mémoire non volatile. En revanche, l'étude a permis de mieux comprendre les réactions chimiques entre l'oxyde de silicium et l'hydrogène, ces deux composants restant très présents dans les procédés technologiques de la microélectronique d'aujourd'hui
The development and the optimisation of non-volatile memory devices lead the very reliable EEPROM and FLASH EEPROM memories to become the major part of the world production. In order to build a device as reliable as the previous ones and consuming still less energy, a new idea for a non-volatile memory device emerged in 1996. The running mode of this new device type uses the migration of protons in the gate oxide of a MOSFET transistor. These protons are created after annealing the device under a hydrogenated atmosphere. The present thesis was then initiated to understand and develop such a new type of non-volatile memory device. First, a complete experimental study of the particular conditions necessary for the proton creation in the silicon dioxide is presented. Elementary devices made on Silicon-On-Insulator (SOI) substrates were used to lead this study since these substrates first allowed the proton creation. Very promising characteristics were obtained on the elementary SOI-based devices and the replacement of the costly SOI structure has been the next development step. More standard processes and standard materials, such as the thermal silicon dioxide, were chosen. Only the hydrogen treatment necessary to allow the proton creation had to be added in the making. Once the previous step reached, we tried to make a proper non-volatile memory MOSFET transistor. The thermal silicon dioxide was used as the gate oxide and several techniques and treatments were attempted to subsequently allow the proton creation. On one hand, the transistors really presented migrating protons in their gate oxide, but on the other hand, their electrical characteristics evidenced major running deficiencies, which avoid its future making. Nevertheless, this study was useful to better understand the chemical reactions between the silicon dioxide and the hydrogen gas, which is very commonly, used components in many technological processes in microelectronics today

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Chang, Sungjae. "Caractérisation, mécanismes et applications mémoire des transistors avancés sur SOI". Phd thesis, Université de Grenoble, 2013. http://tel.archives-ouvertes.fr/tel-00951428.

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Resumen

Ce travail présente les principaux résultats obtenus avec une large gamme de dispositifs SOI avancés, candidats très prometteurs pour les futurs générations de transistors MOSFETs. Leurs propriétés électriques ont été analysées par des mesures systématiques, agrémentées par des modèles analytiques et/ou des simulations numériques. Nous avons également proposé une utilisation originale de dispositifs FinFETs fabriqués sur ONO enterré en fonctionnalisant le ONO à des fins d'application mémoire non volatile, volatile et unifiées. Après une introduction sur l'état de l'art des dispositifs avancés en technologie SOI, le deuxième chapitre a été consacré à la caractérisation détaillée des propriétés de dispositifs SOI planaires ultra- mince (épaisseur en dessous de 7 nm) et multi-grille. Nous avons montré l'excellent contrôle électrostatique par la grille dans les transistors très courts ainsi que des effets intéressants de transport et de couplage. Une approche similaire a été utilisée pour étudier et comparer des dispositifs FinFETs à double grille et triple grille. Nous avons démontré que la configuration FinFET double grille améliore le couplage avec la grille arrière, phénomène important pour des applications à tension de seuil multiple. Nous avons proposé des modèles originaux expliquant l'effet de couplage 3D et le comportement de la mobilité dans des TFTs nanocristallin ZnO. Nos résultats ont souligné les similitudes et les différences entre les transistors SOI et à base de ZnO. Des mesures à basse température et de nouvelles méthodes d'extraction ont permis d'établir que la mobilité dans le ZnO et la qualité de l'interface ZnO/SiO2 sont remarquables. Cet état de fait ouvre des perspectives intéressantes pour l'utilisation de ce type de matériaux aux applications innovantes de l'électronique flexible. Dans le troisième chapitre, nous nous sommes concentrés sur le comportement de la mobilité dans les dispositifs SOI planaires et FinFET en effectuant des mesures de magnétorésistance à basse température. Nous avons mis en évidence expérimentalement un comportement de mobilité inhabituel (multi-branche) obtenu lorsque deux ou plusieurs canaux coexistent et interagissent. Un autre résultat original concerne l'existence et l'interprétation de la magnétorésistance géométrique dans les FinFETs.L'utilisation de FinFETs fabriqués sur ONO enterré en tant que mémoire non volatile flash a été proposée dans le quatrième chapitre. Deux mécanismes d'injection de charge ont été étudiés systématiquement. En plus de la démonstration de la pertinence de ce type mémoire en termes de performances (rétention, marge de détection), nous avons mis en évidence un comportement inattendu : l'amélioration de la marge de détection pour des dispositifs à canaux courts. Notre concept innovant de FinFlash sur ONO enterré présente plusieurs avantages: (i) opération double-bit et (ii) séparation de la grille de stockage et de l'interface de lecture augmentant la fiabilité et autorisant une miniaturisation plus poussée que des Finflash conventionnels avec grille ONO.Dans le dernier chapitre, nous avons exploré le concept de mémoire unifiée, en combinant les opérations non volatiles et 1T-DRAM par le biais des FinFETs sur ONO enterré. Comme escompté pour les mémoires dites unifiées, le courant transitoire en mode 1T-DRAM dépend des charges non volatiles stockées dans le ONO. D'autre part, nous avons montré que les charges piégées dans le nitrure ne sont pas perturbées par les opérations de programmation et lecture de la 1T-DRAM. Les performances de cette mémoire unifiée multi-bits sont prometteuses et pourront être considérablement améliorées par optimisation technologique de ce dispositif.

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Lehninger, David. "Größenkontrollierte Herstellung von Ge-Nanokristallen in Hoch-Epsilon-Dielektrika auf Basis von ZrO2". Doctoral thesis, Technische Universitaet Bergakademie Freiberg Universitaetsbibliothek "Georgius Agricola", 2018. http://nbn-resolving.de/urn:nbn:de:bsz:105-qucosa-236209.

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Nanokristalle werden beispielsweise für eine Anwendung in Solarzellen, Lichtemittern und nichtflüchtigen Datenspeichern diskutiert. Damit diese Anwendungen funktionieren können, ist eine genaue Kontrolle der Kristallitgröße sowie der Flächendichte und Lage der Kristallite in der Matrix wichtig. Zudem sollte die Matrix amorph sein, da amorphe Matrixmaterialien die Nanokristall-Oberfläche besser passivieren und beständiger gegen Leckströme sind. In dieser Arbeit werden Ge-Nanokristalle in die Hoch-Epsilon-Dielektrika ZrO2 und TaZrOx eingebettet. Im System Ge/ZrO2 kristallisieren die Ge-Cluster und die ZrO2-Matrix bei der gleichen Temperatur. Aufgrund der kristallinen Matrix weicht die Form der Ge-Nanokristalle von einer Kugel ab, worunter unter anderem die Größenkontrolle leidet. Die Beimischung von Ta2O5 stabilisiert die amorphe Phase des ZrO2 und verhindert dadurch die gemeinsame Kristallisation. Dadurch wird es im System Ge/TaZrOx möglich, kugelförmige Ge-Nanokristalle im Größenbereich von 3 nm bis 6 nm positionskontrolliert in eine amorphe Matrix einzubetten. Für die Untersuchung einer möglichen Anwendung des Materialsystems wurden Speicherzellen eines nichtflüchtigen Datenspeichers auf Basis von Ge-Nanokristallen hergestellt. Dabei zeigte sich, dass das System Ge/TaZrOx überdurchschnittlich viele Ladungen speichert und daher für diese Anwendung vielversprechend ist. Zudem stabilisiert die Beimischung von Ta2O5 eine extrem seltene orthorhombische Modifikation des ZrO2. Für ferroelektrische Datenspeicher könnte diese Phase eine aussichtsreiche Alternative zum HfO2 sein.

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Mora, Pascal. "Étude et caractérisation de la fiabilité de cellules mémoire non volatiles pour des technologies CMOS et BICMOS avancées". Grenoble INPG, 2007. http://www.theses.fr/2007INPG0065.

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Aujourd'hui les solutions mémoire programmables de type Flash compatibles CMOS sont très demandées. Cependant, leur intégration dans les technologies logiques se heurte à des barrières physiques liées au caractère non volatile de la structure. En effet, certaines étapes du procédé de fabrication ne sont pas adaptées à ce type de fonctionnement et induisent des problèmes de fiabilité. La thèse s'inscrit dans ce contexte avec trois grands axes de travail qui sont l'étude des mécanismes de défaillance, l'évaluation de I'impact des procédés et de l'architecture des cellules sur la fiabilité ainsi que l'optimisation des structures de test et méthodes d'analyse. Une attention particulière est portée sur l'aspect rétention de données au travers d'une étude approfondie de la perte de charge rapide qui est un point critique de la fiabilité des mémoires embarquées. Les solutions technologiques proposées permettent de repousser les limites de l'intégration de ce type de mémoires
Today, the "Flash like" memory solutions compatible with CMOS technologies are in great demand. However, their integration in digital technologies is more and more difficult due to physical barriers related to the non volatility of the structure. Indeed, several process steps are not optimized for this type of device and induce reliability issues. Ln this context, the thesis consists of three major axes of work. First we have studied the failure mechanisms. The second axe is the evaluation of the impact of both the processes and the architecture on the cell reliability. The last objective is to improve the test structures and the analysis methods. A focus is performed on the data retention aspect through a thorough study of the fast charge loss phenomenon. Indeed, this is a critical issue of the reliability of embedded non volatile memories. The technological solutions proposed make it possible to push forward the limits of the integration of such kind of memories

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Alhaj, Ali Khaled. "New design approaches for flexible architectures and in-memory computing based on memristor technologies". Thesis, Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire, 2020. http://www.theses.fr/2020IMTA0197.

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Le développement récent de nouvelles technologies de mémoires non-volatiles basées sur le concept de memristor a suscité de nombreux efforts pour explorer leur utilisation potentielle dans différents domaines d'application. Les propriétés uniques de ces dispositifs memristifs et leur compatibilité pour uneintégration avec les technologies CMOS conventionnelles permettent de nouveaux paradigmes de conception d’architecture, offrant des niveaux sans précédent de densité, de reconfigurabilité et d’efficacité énergétique. Dans ce contexte, le but de ce travail de thèse était d'explorer et d'introduire de nouvelles approches de conception basées sur les memristors pour combiner flexibilité et efficacité en proposant des architectures originales qui dépassent les limites des architectures existantes. Cette exploration et cette étude ont été menées à trois niveaux : interconnexion, traitement et mémoire. Au niveau des interconnexions, nous avons étudié l'utilisation de dispositifs memristifs pour permettre une grande flexibilité basée sur des réseaux d'interconnexion programmables. Cela a permis de proposer la première architecture de transformée de Fourier rapide reconfigurable basée sur des memristors, nommée mrFFT. Les memristors sont insérés comme des commutateurs reconfigurables au niveau des interconnexions afin d'établir un routage flexible puce. Au niveau du traitement, nous avons exploré l'utilisation de dispositifs memristifs et leur intégration avec les technologies CMOS pour la conception de fonctions logique combinatoire. Ces circuits hybrides memristor-CMOS exploitent la forte densité d'intégration des memristors afin d'améliorer les performances des implémentations numériques, et en particulier des unités arithmétiques et logiques. Au niveau mémoire, une nouvelle approche de calcul en mémoire a été introduite. Dans ce contexte, un nouveau style de conception logique a été proposé, nommé Memristor Overwrite Logic (MOL), associé à une architecture originale de mémoire de calcul. L’approche proposée permet de combiner efficacement le stockage et le traitement afin de contourner les problèmes liés aux accès mémoire et d'améliorer ainsi l'efficacité de calcul. L'approche proposée a été appliquée dans trois études de cas à des fins de validation et d'évaluation des performances
The recent development of new non-volatile memory technologies based on the memristor concept has triggered many research efforts to explore their potential usage in different application domains. The distinctive features of memristive devices and their suitability for CMOS integration are expected to lead for novel architecture design paradigms enabling unprecedented levels of energy efficiency, density, and reconfigurability. In this context, the goal of this thesis work was to explore and introduce new memristor based designs that combine flexibility and efficiency through the proposal of original architectures that break the limits of the existing ones. This exploration and study have been conducted at three levels: interconnect, processing, and memory levels. At interconnect level, we have explored the use of memristive devices to allow high degree of flexibility based on programmable interconnects. This allows to propose the first memristor-based reconfigurable fast Fourier transform architecture, namely mrFFT. Memristors are inserted as reconfigurable switches at the level of interconnects in order to establish flexible on-chip routing. At processing level, we have explored the use of memristive devices and their integration with CMOS technologies for combinational logic design. Such hybrid memristor-CMOS designs exploit the high integration density of memristors in order to improve the performance of digital designs, and particularly arithmetic logic units. At memory level, we have explored new in-memory computing approaches and proposed a novel logic design style, namely Memristor Overwrite Logic (MOL), associated with an original MOL-based computational memory. The proposed approach allows efficient combination of storage and processing in order to bypass the memory wall problem and thus to improve the computational efficiency. The proposed approach has been applied in three real application case studies for the sake of validation and performance evaluation

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Lopes, Jeremy. "Design of an Innovative GALS (Globally Asynchronous Locally Synchronous), Non-Volatile Integrated Circuit for Space Applications". Thesis, Montpellier, 2017. http://www.theses.fr/2017MONTS052/document.

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Aujourd'hui, il existe plusieurs façons de développer des circuits microélectroniques adaptés aux applications spatiales qui répondent aux contraintes sévères de l'immunité contre les radiations, que ce soit en termes de technique de conception ou de processus de fabrication. Le but de ce doctorat est d'une part de combiner plusieurs techniques nouvelles de microélectronique pour concevoir des architectures adaptées à ce type d'application et d'autre part, d'incorporer des composants magnétiques non-volatiles intrinsèquement robustes aux rayonnements. Un tel couplage serait tout à fait novateur et profiterait sans précédent, en termes de surface, de consommation, de robustesse et de coût.Contrairement à la conception de circuits synchrones qui reposent sur un signal d'horloge, les circuits asynchrones ont l'avantage d'être plus ou moins insensibles aux variations temporel résultant par exemple des variations du processus de fabrication. En outre, en évitant l'utilisation d'une horloge, les circuits asynchrones ont une consommation d'énergie relativement faible. Les circuits asynchrones sont généralement conçus pour fonctionner en fonction des événements déterminés grâce à un protocole de "poignée de main" spécifique.Pour les applications avioniques et spatiales, il serait souhaitable de fournir un circuit asynchrone rendu robuste contre les effets des radiations. En effet, la présence de particules ionisantes à haute altitude ou dans l'espace peut induire des courants perturbateurs dans des circuits intégrés qui peuvent être suffisants pour provoquer un basculement à l'état binaire maintenu par une ou plusieurs grilles. Cela peut provoquer un dysfonctionnement du circuit, connu dans l'état de l'art en tant que single event upset (SEU). Il a été proposé de fournir un module redondant double (Dual Modular Redundency: DMR) ou un module redondant triple (Tripple Modular Redundcy: TMR) dans une conception de circuit asynchrone afin de fournir une protection contre les radiations. De telles techniques s'appuient sur la duplication du circuit dans le cas de DMR, ou en triplant le circuit dans le cas de TMR, et en détectant une discordance entre les sorties des circuits comme indication de l'apparition d'une SEU.L'intégration de composants non-volatils intrinsèquement robustes, tels que les jonctions de tunnel magnétique (JTM), l'élément principal de la mémoire MRAM, pourrait conduire à de nouvelles façons de retenir les données dans des environnements difficiles. Les dispositifs JTM sont constitués de matériaux ferromagnétiques avec des propriétés magnétiques qui ne sont pas sensibles aux rayonnements. Les données sont stockées sous la forme de la direction de l'aimantation et non sous la forme d'une charge électrique, qui est une propriété essentielle pour les applications spatiales. Il est également largement reconnu dans le domaine de la microélectronique que les circuits intégrés fabriqués sur les substrats SOI (Silicon On Insulator) sont plus robustes aux radiations.Il existe donc un besoin dans l'état de l'art pour un circuit ayant une surface et une consommation d'énergie relativement faibles, et qui permet une récupération après un SEU sans nécessiter de réinitialisation et qui présente des caractéristiques non-volatiles. L'objectif de ce doctorat est de combiner tous les avantages mentionnés ci-dessus en regroupant plusieurs méthodes de conception microélectronique répondant aux contraintes des applications spatiales dans une nouvelle architecture. Un Circuit complet a été imaginé, conçu, simulé et envoyé en fabrication. Ce circuit est composé d'un pipeline asynchrone d'additionneur et d'un test intégré complexe connu sous le nom de BIST (Built In Self Test). Apres fabrication, ce circuit sera testé. Premièrement des tests fonctionnels vont être réalisés, puis des tests sous laser pulsé seront menés ainsi que sous attaques aux ions lourds
Today, there are several ways to develop microelectronic circuits adapted for space applications that meet the harsh constraints of immunity towards radiation, whether in terms of technical design or manufacturing process. The aim of this doctorate is on the one hand to combine several novel techniques of microelectronics to design architectures adapted to this type of application, and on the other hand to incorporate non-volatile magnetic components inherently robust to radiation. Such an assembly would be quite innovative and would benefit without precedent, in terms of surface, consumption, robustness and cost.In contrast with synchronous circuit designs that rely on a clock signal, asynchronous circuits have the advantage of being more or less insensitive to delay variations resulting for example from variations in the manufacturing process. Furthermore, by avoiding the use of a clock, asynchronous circuits have relatively low power consumption. Asynchronous circuits are generally designed to operate based on events determined using a specific handshake protocol.For aviation and/or spatial applications, it would be desirable to provide an asynchronous circuit that is rendered robust against the effects of radiation. Indeed, the presence of ionising particles at high altitudes or in space can induce currents in integrated circuits that may be enough to cause a flip in the binary state held by one or more gates. This may cause the circuit to malfunction, known in the art as a single event upset (SEU). It has been proposed to provide dual modular redundancy (DMR) or triple modular redundancy (TMR) in an asynchronous circuit design in order to provide radiation protection. Such techniques rely on duplicating the circuit in the case of DMR, or triplicating the circuit in the case of TMR, and detecting a discordance between the outputs of the circuits as an indication of the occurrence of an SEU.The integration of inherently robust non-volatile components, such as Magnetic Tunnel Junctions (MTJ), the main element of MRAM memory, could lead to new ways of data retention in harsh environments. MTJ devices are constituted of ferromagnetic materials with magnetic properties that are not sensitive to radiation. Data is stored in the form of the direction of the magnetisation and not in the form of an electric charge, which is an essential property for space applications. It is also widely recognised in the field of microelectronics that integrated circuits manufactured on SOI (Silicon On Insulator) substrates are more robust to radiation.There is thus a need in the art for a circuit having relatively low surface area and power consumption, and that allows recovery following an SEU without requiring a reset and that has non-volatile characteristics. The objective of this doctorate is to combine all the above mentioned benefits by regrouping several methods of microelectronic design responding to the constraints of space applications into a novel architecture. A complete circuit has been created, designed, simulated, validated and sent to manufacturing in a 28nm FD-SOI process. This circuit is composed of an adder pipeline and a complex BIST (Build In Self Test). When fabricated, this circuit will be tested. First a functional test will be realised, then laser pules attacks will be performed and finally a heavy ions attack campaign

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Singh, Amit Kumar. "Caractérisation des Mémoires Non-Volatiles Résistives par Microscopie à Force Atomique en mode Conduction (C-AFM) sous Ultravide". Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT033.

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Les mémoires sont à la base de tout système électronique avec lequel nous interagissons dans notre vie quotidienne et deviennent de plus en plus important jour après jour à notre époque. Les fonctionnalités et les performances croissantes des produits électroniques tels que les appareils photo numériques, les téléphones cellulaires, les ordinateurs personnels, les disques durs, etc., nécessitent une amélioration continue de ses fonctionnalités. La technologie Flash à grille flottante est la principale technologie NVM utilisée sur le marché actuellement. Néanmoins, la technologie Flash pose de nombreux problèmes rendant tout redimensionnement impossible. Dans ce contexte, de nombreuses autres technologies de mémoire sont en train d'émerger et l'intérêt pour les nouveaux concepts et matériaux allant au-delà de la technologie Flash ne cesse de croître. Des mémoires résistives non volatiles basées sur deux types de dispositifs, dans lesquelles un matériau actif est pris en sandwich entre deux électrodes, ont été étudiées. L'idée principale d'utiliser ce type de structure et de matériau est d'utiliser un mécanisme physique spécifique permettant de le basculer entre deux états résistifs différents pour le stockage d'informations. Par exemple, dans la mémoire à base d’oxydes (OxRAM), un filament conducteur est développé à l’intérieur de la couche d’oxyde, reliant les deux électrodes. En créant et en interrompant ce filament, deux états de résistance différents peuvent être générés. Un autre exemple est la mémoire à changement de phase (PCRAM), dans laquelle un matériau à base de chalcogénure capable de changer de phase entre un état amorphe à haute résistance et un état cristallin à faible résistance est utilisé. Les mémoires OxRAM ont été largement étudiées au cours des dernières années en raison de leurs nombreux avantages, tels qu'une bonne évolutivité en matière de réduction de taille, une longue rétention, une vitesse de lecture et d'écriture rapide et une faible consommation d'énergie. Le principal avantage est leur compatibilité avec la fabrication en back end. Dans les structures MIM pour OxRAM, la formation et la rupture d’un filament conducteur de taille nanométrique sont communément acceptées comme étant le phénomène physique de la commutation, mais un débat est toujours en cours pour comprendre la nature et les caractéristiques du filament conducteur. De plus, de nombreuses études ont été réalisées pour évaluer le potentiel de réduction des dimensions des mémoires OxRAM et PCRAM. Par conséquent, dans cette thèse, nous étudions les mécanismes liés à la commutation résistive à base de filaments conducteurs à l’échelle nanométrique. Pour effectuer la caractérisation électrique, une nouvelle technique utilisant la microscopie à force atomique en mode conduction (C-AFM) sous ultravide est proposée. L’influence du matériau de la pointe AFM (utilisés comme électrode supérieure), du matériau de l’électrode inférieure et l’effet du courant limite dans deux régimes différents (en nA et en µA) sont étudiés. Il ressort de notre travail que dans les mémoires OxRAM à base de HfO2, le filament est créé par diffusion de Ti de l’électrode inférieure à travers l’oxyde. Les résultats sont en bon accord avec ceux obtenus sur des dispositifs et ont pu être reproduits par un modèle. En outre, la transition de phase dans les matériaux pour PCRAM est étudiée pour le GST riche en Ge et le GST-225. Il a été constaté que la transition de phase dans les matériaux à changement de phase est possible à l'échelle nanométrique. Enfin, le champ électrique de seuil observé dans le cas du GST-225 est bien plus proche des valeurs mesurées que celles obtenues avec un CAFM standard
Memories are the fundamental for any electronic system we interact with in our daily life and are getting more and more important day by day in our present era. The growing functionalities and performance of the electronic products such as digital cameras, smart phone, personal computer, solid state hard disk and many more, need continues improvement of its features. Floating gate-based Flash technology is the main NVM technology used extensively in market these days. Nevertheless, Flash technology presents many problems making further scaling impossible. In this context, there are many other memory technologies emerging and interest in new concepts and materials to go beyond the Flash technology is growing. Resistive non-volatile memories based on two terminal devices, in which an active material is sandwiched between two electrodes have been investigated. The main idea of using this kind of structure and material is to use a specific physical mechanism allowing to switch it between two different resistive states for information storage. For example, in oxide based random-access memory (OxRAM), a conductive filament is grown inside the oxide layer, linking the two electrodes. By creation and disruption of this filament, two different resistance states can be generated. Another example is the phase change random-access memory (PCRAM), in which a chalcogenide material with the ability to change its phase between a high resistive amorphous and a low resistive crystalline state is used. Over the last few years OxRAM has been widely investigated due to many advantages like good scalability, long data retention time, fast read & write speed and low power consumption. The main benefit is that it is compatible with Back-end of line fabrication. In MIM structures for OxRAM, forming and disruption of the nanometer sized conductive filament is commonly accepted as the physical phenomenon for the switching, but still a debate is going on to understand the nature and characteristics of the conductive filament. Also, many studies have been done to evaluate the scaling capability of OxRAM and PCRAM. Hence, in this thesis work we studied mechanisms related to the conductive filament based resistive switching at nanoscale. To do the electrical characterization, a new technique using conductive atomic force microscopy (C-AFM) in ultra-high vacuum is proposed. The impact of different AFM tip materials (which is used as top electrode), different bottom electrode materials and the compliance current effect in two different regimes (in nA and in µA) are investigated. It is found that in the case of HfO2 based OxRAM, the filament is formed by Ti diffusion from the bottom electrode through the oxide layer. The results are in good agreement with device characteristics and could be reproduced by modeling. Also, phase transition in phase change materials for PCRAM is investigated for Ge2Sb2Te5 (GST-225) and Ge rich GST. It was found that the phase transition from amorphous to crystalline is possible at nanoscale. Finally, the threshold for GST-225 is observed at values nearer to those observed on devices than former observations with standard C-AFM

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Oukid, Ismail. "Architectural Principles for Database Systems on Storage-Class Memory". Doctoral thesis, Saechsische Landesbibliothek- Staats- und Universitaetsbibliothek Dresden, 2018. http://nbn-resolving.de/urn:nbn:de:bsz:14-qucosa-232482.

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Database systems have long been optimized to hide the higher latency of storage media, yielding complex persistence mechanisms. With the advent of large DRAM capacities, it became possible to keep a full copy of the data in DRAM. Systems that leverage this possibility, such as main-memory databases, keep two copies of the data in two different formats: one in main memory and the other one in storage. The two copies are kept synchronized using snapshotting and logging. This main-memory-centric architecture yields nearly two orders of magnitude faster analytical processing than traditional, disk-centric ones. The rise of Big Data emphasized the importance of such systems with an ever-increasing need for more main memory. However, DRAM is hitting its scalability limits: It is intrinsically hard to further increase its density. Storage-Class Memory (SCM) is a group of novel memory technologies that promise to alleviate DRAM’s scalability limits. They combine the non-volatility, density, and economic characteristics of storage media with the byte-addressability and a latency close to that of DRAM. Therefore, SCM can serve as persistent main memory, thereby bridging the gap between main memory and storage. In this dissertation, we explore the impact of SCM as persistent main memory on database systems. Assuming a hybrid SCM-DRAM hardware architecture, we propose a novel software architecture for database systems that places primary data in SCM and directly operates on it, eliminating the need for explicit IO. This architecture yields many benefits: First, it obviates the need to reload data from storage to main memory during recovery, as data is discovered and accessed directly in SCM. Second, it allows replacing the traditional logging infrastructure by fine-grained, cheap micro-logging at data-structure level. Third, secondary data can be stored in DRAM and reconstructed during recovery. Fourth, system runtime information can be stored in SCM to improve recovery time. Finally, the system may retain and continue in-flight transactions in case of system failures. However, SCM is no panacea as it raises unprecedented programming challenges. Given its byte-addressability and low latency, processors can access, read, modify, and persist data in SCM using load/store instructions at a CPU cache line granularity. The path from CPU registers to SCM is long and mostly volatile, including store buffers and CPU caches, leaving the programmer with little control over when data is persisted. Therefore, there is a need to enforce the order and durability of SCM writes using persistence primitives, such as cache line flushing instructions. This in turn creates new failure scenarios, such as missing or misplaced persistence primitives. We devise several building blocks to overcome these challenges. First, we identify the programming challenges of SCM and present a sound programming model that solves them. Then, we tackle memory management, as the first required building block to build a database system, by designing a highly scalable SCM allocator, named PAllocator, that fulfills the versatile needs of database systems. Thereafter, we propose the FPTree, a highly scalable hybrid SCM-DRAM persistent B+-Tree that bridges the gap between the performance of transient and persistent B+-Trees. Using these building blocks, we realize our envisioned database architecture in SOFORT, a hybrid SCM-DRAM columnar transactional engine. We propose an SCM-optimized MVCC scheme that eliminates write-ahead logging from the critical path of transactions. Since SCM -resident data is near-instantly available upon recovery, the new recovery bottleneck is rebuilding DRAM-based data. To alleviate this bottleneck, we propose a novel recovery technique that achieves nearly instant responsiveness of the database by accepting queries right after recovering SCM -based data, while rebuilding DRAM -based data in the background. Additionally, SCM brings new failure scenarios that existing testing tools cannot detect. Hence, we propose an online testing framework that is able to automatically simulate power failures and detect missing or misplaced persistence primitives. Finally, our proposed building blocks can serve to build more complex systems, paving the way for future database systems on SCM.

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Deloge, Matthieu. "Analysis of ultrathin gate-oxide breakdown mechanisms and applications to antifuse memories fabricated in advanced CMOS processes". Thesis, Lyon, INSA, 2011. http://www.theses.fr/2011ISAL0097/document.

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Les mémoires non-volatiles programmables une fois sont en plein essor dans le monde de l’électronique embarquée. La traçabilité, la configuration ou encore la réparation de systèmes sur puce avancés font partis des applications adressées par ce type de mémoire. Plus particulièrement, la technologie antifusible présente des propriétés de sécurité autorisant le stockage d’information sensible.Ce travail de thèse est orienté vers la compréhension des mécanismes de claquage d’oxydes minces sollicités pour la programmation des cellules antifusibles ainsi que l’intégration au niveau système de moyens de détections. Une première étape fut d’étudier les phénomènes de claquage de diélectrique type SiO2 et à haute permittivité sous l’application d’un fort champ ́électrique. Des techniques de mesures dédiées ont été développées afin de réaliser des caractérisations dans les conditions de programmation des mémoires antifusible sollicitant des temps au claquage inférieurs à la micro-seconde. Ces mesures ont ensuite permis l’étude statistique du claquage des diélectriques ainsi que la modélisation sous de hautes tensions ; hors des gammes étudiées traditionnellement dans le domaine de la fiabilité. Le modèle proposé permet l’optimisation des dimensions d’une cellule élémentaire en fonction d’un temps au claquage défini au préalable. Un mécanisme inattendu occasionnant un sur courant substrat a également été mis en évidence pendant la phase de programmation. L’étude de ce phénomène a été réalisée par des caractérisations électriques et des simulations afin de conclure sur l’hypothèse d’un déclenchement d’un transistor bipolaire parasite de type PNP dans la cellule antifusible. L’impact des conditions de programmation sur le courant de lecture mesuré sous une basse tension a également été analysé. Des structures de tests analogiques dédiés ont été conçues afin de contrôler l’amplitude du courant de programmation. Le contrôle du temps de programmation est quant à lui accompli par un système de détection de courant et de temporisation. Finalement, ces solutions sont validées par un démonstrateur d’une capacité de 1-kb conçu et fabriqué sur une technologie CMOS standard avancée 32nm
Non-volatile one-time programmable memories are gaining an ever growing interest in embedded electronics. Chip ID, chip configuration or system repairing are among the numerous applications addressed by this type of semiconductor memories. In addition, the antifuse technology enables the storage of secured information with respect to cryptography or else. The thesis focuses on the understanding of ultrathin gate-oxide breakdown physics that is involved in the programming of antifuse bitcells. The integration of advanced programming and detection schemes is also tackled in this thesis. The breakdown mechanisms in the dielectric material SiO2 and high-K under a high electric field were studied. Dedicated experimental setups were needed in order to perform the characterization of antifuse bitcells under the conditions define in memory product. Typical time-to-breakdown values shorter than a micro second were identified. The latter measurements allowed the statistical study of dielectric breakdown and the modeling in a high voltage range, i.e. beyond the conventional range studied in reliability. The model presented in this PhD thesis enables the optimization of the antifuse bitcell sizes according to a targeted mean time-to- breakdown value. A particular mechanism leading to a high bulk current overshoot occuring during the programming operation was highlighted. The study of this phenomenon was achieved using electrical characterizations and simulations. The triggering of a parasitic P-N-P bipolar transistor localized in the antifuse bitcell appeared as a relevant hypothesis. The analysis of the impact of the programming conditions on the resulting read current measured under a low voltage was performed using analog test structures. The amplitude of the programming current was controlled in an augmented antifuse bitcell. The programming time is controlled by a programming detection system and a delay. Finally, these solutions are to be validated using a 1-kb demonstrator yet designed and fabricated in a logic 32-nm CMOS process

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Montagner, Morancho Laurence. "Nouvelle méthode de test en rétention de données de mémoires non volatiles". Phd thesis, Institut National Polytechnique de Toulouse - INPT, 2004. http://tel.archives-ouvertes.fr/tel-00135027.

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La présence de mémoires non volatiles dans les circuits Smartpower a rendu indispensable le test systématique de la rétention de données sur 100% des composants. L'application des tests classiques sur de forts volumes a pour inconvénient d'allonger la durée de test. Ce travail présente un nouveau test de rétention de données de mémoires non volatiles. Dans une première partie, nous avons dressé l'état de l'art des défauts intrinsèques et extrinsèques de ces mémoires ainsi que de leurs tests de fiabilité. Puis nous avons étudié sur un lot d'ingénierie la rétention de données de la mémoire par les voies classiques du vieillissement thermique pour des températures allant de l'ambiante à 300°C sur une période de 7000h. Cette étude nous a permis de discriminer entre cellules intrinsèques et extrinsèques pour valider un nouveau test en rétention de données, dont la durée est considérablement raccourcie par rapport au test thermique. Ce test se comptera en seconde après optimisation et pourra être implanté en production.

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Aoukar, Manuela. "Dépôt de matériaux à changement de phase par PE-MOCVD à injection liquide pulsée pour des applications mémoires PCRAM". Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT075/document.

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Les mémoires résistives PCRAM sont basées sur le passage rapide et réversible entre un état amorphe hautement résistif et un état cristallin faiblement résistif d’un matériau à changement de phase (PCM). Ces mémoires constituent un des candidats les plus prometteurs pour la nouvelle génération de mémoires non-volatiles grâce à un large éventail de propriétés uniques comme une vitesse de fonctionnement élevée, une capacité de stockage multi-niveaux sur plusieurs bits, une bonne endurance et une possibilité de miniaturisation poussée. Cependant, la nécessité d’utiliser des courants d’effacement (IRESET) importants pour l’étape d’amorphisation du PCM représente l’un des principaux freins à l’explosion de la technologie PCRAM sur le marché des mémoires non volatiles. Dans ce contexte, il a été démontré que le confinement du PCM dans des structures possédant des facteurs de forme élevés permet d’améliorer l’efficacité du chauffage nécessaire au changement de phase du PCM et donc de réduire les courants d’amorphisation. Afin d’incorporer des matériaux PCM dans de telles structures, il est alors nécessaire de développer un procédé de dépôt très conforme. C’est pourquoi un procédé de dépôt PE-MOCVD (Plasma Enhanced- Metal Organic Chemical Vapor deposition) à injection liquide pulsée a été développé dans ce travail. Dans un premier temps des films amorphes et homogènes du composé binaire GeTe ont été déposés à partir des précurseurs organométalliques TDMAGe et DIPTe. Les analyses XPS révèlent que les couches de GeTe déposées sont stoechiométriques mais présentent une forte contamination en carbone. Ainsi, un des objectifs de cette thèse a été de réduire le taux de carbone dans les couches afin d’optimiser leurs propriétés de changement de phase. Une étude de l’impact des paramètres de dépôt tel que la puissance, la pression, la nature et le débit des gaz utilisés est alors présentée. En étudiant et en optimisant les paramètres de dépôt, des couches de GeTe contenant seulement 2 % at. de carbone ont pu être obtenues. Dans un second temps, des films du composé ternaire GeSbTe ont été déposés en injectant simultanément les trois précurseurs TDMAGe, TDMASb et DIPTe dans le plasma de dépôt. Une large gamme de composition peut alors être obtenue en variant les paramètres d’injection et de dépôt. L’un des principaux avantages de ce procédé est la capacité de couvrir une large gamme de compositions permettant d’obtenir des films possédant des propriétés de changement de phase très variées. L’impact des paramètres plasma sur la conformité du dépôt a aussi été étudié. Il est montré que l’ajout d’une composante BF à la puissance RF du plasma permet d’améliorer le remplissage des structures possédant des facteurs de forme élevés. Enfin, l’intégration dans des dispositifs mémoires PCRAM tests de matériaux PCM obtenus par ce procédé PE-MOCVD a mis en évidence des propriétés électriques proches de celles obtenues avec des matériaux déposés par les procédés de dépôt conventionnels de type PVD
Phase change random access memories PCRAM are based on the fast and reversible switch between the high resistive amorphous state and the low resistive crystalline state of a phase change material (PCM). These memories are considered to be one of the most promising candidates for the next generation of non volatile memories thanks to their unique set of features such as fast programming speed, multi-level storage capability, good endurance and high scalability. However, high power consumption during the RESET operation (IRESET) is the main challenge that PCRAM has to face in order to explode the non volatile memory market. In this context, it has been demonstrated that by integrating the phase change material (PCM) in high aspect ratio lithographic structures, the heating efficiency is improved leading to a reduced reset current. In order to fill such confined structures with the phase change material, a highly conformal deposition process is required. Therefore, a pulsed liquid injection Plasma Enhanced-Metal Organic Chemical Vapor Deposition process (PE-MOCVD) was developed in this work. First, amorphous and homogeneous GeTe films were deposited using the organometallic precursors TDMAGe and DIPTe as Ge and Te precursors. XPS measurements revealed a stoichiometric composition of GeTe but with high carbon contamination. Thus, one of the objectives of this work was to reduce the carbon contamination and to optimize the phase change properties of the deposited PCMs. The effect of deposition parameters such as plasma power, pressure and gas rate on the carbon contamination is then presented. By tuning and optimizing deposition parameters, GeTe films with carbon level as low at 2 at. % were obtained. Thereafter, homogeneous films of GeSbTe were deposited by injecting simultaneously the organometallic precursors TDMAGe, TDMASb and DiPTe in the plasma. A wide range of compositions was obtained by varying the injection and deposition operating parameters. Indeed, one of the main advantages of this process is the ability of varying films composition, which results in varying phase change characteristics of the deposited PCM. The impact of plasma parameters on the conformity of the process was also studied. It was shown that by adding a low frequency power component to the radio frequency power of the plasma, structures with high aspect ratio were successfully filled with the phase change material. Finally, electrical characterization of PCRAM test devices integrating phase change materials deposited by PE-MOCVD as active material have presented electrical properties similar to the ones obtained for materials deposited by conventional physical vapor deposition (PVD) process

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Guenery, Pierre-Vincent. "Nanostructures d’oxyde d’indium pour les mémoires résistives RRAM intégrées en CMOS Back-End-Of-Line". Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEI114.

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Les mémoires informatiques actuelles qui ne sont que l'extrême miniaturisation de la technologie développée dans les années 1960, atteignent des limites technologiques difficilement surmontables techniquement et très couteuses. Les mémoires doivent donc se réinventer par une modification profonde de leur forme, comme le développement de structures en 3 dimensions par exemple, ou par l'utilisation de technologies innovantes. C'est un phénomène récent dans le domaine des mémoires qui nous a intéressé au cours de cette thèse. Il consiste à maîtriser électriquement et de manière réversible la résistivité d'une structure pour coder de l'information de manière pérenne, d'où son nom de mémoires résistive non volatile. Un grand nombre de recherches sont menées pour comprendre et maîtriser cette technologie dont le principal défaut actuel est son manque de reproductibilité. Nous proposons une approche originale consistant à l'intégration de nanoparticules d'oxyde d'indium dans la structure d'une mémoire résistive qui est directement compatible avec les puces déjà existantes. L’intégration de particules a pour but d'aider à rendre ces mémoires plus homogènes par un contrôle du comportement électrique de la structure. L'étude menée porte dans un premier temps sur les défis liés à la fabrication de la mémoire et en particulier sur le dépôt de nanoparticules. Pour avoir un effet bénéfique, la fabrication de celles-ci doit être parfaitement maîtrisée. Nous détaillons ensuite à la caractérisation électrique des mémoires et à la compréhension des phénomènes qui sont à l’origine du changement de résistivité des matériaux afin de tenter de mieux les contrôler
The current computer memories are nothing more than the extreme miniaturization of the technology developed in the 1960s. These memories reached technological limits that are technically difficult and very costly to overcome. Memories must therefore be reinvented by a profound change in their shape, such as the development of three-dimensional structures for example, or by the use of innovative technologies. A new physical phenomenon in the field of memories interested us during this thesis. It consists in an electrically and reversibly control of the resistivity of a structure that can reach at least two level to code the information in a durable way. These memories are called non-volatile resistive memories. A lot of research is being carried out to understand and control this technology. The main current defect of this emerging technology is its lack of reproducibility. We propose an original approach consisting in the integration of indium oxide nanoparticles into the structure of a resistive memory that is directly compatible with existing chips. The purpose of particle integration is to increase the homogeneity of these memories by controlling the electrical behaviour of the structure. The study initially focused on the challenges of memory manufacturing and in particular on the deposition of nanoparticles. To have a beneficial effect, the manufacture of these products must be perfectly controlled. The study then details the electrical characterization of the memories. We discuss about the phenomena that are at the origin of the change in resistivity in order to try to better control them

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Jacob, Stéphanie. "Intégration, caractérisation et modélisation des mémoires non-volatiles à nanocristaux de silicium". Phd thesis, Université de Provence - Aix-Marseille I, 2009. http://tel.archives-ouvertes.fr/tel-00408813.

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Depuis une vingtaine d'années, l'industrie de la microélectronique et en particulier le marché des mémoires non-volatiles connaît une évolution considérable, en termes d'augmentation de la capacité d'intégration et de diminution du prix de revient. Ceci a permis au grand public d'accéder aux produits électroniques (téléphones portables, baladeurs MP3, clés USB, appareils photos numériques...) qui connaissent actuellement un énorme succès. Cependant, la miniaturisation des mémoires Flash risque de rencontrer des limitations. C'est pourquoi les industriels et les laboratoires recherchent actuellement de nouvelles voies qui permettraient de prolonger la durée de vie de ces dispositifs. Dans ce contexte, l'objectif premier de cette thèse est l'étude expérimentale et théorique des mémoires non-volatiles à nanocristaux de silicium. Nous avons montré les différentes possibilités d'intégration des nanocristaux de silicium à partir d'un procédé de fabrication standard. Un démonstrateur Flash NOR 32 Mb à nanocristaux de silicium a été réalisé à partir d'un produit ATMEL. Nous nous sommes ensuite intéressés à la caractérisation électrique des cellules et matrices mémoires. Une étude exhaustive de l'influence des conditions de programmation ainsi que des paramètres technologiques sur les performances électriques a été menée. La modélisation de l'effacement Fowler-Nordheim et du « gate disturb » a permis de comprendre l'influence de certains de ces paramètres. Concernant l'écriture par porteurs chauds, nous avons étudié l'influence des conditions d'écriture sur la localisation de la charge à l'aide de simulations TCAD et d'un modèle analytique couplé à des mesures expérimentales.

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Liao, Si-yu. "Caractérisation électrique et électro-optique de transistor à base de nanotube de carbone en vue de leur modélisation compacte". Thesis, Bordeaux 1, 2011. http://www.theses.fr/2011BOR14254/document.

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Afin de permettre de développer un modèle de mémoire non-volatile basée sur le transistor à nanotube de carbone à commande optique qui est utilisée dans des circuits électroniques neuromorphiques, il est nécessaire de comprendre les physiques électroniques et optoélectroniques des nanotubes de carbone, en particulier l’origine de l'effet mémoire que présente ces transistors. C’est dans ce contexte général que cette thèse s'intègre. Le travail est mené sur trois plans :• Caractériser électriquement et optoélectroniquement des structures de test des CNTFETs et des OG-CNTFETs.• Développer un modèle compact pour les contacts Schottky dans les transistors à nanotube de carbone de la façon auto-cohérente basé sur le diamètre et la nature du métal d’électrode en utilisant la méthode de la barrière effective avec les paramètres nécessaires calibrés.• Modéliser l'OG-CNTFET selon les régimes de fonctionnement, lecture, écriture, effacement ou programmation pour application à une mémoire non-volatile en intégrant le mécanisme de piégeage et dépiégeage à l’interface polymère/oxyde
This PhD thesis presents a computationally efficient physics-based compact model for optically-gated carbon nanotube field effect transistors (OG-CNTFETs), especially in the non-volatile memory application. This model includes memory operations such as “read”, “write”, “erase” or “program”, and “reset” which are modeled using trapping and detrapping mechanisms at the polymer/oxide interface. The relaxation of the memory state is taken into account. Furthermore, the self-consistent modeling of Schottky barriers at contacts between the carbon nanotube channel and metal electrodes is integrated in this model applying the effective Schottky barrier method. The Schottky contact model can be included in CNTFET based devices for a typical biasing range of carbon nanotube transistors. This compact model is validated by the good agreement between simulation results and experimental data (I-V characteristics). In the non-volatile memory application, this model can fully reproduce device behaviors in transient simulations. A prediction study of the key technological parameter, the CNT diameter variety is established to expect its impact on the transistor performance, and more importantly, on the memory operation. In the other hand, this thesis presents a preliminary electric characterization (I-V) of CNTFETs and OG-CNTFETs for the device modeling database. A preliminary optoelectronic characterization method is proposed

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Bartoli, Jonathan. "Développement et caractérisation d'architectures mémoires non volatiles pour des applications basse consommation". Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4373.

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Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robuste
With the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust

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Liao, Si-Yu. "Caractérisation électrique et électro-optique de transistor à base de nanotube de carbone en vue de leur modélisation compacte". Phd thesis, Université Sciences et Technologies - Bordeaux I, 2011. http://tel.archives-ouvertes.fr/tel-00592479.

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Afin de permettre de développer un modèle de mémoire non-volatile basée sur le transistor à nanotube de carbone à commande optique qui est utilisée dans des circuits électroniques neuromorphiques, il est nécessaire de comprendre les physiques électroniques et optoélectroniques des nanotubes de carbone, en particulier l'origine de l'effet mémoire que présente ces transistors. C'est dans ce contexte général que cette thèse s'intègre. Le travail est mené sur trois plans : * Caractériser électriquement et optoélectroniquement des structures de test des CNTFETs et des OG-CNTFETs. * Développer un modèle compact pour les contacts Schottky dans les transistors à nanotube de carbone de la façon auto-cohérente basé sur le diamètre et la nature du métal d'électrode en utilisant la méthode de la barrière effective avec les paramètres nécessaires calibrés. * Modéliser l'OG-CNTFET selon les régimes de fonctionnement, lecture, écriture, effacement ou programmation pour application à une mémoire non-volatile en intégrant le mécanisme de piégeage et dépiégeage à l'interface polymère/oxyde.

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Tirano, Sauveur. "Intégration et caractérisation électrique d'éléments de mémorisation à commutation de résistance de type back-end à base d'oxydes métalliques". Thesis, Aix-Marseille, 2013. http://www.theses.fr/2013AIXM4713/document.

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Cette thèse porte principalement sur la caractérisation électrique et la modélisation physique d'éléments mémoires émergents de type OxRRAM (Oxide Resistive Random Access Memory) intégrant soit un oxyde de nickel, soit un oxyde de hafnium. Une fois la maturité technologique atteinte, ce concept de mémoire est susceptible de remplacer la technologie Flash qui fait encore figure de référence. Les principaux avantages de la technologie OxRRAM reposent sur une très bonne compatibilité avec les filières CMOS, un faible nombre d'étapes de fabrication, une grande densité d'intégration et des performances attractives en termes de fonctionnement. Le premier objectif de ce travail concerne le diélectrique employé dans les cellules. Il s'agit d'apporter des éléments factuels permettant d'orienter un choix technologique sur la méthode d'élaboration de l'oxyde de nickel (oxydation thermique ou pulvérisation cathodique réactive) puis d'évaluer les performances de cellules à base d'oyxde de hafnium. Le second objectif est d'approfondir la compréhension des mécanismes physiques responsables du changement de résistance des dispositifs mémoire par une approche de modélisation physique des phénomènes opérant lors des phases d'écriture et d'effacement, sujet encore largement débattu dans la communauté scientifique. Le troisième objectif de cette thèse est d'évaluer, par le biais de caractérisations électriques, les phénomènes parasites intervenant dans les éléments mémoires de type 1R (élément résistif sans dispositif d'adressage) et, en particulier, la décharge capacitive apparaissant lors de leur programmation (opérations d'écriture)
This work is focused on the electrical characterization and physical modeling of emerging OxRRAM memories (Oxide Resistive Random Access Memory) integrating nickel or hafnium oxide. After reaching maturity, this memory concept is likely to replace the Flash technology which is still a standard in the CMOS industry. The main advantages of resistive memories technology is their good compatibility with CMOS processes, a small number of manufacturing steps, a high integration density and their attractive performances in terms of memory operation. The first objective of this thesis is to provide enough informations allowing to orientate the elaboration process of the active nickel oxide layer (thermal oxidation, reactive sputtering) then to compare the performances of the fabricated cells with devices featuring a hafnium oxide layer. The second objective is to understand the physical mechanisms responsible of the device resistance change. A physical model is proposed allowing to apprehend SET and RESET phenomenon in memory devices, subject which is still widely debated in the scientific community. The third objective of this thesis is to evaluate electrical parasitic phenomenon observed in 1R-type memory elements (resistive element without addressing device), in particular the parasitic capacitance appearing during cell programming (writing operation)

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Kiouseloglou, Athanasios. "Caractérisation et conception d' architectures basées sur des mémoires à changement de phase". Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT128/document.

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Les mémoires à base de semi-conducteur sont indispensables pour les dispositifs électroniques actuels. La demande croissante pour des dispositifs mémoires fortement miniaturisées a entraîné le développement de mémoires non volatiles fiables qui sont utilisées dans des systèmes informatiques pour le stockage de données et qui sont capables d'atteindre des débits de données élevés, avec des niveaux de dissipation d'énergie équivalents voire moindres que ceux des technologies mémoires actuelles.Parmi les technologies de mémoires non-volatiles émergentes, les mémoires à changement de phase (PCM) sont le candidat le plus prometteur pour remplacer la technologie de mémoire Flash conventionnelle. Les PCM offrent une grande variété de fonctions, comme une lecture et une écriture rapide, un excellent potentiel de miniaturisation, une compatibilité CMOS et des performances élevées de rétention de données à haute température et d'endurance, et peuvent donc ouvrir la voie à des applications non seulement pour les dispositifs mémoires, mais également pour les systèmes informatiques à hautes performances. Cependant, certains problèmes de fiabilité doivent encore être résolus pour que les PCM se positionnent comme un remplacement concurrentiel de la mémoire Flash.Ce travail se concentre sur l'étude de mémoires à changement de phase intégrées afin d'optimiser leurs performances et de proposer des solutions pour surmonter les principaux points critiques de la technologie, ciblant des applications à hautes températures. Afin d'améliorer la fiabilité de la technologie, la stœchiométrie du matériau à changement de phase a été conçue de façon appropriée et des dopants ont été ajoutés, optimisant ainsi la stabilité thermique. Une diminution de la vitesse de programmation est également rapportée, ainsi qu'un drift résiduel de la résistance de l'état de faiblement résistif vers des valeurs de résistance plus élevées au cours du temps.Une nouvelle technique de programmation est introduite, permettant d'améliorer la vitesse de programmation des dispositifs et, dans le même temps, de réduire avec succès le phénomène de drift en résistance. Par ailleurs, un algorithme de programmation des PCM multi-bits est présenté. Un générateur d'impulsions fournissant des impulsions avec la tension souhaitée en sortie a été conçu et testé expérimentalement, répondant aux demandes de programmation d'une grande variété de matériaux innovants et en permettant la programmation précise et l’optimisation des performances des PCM
Semiconductor memory has always been an indispensable component of modern electronic systems. The increasing demand for highly scaled memory devices has led to the development of reliable non-volatile memories that are used in computing systems for permanent data storage and are capable of achieving high data rates, with the same or lower power dissipation levels as those of current advanced memory solutions.Among the emerging non-volatile memory technologies, Phase Change Memory (PCM) is the most promising candidate to replace conventional Flash memory technology. PCM offers a wide variety of features, such as fast read and write access, excellent scalability potential, baseline CMOS compatibility and exceptional high-temperature data retention and endurance performances, and can therefore pave the way for applications not only in memory devices, but also in energy demanding, high-performance computer systems. However, some reliability issues still need to be addressed in order for PCM to establish itself as a competitive Flash memory replacement.This work focuses on the study of embedded Phase Change Memory in order to optimize device performance and propose solutions to overcome the key bottlenecks of the technology, targeting high-temperature applications. In order to enhance the reliability of the technology, the stoichiometry of the phase change material was appropriately engineered and dopants were added, resulting in an optimized thermal stability of the device. A decrease in the programming speed of the memory technology was also reported, along with a residual resistivity drift of the low resistance state towards higher resistance values over time.A novel programming technique was introduced, thanks to which the programming speed of the devices was improved and, at the same time, the resistance drift phenomenon could be successfully addressed. Moreover, an algorithm for programming PCM devices to multiple bits per cell using a single-pulse procedure was also presented. A pulse generator dedicated to provide the desired voltage pulses at its output was designed and experimentally tested, fitting the programming demands of a wide variety of materials under study and enabling accurate programming targeting the performance optimization of the technology

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Marzaki, Abderrezak. "Développement de technique de procédé de fabrication innovante et de nouvelle architecture de transistor MOS". Thesis, Aix-Marseille, 2013. http://www.theses.fr/2013AIXM4768.

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La miniaturisation des composants et l’amélioration des performances des circuits intégrés (ICs) sont dues aux progrès liés au procédé de fabrication. Malgré le nombre de technologie existante, la technologie CMOS est la plus utilisée. Dans le cadre du développement de la technologie CMOS 90nm à double niveau de poly, des recherches sur l’introduction de techniques innovantes de procédé de fabrication et d’une nouvelle architecture de transistor MOS à tension de seuil ajustable ont été menées dans le but d’améliorer les performances des ICs. Une première étude sur l’implémentation des effets de pointe dans les ICs, en particulier pour les mémoires non volatiles est entreprise. Un nouveau procédé de fabrication permettant d’obtenir des pointes dans un matériau est proposé. Il est démontré le gain en courant tunnel obtenu sur une structure pointue par rapport à une structure plane. Une seconde étude est orientée sur le développement d’une nouvelle technique de « patterning ». Les techniques de « patterning » permettent de réduire les dimensions de la photolithographie sans utiliser de masque ayant des dimensions agressives. Les avantages de cette nouvelle technique aux niveaux de sa mise en œuvre et de la suppression des problèmes d’alignement sont présentés. Une dernière étude sur le développement d’un transistor à tension de seuil ajustable est développée. Il est démontré l’avantage de ce composant par rapport aux autres composants à tension de seuil ajustable. La réalisation du modèle et des premières simulations électriques de circuit élémentaire à base de se composant sont présentés. L’amélioration de certaines performances des circuits élémentaire est démontrée
The component miniaturization and the circuit performance improvement are due to the progress related to the manufacturing process. Despite the number of existing technology, the CMOS technology is the most used. In the 90nm CMOS technology development, with a double poly-silicon level, the research on the introduction of innovative manufacturing process techniques and a new architecture of MOS transistor with an adjustable threshold voltage are carried out to improve the integrated circuit performances. A first study, on the peak effect implementation in the integrated circuits, particularly in the non-volatile memories is undertaken. A new process to obtain a peak effect in a material is proposed. It is shown the tunnel current gain obtained on a peak structure compared with a planar structure. A second study is focused on the development of a new patterning technique. The patterning techniques allow to reduce the photolithography dimensions without using an aggressive mask. The advantages of this new technique in terms of its implementation and the suppression of alignment problems are presented. A last study on the development of a MOS transistor with an adjustable threshold voltage is developed. It is shown the advantage of this component relative to the other components with an adjustable threshold voltage. The model implementation and the first electrical simulations of elementary circuits composed with this new component are presented. The performance improvement of some elementary circuits is demonstrated

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Ngueya, Wandji Steve. "Conception de circuits mémoires flash pour plateforme ultra faible consommation". Thesis, Aix-Marseille, 2017. http://www.theses.fr/2017AIXM0586.

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Le marché des objets connectés sécurisés est en plein essor et nécessite des plateformes de développement faible consommation pour des applications sans contact dans des facteurs de forme réduits. La réduction du facteur de forme impacte l’antenne et entraîne une baisse de l’énergie disponible dans la puce, qui, pour travailler à performances égales, doit voir sa consommation diminuer drastiquement. Un des principaux contributeurs à la consommation est la mémoire non-volatile embarquée (eNVM) utilisée pour le stockage et l’exécution du code. Il faut donc, pour une technologie donnée, être capable de concevoir des blocs périphériques du plan mémoire de manière à réduire la consommation au maximum. L’objectif de la thèse est donc de sélectionner une technologie eNVM très faible consommation compatible avec le procédé technologie CMOS classique, d’identifier les blocs critiques lors des opérations de la mémoire, et enfin de proposer des solutions de minimisation de la consommation pour chaque bloc critique. Pour ce faire, une étude de toutes les mémoires non volatiles embarquées disponibles sur le marché est réalisée. Il en ressort que la technologie Flash, en particulier la Flash NOR embarquée de type SuperFlash® ESF3, est la mieux adaptée pour les systèmes télé-alimentés. L’étude de la macro Flash NOR montre que durant l’écriture et l’effacement, la consommation du système est en partie liée à la génération de la haute tension par les pompes de charge. Par contre, durant la lecture, les performances globales du système sont déterminées par l’amplificateur de lecture. Ainsi, un travail de conception de chaque bloc individuel est mis en oeuvre pour réduire la consommation
The market of secure connected devices is booming and requires low power development platforms for contactless applications in reduced form factors. The reduction in the form factor impacts the antenna size and thus leads to a decrease of the energy available in the chip, which should reduce drastically its consumption while keeping performances. One of the main contributors to the chip consumption is the embedded non-volatile memory (eNVM) used for storage and code execution. Therefore, for a given technology, it is necessary to design peripheral blocks of the memory array under strong consumption constraints. The aim of the thesis is to select a very low-power embedded nonvolatile memory technology compatible with the classical CMOS process, to identify the critical blocks during the operations of the memory, and finally to propose solutions to minimize the power consumption of each critical block.In order to do this, a study of all the embedded non-volatile memories available on the market is carried out. It emerges that the Flash technology, in particular the SuperFlash® ESF3 based NOR Flash technology, is best suited for remote-powered systems. The study of the NOR Flash macrocell shows that during write and erase operations, the system consumption is mainly related to the high voltage generation by charge pumps. However, during a read operation, overall performances of the system is determined by the sense amplifier. A design work for each individual block is then implemented to reduce consumption

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Mahato, Prabir. "Study and development of resistive memories for flexible electronic applications". Thesis, Lyon, 2020. http://www.theses.fr/2020LYSEI134.

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L’avènement de l’électronique flexible a entraîné des recherches rapides sur des capteurs, des dispositifs bio-implantables et portables pour l’évaluation de maladies telles que l’épilepsie, la maladie de Parkinson et les crises cardiaques. Les dispositifs de mémoire sont des composants majeurs dans tous les circuits électroniques, uniquement secondaires aux transistors, par conséquent de nombreux efforts de recherche sont consacrés au développement de dispositifs de mémoire flexibles. Les mémoires à accès aléatoire à pont conducteur (CBRAM) basées sur la création / dissolution d'un filament métallique dans un électrolyte solide sont d'un grand intérêt pour la recherche en raison de leur architecture métallique isolante métallique simple, de leurs capacités basse tension et de leur compatibilité avec les substrats flexibles. Dans ce travail, au lieu d'un oxyde métallique conventionnel ou d'une couche de chalcogénure, un polymère biocompatible - l'oxyde de polyéthylène (PEO) - est utilisé comme couche d'électrolyte solide en utilisant l'eau comme solvant. Des dispositifs de mémoire, constitués d'empilements tri-couches Ag / PEO / Pt, ont été fabriqués à la fois sur du silicium et des substrats flexibles en utilisant un processus hétérogène combinant un dépôt physique en phase vapeur et un revêtement par rotation. Pour cela, une étude systématique de l'effet de la concentration de la solution et de la vitesse de dépôt sur l'épaisseur du PEO est présentée. Des mesures SEM / EDX et AFM ont ensuite été effectuées sur des structures planes dédiées à «nano-gap» et ont révélé la formation de précipités métalliques d'Ag ainsi que des changements morphologiques de la couche de polymère après commutation de résistance. Les performances des dispositifs de mémoire résistive sont ensuite évaluées sur silicium et substrats flexibles. En particulier, la programmation des statistiques de tension, le rapport de résistance OFF / ON, les cycles d'endurance et les tests de rétention sont effectués et l'effet de la conformité du courant est analysé. Le mécanisme de conduction dans le HRS / LRS est étudié sur les appareils de référence Ag / PEO / Pt et Pt / PEO / Pt. Enfin, la caractérisation électrique des dispositifs sur substrat souple est réalisée sous contrainte mécanique, donnant des résultats prometteurs. Les dispositifs CBRAM à base de polymères sont donc proposés comme candidats potentiels pour le développement durable de dispositifs de mémoire flexibles
The advent of flexible electronics has brought about rapid research towards sensors, bio implantable and wearable devices for assessment of diseases such as epilepsy, Parkinson’s and heart attacks. Memory devices are major component in any electronic circuits, only secondary to transistors, therefore many research efforts are devoted to the development of flexible memory devices. Conductive Bridge Random Access Memories (CBRAMs) based on creation/dissolution of a metallic filament within a solid electrolyte are of great research interest because of their simple Metal Insulator Metal architecture, low-voltage capabilities, and compatibility with flexible substrates. In this work, instead of a conventional metallic oxide or a chalcogenide layer, a biocompatible polymer - Polyethylene Oxide (PEO) – is employed as the solid electrolyte layer using water as solvent. Memory devices, consisting in Ag/PEO/Pt tri-layer stacks, were fabricated on both silicon and flexible substrates using a heterogeneous process combining physical vapour deposition and spin coating. To aim this, a systematic study on the effect of solution concentration and deposition speed on the PEO thickness is presented. SEM/EDX and AFM measurements were then conducted on devoted “nano-gap” planar structures and have revealed the formation of metallic Ag precipitates together with morphological changes of the polymer layer after resistance switching. The performance of the resistive memory devices is then assessed on silicon and flexible substrates. In particular programming voltage statistics, OFF/ON resistance ratio, endurance cycles and retention tests are performed and the effect of current compliance is analysed. The conduction mechanism in the HRS/LRS is studied on the Ag/PEO/Pt and Pt/PEO/Pt reference devices. Finally, the electrical characterization of devices on flexible substrate is performed under mechanical stress, showing promising results. Polymer-based CBRAM devices are therefore suggested as potential candidates for sustainable development of flexible memory devices

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Charbonneau, Micaël. "Etude et développement de points mémoires résistifs polymères pour les architectures Cross-Bar". Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENT116/document.

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Ces dix dernières années, les technologies de stockage non-volatile Flash ont joué un rôle majeur dans le développement des appareils électroniques mobiles et multimedia (MP3, Smartphone, clés USB, ordinateurs ultraportables…). Afin d’améliorer davantage les performances, augmenter les capacités et diminuer les coûts de fabrication, de nouvelles solutions technologiques sont aujourd’hui étudiées pour pouvoir compléter ou remplacer la technologie Flash. Citées par l’ITRS, les mémoires résistives polymères présentent des caractéristiques très prometteuses : procédés de fabrication à faible coût et possibilité d’intégration haute densité au dessus des niveaux d’interconnexions CMOS ou sur substrat souple. Ce travail de thèse a été consacré au développement et à l'étude des mémoires résistifs organiques à base de polymère de poly-méthyl-méthacrylate (PMMA) et de molécules de fullerènes (C60). Trois axes de recherche ont été menés en parallèle: le développement et la caractérisation physico-chimique de matériaux composites, l’intégration du matériau organique dans des structures de test spécifiques et la caractérisation détaillée du fonctionnement électrique des dispositifs et des performances mémoires
Over the past decade, non-volatile Flash storage technologies have played a major role in the development of mobile electronics and multimedia (MP3, Smartphone, USB, ultraportable computers ...). To further enhance performances, increase the capacity and reduce manufacturing costs, new technological solutions are now studied to provide complementary solutions or replace Flash technology. Cited by ITRS, the polymer resistive memories present very promising characteristics: low cost processing and ability for integration at high densities above CMOS interconnections or on flexible substrate. This PhD specifically focused on the development and study of composite material made of Poly-Methyl-Methacrylate (PMMA) polymer resist doped with C60 fullerene molecules. Studies were carried out on three different axes in parallel: Composite materials development & characterization, integration of the organic material in specific test structure and advanced devices and finally detailed electrical characterization of memory cells and performances analysis

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Zhou-LiChen y 陳周利. "Relaxing Object Versioning Efficiently with ROVER-NVM in Non-Volatile Memory". Thesis, 2018. http://ndltd.ncl.edu.tw/handle/3rs5a9.

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Lersch, Lucas. "Leveraging Non-Volatile Memory in Modern Storage Management Architectures". 2020. https://tud.qucosa.de/id/qucosa%3A74887.

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Non-volatile memory technologies (NVM) introduce a novel class of devices that combine characteristics of both storage and main memory. Like storage, NVM is not only persistent, but also denser and cheaper than DRAM. Like DRAM, NVM is byte-addressable and has lower access latency. In recent years, NVM has gained a lot of attention both in academia and in the data management industry, with views ranging from skepticism to over excitement. Some critics claim that NVM is not cheap enough to replace flash-based SSDs nor is it fast enough to replace DRAM, while others see it simply as a storage device. Supporters of NVM have observed that its low latency and byte-addressability requires radical changes and a complete rewrite of storage management architectures. This thesis takes a moderate stance between these two views. We consider that, while NVM might not replace flash-based SSD or DRAM in the near future, it has the potential to reduce the gap between them. Furthermore, treating NVM as a regular storage media does not fully leverage its byte-addressability and low latency. On the other hand, completely redesigning systems to be NVM-centric is impractical. Proposals that attempt to leverage NVM to simplify storage management result in completely new architectures that face the same challenges that are already well-understood and addressed by the traditional architectures. Therefore, we take three common storage management architectures as a starting point, and propose incremental changes to enable them to better leverage NVM. First, in the context of log-structured merge-trees, we investigate the impact of storing data in NVM, and devise methods to enable small granularity accesses and NVM-aware caching policies. Second, in the context of B+Trees, we propose to extend the buffer pool and describe a technique based on the concept of optimistic consistency to handle corrupted pages in NVM. Third, we employ NVM to enable larger capacity and reduced costs in a index+log key-value store, and combine it with other techniques to build a system that achieves low tail latency. This thesis aims to describe and evaluate these techniques in order to enable storage management architectures to leverage NVM and achieve increased performance and lower costs, without major architectural changes.:1 Introduction 1.1 Non-Volatile Memory 1.2 Challenges 1.3 Non-Volatile Memory & Database Systems 1.4 Contributions and Outline 2 Background 2.1 Non-Volatile Memory 2.1.1 Types of NVM 2.1.2 Access Modes 2.1.3 Byte-addressability and Persistency 2.1.4 Performance 2.2 Related Work 2.3 Case Study: Persistent Tree Structures 2.3.1 Persistent Trees 2.3.2 Evaluation 3 Log-Structured Merge-Trees 3.1 LSM and NVM 3.2 LSM Architecture 3.2.1 LevelDB 3.3 Persistent Memory Environment 3.4 2Q Cache Policy for NVM 3.5 Evaluation 3.5.1 Write Performance 3.5.2 Read Performance 3.5.3 Mixed Workloads 3.6 Additional Case Study: RocksDB 3.6.1 Evaluation 4 B+Trees 4.1 B+Tree and NVM 4.1.1 Category #1: Buffer Extension 4.1.2 Category #2: DRAM Buffered Access 4.1.3 Category #3: Persistent Trees 4.2 Persistent Buffer Pool with Optimistic Consistency 4.2.1 Architecture and Assumptions 4.2.2 Embracing Corruption 4.3 Detecting Corruption 4.3.1 Embracing Corruption 4.4 Repairing Corruptions 4.5 Performance Evaluation and Expectations 4.5.1 Checksums Overhead 4.5.2 Runtime and Recovery 4.6 Discussion 5 Index+Log Key-Value Stores 5.1 The Case for Tail Latency 5.2 Goals and Overview 5.3 Execution Model 5.3.1 Reactive Systems and Actor Model 5.3.2 Message-Passing Communication 5.3.3 Cooperative Multitasking 5.4 Log-Structured Storage 5.5 Networking 5.6 Implementation Details 5.6.1 NVM Allocation on RStore 5.6.2 Log-Structured Storage and Indexing 5.6.3 Garbage Collection 5.6.4 Logging and Recovery 5.7 Systems Operations 5.8 Evaluation 5.8.1 Methodology 5.8.2 Environment 5.8.3 Other Systems 5.8.4 Throughput Scalability 5.8.5 Tail Latency 5.8.6 Scans 5.8.7 Memory Consumption 5.9 Related Work 6 Conclusion Bibliography A PiBench

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Προδρομάκης, Αντώνιος. "Μοντελοποίηση και εξομοίωση των χαρακτηριστικών γήρανσης NV μνημών". Thesis, 2015. http://hdl.handle.net/10889/8815.

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Resumen

Τις τελευταίες δεκαετίες, η ανάπτυξη των non-volatile μνημών (NVMs) κατέστησε ικανή την αντικατάσταση volatile μνημών, όπως των DRAMs και των μαγνητικών σκληρών δίσκων (HDDs), σε caching και storage εφαρμογές, αντίστοιχα. Οι δίσκοι στερεάς κατάστασης (SSDs) που βασίζονται σε NAND Flash μνήμες έχουν ήδη αναδειχθεί ως ένα χαμηλού κόστους, υψηλής απόδοσης και αξιόπιστο μέσο στα σύγχρονα συστήματα αποθήκευσης. Επιπλέον, οι ιδιότητες των υλικών αλλαγής φάσης και η πρόσφατη κλιμάκωση της Phase-Change μνήμης (PCM), την καθιστά ένα τέλειο υποψήφιο για την ανάπτυξη μνημών τυχαίας προσπέλασης αλλαγής φάσης (PCRAMs). Η ραγδαία κλιμάκωση των NVMs, με διαδικασίες ολοκλήρωσης κάτω από 19nm, και η χρήση της multi-level cell (MLC) τεχνολογίας συνέβαλλαν στην αύξηση της πυκνότητας αποθήκευσης πληροφορίας και συνεπώς μείωσαν το κόστος αποθήκευσης δραματικά. Ωστόσο, η διάρκεια ζωής των NV μνημών δεν παρέμεινε ανεπηρέαστη. Διαφορετικές παρεμβολές και πηγές θορύβου σε συνδυασμό με την επίδραση της γήρανσης έχουν ένα μεγάλο αντίκτυπο στην αξιοπιστία και την αντοχή αυτών των τεχνολογιών μνήμης, και ως εκ τούτου, των συστημάτων αποθήκευσης στα οποία χρησιμοποιούνται (SSDs, PCRAMs). Πολλές μέθοδοι και τεχνικές, όπως η μέθοδος wear-leveling, εξειδικευμένοι κώδικες ανίχνευσης και διόρθωσης λαθών (ECC) και τεχνικές pre-coding έχουν χρησιμοποιηθεί για να αντισταθμίσουν αυτές τις επιπτώσεις, ενώ άλλες, πιο περίπλοκες μεν, αλλά και πιο αποτελεσματικές, όπως η δυναμική προσαρμογή των κατωφλίων ανάγνωσης, βρίσκονται σε πειραματικό στάδιο. Η ανάπτυξη αυτών των τεχνικών βασίζεται στον πειραματικό χαρακτηρισμό των NV μνημών, τόσο σε επίπεδο κελιού όσο και σε επίπεδο ολοκληρωμένου κυκλώματος. Ο χαρακτηρισμός αυτός σχετίζεται με την μέτρηση του λόγου του αριθμού των bit σφαλμάτων προς τον αριθμό των συνολικών bits (BER) και το χρόνο απόκρισης (ανάγνωσης και εγγραφής) καθ' όλη τη διάρκεια ζωής της μνήμης, για διάφορες μορφές δεδομένων και σενάρια χρονισμών. Η διαδικασία αυτή, μέχρι τώρα, γίνεται με τη χρήση της πραγματικής NV μνήμης, συνήθως με ολοκληρωμένα κυκλώματα που βρίσκονται στο στάδιο της προ-παραγωγής, ενώ πιο ενδελεχής έλεγχος γίνεται στο τελικό στάδιο της παραγωγής. Αυτή η προσέγγιση έχει δύο σημαντικά μειονεκτήματα. Από τη μία πλευρά, είναι μια πολύ χρονοβόρα διαδικασία, δεδομένου ότι η γήρανση μίας NVM μπορεί να απαιτεί ένα μεγάλο αριθμό από program / erase (P/E) κύκλους που πρέπει να εκτελεστούν για κάθε πείραμα. Ο αριθμός αυτός κυμαίνεται από κάποιες δεκάδες χιλιάδες (NAND Flash) έως και κάποια εκατομμύρια κύκλους (PCM). Από την άλλη πλευρά, τα χαρακτηριστικά γήρανσης μίας NVM είναι αναλόγως εξαρτώμενα από τον αριθμό των Ρ/Ε κύκλων που εκτελούνται, καθιστώντας έτσι αδύνατη την διεξαγωγή διαφορετικών ή διαδοχικών πειραμάτων στην ίδια κατάσταση γήρανσης της μνήμης. Σε αυτή την εργασία παρουσιάζουμε ένα μοντέλο που αντιπροσωπεύει με ακρίβεια τη διαδικασία γήρανσης NV μνημών, αντιμετωπίζοντας τες ως ένα χρονικά μεταβαλλόμενο κανάλι επικοινωνίας βασισμένο σε ένα μη συμμετρικό n-PAM μοντέλο. Με βάση τη μοντελοποίηση των χαρακτηριστικών γήρανσης, υλοποιούμε ένα σύστημα εξομοίωσης σε πραγματικό χρόνο και με μεγάλη ακρίβεια της συμπεριφοράς NV-μνημών, κάτω από ορισμένες από το χρήστη συνθήκες γήρανσης, σε τεχνολογία FPGA. Η πλατφόρμα που παρουσιάζεται στην παρούσα εργασία βασίζεται σε μια αναπροσαρμόσιμη αρχιτεκτονική υλικού και λογισμικού που επιτρέπει την ακριβή εξομοίωση των νέων και αναδυόμενων τεχνολογιών και μοντέλων των NVMs. Η πλατφόρμα που αναπτύχθηκε μπορεί να αποτελέσει ένα πολύτιμο εργαλείο για την ανάπτυξη και αξιολόγηση αλγορίθμων και τεχνικών κωδικοποίησης.
Over the last few years, non-volatle memory (NVM) has shown a great potential in replacing volatile memory, like DRAM in caching applications, and magnetic HDDs in storage applications. NAND Flash-based solid state drives (SSDs) have already emerged as a low-cost, high-performance and reliable storage medium for both commercial and enterprise storage systems. Additionally, the properties of phase-change materials and the recent scaling of Phase-Change Memory (PCM) has made it a perfect candidate for developing phase-change random access memories (PCRAMs). The rapid scaling of NVMs, with process nodes below 19nm, and the use of multi-level cell (MLC) technologies has increased their storage density and reduced the storage cost per bit. However, their lifetime capacity has not remained unaffected. Different interferences and noise sources along with aging effects have now a great impact on the reliability and endurance of these memory technologies, and hence, on the storage systems where these memories are used (SSDs, PCRAMs). Numerous techniques, such as wear-leveling, specialized error correcting codes (ECC) and precoding techniques have been employed to compensate these effects, while others, more complex but also more efficient, like dynamic adaptation of read reference thresholds, are at an experimental level. The development of these techniques is based on experimental characterization of NVM cells and chips. Characterization is related with measuring bit error ratio (BER) and response time (read and write time) during the whole lifetime of a device, for various loading data patterns and timing scenarios. This process is performed using real NVM integrated chips, usually the engineering, pre-production parts, while more thorough testing at the system level is performed when production parts are available. This approach has two major drawbacks. On one hand it is a very time-consuming process, since the aging of an NVM may require a large number of program/erase (P/E) cycles to be performed for each experiment, ranging from tens of thousands (NAND Flash) to millions (PCM) program cycles. On the other hand, the aging characteristics of an NVM are proportionally dependent on the number of the performed P/E cycles, thus making it impossible to conduct different or successive experiments at the same aging state of a memory chip. In this work, we present a model that accurately represents the aging process of an NVM cell, by treating it as a time-variant communications channel, based on an asymmetric n-PAM model. We present the architecture of a flexible FPGA-based platform, designed for accurate emulations of NVM technologies, focusing mainly on MLC NAND Flash technologies. Accuracy is measured in reference to experimentally specified bit error probabilities for various aging conditions (ie. the number of P/E cycles applied to a NAND Flash chip), usually for random data patterns. The hardware platform presented in this work is based on a reconfigurable hardware-software architecture, which enables the accurate emulation of new and emerging models and technologies of NVMs. The developed platform can be a valuable tool for the evaluation of memory-related algorithms, signal processing and coding techniques.

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Bocquet, Marc. "Intégration de matériaux à forte permittivité électrique (High-k) dans les mémoires non-volatiles pour les générations sub-45nm". Phd thesis, 2009. http://tel.archives-ouvertes.fr/tel-00559617.

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Les mémoires non-volatiles Flash sont aujourd'hui un élément clé du développement de l'électronique portable demandant de plus en plus de capacité de stockage à bas coût (netbook, téléphones mobiles, PDA, clé USB...). Afin d'assurer son maintien pour les années à venir, il est nécessaire de poursuivre l'amélioration de cette technologie. Ainsi, l'intégration de matériaux à forte permittivité électrique (appelés : High-k) et l'utilisation de mémoires à couche de piégeage discret sont de plus en plus envisagées. Le travail de cette thèse s'inscrit dans ce contexte. Il comprend tout d'abord une étude électrique (charge fixe, piégeage, courants de fuite...) de matériaux High-k (HfO2, HfAlO, Al2O3, HfSiON) en vue de leur intégration dans les mémoires non-volatiles. Les empilements les plus prometteurs ont ensuite été intégrés dans des mémoires à nanocristaux de silicium ou à couche de piégeage nitrure. Les performances électriques ont été reliées aux propriétés matériaux des couches utilisées. L'analyse des résultats électriques ainsi que la compréhension physique des mécanismes mis en jeux a été permise par une étude de modélisation. En particulier, un modèle complet de mémoire à couche de piégeage discret a été développé.

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Lehninger, David. "Größenkontrollierte Herstellung von Ge-Nanokristallen in Hoch-Epsilon-Dielektrika auf Basis von ZrO2". Doctoral thesis, 2017. https://tubaf.qucosa.de/id/qucosa%3A23235.

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Nanokristalle werden beispielsweise für eine Anwendung in Solarzellen, Lichtemittern und nichtflüchtigen Datenspeichern diskutiert. Damit diese Anwendungen funktionieren können, ist eine genaue Kontrolle der Kristallitgröße sowie der Flächendichte und Lage der Kristallite in der Matrix wichtig. Zudem sollte die Matrix amorph sein, da amorphe Matrixmaterialien die Nanokristall-Oberfläche besser passivieren und beständiger gegen Leckströme sind. In dieser Arbeit werden Ge-Nanokristalle in die Hoch-Epsilon-Dielektrika ZrO2 und TaZrOx eingebettet. Im System Ge/ZrO2 kristallisieren die Ge-Cluster und die ZrO2-Matrix bei der gleichen Temperatur. Aufgrund der kristallinen Matrix weicht die Form der Ge-Nanokristalle von einer Kugel ab, worunter unter anderem die Größenkontrolle leidet. Die Beimischung von Ta2O5 stabilisiert die amorphe Phase des ZrO2 und verhindert dadurch die gemeinsame Kristallisation. Dadurch wird es im System Ge/TaZrOx möglich, kugelförmige Ge-Nanokristalle im Größenbereich von 3 nm bis 6 nm positionskontrolliert in eine amorphe Matrix einzubetten. Für die Untersuchung einer möglichen Anwendung des Materialsystems wurden Speicherzellen eines nichtflüchtigen Datenspeichers auf Basis von Ge-Nanokristallen hergestellt. Dabei zeigte sich, dass das System Ge/TaZrOx überdurchschnittlich viele Ladungen speichert und daher für diese Anwendung vielversprechend ist. Zudem stabilisiert die Beimischung von Ta2O5 eine extrem seltene orthorhombische Modifikation des ZrO2. Für ferroelektrische Datenspeicher könnte diese Phase eine aussichtsreiche Alternative zum HfO2 sein.

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Oukid, Ismail. "Architectural Principles for Database Systems on Storage-Class Memory". Doctoral thesis, 2017. https://tud.qucosa.de/id/qucosa%3A30750.

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Database systems have long been optimized to hide the higher latency of storage media, yielding complex persistence mechanisms. With the advent of large DRAM capacities, it became possible to keep a full copy of the data in DRAM. Systems that leverage this possibility, such as main-memory databases, keep two copies of the data in two different formats: one in main memory and the other one in storage. The two copies are kept synchronized using snapshotting and logging. This main-memory-centric architecture yields nearly two orders of magnitude faster analytical processing than traditional, disk-centric ones. The rise of Big Data emphasized the importance of such systems with an ever-increasing need for more main memory. However, DRAM is hitting its scalability limits: It is intrinsically hard to further increase its density. Storage-Class Memory (SCM) is a group of novel memory technologies that promise to alleviate DRAM’s scalability limits. They combine the non-volatility, density, and economic characteristics of storage media with the byte-addressability and a latency close to that of DRAM. Therefore, SCM can serve as persistent main memory, thereby bridging the gap between main memory and storage. In this dissertation, we explore the impact of SCM as persistent main memory on database systems. Assuming a hybrid SCM-DRAM hardware architecture, we propose a novel software architecture for database systems that places primary data in SCM and directly operates on it, eliminating the need for explicit IO. This architecture yields many benefits: First, it obviates the need to reload data from storage to main memory during recovery, as data is discovered and accessed directly in SCM. Second, it allows replacing the traditional logging infrastructure by fine-grained, cheap micro-logging at data-structure level. Third, secondary data can be stored in DRAM and reconstructed during recovery. Fourth, system runtime information can be stored in SCM to improve recovery time. Finally, the system may retain and continue in-flight transactions in case of system failures. However, SCM is no panacea as it raises unprecedented programming challenges. Given its byte-addressability and low latency, processors can access, read, modify, and persist data in SCM using load/store instructions at a CPU cache line granularity. The path from CPU registers to SCM is long and mostly volatile, including store buffers and CPU caches, leaving the programmer with little control over when data is persisted. Therefore, there is a need to enforce the order and durability of SCM writes using persistence primitives, such as cache line flushing instructions. This in turn creates new failure scenarios, such as missing or misplaced persistence primitives. We devise several building blocks to overcome these challenges. First, we identify the programming challenges of SCM and present a sound programming model that solves them. Then, we tackle memory management, as the first required building block to build a database system, by designing a highly scalable SCM allocator, named PAllocator, that fulfills the versatile needs of database systems. Thereafter, we propose the FPTree, a highly scalable hybrid SCM-DRAM persistent B+-Tree that bridges the gap between the performance of transient and persistent B+-Trees. Using these building blocks, we realize our envisioned database architecture in SOFORT, a hybrid SCM-DRAM columnar transactional engine. We propose an SCM-optimized MVCC scheme that eliminates write-ahead logging from the critical path of transactions. Since SCM -resident data is near-instantly available upon recovery, the new recovery bottleneck is rebuilding DRAM-based data. To alleviate this bottleneck, we propose a novel recovery technique that achieves nearly instant responsiveness of the database by accepting queries right after recovering SCM -based data, while rebuilding DRAM -based data in the background. Additionally, SCM brings new failure scenarios that existing testing tools cannot detect. Hence, we propose an online testing framework that is able to automatically simulate power failures and detect missing or misplaced persistence primitives. Finally, our proposed building blocks can serve to build more complex systems, paving the way for future database systems on SCM.

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Tesis sobre el tema "Mémoire non volatile, NVM"

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