Tesis sobre el tema "Générateur de nombres aléatoires (TRNG)"

Les générateurs de suites binaires aléatoires constituent la partie primordiale d'un système cryptographique. La vitesse, la qualité des suites générées, la sécurité et la consommation jouent un rôle essentiel dans le choix d'un générateur. La sécurité du système cryptographique augmente si un tel système peut être réalisé dans un seul circuit.Le travail de recherche développé consiste donc en la réalisation d'un générateur de nombres aléatoires fonctionnant en basse consommation, basse vitesse. Le circuit proposé est de type analogique et valide l'ensemble des tests NIST assurant le caractère du signal. Une réalisation sur Silicium en technologie 0,35μm a été implémentée et validée via les tests NIST développés sous Matlab. De ce travail de thèse, un certain nombre de publications ont montré la plus-value recherche des résultats
Random binary sequences generators constitute the essential part of a system Cryptographic. The speed, quality of generated suites, safety and consumption play an essential role in the selection of a generator. The security of the cryptographic system increases if such a system can be realized in a single circuit.The developed research work consists in the realization of a random number generator running in low power, low speed. The proposed circuit is analog and Valid all NIST tests ensuring the randomness of a signal.A realization on silicon in 0,35μm technology has been implemented and validated through NIST developed tests Matlab. In this thesis, a number of publications have demonstrated the added value search results

Les générateurs de nombres véritablement aléatoires (TRNG) sont des composants cruciaux dans certaines applications cryptographiques sensibles (génération de clés de chiffrement, génération de signatures DSA, etc). Comme il s’agit de composants très bas-niveau, une faille dans le TRNG peut remettre en question la sécurité de tout le système cryptographique qui l’exploite. Alors que beaucoup de principes de TRNG existent dans la littérature, peu de travaux analysent rigoureusement ces architectures en termes de sécurité. L’objectif de cette thèse était d’étudier les avantages des techniques de conception asynchrone pour la conception de générateurs de nombres véritablement aléatoires (TRNG) sûrs et robustes. Nous nous sommes en particulier intéressés à des oscillateurs numériques appelés anneaux auto-séquencés. Ceux-ci exploitent un protocole de requêtes et acquittements pour séquencer les données qui y circulent. En exploitant les propriétés uniques de ces anneaux, nous proposons un nouveau principe de TRNG, avec une étude théorique détaillée sur son fonctionnement, et une évaluation du cœur du générateur dans des cibles ASIC et FPGA. Nous montrons que ce nouveau principe permet non seulement de générer des suites aléatoires de très bonne qualité et avec un très haut débit (>100 Mbit/s), mais il permet aussi une modélisation réaliste de l’entropie des bits de sortie (celle-ci peut être réglée grâce aux paramètres de l’extracteur). Ce travail propose également une méthodologie complète pour concevoir ce générateur, pour le dimensionner en fonction du niveau de bruit dans le circuit, et pour le sécuriser face aux attaques et défaillances
True Random Number Generators (TRNG) are ubiquitous in many critical cryptographic applications (key generation, DSA signatures, etc). While many TRNG designs exist in literature, only a few of them deal with security aspects, which is surprising considering that they are low-level primitives in a cryptographic system (a weak TRNG can jeopardize a whole cryptographic system). The objective of this thesis was to study the advantages of asynchronous design techniques in order to build true random number generators that are secure and robust. We especially focused on digital oscillators called self-timed rings (STR), which use a handshake request and acknowledgement protocol to organize the propagation of data. Using some of the unique properties of STRs, we propose a new TRNG principle, with a detailed theoretical study of its behavior, and an evaluation of the TRNG core in ASICs and FPGAs. We demonstrate that this new principle allows to generate high quality random bit sequences with a very high throughput (> 100 Mbit/s). Moreover, it enables a realistic estimation for the entropy per output bit (this entropy level can be tuned using the entropy extractor parameters). We also present a complete methodology to design the TRNG, to properly set up the architecture with regards to the level of noise in the circuit, and to secure it against attacks and failures

Cette thèse adresse le sujet de la génération de suites binaires aléatoires dans les circuits logiques programmables FPGA et plus particulièrement les suites dont l'origine aléatoire est de nature physique et non algorithmique. De telles suites trouvent une utilisation abondante dans la plupart des protocoles cryptographiques. Un état de l'art portant sur les différentes méthodes de génération de vrai aléa dans les circuits logiques programmables est présenté sous forme d'analyse critique d'articles scientifiques. Une synthèse des différentes tendances dans l'extraction et la génération d'aléa est également présentée. Une campagne d'expériences et de mesures est présentée visant à caractériser les différentes sources de signaux aléatoires disponibles à l'intérieur du FPGA. Des phénomènes intéressants tel le verrouillage de plusieurs oscillateurs en anneau, la dépendance de la source d'aléa vis-à-vis de la logique environnante et la méthodologie de mesure du jitter sont analysés. Plusieurs méthodes nouvelles de génération de suites binaires aléatoires sont décrites. Finalement une méthodologie nouvelle de simulation en VHDL de générateurs complets ainsi qu'un modèle mathématique d'un oscillateur en anneau en tant que source d'aléa sont présentés

Les nombres aléatoires sont indispensables dans de nombreuses applications notamment en cryptographie où l’aléa est utilisé dans les protocoles de sécurité. Les générateurs de nombres aléatoires, plus connus sous le nom de RNG comme “Random Number Generator” se déclinent en deux familles, les PRNG (Pseudo RNG) qui sont des générateurs de nombres aléatoires ayant des séquences déterministes et les TRNG (True RNG) qui sont des générateurs d’aléa “vrai”, donc non prédictibles. Les applications cryptographiques utilisent à la fois les TRNG et les PRNG. Un PRNG nécessite une valeur initiale, ou graine, qui peut être la sortie d’un TRNG. Les TRNG tirent profit de l’aléa des phénomènes physiques. Les TRNGs dans les technologies numériques comme les FPGAs font appel à des oscillateurs qui présentent l’inconvénient de pouvoir être attaqués par couplage harmonique. De façon à évaluer la qualité entropique d’un TRNG, des standards basés sur des tests statistiques ont été élaborés par des organismes de certification comme le NIST ou la BSI. Cependant, il est recommandé de formaliser, par le biais d’un modèle, le caractère stochastique de la génération d’aléa. Dans cette thèse, nous étudions une architecture de TRNG, peu coûteuse et robuste face aux attaques harmoniques car elle n’utilise pas d’oscillateurs. Ce TRNG extrait une variable aléatoire en exploitant à la fois les états métastables des bascules et les fluctuations temporelles (ou gigue) des signaux échantillonnés. Nous proposons par la suite un modèle stochastique qui nous permet de décrire le comportement aléatoire du TRNG indépendamment de la technologie ciblée. Les caractérisations et évaluations sur des circuits prototypes en technologies FPGA et ASIC montrent que l’architecture TRNG proposée génère de l’aléa de qualité et est robuste face aux variations environnementales
Random numbers are required in numerous applications namely in cryptography where randomness is used in security protocols. There are two main classes of Random Number Generators (RNG) : The Pseudo RNG (PRNG) which have a deterministic sequence, and the True RNG (TRNG) which generates unpredictable random numbers. Cryptographic applications use both TRNG and PRNG. The PRNG needs an initial value, or seed, which can be the output of a TRNG. In digital technologies, like FPGAs, TRNG are commonly based on oscillators which have the drawback of being biased by harmonic coupling. In order to assess the entropic quality of TRNGs, standards based on statistical tests have been elaborated by certification organisms namely the NIST and the BSI. However, it is recommended to formalize the stochastic behaviour of the randomness generation process. In this Ph.D, we address the design and quality evaluation of TRNGs in digital circuits. We study of a low-cost digital TRNG without oscillators, hence robust against harmonics attacks. The proposed TRNG exploits both the metastability phenomenon and the jitter noise in CMOS digital flip-flops to generate the random numbers. A stochastic model of this TRNG has been formalized. This model describes the random generation process regardless of the targeted technology. The characterization and evaluation on a prototype circuit, in FPGA and ASIC technologies, has shown that the proposed TRNG architecture generates randomness of good quality and is robust against environmental variations

Les nombres aléatoires sont indispensables dans de nombreuses applications notamment en cryptographie où l’aléa est utilisé dans les protocoles de sécurité. Les générateurs de nombres aléatoires, plus connus sous le nom de RNG comme “Random Number Generator” se déclinent en deux familles, les PRNG (Pseudo RNG) qui sont des générateurs de nombres aléatoires ayant des séquences déterministes et les TRNG (True RNG) qui sont des générateurs d’aléa “vrai”, donc non prédictibles. Les applications cryptographiques utilisent à la fois les TRNG et les PRNG. Un PRNG nécessite une valeur initiale, ou graine, qui peut être la sortie d’un TRNG. Les TRNG tirent profit de l’aléa des phénomènes physiques. Les TRNGs dans les technologies numériques comme les FPGAs font appel à des oscillateurs qui présentent l’inconvénient de pouvoir être attaqués par couplage harmonique. De façon à évaluer la qualité entropique d’un TRNG, des standards basés sur des tests statistiques ont été élaborés par des organismes de certification comme le NIST ou la BSI. Cependant, il est recommandé de formaliser, par le biais d’un modèle, le caractère stochastique de la génération d’aléa. Dans cette thèse, nous étudions une architecture de TRNG, peu coûteuse et robuste face aux attaques harmoniques car elle n’utilise pas d’oscillateurs. Ce TRNG extrait une variable aléatoire en exploitant à la fois les états métastables des bascules et les fluctuations temporelles (ou gigue) des signaux échantillonnés. Nous proposons par la suite un modèle stochastique qui nous permet de décrire le comportement aléatoire du TRNG indépendamment de la technologie ciblée. Les caractérisations et évaluations sur des circuits prototypes en technologies FPGA et ASIC montrent que l’architecture TRNG proposée génère de l’aléa de qualité et est robuste face aux variations environnementales
Random numbers are required in numerous applications namely in cryptography where randomness is used in security protocols. There are two main classes of Random Number Generators (RNG) : The Pseudo RNG (PRNG) which have a deterministic sequence, and the True RNG (TRNG) which generates unpredictable random numbers. Cryptographic applications use both TRNG and PRNG. The PRNG needs an initial value, or seed, which can be the output of a TRNG. In digital technologies, like FPGAs, TRNG are commonly based on oscillators which have the drawback of being biased by harmonic coupling. In order to assess the entropic quality of TRNGs, standards based on statistical tests have been elaborated by certification organisms namely the NIST and the BSI. However, it is recommended to formalize the stochastic behaviour of the randomness generation process. In this Ph.D, we address the design and quality evaluation of TRNGs in digital circuits. We study of a low-cost digital TRNG without oscillators, hence robust against harmonics attacks. The proposed TRNG exploits both the metastability phenomenon and the jitter noise in CMOS digital flip-flops to generate the random numbers. A stochastic model of this TRNG has been formalized. This model describes the random generation process regardless of the targeted technology. The characterization and evaluation on a prototype circuit, in FPGA and ASIC technologies, has shown that the proposed TRNG architecture generates randomness of good quality and is robust against environmental variations

Les nombres aléatoires sont essentiels pour les systèmes cryptographiques modernes. Ils servent de clés cryptographiques, de nonces, de vecteurs d’initialisation et de masques aléatoires pour la protection contre les attaques par canaux cachés. Dans cette thèse, nous traitons des générateurs de nombres aléatoires dans les circuits logiques (FPGA et ASIC). Nous présentons les méthodes fondamentales de génération de nombres aléatoires dans des circuits logiques. Ensuite, nous discutons de différents types de TRNG en utilisant le jitter d’horloge comme source d’aléa. Nous faisons une évaluation rigoureuse de divers noyaux TRNG conformes à la norme AIS-20/31 et mis en œuvre dans trois familles de FPGA différentes: Intel Cyclone V, Xilinx Spartan-6 et Microsemi SmartFusion2. Puis, nous présentons l’implémentation des noyaux TRNG sélectionnés dans des ASIC et leur évaluation. Ensuite, nous étudions en profondeur PLL-TRNG afin de fournir une conception sécurisée de ce TRNG ainsi que des tests intégrés. Enfin, nous étudions les TRNG basés sur les oscillateurs. Nous comparons de différentes méthodes d'extraction d’aléa ainsi que de différents types d'oscillateurs et le comportement du jitter d'horloge à l'intérieur de chacun d'eux. Nous proposons également des méthodes de mesure du jitter intégrée pour le test en ligne des TRNG basés sur les oscillateurs
Random numbers are essential for modern cryptographic systems. They are used as cryptographic keys, nonces, initialization vectors and random masks for protection against side channel attacks. In this thesis, we deal with random number generators in logic devices (Field Programmable Gate Arrays – FPGAs and Application Specific Integrated Circuits – ASICs). We present fundamental methods of generation of random numbers in logic devices. Then, we discuss different types of TRNGs using clock jitter as a source of randomness. We provide a rigorous evaluation of various AIS-20/31 compliant TRNG cores implemented in three different FPGA families : Intel Cyclone V, Xilinx Spartan-6 and Microsemi SmartFusion2. We then present the implementation of selected TRNG cores in custom ASIC and we evaluate them. Next, we study PLL-TRNG in depth in order to provide a secure design of this TRNG together with embedded tests. Finally, we study oscillator based TRNGs. We compare different randomness extraction methods as well as different oscillator types and the behavior of the clock jitter inside each of them. We also propose methods of embedded jitter measurement for online testing of oscillator based TRNGs

L’objectif de cette thèse est de fournir des solutions aux problèmes de tests statistiques appliqués sur les séquences binaires issues des générateurs physiques de nombres aléatoires (TRNGs,True Random Number Generators). Les tests statistiques de l’entropie sont les tests les plus importants pour tester les TRNGs. Plus particulièrement, le test universel de Maurer est considéré aujourd’hui comme étant une référence pour tester l’entropie de ces générateurs. Le travail de la thèse peut se résumer en les trois contributions suivantes. La conception d’un outil logiciel que nous avons nommé Genstar, Generic Statistical Test Architecture formé de tests statistiques sur les générateurs de nombres aléatoires. Les caractéristiques importantes de cet outil sont de munir les tests statistiques qui y figurent de méthodes communes, de pouvoir intégrer tout test statistique programmable que l’on veut implémenter et surtout de fournir des méthodes de comparaison de deux ou plusieurs tests statistiques. L’amélioration du test de Maurer ; nous fournissons plusieurs méthodes pour l’amélioration du test telles que la méthode du m-spacing ou du p-leave out et proposons de nouveaux tests complémentaires remédiant à plusieurs problèmes liés au test de Maurer dans les cas où l’alternative consiste en des chaînes de Markov de longues mémoires (SD test), ou le cas où la longueur de blocs du test est très grande (MaurerPP). On s’appuie sur Genstar pour illustrer numériquement les meilleures performances de ces tests pour des alternatives typiques. Les améliorations que nous proposons au test de Maurer étant en partie basées sur la méthode du m-spacing pour l’estimation de l’entropie, on prouve la convergence de ces estimateurs vers la loi gaussienne sous des hypothèses plus générales sur les propriétés de la fonction de densité
Statistical tests related to the entropy estimation of a random source are widely used in testing of true random number generators (TRNGs,True Random Number Generators) intended for cryptographic applications. Namely, Maurer’s universal statistical test is nowadays viewed as a standard in this domain. Therefore, from a statistical viewpoint, this thesis is focused on further developments of entropy tests. It consists in three main parts : The design of a generic software tool called Genstar, Generic Statistical Test Architecture. Genstar consists in a collection of statistical tests for random number generators. This software is developed with the help of the objet oriented programming, thus providing a common interface enabling easy integration of new statistical tests in Genstar. The second important characteristic of Genstar is related to the problem of comparison of statistical tests. To compute the power of a given statistical test, Genstar is equipped with a family of statistical models of TRNGs. Improvements of Maurer’s test. To improve statistical characteristics of this test, we propose several approaches such as the m-spacing and the p-leave out methods. In the very core of these methods is a new interpretation of the Maurer test related to the maximum likelihood tests for the problem of uniformity testing. It’s well known that the standard Maurer test cannot detect long memory dependencies in the data. In order to overcome this difficulty, we propose two approaches. The first one, called (SD test), computes the distribution of distances between motifs in the data. The second approach called MaurerPP is based on the idea of the equivalence of motifs. This equivalence permits to reduce multiple motifs testing to one generic motif testing and resolves efficiently the problem of large blocks in the Maurer test. Standard normality of m-spacings entropy estimators under weaker assumptions on the probability density. The improvements of the Maurer test proposed in this thesis are essentially based on the m - spacing method in the entropy estimation. In this thesis, we show that under mild conditions on the probability density, i. E. For vanishing densities, the m-spacings entropy estimators have the standard Gaussian limit

Cette thèse, financée par la DGA, est motivée par la problématique d’évaluation des TRNG pour des applications à très haut niveau de sécurité. Les standards actuels tels que AIS-31 n’étant pas suffisants pour ces types d’applications, la DGA propose une procédure complémentaire, validée sur les TRNG utilisant les oscillateurs en anneau (RO), qui vise à caractériser la source d’aléa des TRNG afin d’identifier les bruits électroniques présents dans celle-ci. Ces bruits se traduisent dans les circuits numériques par le jitter d’horloge générée dans les RO. Ils peuvent être caractérisés par leur densité spectrale de puissance reliée à la variance d’Allan temporelle qui permet, contrairement à la variance standard pourtant encore largement utilisée, de discriminer ces différents types de bruit (thermique, flicker principalement). Cette étude a servi de base à l’estimation de la part du jitter due au bruit thermique utilisé dans les modèles stochastiques décrivant la sortie des TRNG. Afin d’illustrer et de valider l’approche de certification DGA sur d’autres principes de TRNG que les RO, nous proposons une caractérisation de la PLL en tant que source d’aléa. Nous avons modélisé la PLL en termes de fonctions de transfert. Cette modélisation a conduit à l’identification de la source de bruit en sortie de la PLL, ainsi que de sa nature en fonction des paramètres physiques de la PLL. Cela a permis de proposer des recommandations quant au choix des paramètres afin de garantir une entropie maximale. Afin d’aider à la conception de ce type de TRNG, nous proposons également un outil de recherche des paramètres non physiques du générateur assurant le meilleur compromis sécurité/débit
This thesis, funded by the DGA, is motivated by the problem of evaluation of TRNG for applications with a very high level of security. As current standards such as AIS-31 are not sufficient for these types of applications, the DGA proposes a complementary procedure, validated on TRNG using ring oscillators (RO), which aims to characterize the source of randomness of TRNG in order to identify electronic noises present in it. These noises are manifested in the digital circuits by the clock jitter generated in the RO. They can be characterized by their power spectral density related to the time Allan variance which allows, unlike the standard variance which is still widely used, to discriminate these different types of noise (mainly thermal, flicker). This study was used as a basis for estimating the proportion of jitter due to thermal noise used in stochastic models describing the output of TRNG. In order to illustrate and validate the DGA certification approach on other principles of TRNG apart from RO, we propose a characterization of PLL as a source of randomness. We have modeled the PLL in terms of transfer functions. This modeling has led to the identification of the source of noise at the output of the PLL, as well as its nature as a function of the physical parameters of the PLL. This allowed us to propose recommendations on the choice of parameters to ensure maximum entropy. In order to help in the design of this type of TRNG, we also propose a tool to search for the non-physical parameters of the generator ensuring the best compromise between security and throughput

De nombreuses applications (internet des objets, systèmes embarqués automobiles et médicales, intelligence artificielle) ont besoin d’un circuit intégré (ou SoC pour System on Chip) avec des mémoires non volatiles embarquées performantes pour fonctionner de manière optimale. Bien que la mémoire Flash soit largement utilisée aujourd'hui, cette technologie nécessite une tension élevée pour les opérations de programmation et présente des problèmes de fiabilité difficiles à gérer au-delà du nœud technologique 18 nm, augmentant les coûts de conception et de fabrication des circuits. Dans ce contexte, l'industrie du semi-conducteur est à la recherche d’une mémoire non volatile alternative pouvant remplacer les mémoires Flash. Parmi les candidats actuellement étudiés (MRAM - mémoire à accès aléatoire magnétique, PCM - mémoire à changement de phase, FeRAM - mémoire à accès aléatoire Ferroélectrique), les mémoires résistives (RRAM) offrent de meilleures performances sur différents points capitaux : compatibilité avec le processus de fabrication standard CMOS, consommation de courant, rapidité de fonctionnement, etc. La technologie RRAM peut être aisément introduite dans n'importe quel flot de conception ouvrant la voie au développement de nouvelles architectures qui répondent à l’engorgement des systèmes classiques Von Neumann. Dans cette thèse, l'objet principal est de montrer le potentiel d’intégration des dispositifs RRAM avec la technologie CMOS, à l’aide de simulation et de mesures électriques, afin d’élaborer différentes structures hybrides : mémoires à accès aléatoire statique (SRAM) non volatiles, générateurs de nombres aléatoires (TRNG) et réseaux de neurones artificiels
Many diversified applications (internet of things, embedded systems for automotive and medical applications, artificial intelligence) require an integrated circuit (SoC, System on Chip) with high-performance non-volatile memories to operate optimally. Although Flash memory is widely used today, this technology needs high voltage for programing operations and has reliability issues that are hard to handle beyond 18 nm technological node, increasing the cost of circuit design and fabrication. In this context, the semiconductor industry seeks an alternative non-volatile memory that can replace Flash memories. Among possible candidates (MRAM - Magnetic Random Access Memory, PCM - Phase Change Memory, FeRAM - Ferroelectric Random Access Memory), Resistive memories (RRAMs) offer superior performances on essential key points: compatibility with CMOS manufacturing processes, scalability, current consumption (standby and active), operational speed. Due to its relatively simple structure, RRAM technology can be easily integrated in any design flow opening the way for the development of new architectures that answer Von Neumann bottleneck. In this thesis, the main object is to show the integration abilities of RRAM devices with CMOS technology, using circuit design and electrical measurements, in order to develop different hybrid structures: non-volatile Static Random Access Memories (SRAM), True Random Number Generator (TRNG) and artificial neural networks

Les objets connectés sont omniprésents dans notre société actuelle (ex. véhicules, transports en commun, santé, domotique, smartphone, moyen de paiement, etc.). La connexion et l'accès à distance des appareils d'usage quotidien améliorent considérablement notre confort et notre efficacité dans notre vie professionnelle comme personnelle. Cependant, cela peut également nous confronter à des problèmes de sécurité sans précédent. Les risques liés à la large expansion des systèmes embarqués et de l'internet des objets sont doubles :- L'accès d'une personne non autorisée aux données pour la lecture, la copie, l'écriture ou l'effacement complet. - L'utilisation de l'objet connecté pour une action non prévue par celui-ci, sa mise hors service du système ou bien sa destruction.Pour répondre à de tels risques, il est nécessaire de mettre en place des mécanismes de sécurité permettant le chiffrement des données sensibles, ainsi qu'une authentification et une autorisation pour chaque appareil de l'internet des objets. Fort heureusement, les fonctions cryptographiques permettent de répondre à ces besoins en garantissant confidentialité, authenticité, intégrité et non-répudiation. Dans ce contexte, les générateurs physiques d'aléa (Générateurs de nombres aléatoires et fonctions physiques non clonables) sont essentiels puisqu'ils assurent le bon fonctionnement des fonctions cryptographiques. En effet, ils exploitent des sources de bruit analogique présentes dans les circuits électroniques pour générer: des clés secrètes permettant de chiffrer les données, ou encore, des identifiants uniques permettant l'authentification des circuits. La sécurité des fonctions cryptographiques repose sur la qualité des clés et identifiant générés par ces générateurs d'aléa. Les nombres produits par ces générateurs doivent être imprévisibles. A défaut, les clés utilisées pour chiffrer les données pourraient être cassées et les identifiants recopiés. C'est pourquoi il est d'une extrême nécessité d'étudier les générateurs physiques d'aléa. Dans ce manuscrit, nous proposons tout d'abord une approche rigoureuse d'implémentation et de comparaison de TRNG et de PUF sur les circuits électroniques numériques, suivis d'une intégration au sein d'un système complet de ces générateurs physiques d'aléa. Ensuite, nous amorçons une démarche de modélisation des PUF afin d'améliorer l'évaluation de leur imprévisibilité. Nous réalisons aussi une étude complète de l'impact du phénomène de verrouillage sur les cellules oscillantes et le. conséquences sur les générateurs physiques d'aléa. Enfin, nous démontrons la sensibilité d'un type particulier de PUF à une attaque par analyse électromagnétique
With the sharp increase in the deployment and integration of the Internet of Things, one challenge is to ensure security with respect to privacy and trust issues. With billions of connected devices, there is a huge risk of unauthorized use or abuse. To protect from such risks, security mechanisms are neede for per-device authentication and authorization, integrated in early design stages. Thankfully, cryptographic functions allow ciphering of sensitive data, as well as per-device authentication and authorization since they guarantee confidentialify, authenticity, integrity and non-repudiation. In this context, physical random generator (random number generator TRNG and physical unclonable functions PUF) are particularly useful since they generate secret keys, random masks or unique identifiers. The robustness of the cryptographic functions stand by the quality of the physical random generators. For that, numbers provided by those generators must be entropic. Otherwise, keys used to cipher data could be broken and identifiers could be retrieved. That's why, it is necessary to study physical random generators. In this thesis, we provide a rigorous approach to implement TRNGs and PUFs in reconfigurable logic devices. After that, we integrate those generators in a complete system. We also propose an innovative approach to evaluate the quality of PUF by modeling their behavior prior to designing it. This should he!p designers anticipate PUF quality in term of randomness. We also realize a complete a study of two kind of threats on physical random generators using oscillating cells: the locking phenomena and the EM analysis

Dans le chapitre 1, nous présentons les congruences linéaires simples et les tests de qualité des nombres pseudo-aléatoires (n.p.a.) congruentiels. L'accent est mis sur le test des treillis, le test spectral et le test sériel. Le test sériel est base sur l'estimation de la discrépance des vecteurs de n.p.a. Partant de cette estimation, on introduit une quantité appelée figure de mérite. Celle-ci nous permet de rechercher, pour m et b fixes, des multiplicateurs a tels que deux termes successifs de la suite (a,b,m,x#0) soient statistiquement indépendants. Nous débutons le chapitre 2 par l'étude des longueurs de cycle et du transitoire des suites engendrées par une congruence linéaire multidimensionnelle (c.l.m.). Ensuite, nous décrivons quelques méthodes de transformation de ces suites en suites de n.p.a. Enfin, nous faisons une discussion sur le choix des paramètres d'une c.l.m. Dans le chapitre 3, nous étudions la période d'un générateur vectoriel base sur le modèle de Daykin et une c.l.m. De période maximale, puis nous faisons un aperçu sur les principaux générateurs non linéaires de n.p.a. Le chapitre 4, réservé a la cryptographie, traite du problème du décryptage de l'ordre et du modulo d'une c.l.m

Les nombres aléatoires ont été de tous temps utilisés pour des jeux de hasard, plus récemment pour créer des codes secrets et ils sont aujourd'hui nécessaire à l'exécution de programmes informatiques. Les générateurs de nombres aléatoires sont maintenant bien éloignés de simples dés à lancer et sont constitués de circuits électroniques ou d'algorithmes. Ceci pose des problèmes quant à la reconnaissance du caractère aléatoire des nombres générés. De plus, de la même manière ou autrefois les dés étaient pipés pour augmenter les chances de gagner, il est aujourd'hui possible d'influencer la sortie des générateurs de nombres aléatoires. Ce sujet est donc toujours d'actualité avec des exemples récents très médiatisés. Ceci concernait en effet la console de jeu PS3 qui génère un nombre aléatoire constant où la distribution de clefs secrètes redondantes sur internet. Ce mémoire présente l'étude de plusieurs générateurs ainsi que diverses manières de les perturber. Il montre ainsi des faiblesses inhérentes à leurs conceptions et des conséquences possibles de leur défaillance sur des composants de sécurité. Ces travaux ont de plus permis de mettre en évidence l'importance des problématiques concernant le test des nombres aléatoires ainsi que des retraitements corrigeant des biais dans ces nombres.

Réalisation d'un calculateur spécialisé pour le calcul de la conductivité électrique d'un réseau de résistances aléatoires Le calculateur spécialisé PERCOLA est conçu pour effectuer de longues simulations numériques sur un problème de Mécanique Statistique des systèmes désordonnés de type percolation. L'objectif est d'améliorer d'un ordre de grandeur les valeurs actuelles des exposants critiques qui caractérisent le comportement au seuil de percolation de la conductivité électrique d'un réseau de résistances aléatoires. Le calculateur spécialisé met en œuvre un algorithme itératif très performant pour calculer la conductivité d'un tel réseau. Bien qu'optimisée pour un algorithme particulier, cette machine présente les caractéristiques générales d'un calculateur 64 bits flottant microprogrammable permettant des possibilités d'utilisations futures pour d'autres problèmes. Son architecture est du type pipeline avec un parallélisme interne résultant de l'indépendance entre ses diverses composantes : mémoires, ALUs et multiplicateurs (composants WEITEK), contrôle des chemins des données, séquenceur (composant ANALOG DEVICES), générateurs d'adresses et générateur de nombres aléatoires. La vitesse maximale de calcul en mode pipeline est de 25 Mégaflops. Pour le problème de percolation, la vitesse de calcul est 10% plus élevée que celle d'un supercalculateur Cray XMP
A special purpose computer for the calculation of the electric conductivity of a random resistor network. The special purpose computer PERCOLA is designed for long numerical simulations on a percolation problem in Statistical Mechanics of disordered media. Our aim is to improve the actual values of the critical exponents characterizing the behavior of random resistance networks at percolation threshold. The architecture of PERCOLA is based on an efficient iterative algorithm used to compute the electric conductivity of such networks. The calculator has the characteristics of a general purpose 64- bit floating point microprogrammable computer that can run programs for various types of problems with a peak performance of 25 Mflops. This high computing speed is a result of the pipeline architecture based on internal parallelism and separately microcode controlled units such as: data memories, a microcode memory, ALUs and multipliers (both WEITEK components), various data paths, a sequencer (ANALOG DEVICES component), address generators and a random number generator. Thus, the special purpose computer runs percolation problem program 10 percent faster than the supercomputer CRAY XMP

La sécurité et la cryptographie sont des éléments clés pour les dispositifs soumis à des contraintes comme l’IOT, Carte à Puce, Systèm Embarqué, etc. Leur implémentation matérielle constitue un défi en termes de limitation en ressources physiques, vitesse de fonctionnement, capacité de mémoire, etc. Dans ce contexte, comme la plupart des protocoles s’appuient sur la sécurité d’un bon générateur de nombres aléatoires, considéré comme un élément indispensable dans le noyau de sécurité. Par conséquent, le présent travail propose des nouveaux générateurs pseudo-aléatoires basés sur des itérations chaotiques, et conçus pour être déployés sur des supports matériels, à savoir sur du FPGA ou du ASIC. Ces implémentations matérielles peuvent être décrites comme des post-traitements sur des générateurs existants. Elles transforment donc une suite de nombres non-uniformes en une autre suite de nombres uniformes. La dépendance entre l’entrée et la sortie a été prouvée chaotique selon les définitions mathématiques du chaos fournies notamment par Devaney et Li-Yorke. Suite à cela, nous effectuant tout d’abord un état de l’art complet sur les mises en œuvre matérielles et physiques des générateurs de nombres pseudo-aléatoires (PRNG, pour pseudorandom number generators). Nous proposons ensuite de nouveaux générateurs à base d’itérations chaotiques (IC) qui seront testés sur notre plate-forme matérielle. L’idée de départ était de partir du n-cube (ou, de manière équivalente, de la négation vectorielle dans les IC), puis d’enlever un cycle Hamiltonien suffisamment équilibré pour produire de nouvelles fonctions à itérer, à laquelle s’ajoute une permutation en sortie. Les méthodes préconisées pour trouver de bonnes fonctions serons détaillées, et le tout sera implanté sur notre plate-forme FPGA. Les générateurs obtenus disposent généralement d’un meilleur profil statistique que leur entrée, tout en fonctionnant à une grande vitesse. Finalement, nous les implémenterons sur de nombreux supports matériels (65-nm ASIC circuit and Zynq FPGA platform)
Security and cryptography are key elements in constrained devices such as IoT, smart card, embedded system, etc. Their hardware implementations represent a challenge in terms of limitations in physical resources, operating speed, memory capacity, etc. In this context, as most protocols rely on the security of a good random number generator, considered an indispensable element in lightweight security core. Therefore, this work proposes new pseudo-random generators based on chaotic iterations, and designed to be deployed on hardware support, namely FPGA or ASIC. These hardware implementations can be described as post-processing on existing generators. They transform a sequence of numbers not uniform into another sequence of numbers uniform. The dependency between input and output has been proven chaotic, according notably to the mathematical definitions of chaos provided by Devaney and Li-Yorke. Following that, we firstly elaborate or develop out a complete state of the art of the material and physical implementations of pseudo-random number generators (PRNG, for pseudorandom number generators). We then propose new generators based on chaotic iterations (IC) which will be tested on our hardware platform. The initial idea was to start from the n-cube (or, in an equivalent way, the vectorial negation in CIs), then remove a Hamiltonian cycle balanced enough to produce new functions to be iterated, for which is added permutation on output . The methods recommended to find good functions, will be detailed, and the whole will be implemented on our FPGA platform. The resulting generators generally have a better statistical profiles than its inputs, while operating at a high speed. Finally, we will implement them on many hardware support (65-nm ASIC circuit and Zynq FPGA platform)

De nos jours, la sécurité des systèmes embarqués prend une place de plus en plus importante. Notamment du fait de l'augmentation de la part du marché prise par l'IoT et le marché automobile.Afin de justifier un certain niveau de sécurité ces systèmes embarqués doivent subir des audits de sécurité afin soit d'obtenir une certification, qui peut s'avérer nécessaire pour adresser certains marché, ou alors plus simplement pour éviter de ternir le nom de l'entreprise en cas de faille.Le chemin d'attaque le plus efficace est probablement l'injection de faute obtenue par une violation volontaire des conditions d'utilisation d'un circuit.De cette faute différent scénarios sont possibles, soit celle-ci est couplée à des outils statistiques pour obtenir la clef secrète d'un algorithme cryptographique, soit elle permet une escalade de privilège.Cette thèse se concentre sur les fautes induites par perturbation électromagnétique, qui est le support qui offre le meilleur compromis précision coût.Si les attaques par injections de fautes se sont montrées maintes fois efficaces dans la littérature, elles possèdent néanmoins un défaut conséquent dans le cadre de l'évaluation sécuritaire. Ce défaut vient du très grand nombre de paramètres offert par l'injection de faute à son utilisateur. Si on ajoute à cela les contraintes temporelles inhérentes à l'évaluation, on se rend compte de la difficulté de garantir la sécurité d'un produit contre de telles menaces.De ce constat il devient évident que des métriques ou stratégie sont nécessaire pour améliorer la qualité des évaluations.Cette thèse est un premier pas dans cette direction et propose de résoudre la complexité spatiales lors d'une campagne évaluation face à l'injection de faute électromagnétique.L'idée est de définir une métrique se basant sur des expérimentations ainsi que l'état de l'art pour réduire l'espace à tester à quelques positions qui vont presque certainement mener à une faute du fait de leur propriété physique.Dans une première partie la création d'un tel critère est présentée. Celui-ci se base sur un modèle simplifié du couplage sonde d'injection circuit et sur le modèle de faute le plus récent.Ensuite les limites d'un tel critère sont analysées afin d'en trouver une amélioration.Cependant, l'injection de faute ne permet pas seulement d'attaquer directement une cible, elle peut aussi diminuer sa sécurité en visant ses contre-mesures.La plupart des contre-mesures ont en commun l'utilisation d'un générateur de nombre aléatoire, c'est pourquoi la robustesse d'un générateur aléatoire récent sera évaluée dans une troisième partie.De cette analyse un chemin d'attaque sera dérivé dans le cadre de l'injection de faute via ondes électromagnétiques
Today, security of embedded devices is put in the limelight with the increasing market share of both IoT and automotive.To ensure a proper level of security to its customer such embedded components must undergo pentesting either to obtain some certifications to address security market but also to avoid tarnishing the name of the firm in case of vulnerability.Amongst the various attack paths, one of most threatening is the voluntary violation of operation condition to induce a fault on a circuit.These faults are then used for privilege escalation or combined with statistic tools to recover cryptographic keys. This thesis focuses on the use of electromagnetic field to generate such faults, this medium being the one that offers the best trade-off between cost and accuracy.The efficiency of such family of attack has already been demonstrated in the literature. Yet fault injection techniques shared a common problem which root cause is the amount of parameter an evaluator has to tweaks to obtain a fault. Therefore, it is hard to state whether a target is protected against fault injection since evaluation is bounded in time, thus exhaustive search is not an option.Metrics or strategies should be defined to get the most out of up to date fault injection methods.This thesis is a first step towards defining such metrics, and proposed to tackle the space complexity of EM fault injection. In other words, according to the attack scenario we developed metrics or strategy relying on both experimentation and state of the art. The aims of those metrics/strategy being to reduce the space on the DUT that undergo electromagnetic emanation to the most likely to be faulted area.In a first part, a criterion based on a basic model of the coupling between the injection probes and the circuit as well as today fault model will be developed.This criterion is then analysed and a refinement is proposed.Yet fault injection could also be used to nullify countermeasure that disable some attack vectors. Most of those countermeasures have in common the use of a true random generator.Thence in a second part we evaluate the robustness of an up to date true random number generator against electromagnetic perturbation.From this analysis we derived which parts of true random number generator are more relevant to be targeted using electromagnetic waves

Dans cette thèse, nous avons utilisé des systèmes chaotiques pour concevoir des générateurs de nombres pseudoaléatoires(PRNG) et appliqué ces derniers aux cryptosystèmes en raison de leurs caractéristiques prometteuses, telles que le caractèrealéatoire et la sensibilité aux conditions initiales. Les systèmes chaotiques fractionnaires, bien que moins discutés que les carteset systèmes chaotiques classiques d’ordre entier, possèdent une complexité inhérente qui apporte de la nouveauté, de la complexité et des clés secrètes supplémentaires à la conception Chaotic PRNG (CPRNG), qui à son tour améliore la sécurité du cryptosystème. Cette thèse a étudié les différentes approches de calcul numérique pour les systèmes chaotiques fractionnaires. Une méthode de calcul utilisant une grille non uniforme avec deux compositions de grille différentes a été proposée pour résoudre numériquement les systèmes chaotiques fractionnaires 3D. Les CPRNG Fractionnaires (FCPRNG), qui répondent aux exigences aléatoires et statistiques, ont été conçus pour la première fois en utilisant trois systèmes chaotiques fractionnaires différents. De plus, un chiffrement par flux et un chiffrement par blocs basés sur des méthodes de codage et de décodage de l’ADN ont été proposés et étudiés à l’aide des FCPRNG conçus. Les deux schémas de chiffrements ont été vérifiés comme étant sûrs et fiables
Chaotic systems have been employed to design pseudo-random number generators (PRNG) and applied to cryptosystems due to their promising features, such as randomness and sensitivity to initial conditions. The fractional chaotic systems, though muchless discussed than the classical integer order chaotic maps and systems, possess intriguing intricacy which can provide novelty, complexity, and extra secret keys to the Chaotic PRNG (CPRNG) design, which in turn enhance the security of the cryptosystem.This thesis investigated different numerical calculation approaches for fractional chaotic systems. A non-uniform gird calculationmethod with two different grid compositions was proposed to solve the 3D fractional chaotic systems numerically. The FractionalCPRNGs (FCPRNG), which meet the randomness and statistical requirements, were designed for the first time employing threedifferent fractional chaotic systems. In addition, a stream cipher and a block cipher based on DNA encoding and decoding methods were proposed and studied using the designed FCPRNGs. Both ciphers have been verified to be secure and reliable

Aujourd'hui, nous utilisons de plus en plus d'appareils "connectés" (téléphone portable, badge d'accès ou de transport, carte bancaire NFC, ...), et cette tendance ne va pas s'inverser. Ces appareils requièrent l'utilisation de primitives cryptographiques, embarquées dans des composants électroniques, dans le but de protéger les communications. Cependant, des techniques d'attaques permettent d'extraire de l'information du composant électronique ou fauter délibérément son fonctionnement. Un nouveau médium d'attaque, exploitant les ondes électromagnétiques est en pleine expansion. Ce médium, par rapport à des techniques de fautes à base de perturbations par faisceau LASER, propose l'avantage d’être à relativement faible coût. Nous présentons dans cette thèse la résistance d'un type de bloc cryptographique, à savoir les générateurs de nombres réellement aléatoires, aux ondes électromagnétiques. Nous montrons qu'il est possible d'extraire de l'information sensible du champ électromagnétique produit par le composant électronique, et qu'il est également possible de perturber un générateur en le soumettant à un fort champ électromagnétique harmonique
Nowadays, our society is using more and more connected devices (cellphones, transport or access card NFC debit card, etc.), and this trend is not going to reverse. These devices require the use of cryptographic primitives, embedded in electronic circuits, in order to protect communications. However, some attacks can allow an attacker to extract information from the electronic circuit or to modify its behavior. A new channel of attack, using electromagnetic waves is skyrocketing. This channel, compared to attacks based on LASER beam, is relatively inexpensive. We will, in this thesis, present a new attack, using electromagnetic waves, of a certain type of cryptographic primitive: the true random number generator. We will show that it is possible to extract sensitive information from the electromagnetic radiation coming from the electronic device. We will also show that it is possible to completly modify the behavior of the true random number generator using a strong electromagnetic field