Literatura académica sobre el tema "Dégradation type porteurs chauds"

Ce travail de thèse traite des différents phénomènes de dégradation que peut subir un transistor MOSFET. Les deux modes de dégradation étudiés sont la dégradation par porteurs chauds, HC, et la dégradation NBTI. Dans une première partie, nous étudions de façon détaillée les phénomènes de relaxation caractéristiques des défauts générés par NBTI, afin de mieux comprendre les instabilités qui rendent si complexe la caractérisation de la fiabilité NBTI. Nous examinons, dans une seconde partie, les différentes méthodes de caractérisation du NBTI existantes à ce jour. Il en ressort que la seule technique aujourd’hui valable est la mesure ultra rapide de la tension de seuil évitant les phénomènes de relaxation. Ces études nous ont permis de mieux appréhender les dégradations NBTI en elles-mêmes. Nous avons pu décrire un modèle physique de dégradation NBTI, approuvé sur une vaste gamme de transistors (Tox=23Å jusque Tox=200Å). D’après ce modèle, un double phénomène de génération de défauts est à l’origine de la dérive des paramètres : la rupture d’une liaison Si-H qui génère un état d’interface et un piège à trous dans l’oxyde et le piégeage sur des défauts préexistants (important dans les oxydes fins Tox<32Å). En parallèle nous avons étudié la dégradation par porteurs chauds sur une large gamme de transistors. Cette étude a permis de mettre en avant des phénomènes de dégradation encore peu connus tels que le comportement anormal en température de la dégradation des transistors à basse tension, ou encore les conséquences de l’existence d’un double point chaud sur des structures LDD. La fin de cette thèse présente la relation entre les dégradations statiques, précédemment étudiées, et les dégradations dynamiques qui concernent la plupart des transistors dans leur mode de fonctionnement normal. Cette partie permet notamment de démontrer la contribution non négligeable de la dégradation HC dans la dégradation dynamique de type inverseur, où le temps NBTI est pourtant largement supérieur au temps HC
This thesis work focuses on the different degradation phenomena that can affect a MOSFET. Two degradation modes have been specifically investigated: the Hot Carrier degradation and the NBTI degradation. In the first part, we fully study the relaxation phenomena specific of the defects generated by NBTI. This allows us to further understand the instabilities responsible for the characterization difficulty of the NBTI reliability. We examine in a second part the different existing NBTI characterization methods. It is made clear that, today, the only reliable method is the very fast Vt measurement which avoids any relaxation effect. Thanks to these studies, we have further interpreted the NBTI degradations. We have described a physical model of the NBTI degradation valid for all the studied transistors (Tox=23Å until Tox=200Å). According to this model, a double phenomenon of defect generation is responsible of the parameter shifts: the Si-H bond break which generates an interface state and a hole trap in the near oxide and the trapping on pre-existing defects (higher in thin oxides Tox<32Å). In parallel, we have studied the HC degradation on various transistors. This study has highlighted current degradation phenomena, still not well understood, as the abnormal temperature behavior of the degradation of low voltage transistors, or as the existing of two hot spots and its consequences in specific LDD structures. In the last part, we present the relation between static and dynamic degradations, more representative of the transistor normal conditions of use. This part proves, for example, that the HC contribution is not negligible in the degradation of an inverter gate, despite the fact that the NBTI period is much longer than the HC one

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV
The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV
The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

L'étude proposée consiste à préciser les processus de dégradation de transistors bipolaires soumis à une contrainte électrique par polarisation inverse, en régime d'avalanche, de la jonction émetteur-base. La finalité est de déterminer les conditions de stabilité de l'émission lumineuse de la jonction afin d'envisager des applications optoélectroniques du composant au silicium. La méthode de caractérisation utilisée consiste à déterminer, au cours du temps et en fonction de la contrainte, l'évolution des paramètres de la jonction (courant inverse de recombinaison, facteur d'idéalité et résistance série) obtenus à partir de la description des caractéristiques courant-tension avec des modèles à deux exponentielles. Les processus de dégradation ainsi que leurs effets aussi bien sur la structure du composant que sur les phénomènes de transport des porteurs ont été précisés. L'analyse des résultats a montré qu'il y a existence de deux périodes de dégradation de paramètres durant le stress électrique, caractérisées par deux taux différents. L'origine de ces périodes a été liée aux phénomènes de libération et de mobilité d'ions hydrogène à l'interface de la jonction émetteur-base et à la modification locale de la structure cristalline. Il est souligné que ces périodes correspondent aux deux phases d'émission lumineuse, d'abord tout le long de la jonction et ensuite en des points très localisés
This work proposed in specifying the processes of bipolar transistors degradation subjected to an electrical stress via avalanche breakdown of the reverse biased emitter-base junction. The finality is to determined the stability conditions of the light emission of the silicon junction in order to consider optoelectronics applications of silicon components. The method of characterization consists to determining, as function of stress time, the evolution of the parameters of the junction (recombination current, ideality factor and series resistances), obtained starting from the description of the current-tension characteristics with a two exponential models. The processes of degradation as their effects as well on the structure of the component as on the phenomena of transport of the carriers were specified. The analysis of the results showed that there is two periods existence of parameters degradation during the electrical stress, characterized by two different rates. The origin of these periods was related to the phenomena of release and of mobility of hydrogen ions to the interface of the emitter-base junction. These two intervals introduced by the differentiation of the evolution of junction parameters during stress correspond to the changes of the light emission observed all along the entire junction before it concentrated into localised junction sites

La miniaturisation des dernières technologies s’est effectuée à tension d’alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d’oxyde et longueurs de canal, nous avons mis en place un formalisme physique s’appuyant à la fois sur l’énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d’énergie des porteurs. A forte énergie, la dégradation s’explique par l’interaction d’un seul porteur avec une liaison Si-H (mode 1). Mais quand l’énergie des porteurs diminue, leur nombre est prépondérant tout d’abord pour l’interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d’interactions multiples entre les « porteurs froids » du canal et les liaisons d’interface (mode 3). On parle alors d’excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l’élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuits
In the last technologies, dimension reduction is performed at constant bias which means an increase of the MOSFET lateral electrical field. Reliability risks in term of hot carriers are coming back. It is very important to understand the hot carrier degradation physical root causes to insure the best compromise between performance and reliability. After studying numerous stress biases, temperatures, oxide thicknesses and lengths, we established a new physical formalism based on both carrier energy and number. This double effect translates in a three degradation mode competition dominated by each of the modes depending on the energy range. At high energy, the degradation is due to a single carrier interaction with Si-H bonds (mode 1). But when the energy decreases, carrier number begins to dominate first trough Electron-Electron interactions (mode 2) and particularly at very low energy where we put forward that degradation increases due to bond multiple vibrational excitation with cold carriers (mode 3). This new modelling allows a better lifetime extrapolation at nominal biases. Applied to degradation under digital signals, it also enables a rigorous estimation of the degradation ratio between alternative and continuous current (AC-DC). Then new design guidelines concerning frequency, fanOut and rise time have been evidenced. Finally, this new modelling is now included in Design-in Reliability simulators to know precisely circuit bloc hot carrier degradation

Il a ete mis au point un programme permettant de calculer les parametres de transport par resolution de l'equation de boltzmann dans le si-n. Une etude de l'influence de la degenerescence a montre que celle-ci jouait un role negligeable pour les dopages utilises au cours de cette etude. L'introduction de la generation recombinaison dans le programme a permis de calculer l'evolution de la fraction ionisee en regime de porteurs chauds et de mettre en evidence que le regime transitoire est fortement modifie. Dans une derniere partie, l'equation de boltzmann a ete resolue en tenant compte d'une dimension dans l'espace reel, ce qui permet d'etudier, de maniere precise, l'etalement d'un paquet de porteurs et d'en deduire le coefficient de diffusion. Les comparaisons avec l'experience ont permis de valider les differentes parties de ce programme

Ce memoire est consacre a la caracterisation et a l'analyse de la degradation engendree par les injections de porteurs chauds dans les transistors mos submicroniques et mesoscopiques. Le premier chapitre decrit les principes de base du fonctionnement du transistor mos en insistant sur les effets de canaux courts et, plus particulierement, sur les phenomenes de generation et injection de porteurs chauds dans l'oxyde de grille. Differentes methodes de caracterisation de la degradation induite sont ensuite resumees et comparees dans un deuxieme chapitre, ceci tout en soulignant le caractere inhomogene de la zone de defauts. Le troisieme chapitre presente une analyse du vieillissement de transistors mos submicroniques issus de filieres cmos avancees. L'etude menee sur une large gamme de longueurs de canal (0,4 m a 2 m) a permis de reveler de nouveaux modes de defaillance qui se manifestent avec la reduction des dimensions et, par suite, de predire a chaque instant le parametre le plus sensible au vieillissement. La comparaison des degradations induites dans les transistors n- et p-mos par des contraintes statiques, alternees et dynamiques, a confirme les differents mecanismes de defaillance et permis de definir une procedure pour la qualification en porteurs chauds des filieres cmos. Le dernier chapitre repose sur l'analyse des performances de transistors n-mos ultra-courts (l=0,1 m). De nouveaux phenomenes de transport ont ete mis en evidence ainsi qu'une zone de defauts uniforme apres injection de porteurs chauds. Enfin, nos resultats montrent pour ces dispositifs une duree de vie superieure a 10 ans, ce qui permet d'etre tout a fait optimiste pour une utilisation future

Dans la premiere partie de ce travail, nous avons etudie l'effet de prendre un modele inelastique d'interaction avec les phonons acoustiques (a temperature basse (77 k et 110 k) sur la fonction de distribution et les parametres de transport dans le silicium dope au bore (si-p). Une comparaison a ete faite avec des resultats theoriques (utilisant un modele elastique) et experimentaux (obtenus au laboratoire). Dans la seconde partie, nous avons introduit les termes de generation-recombinaison dans l'equation de boltzmann et formule une equation supplementaire donnant l'evolution du nombre de porteurs pieges (sur les impuretes non ionisees). Nous avons resolu ce systeme d'equations couplees d'une maniere directe par la methode transitoire et par la methode stationnaire. Une comparaison des resultats obtenus a ete faite avec des resultats theoriques donnes dans la litterature et experimentaux (obtenus au laboratoire) toujours dans le cas du si-p

Au sein de la course industrielle à la miniaturisation et avec l’augmentation des exigences technologiques visant à obtenir plus de performances sur moins de surface, la fiabilité des transistors MOSFET est devenue un sujet d’étude de plus en plus complexe. Afin de maintenir un rythme de miniaturisation continu, des nouvelles architectures de transistors MOS en été introduite, les technologies conventionnelles sont remplacées par des technologies innovantes qui permettent d'améliorer l'intégrité électrostatique telle que la technologie FDSOI avec des diélectriques à haute constante et grille métal. Malgré toutes les innovations apportées sur l’architecture du MOS, les mécanismes de dégradations demeurent de plus en plus prononcés. L’un des mécanismes le plus critique des technologies avancées est le mécanisme de dégradation par porteurs chauds (HCI). Pour garantir les performances requises tout en préservant la fiabilité des dispositifs, il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor élémentaire. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradations HCI des transistors 28nm FDSOI. Basé sur l’énergie des porteurs, le modèle en tension proposé dans ce manuscrit permet de prédire la dégradation HC en tenant compte de la dépendance en polarisation de substrat incluant les effets de longueur, d’épaisseur de l’oxyde de grille ainsi que l’épaisseur du BOX et du film de silicium. Ce travail ouvre le champ à des perspectives d’implémentation du model HCI pour les simulateurs de circuits, ce qui représente une étape importante pour anticiper la fiabilité des futurs nœuds technologiques
As the race towards miniaturization drives the industrial requirements to more performances on less area, MOSFETs reliability has become an increasingly complex topic. To maintain a continuous miniaturization pace, conventional transistors on bulk technologies were replaced by new MOS architectures allowing a better electrostatic integrity such as the FDSOI technology with high-K dielectrics and metal gate. Despite all the architecture innovations, degradation mechanisms remains increasingly pronounced with technological developments. One of the most critical issues of advanced technologies is the hot carrier degradation mechanism (HCI) and Bias Temperature Instability (BTI) effects. To ensure a good performance reliability trade off, it is necessary to characterize and model the different failure mechanisms at device level and the interaction with Bias Temperature Instability (BTI) that represents a strong limitation of scaled CMOS nodes. This work concern hot carrier degradation mechanisms on 28nm transistors of the FDSOI technology. Based on carrier’s energy, the energy driven model proposed in this manuscript can predict HC degradation taking account of substrate bias dependence (VB) including the channel length effects (L), gate oxide thickness (TOX) , back oxide BOX (TBox) and silicon film thickness (TSI ). This thesis opens up new perspectives of the model Integration into a circuit simulator, to anticipate the reliability of future technology nodes and check out circuit before moving on to feature design steps

L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits
Reliability study is a milestone of microelectronic industry technology qualification. It is usually studied by following the degradation of transistors parameters with time, used to build physical models explaining transistors aging. We decided in this work to study transistors reliability at a microscopic scale, by focusing on atomic-bond-breaking mechanisms, responsible of defects creation into the gate-oxide. First, we identified defects nature and modeled their charge capture dynamics in order to reproduce their impact on complex electrical measurements degradation. This has allowed us developing a new methodology of defects localization, along the Si/SiO2 interface, and in the volume of the gate-oxide. Defects creation dynamics measurement, for Hot Carrier stress and stress conditions leading to the gate-oxide breakdown, has allowed us developing gate-oxide degradation models, predicting generated defect profiles at the interface and into the volume of the gate-oxide. Finally, we established an accurate link between a transistor degradation impact on circuit functionality loss.Reliability study and modeling at a microscopic scale allows having more physical models, granting a better confidence in transistors and products lifetime extrapolation