Literatura académica sobre el tema "CONVENTIONAL CLOCK GATING"
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Artículos de revistas sobre el tema "CONVENTIONAL CLOCK GATING"
Jyothula, Sudhakar. "Low power aware pulse triggered flip flops using modified clock gating approaches". World Journal of Engineering 15, n.º 6 (3 de diciembre de 2018): 792–803. http://dx.doi.org/10.1108/wje-09-2017-0309.
Texto completoJung, Jun Mo y Jong-Wha Chong. "A Low Power FIR Filter Design for Image Processing". VLSI Design 12, n.º 3 (1 de enero de 2001): 391–97. http://dx.doi.org/10.1155/2001/54974.
Texto completoLaskar, Nivedita, Suman Debnath, Alak Majumder y Bidyut Kumar Bhattacharyya. "A New Current Profile Determination Methodology Incorporating Gating Logic to Minimize the Noise of CPU Chip by 40%". Journal of Circuits, Systems and Computers 27, n.º 03 (30 de octubre de 2017): 1850049. http://dx.doi.org/10.1142/s0218126618500494.
Texto completoTouil, Lamjed, Abdelaziz Hamdi, Ismail Gassoumi y Abdellatif Mtibaa. "Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip-Flops". Journal of Electrical and Computer Engineering 2020 (10 de julio de 2020): 1–9. http://dx.doi.org/10.1155/2020/8108591.
Texto completoPrema, S., N. Karthikeyan y S. Karthik. "Ultra-Low Power and High Sensitivity of Joint Clock Gating Based Dual Feedback Edge Triggered Flip Flop for Biomedical Imaging Applications". Journal of Medical Imaging and Health Informatics 11, n.º 12 (1 de diciembre de 2021): 3215–22. http://dx.doi.org/10.1166/jmihi.2021.3919.
Texto completoKannan, L. Mohana y Deepa D. "Low power and area efficient design of fir filter using enhanced clock gating technique". Journal of Engineering Research 9 (27 de octubre de 2021). http://dx.doi.org/10.36909/jer.11307.
Texto completoJayanthi, VE, Senthil Pitchai y M. Smitha. "Design a Hybrid FPGA Architecture for Visible Digital Image Watermarking in Spatial and Frequency Domain". Journal of Circuits, Systems and Computers, 23 de julio de 2021, 2250020. http://dx.doi.org/10.1142/s0218126622500207.
Texto completoTesis sobre el tema "CONVENTIONAL CLOCK GATING"
MULANI, JUNED ALTAF. "POWER, PERFORMANCE AND AREA METRICS IN VLSI DESIGN: AN ANALYTICAL APPROACH". Thesis, 2023. http://dspace.dtu.ac.in:8080/jspui/handle/repository/19849.
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