Tesis:

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Cioranesco, Jean-Michel. "Nouvelles Contre-Mesures pour la Protection de Circuits Intégrés". Thesis, Paris 1, 2014. http://www.theses.fr/2014PA010022/document.

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Resumen

Les domaines d'application de la cryptographie embarquée sont très divers et se retrouvent au croisement de toutes les applications personnelles, avec un besoin évident de confidentialité des données et également de sécurité d'accès des moyens de paiement. Les attaques matérielles invasives ont fait de tous temps partie de l'environnement industriel. L'objectif de cette thèse est de proposer de nouvelles solutions pour protéger les circuits intégrés contre ces attaques physiques. La première partie décrit les notions d'attaques par canaux cachés, d'attaques invasives et de retro-conception. Plusieurs exemples de ces types d'attaques ont pu être mis en œuvre pendant le travail de recherche de cette thèse, ils sont présentés en détail dans cette partie. La deuxième partie est consacrée à des propositions de différentes contre-mesures pour contrer des attaques par canaux cachés ayant pour vecteur la consommation de courant. La troisième partie est dédiée à la protection contre les attaques invasives en utilisant divers types de boucliers et capteurs. Nous conclurons ce manuscrit de thèse par la proposition d'un bouclier actif cryptographique inviolable ayant pour but premier de contrer Je sondage, mais aussi celui de détecter l'injection de fautes et d'être immunisé contre les analyses par consommation de courant
Embedded security applications are diverse and at the center of all personal embedded applications. They introduced an obvious need for data confidentiality and security in general. Invasive attacks on hardware have always been part of the industrial scene. The aim of this thesis is to propose new solutions in order to protect embedded circuits against some physical attacks described above. ln a first part of the manuscript, we detail the techniques used to achieve side-channel, invasive attacks and reverse engineering. I could implement several of these attacks during my thesis research, they will be detailed extensively. ln the second part we propose different hardware countermeasures against side-channel attacks. The third part is dedicated to protection strategies against invasive attacks using active shielding and we conclude this work by proposing an innovative cryptographic shield which is faulty and dpa resistant

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Germain, Fabien. "Sécurité cryptographique par la conception spécifique de circuits intégrés". Phd thesis, Ecole Polytechnique X, 2006. http://pastel.archives-ouvertes.fr/pastel-00001858.

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Resumen

L'analyse différentielle de consommation (notée DPA pour Differential Power Analysis) est une puissante attaque non intrusive par canal auxilliaire dont l'objectif est de retrouver des informations secrètes contenues dans des circuits intégrés en exploitant la consommation globale. Des clés de chiffrement peuvent alors être découvertes pendant l'exécution d'algorithmes cryptographiques. L'objet de cette thèse est de proposer une contre-mesure véritablement efficace basée sur la conception de portes logiques intrinsèquement résistantes à la DPA indépendamment des états logiques et électriques passés, présents et futurs. Il est alors théoriquement possible de concevoir des circuits intégrés résistants à l'attaque DPA. La contre-mesure proposée repose sur des bases microélectroniques précises qui permettent d'expliciter les sources de la DPA. La solution s'appuie sur la conception CMOS (Complementary Metal Oxide Silicon) de circuits intégrés réalisant des algorithmes cryptographiques tels que l'AES (Advanced Encryption Standard).

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Dumont, Mathieu. "Modélisation de l’injection de faute électromagnétique sur circuits intégrés sécurisés et contre-mesures". Thesis, Montpellier, 2020. http://www.theses.fr/2020MONTS031.

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Resumen

Cette thèse est dédiée à l’étude des attaques par injection de faute électromagnétique dans les circuits intégrés sécurisés. De premiers travaux de modélisation électrique ont permis de simuler le couplage entre une sonde d’injection électromagnétique et les grilles d’alimentation et de masse du circuit afin de mieux comprendre les effets de l’impulsion EM. Cette modélisation a ensuite été appliquée à une simulation de circuit logique comprenant une bascule D et ses composants. Les résultats de ces simulations ont permis de déterminer les différentes fautes pouvant être induites par ce type d’attaque et d’en expliquer leur formation. Des mesures sur un circuit de test ont mis en évidence l’apparition de fautes de timing et de fautes d’échantillonnage, ainsi que de valider le modèle expérimentalement. Enfin, des contre-mesures issues du modèle développé sont proposées, afin d’augmenter la robustesse d’un circuit face à une attaque par injection de faute électromagnétique
This thesis is devoted to the study of electromagnetic fault injection attack on se-cure integrated circuits. Electrical modeling permits to simulate the coupling between an EM probe injection and the circuit supply and ground grids in order to understand the effect of the EM pulse. This modeling is then applied on a logic circuit simulation with a D flip-flop and its components. The simulation results were used to determine the various faults that could be induced by this attack and to explain their formation. Measurements on a test circuit revealed the appearance of timing and sampling faults and validated ex-perimentally the proposed model. Finally, some countermeasures based on the model are proposed in order to increase the robustness of a circuit against electromagnetic fault in-jection

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Hély, David. "Conception en vue du test de circuits sécurisés". Montpellier 2, 2005. http://www.theses.fr/2005MON20123.

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Dehbaoui, Amine. "Analyse Sécuritaire des Émanations Électromagnétiques des Circuits Intégrés". Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20020.

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Resumen

Le développement de la société de l'information et de la monnaie virtuelle, a soulevé de nouveaux problèmes aux communautés de la sécurité et du circuit intégré, faisant devenir la cryptologie un outil incontournable permettant de répondre aux exigences sécuritaires telles que l'identification, l'authentification ou la confidentialité. L'intégration des primitives cryptographiques dans différents dispositifs électroniques est largement répandue aujourd'hui dans le domaine des communications, des services financiers, des services gouvernementaux ou de la PayTV. Au premier rang de ces dispositifs, figure la carte à puce. D'après un rapport publié en août 2010, IMS Research prévoit que le marché de la carte à puce atteindra les 5.8 milliards d'unités vendues en fin d'année. La grande majorité est utilisée dans les télécommunications (carte SIM) et les services bancaires. La carte à puce incorpore un circuit intégré qui peut être, soit un processeur dédié aux calculs cryptographiques, soit seulement de la mémoire non-volatile ou les deux. Ces circuits intégrés manipulent et contiennent donc des secrets comme les clefs secrètes ou privées utilisées par les algorithmes de cryptographie symétriques ou asymétriques. Ces clefs doivent donc, rester absolument confidentielles et intègres afin de garantir la chaîne de sécurité. Par conséquent la robustesse des cartes à puces aux attaques cryptographiques est cruciale. En effet, les attaques sur les circuits intégrés sont aujourd'hui très performantes. Elles peuvent être classées selon trois grandes familles : invasives, semi-invasives et non-invasives. 1- Les attaques invasives sont des attaques menées en général par des experts et requièrent du matériel spécifique. 2- Les attaques semi-invasives, famille d'attaques récemment introduite par l'équipe de Ross Anderson, dont le principe est de décapsuler le package contenant le circuit, afin de se positionner le plus proche possible de la surface, sans pour autant en détériorer les fonctionnalités. 3- Les attaques non-invasives ne nécessitent aucune préparation préalable du dispositif soumis aux attaques. Elles consistent à espionner les phénomènes physiques engendrés par la manipulation des données et notamment les clefs secrètes. Les attaques non-invasives peuvent être considérées comme les plus dangereuses, dans la mesure où ce type d'attaque peut être réalisé sans contact avec le circuit. En effet, pendant l'utilisation d'appareils électroniques, les circuits qui les composent sont soumis à des variations de courant et de tension. Ces variations génèrent des ondes électromagnétiques qui se propagent dans le voisinage du circuit. Ces émanations présentent une corrélation avec des informations censées être stockées dans la puce de façon sécurisée (exemple: la clef secrète d'une carte bancaire utilisée pour l'authentification). Plusieurs attaques dites par canaux auxiliaires, et basées sur ces fuites électromagnétiques ont été publiées par la communauté scientifique ces dernières années. Cette thèse a pour objectifs: (a) comprendre les différentes sources des émanations électromagnétiques des circuits intégrés, et de proposer un flot d'attaque électromagnétique localisée et en champ proche afin de tester la robustesse d'un circuit cryptographique contre les attaques et analyses utilisant le canal électromagnétique, et (b) proposer des contre-mesures afin de contrecarrer ces attaques par analyse de champ électromagnétique. Afin d'atteindre ces objectifs, nous présentons, dans un premier temps, une technique efficace nommée WGMSI (Weighted Global Magnitude Squared Incoherence) pour localiser les positions, au-dessus du circuit cryptographique, qui génèrent les émanations électromagnétiques les plus dépendantes des données secrètes. Dans un deuxième temps la WGMSI est utilisée aussi pour améliorer la stabilité et la convergence des différentes attaques électromagnétiques proposées dans la littérature. La suite de la thèse décrit les différentes contre-mesures aux attaques par canaux auxiliaires. En effet, face à ces techniques d'attaques évoluées, il est primordial, de rendre les fonctions cryptographiques implantées dans les circuits intégrés pour la sécurité (confidentialité, authentification, intégrité ... ), inattaquables en un temps raisonnable et ceci même en manipulant des sous-clefs dans des chiffrements par blocs. Pour cela, on se focalisera principalement aux contre-mesures basées sur des logiques différentielles et dynamiques. Ces contre-mesures sont dites par conception, puisqu'elles se situent au niveau des portes logiques qui sont considérées comme les éléments de base pour la conception d'un circuit intégré. Ceci permet une certaine indépendance des algorithmes cryptographiques vis à vis de l'architecture ou de la technologie considérées. Parmi les différentes logiques différentielles et dynamiques, on s'intéressera plus spécifiquement à la logique STTL (Secure Triple Track logic) qui peut être considérée comme une amélioration de la logique double rail, dans la mesure où un troisième rail est ajouté afin de contrecarrer la faiblesse principale de la logique double rail, à savoir l'évaluation anticipée. Enfin, nous présenterons un flot d'implémentation sur FPGA de la logique STTL prouvée robuste aux attaques par analyse de courant, et nous implémenterons un prototype de DES STTL afin de tester sa robustesse aux attaques électromagnétiques localisées en champ proche
The integration of cryptographic primitives in different electronic devices is widely used today incommunications, financial services, government services or PayTV.Foremost among these devices include the smart card. According to a report published in August 2010, IMS Research forecasts that the smart card market will reach 5.8 billion units sold in this year. The vast majority is used in telecommunications (SIM) and banking.The smart card incorporates an integrated circuit which can be a dedicated processor for cryptographic calculations. Therefore, these integrated circuits contain secrets such as secret or private keys used by the symmetric or asymmetric cryptographic algorithms. These keys must remain absolutely confidential to ensure the safety chain.Therefore the robustness of smart cards against attacks is crucial. These attacks can be classifiedinto three main categories: invasive, semi-invasive and non-invasive.Non-invasive attacks can be considered the most dangerous, since this kind of attack can be achieved without any contact with the circuit.Indeed, while using electronic circuits that compose them are subjected to variations in current and voltage. These variations generate an electromagnetic radiation propagating in the vicinity of the circuit.These radiations are correlated with secret information (eg a secret key used for authentication). Several attacks based on these leakages were published by the scientific community.This thesis aims to: (a) understand the different sources of electromagnetic emanations of integrated circuits, and propose a localized near field attack to test the robustness of a cryptographic circuit and (b) propose counter-measures to these attacks

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Joaquim, da Rolt Jean. "Testabilité versus Sécurité : Nouvelles attaques par chaîne de scan & contremesures". Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20168.

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Resumen

Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaire
In this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks

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Vaquié, Bruno. "Contributions à la sécurité des circuits intégrés face aux attaques par canaux auxiliaires". Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20133/document.

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Les attaques par canaux cachés telles que les attaques par analyse de la consommation sont une menace pour la sécurité des circuits intégrés. Elles exploitent les fuites physiques émises par les circuits lors des calculs cryptographiques pour récupérer les informations secrètes qu'ils contiennent. De nombreuses contremesures, notamment matérielles, ont donc été proposées par la communauté dans le but de protéger les crypto-systèmes contre ce type d'attaques. Malgré leur efficacité, leur inconvénient majeur est leur surcoût important en surface, vitesse et consommation. Cette thèse a pour objectif de proposer des contremesures avec un faible coût au niveau matériel visant à réduire ces fuites et offrant un bon compromis entre sécurité et surcoûts. Pour cela, nous identifions tout d'abord les principales sources de fuites d'un crypto-système intégrant une architecture matérielle itérative d'un algorithme symétrique. Puis nous proposons plusieurs contremesures, à faible coût matériel, qui visent à réduire ces fuites. Enfin, nous évaluerons la robustesse de nos solutions face aux attaques par canaux cachés
Side channel attacks such as power analysis attacks are a threat to the security of integrated circuits.They exploit the physical leakage of circuits during the cryptographic computations to retrieve the secret informations they contain. Many countermeasures, including hardware, have been proposed by the community in order to protect cryptosystems against such attacks. Despite their effectiveness, their major drawback is their significant additional cost in area, speed and consumption. This thesis aims at proposing low cost countermeasures able to reduce the leaks and offering a good compromise between security and costs. First we identify the main sources of leakage of a cryptographic system that integrates an iterative hardware architecture of a symetric algorithm. Then we propose several low cost countermeasures, which aim at reducing this leakage. Finally, we evaluate the robustness of our solutions against side channel attacks

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Razafindraibe, Hanitriniaina Mamitiana Alin. "Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés". Montpellier 2, 2006. http://www.theses.fr/2006MON20117.

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Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l’analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d’éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en œuvre de cette logique a permis de montrer que la logique STTL permet d’obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données

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Clavier, Christophe. "De la sécurité physique des crypto-systèmes embarqués". Versailles-St Quentin en Yvelines, 2007. http://www.theses.fr/2007VERS0028.

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Dans un monde défiant, l'augmentation du nombre et de la diversité des applications numériques ont rendu nécessaire l'existence d'un objet pratique intégrant les fonctions cryptographiques requises pour les besoins quotidiens de sécurité des transactions, de confidentialité des échanges, d'identification du porteur ou encore d'authentification pour l'accès à un service. Parmi les dispositifs cryptographiques embarqués aptes à proposer ces fonctionnalités, la carte à puce est certainement le plus utilisé de nos jours. Sa portabilité (un porte-feuille peut en contenir une dizaine) et sa capacité à protéger les données et programmes qu'elle contient contre les attaques intrusives, lui confèrent naturellement sa fonction essentielle de ``bunker'' pour le stockage de clés et l'exécution d'algorithmes cryptographiques dans les usages mobiles nécessitant un haut degré de sécurité. Évidemment nécessaire, la conception de schémas cryptographiques mathématiquement robustes, voire prouvés sûrs dans certains modèles, s'est malgré tout révélée insuffisante depuis la publication en 1996 des premières attaques physiques. Exploitant des vulnérabilités liées à la mise en oeuvre concrète des routines de sécurité et à leur implémentation, ces menaces comprennent l'analyse de canaux auxiliaires permettant d'obtenir de l'information sur l'état interne d'un processus, et l'exploitation de fautes provoquées ouvrant la voie à certaines cryptanalyses autrement impossibles. Cette thèse présente une série de travaux de recherche dans le domaine de la sécurité physique des crypto-systèmes embarqués. Deux parties de ce document sont consacrées à la description de certaines attaques et à l'étude de l'efficacité de possibles contre-mesures. Une troisième partie aborde le domaine particulier, et encore très peu exploré, de l'applicabilité des attaques physiques dans le cas où la fonction cryptographique considérée est en grande partie, voire totalement, inconnue de l'adversaire
In a world full of threats, the development of widespread digital applications has led to the need for a practical device containing cryptographic functions that provide the everyday needs for secure transactions, confidentiality of communications, identification of the subject or authentication for access to a particular service. Among the cryptographic embedded devices ensuring these functionalities, smart cards are certainly the most widely used. Their portability (a wallet may easily contain a dozen) and their ability to protect its data and programs against intruders, make it as the ideal ``bunker'' for key storage and the execution of cryptographic functions during mobile usage requiring a high level of security. Whilst the design of mathematically robust (or even proven secure in some models) cryptographic schemes is an obvious requirement, it is apparently insufficient in the light of the first physical attacks that were published in 1996. Taking advantage of weaknesses related to the basic implementation of security routines, these threats include side-channel analysis which obtains information about the internal state of the process, and the exploitation of induced faults allowing certain cryptanalysis to be performed which otherwise would not have been possible. This thesis presents a series of research works covering the physical security of embedded cryptosystems. Two parts of this document are dedicated to the description of some attacks and to a study of the efficiency of conceivable countermeasures. A third part deals with that particular and still mainly unexplored area which considers the applicability of physical attacks when the cryptographic function is, partly or totally, unknown by the adversary

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Acunha, guimarães Leonel. "Techniques de Test Pour la Détection de Chevaux de Troie Matériels en Circuits Intégrés de Systèmes Sécurisés". Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT080/document.

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La mondialisation et la déverticalisation des métiers du semi-conducteur a mené cette industrie à sous-traiter certaines étapes de conception et souvent la totalité de la fabrication. Au cours de ces étapes, les circuits intégrés (CIs) sont vulnérables à des altérations malignes : les chevaux de Troie matériels (HTs). Dans les applications sécuritaires, il est important de garantir que les circuits intégrés utilisés ne soient pas altérés par de tels dispositifs. Afin d'offrir un niveau de confiance élevé dans ces circuits, il est nécessaire de développer de nouvelles techniques de test pour détecter les HTs, aussi légers et furtifs soient-ils. Cette thèse étudie les menaces et propose deux approches originales de test post-fabrication pour détecter des HTs implantés après synthèse. La première technique exploite des capteurs de courant incorporés au substrat (BBICS), originalement conçus pour identifier les défauts transitoires dans les CIs. Dans notre cas, ils fournissent une signature numérique obtenue par analyse statistique permettant de détecter tout éventuel HT, même au niveau dopant. La deuxième proposition est une méthode non intrusive pour détecter les HTs dans les circuits asynchrones. Cette technique utilise la plateforme de test du circuit et ne requiert aucun matériel supplémentaire. Elle permet la détection de HTs dont la surface est inférieure à 1% de celle du circuit. Les méthodes et les techniques-,- mises au point dans cette thèse-,- contribuent donc à réduire la vulnérabilité des CIs aux HTs soit par adjonction d'un capteur (BBICS), soit en exploitant les mécanismes de test s'il s'agit de circuits asynchrones
The world globalization has led the semiconductor industry to outsource design and fabrication phases, making integrated circuits (ICs) potentially more vulnerable to malicious modifications at design or fabrication time: the hardware Trojans (HTs). New efficient testing techniques are thus required to disclose potential slight and stealth HTs, and to ensure trusted devices. This thesis studies possible threats and proposes two new post-silicon testing techniques able to detect HTs implanted after the generation of the IC netlist. The first proposed technique exploits bulk built-in current sensors (BBICS) -- which are originally designed to identify transient faults in ICs -- by using them as testing mechanisms that provide statistically-comparable digital signatures of the devices under test. With only 16 IC samples, the testing technique can detect dopant-level Trojans of zero-area overhead. The second proposition is a non-intrusive technique for detection of gate-level HTs in asynchronous circuits. With this technique, neither additional hardware nor alterations on the original test set-up are required to detect Trojans smaller than 1% of the original circuit. The studies and techniques devised in this thesis contribute to reduce the IC vulnerability to HT, reusing testing mechanisms and keeping security features of original devices

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Leonhard, Julian. "Analog hardware security and trust". Electronic Thesis or Diss., Sorbonne université, 2021. http://www.theses.fr/2021SORUS246.

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La mondialisation et la spécialisation de la chaîne d'approvisionnement des circuits intégrés (CI) ont conduit les entreprises de semi-conducteurs à partager leur précieuse propriété intellectuelle (PI) avec de nombreuses parties pour les faire fabriquer, tester, etc. En conséquence, les PI et les CI sensibles sont exposés à des parties potentiellement malveillantes, ce qui entraîne de graves menaces de piratage telles que la contrefaçon ou la retro ingénierie. Dans cette thèse, nous développons des méthodes pour sécuriser les IP/CI analogiques et mixtes contre les menaces de piratage dans la chaîne d'approvisionnement. Nous proposons une méthodologie anti-piratage pour verrouiller les circuits intégrés mixtes via l'application de logic locking à leur partie numérique. En outre, nous proposons une méthodologie contre la rétro ingénierie camouflant la géométrie effective des composants de layout. Enfin, nous proposons une attaque pour contourner toutes les techniques de verrouillage des circuits analogiques qui agissent sur la polarisation du circuit. Les techniques présentées ont le potentiel de protéger les circuits analogiques et mixtes contre une grande partie de tous les scénarios de risque possibles tout en infligeant de faibles coûts en termes de surface, de puissance et de performance
The ongoing globalization and specialization of the integrated circuit (IC) supply chain has led semiconductor companies to share their valuable intellectual property (IP) assets with numerous parties for means of manufacturing, testing, etc. As a consequence, sensitive IPs and ICs are being exposed to untrusted parties, resulting in serious piracy threats such as counterfeiting or reverse engineering. In this thesis we develop methods to secure analog and mixed signal IPs/ICs from piracy threats within the supply chain. We propose an anti-piracy methodology for locking mixed-signal ICs via logic locking of their digital part. Furthermore, we propose an anti-reverse engineering methodology camouflaging the effective geometry of layout components. Finally, we propose an attack to break all analog circuit locking techniques that act upon the biasing of the circuit. The presented techniques have the potential to protect analog and mixed-signal circuits against a large subset of all the possible risk scenarios while inflicting low overheads in terms of area, power and performance

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Pamula, Danuta. "Opérateurs arithmétiques sur GF (2m) : étude de compromis performances-consommation-sécurité". Rennes 1, 2012. http://www.theses.fr/2012REN1E011.

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Dans la cryptographie à clé privée l'arithmétique joue un rôle important. En particulier, l'arithmétique des corps finis doit être très rapide étant donnée la quantité de calculs effectués en nécessitant des ressources limitées (surface de circuit, taille mémoire, consommation d'énergie) mais aussi tout en offrant un bon niveau de robustesse vis à vis des attaques physiques. L'objectif de cette thèse etait d'étudier, comparer, concevoir en matériel et enfin de valider expérimentalement et théoriquement des opérateurs arithmétiques matériels pour la cryptographie sur courbes elliptiques (ECC) sur des extensions du corps fini binaire (GF(2m)) à la fois performants, peu gourmands en énergie et robustes d'un point de sécurité contre les attaques physiques par canaux cachés (p. Ex. Mesure de la consommation d'énergie). Des travaux effectues aboutissent à la proposition d'opérateurs de multiplication performants (rapides, surface de circuit limitée) dans une architecture modulaire (pouvant être adaptée à des besoins spécifiques sans perte de performance). Les calculs requis par ces opérateurs sont complexes car les éléments du corps sont grands (160-580 bits) et la multiplication s'effectue modulo un polynôme irréductible. En plus la thèse presente des modification et l'optimisation des opérateurs pour les rendre plus robustes à certaines attaques par canaux cachés (de type mesure de consommation) sans perte de performance. Sécurisation d'opérateurs arithmétiques pour ECC au niveau des calculs sur le corps fini est particulièrement intéressant car c'est la première proposition de ce type. Ce travail complète un état de l'art en protections aux niveaux supérieurs (courbes, protocoles)
The efficiency of devices performing arithmetic operations in finite field is crucial for the efficiency of ECC systems. Regarding the dependency of the system on those devices we conclude that the robustness of the system also depends on the robustness of the operators. The aim of conducted researches described in the dissertation was to propose efficient and robust against power analysis side-channel attacks hardware arithmetic operators on GF(2m) dedicated to elliptic curve cryptography (ECC) applications. We propose speed and area efficient hardware solutions for arithmetic operators on GF(2m). Designed units are flexible and operate, due to assumed applications, on large numbers (160-600 bits). Next we propose algorithmic and architectural modifications improving robustness against side-channel power analysis attacks of designed solutions. The final goal described was to find a tradeoff between security of arithmetic operators and their efficiency. We were able to perform such modifications increasing robustness of designed hardware arithmetic operators, which do not impact negatively overall performance of the operator. The attempt to protect the lowest level operations of ECC systems, the finite field operations, is a first known attempt of that type. Till now researches described in literature on the subject did not concern the finite field level operations protections. They considered only protections of curve or ECC protocol level operations. Proposed protections contribute and we may say complete already developed means of protections for ECC systems. By combining protections of all levels of operation of the ECC system it is assumed that it is possible to make the system very robust against side-channel power analysis attacks

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Ba, Papa-Sidy. "Détection et prévention de Cheval de Troie Matériel (CTM) par des méthodes Orientées Test Logique". Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT271/document.

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Pour réduire le coût des Circuits Intégrés (CIs), les entreprises de conception se tournent de plus en plus vers des fonderies basées dans des pays à faible coût de production (outsourcing). Cela a pour effet d’augmenter les menaces sur les circuits. En effet, pendant la fabrication,le CI peut être altéré avec l’insertion d’un circuit malicieux, appelé cheval de Troie Matériel (CTM). Ceci amène les vendeurs de CI à protéger leurs produits d’une potentielle insertion d’un CTM, mais également, d’en assurer l’authenticité après fabrication (pendant la phase de test).Cependant, les CTMs étant furtifs par nature, il est très difficile, voire impossible de les détecter avec les méthodes de test conventionnel, et encore moins avec des vecteurs de test aléatoires. C’est pourquoi nous proposons dans le cadre de cette thèse, des méthodes permettant de détecter et de prévenir l’insertion de CTM dans les CIs pendant leur fabrication.Ces méthodes utilisent des approches orientées test logique pour la détection de CTM aussi bien en phase de test (après fabrication du CI) qu’en fonctionnement normal (run-time).De plus, nous proposons des méthodes de prévention qui elles aussi s’appuient sur des principes de test logique pour rendre difficile, voire impossible l’insertion de CTM aussi bien au niveau netlist qu’au niveau layout
In order to reduce the production costs of integrated circuits (ICs), outsourcing the fabrication process has become a major trend in the Integrated Circuits (ICs) industry. As an inevitable unwanted side effect, this outsourcing business model increases threats to hardware products. This process raises the issue of un-trusted foundries in which, circuit descriptions can be manipulated with the aim to possibly insert malicious circuitry or alterations, referred to as Hardware Trojan Horses (HTHs). This motivates semiconductor industries and researchers to study and investigate solutions for detecting during testing and prevent during fabrication, HTH insertion.However, considering the stealthy nature of HTs, it is quite impossible to detect them with conventional testing or even with random patterns. This motivates us to make some contributions in this thesis by proposing solutions to detect and prevent HTH after fabrication (during testing).The proposed methods help to detect HTH as well during testing as during normal mode(run-time), and they are logic testing based.Furthermore, we propose prevention methods, which are also logic testing based, in order tomake harder or quasi impossible the insertion of HTH both in netlist and layout levels

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Díaz, Rizo Alán Rodrigo. "Security and Trust for Wireless Integrated Circuits". Electronic Thesis or Diss., Sorbonne université, 2023. http://www.theses.fr/2023SORUS005.

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Resumen

Les menaces pour la sécurité matérielle trouvent leur origine dans la chaîne d'approvisionnement en circuits intégrés (IC) massivement mondialisée et basée sur l'externalisation que nous connaissons aujourd'hui. Le coût prohibitif de la possession d'une fonderie de semi-conducteurs de haut niveau oblige les sociétés de conception de circuits intégrés à opter pour la sous-traitance de la fabrication, l'assemblage et le test de leurs circuits. L'externalisation de ces tâches intensifie le risque d'attaques de piratage de IC et d'insertion de chevaux de Troie matériels (HT), et ces deux menaces se traduisent par des pertes de savoir-faire et des pertes financières pour le propriétaire du IC. En outre, les systèmes sur puce (SoC) complexes sont construits en intégrant des noyaux de propriété intellectuelle (IP) de tiers provenant de plusieurs fournisseurs de IP. Cependant, les intégrateurs de SoC et les fournisseurs de IP ont une relation de confiance déséquilibrée. Alors que les fournisseurs de IP sont vulnérables à la surutilisation de la IP, au clonage de la IP et à la surproduction de IC, les intégrateurs de SoC craignent d'intégrer des IP infectées par des HT dans leurs systèmes. Nous proposons une méthodologie de conception pour la sécurité basée sur le verrouillage. Nous développons une méthodologie de verrouillage spécifique aux émetteurs-récepteurs RF. Pour évaluer la sécurité des circuits intégrés sans fil, nous proposons une attaque HT qui fait fuir des informations sensibles de l'émetteur au cours d'une transmission légitime
The origin of the hardware security threats is the massively globalized and outsourcing-based Integrated Circuit (IC) supply chain that we see today. The prohibitively cost of owning a first-rate semiconductor foundry forces IC design houses to go fabless and outsource their IC fabrication, assembly, and testing. Outsourcing these tasks intensifies the risk of IC piracy attacks and Hardware Trojan (HT) insertion, and both threats translate into know-how and financial losses for the IC owner. Moreover, complex Systems-on-Chip (SoCs) are built by integrating third-party Intellectual Property (IP) cores from multiple IP providers. However, SoC integrators and IP providers have an imbalanced trust relationship. While IP providers are vulnerable to IP overuse, IP cloning, and IC overproduction, SoC integrators fear integrating HT-infected IPs into their systems. We propose a locking-based design-for-security methodology. In addition, we develop an RF transceiver-specific locking methodology that consists in two spatially separated mechanisms. inserting a locking mechanism into the circuit that unlocks with a single secret key in the form of a digital word. To assess the security of wireless ICs, we propose an HT attack that leaks sensitive information from the transmitter within a legitimate transmission

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Elshamy, Mohamed. "Design for security in mixed analog-digital integrated circuits". Electronic Thesis or Diss., Sorbonne université, 2021. http://www.theses.fr/2021SORUS093.

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Récemment, les coûts faramineux d'une usine de fabrication de semi-conducteurs ont contraint de nombreuses entreprises à renoncer à avoir leur usine en propre. En externalisant la fabrication de CI/PI à des sociétés tierces, le procédé de fabrication a été confié à des sociétés potentiellement peu fiables. Il en résulte des menaces de sécurité pour l'industrie des semi-conducteurs, telles que la contrefaçon, la rétro-ingénierie et l'insertion de HT. Dans cette thèse, nous proposons une contre-mesure anti-piratage pour protéger les CI/PI AMS, une nouvelle attaque HT pour les CI/PI AMS et une nouvelle PUF. La technique anti-piratage que nous proposons est basée sur le verrouillage des circuits analogiques configurables. Notre technique exploite le mécanisme de configuration du circuit pour y introduire une fonction verrouillage. Nous présentons son implémentation et ses capacités de résilience contre les attaques. L'attaque HT proposée pour les circuits analogiques exploite l'infrastructure de test. Le HT est introduit dans le sous-système numérique du système AMS et transfère sa charge utile au circuit analogique via le bus de test. Le HT est invisible dans le domaine analogique. Le HT est montré sur deux études de cas. Cette thèse montre l'importance de nouvelles contre-mesures de sécurité et de confiance adaptées aux CI analogiques. La fonction PUF proposée utilise un neurone à impulsions comme source d'entropie. Sa caractéristique principale est de n'utiliser qu'une seule cellule PUF et une redondance temporelle pour générer une clé arbitrairement longue, ce qui réduit les coûts additionnels en surface et en énergie par rapport aux fonctions PUF traditionnelles
Recently, the enormous cost of owning and maintaining a modern semiconductor manufacturing plant has coerced many companies to go fabless. By outsourcing the manufacturing IC/IP to third-party and often off-shore companies, the process has been extended to potentially untrustworthy companies. This has resulted in several security threats to the semiconductor industry such as counterfeiting, reverse engineering, and HTs insertion. In this thesis, we propose an anti-piracy countermeasure to protect AMS ICs/IPs, a novel HT attack for AMS ICs/IPs, and a novel PUF. More specifically, we propose an anti-piracy technique based on locking for programmable analog circuits. The proposed technique leverages the programmability fabric to implement a natural lock-less locking. We discuss its implementation and its resilience capabilities against foreseen attacks. The proposed HT attack for analog circuits leverages the test infrastructure. The HT is hidden effectively in a digital core and transfers its payload to the analog circuit via the test bus and the interface of the analog circuit to the test bus. Its key characteristic is that it is invisible in the analog domain. The proposed HT is demonstrated on two case studies. This thesis sheds light on the importance of developing new security and trust countermeasures tailored for analog circuits. The proposed PUF, called "neuron-PUF", uses a single spiking neuron as the source of entropy. Its key characteristic is that it uses a single PUF cell and temporal redundancy to generate an arbitrarily long key, which results in significant low area and power overheads compared to mainstream PUFs, such as delay-based and memory-based PUFs

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Montoya, Maxime. "Sécurité adaptative et énergétiquement efficace dans l’Internet des Objets". Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEM032.

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La sécurité des circuits intégrés pour l’IoT est généralement incompatible avec la faible consommation énergétique attendue de ces circuits. Cette thèse a donc pour but de proposer de nouvelles manières de concilier sécurité et efficacité énergétique pour les circuits intégrés.Dans un premier temps, la sécurisation d’un mécanisme de gestion de l’énergie est étudiée. Les radios de réveil permettent de gérer la sortie de veille d’objets connectés, en réveillant un tel objet lors de la réception d’un code de réveil spécifique, mais elles sont vulnérables aux attaques par déni de sommeil, qui consistent à réveiller constamment l’objet en répétant un même code de réveil de sorte à vider sa batterie. Une nouvelle manière de générer des codes de réveils est proposée, qui permet de contrer efficacement ces attaques avec un coût négligeable en énergie.Dans un second temps, l’efficacité énergétique des contre-mesures contre les attaques matérielles est améliorée à travers deux approches différentes. Une nouvelle contre-mesure mixte, ayant une consommation énergétique plus faible que les protections mixtes existantes, est proposée ; elle consiste en un lissage algorithmique de la consommation offrant une détection intrinsèque des fautes. L’implémentation adaptative de contre-mesures matérielles est également proposée ; elle consiste à moduler le niveau de protection fourni par ces contre-mesures au cours du fonctionnement d’un algorithme protégé, afin d’optimiser la sécurité et la consommation énergétique. Une évaluation de la sécurité des contre-mesures montre qu’elles fournissent une protection efficace contre les attaques matérielles existantes
The goal of this work is to propose new methods that provide both a high security and a high energy efficiency for integrated circuits for the IoT.On the one side, we study the security of a mechanism dedicated to energy management. Wake-up radios trigger the wake-up of integrated circuits upon receipt of specific wake-up tokens, but they are vulnerable to denial-of-sleep attacks, during which an attacker replays such a token indefinitely to wake-up a circuit and deplete its battery. We propose a new method to generate unpredictable wake-up tokens at each wake-up, which efficiently prevents these attacks at the cost of a negligible energy overhead.On the other side, we improve on the energy efficiency of hardware countermeasures against fault and side-channel attacks, with two different approaches. First, we present a new combined countermeasure, which increases by four times the power consumption compared to an unprotected implementation, introduces no performance overhead, and requires less than 8 bits of randomness. Therefore, it has a lower energy overhead than existing combined protections. It consists in an algorithm-level power balancing that inherently detects faults. Then, we propose an adaptive implementation of hardware countermeasures, which consists in applying or removing these countermeasures on demand, during the execution of the protected algorithm, in order to tune the security level and the energy consumption. A security evaluation of all the proposed countermeasures indicates that they provide an efficient protection against existing hardware attacks

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Lecomte, Maxime. "Système embarque de mesure de la tension pour la détection de contrefaçons et de chevaux de Troie matériels". Thesis, Lyon, 2016. http://www.theses.fr/2016LYSEM018/document.

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Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGA
Due to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards

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Nejat, Arash. "Tirer parti du masquage logique pour faciliter les méthodes de détection des chevaux de Troie hardware". Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT004.

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La complexité sans cesse croissante de la conception et de la fabrication de circuits intégrés (CI) a nécessité l'emploi de tiers tels que des bureaux d'études, des fournisseurs de propriété intellectuelle (PI) et des fonderies de fabrication afin d'accélérer et d'économiser le processus de développement. La séparation de ces parties entraîne certaines menaces pour la sécurité. Les fonderies de fabrication non fiables sont suspectées de trois menaces de sécurité: chevaux de Troie matériels, piratage IP et surproduction de circuits intégrés. Les chevaux de Troie matériels sont des modifications de circuits malveillants dans les schémas de circuits intégrés destinés à des objectifs de sabotage.Certaines modifications de la conception de circuits intégrés, appelées Design-for-Trust (DfTr), ont été proposées pour faciliter les méthodes de détection des chevaux de Troie ou empêcher leur insertion. En outre, des modifications basées sur des clés, connues sous le nom de masquage ou d’obscurcissement de conception, ont été proposées pour protéger les IP / CI contre le piratage IP et la surproduction de CI. Ils masquent la fonctionnalité des circuits en les modifiant de telle sorte qu’ils ne fonctionnent pas correctement sans une clé adéquate.Dans cette thèse, nous proposons trois méthodes DfTr basées sur l’utilisation de l’approche de masquage pour empêcher l’insertion de chevaux de Troie. La première méthode DfTr proposée vise à maximiser l’obscurité et à minimiser simultanément les comptes de signaux rares dans les circuits sous masquage. Les signaux rares ayant à peine des transitions lors du fonctionnement du circuit, leur utilisation risque de ne pas activer et détecter facilement les chevaux de Troie matériels lors des tests de circuit. La deuxième proposition de DfTr facilite les méthodes de détection de chevaux de Troie basés sur l’analyse de retard de chemin. Comme le retard des chemins les plus courts varie moins que les plus longs », l’objectif est de générer de faux chemins courts pour des réseaux qui appartiennent uniquement à des chemins longs en réaffectant les éléments de masquage. Nos expériences montrent que cette méthode DfTr augmente la détectabilité des chevaux de Troie dans les circuits modifiés et offre également les avantages des méthodes de masquage. La troisième méthode DfTr a pour objectif de faciliter la détection des chevaux de Troie basés sur une analyse de puissance. Dans un circuit masqué par le procédé proposé, on a plus de contrôle sur l'activité de commutation des différentes parties du circuit. Par exemple, on peut cibler une partie du circuit, augmenter son activité de commutation et simultanément réduire l’activité de commutation des autres parties; Par conséquent, si la pièce cible inclut un cheval de Troie matériel, son activité de commutation et donc sa consommation d'énergie augmentent, bien que la consommation totale d'énergie du circuit diminue en raison des faibles taux d'activité de commutation dans la plupart des parties du circuit. Lorsque le circuit consomme moins d'énergie, le bruit de la mesure de puissance s'atténue. Le bruit peut perturber l’observation des effets des chevaux de Troie sur la consommation électrique des circuits infectés par les chevaux de Troie.De plus, dans cette thèse, nous présentons un outil de CAO capable d’exécuter divers algorithmes de masquage sur des listes de réseau au niveau de la porte. L'outil peut également effectuer une simulation logique et estimer la surface de circuit, la consommation d'énergie et les performances au niveau de la porte
The ever-increasing complexity of integrated circuits (ICs) design and manufacturing has necessitated the employment of third parties such as design-houses, intellectual property (IP) providers and fabrication foundries to accelerate and economize the development process. The separation of these parties results in some security threats. Untrustworthy fabrication foundries are suspected of three security threats: hardware Trojans, IP piracy, and IC overproduction. Hardware Trojans are malicious circuitry alterations in IC layouts intended for sabotage objectives.Some IC design modifications, known as Design-for-Trust (DfTr) have been proposed to facilitate Trojan detection methods or prevent Trojan insertion. In addition, key-based modifications, known as design masking or obfuscation, have been proposed to protect IPs/ICs from IP piracy and IC overproduction. They obscure circuits’ functionality by modifying circuits such that they do not correctly work without being fed with a correct key.In this thesis, we propose three DfTr methods based on leveraging the masking approach to hinder Trojan insertion. The first proposed DfTr method aims to maximize obscurity and simultaneously minimize the rare signal counts in circuits under masking. Rare signals barely have transitions during circuit operations and so the use of them causes hardware Trojans will not be easily activated and detected during circuit tests. The second proposed DfTr facilitates path delay analysis-based Trojan detection methods. Since the delay of shorter paths varies less than longer ones’, the objective is to generate fake short paths for nets which only belong to long paths by repurposing the masking elements. Our experiments show that this DfTr method increases the Trojan detectability in modified circuits and also provides the advantages of masking methods. The aim of the third DfTr method is to facilitate power-analysis-based Trojan detection. In a masked circuit by the proposed method, one has more control over the switching activity of the different circuit parts. For instance, one can target one part of the circuit, increase its switching activity, and simultaneously decrease the other parts’ switching activity; consequently, if the target part includes an hardware Trojan, its switching activity and so power consumption rises, although the total power consumption of the circuit goes down due to low switching activity rates in most parts of the circuit. When the circuit consumes less power, the power measurement noise abates. The noise can disturb to observe Trojans’ effects on the power consumption of Trojan-infected circuits.In addition, in this thesis, we introduce a CAD tool that can run various masking algorithms on gate-level netlists. The tool can also perform logic simulation and estimate circuit area, power consumption, and performance at the gate level

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Marconot, Johan. "Fonction Physique Non-clonable pour la Sécurité du Cycle de Vie d'un Objet Cyber-physique". Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT011.

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La thèse porte sur la conception de solutions pour sécuriser les biens essentiels et les fonctionnalités des objets connectés au cours de leur cycle de vie. Ce cycle est composé d’interactions multiples, où divers acteurs interviennent et requièrent des accès à l’objet pour les tâches spécifique qui leur sont attribuées. Cela expose des éléments sensibles ou propriétaire à des menaces et entraine une perte confiance. Les solutions doivent assurer qu’une partie prenante dispose d’un accès uniquement aux atouts qui lui sont autorisées et nécessaires. Outre ces besoins de sécurité, les solutions proposées doivent répondre aussi aux contraintes de ressources et de performances.Ces recherches apportent deux contributions: la formalisation des exigences de sécurité du cycle de vie des objets cyber-physiques et la proposition d’un nouveau modèle d’extraction pour digital PUF dont le schéma logique se base sur les réseaux dits SPN. Les configurations optimales pour ce modèle sont identifiées et offrent un compromis entre la surface occupée par le circuit, la fréquence et les métriques de sécurité. Cette étude apporte une base solide pour concevoir un strong digital PUF, intégrable dès le début du cycle de vie et assurant les propriétés de sécurité et le niveau de performances requis. Cela répond au besoin de sécuriser le cycle de vie en amont des phases de déploiement et d’utilisation, et ce en respectant des exigences de coûts
The thesis focus on the conception of solutions to secure, all along its lifecycle, the assets and the functions which are embedded into a connected object. The lifecycle induces multiple interactions which expose the assets. Still, each actor may need private access in order to perform technical operations which have to be done. The solution has to securely manage the access requests but also takes account of the fact that most of the connected object are resources constraints system.We provide two main contributions: the analysis of security requirements for the device lifecycle and a new model of extraction circuit for strong digital PUF. The identified configuration for the extraction circuit offer trade-off between the circuit area, the frequency and the security metrics. It allows to conceive an efficient DPUF which could be integrated at fabrication chip, ensuring authentication property and performance requirements for lifecycle

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Di, Battista Jérôme. "Étude des techniques d'analyse de défaillance et de leur utilisation dans le cadre de l’évaluation de la sécurité des composants de traitement de l’information". Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20011/document.

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Les travaux présentés concernent l'exploration des techniques de localisation utilisées en analyse de défaillance dans le but de les appliquer au domaine de la sécurité numérique des circuits et systèmes intégrés. Ces travaux contribuent, d'une part à étendre le champ d'application des techniques d'analyses de vulnérabilités, et d'autre part à apporter des éléments de réponses sur la faiblesse des implémentations cryptographiques sur circuits de type FPGA. Cette thèse s'inscrit donc dans une démarche à la fois de prévention mais aussi de veille technologique en matière d'attaque en apportant un complément d'information sur la faiblesse des implémentations matérielles de systèmes sécurisés. Dans le cadre de l'évaluation des composants de traitement de l'information par les laboratoires agréés (CESTI), l'analyse de vulnérabilité, et plus spécifiquement la cryptanalyse matérielle, a pour but d'éprouver la sécurité des systèmes d'information (composants cryptographiques, carte bancaire, systèmes de cryptage, etc..) dans le but de tester leur résistance face aux attaques connues. En parallèle, dans le cadre de l'analyse de défaillance des circuits utilisés dans le domaine spatial, la localisation de défauts consiste à collecter et analyser les données d'un circuit défaillant afin d'identifier la source du défaut à l'aide de puissants outils. La combinaison de ces deux activités nous a permis dans un premier temps, d'exploiter la lumière émise par un circuit comme un signal de fuite de type « side-channel » par le biais d'une méthode d'attaque semi-invasive par canal auxiliaire, Differential Light Emission Analysis (DLEA). Cette attaque, basée sur un traitement statistique des courbes d'émission de lumière, a permis d'extraire les sous-clés utilisées par un algorithme DES implanté sur circuit FPGA. Dans un second temps, nous avons proposé une seconde technique basée sur la stimulation laser consistant à exploiter l'effet photoélectrique afin d'améliorer les attaques par canaux auxiliaires « classiques ». Pour cela, une attaque DPA améliorée par stimulation laser a été mise en place. Ainsi nous avons démontré que le balayage du faisceau laser sur certains éléments du cryptosystème (algorithme DES implanté sur FPGA) augmente sa signature DPA permettant ainsi de diminuer sensiblement le nombre de courbes de consommation nécessaires pour extraire les sous-clés utilisées par l'algorithme
The purpose of failure analysis is to locate the source of a defect in order to characterize it, using different techniques (laser stimulation, light emission, electromagnetic emission...). Moreover, the aim of vulnerability analysis, and particularly side-channel analysis, is to observe and collect various leakages information of an integrated circuit (power consumption, electromagnetic emission ...) in order to extract sensitive data. Although these two activities appear to be distincted, they have in common the observation and extraction of information about a circuit behavior. The purpose of this thesis is to explain how and why these activities should be combined. Firstly it is shown that the leakage due to the light emitted during normal operation of a CMOS circuit can be used to set up an attack based on the DPA/DEMA technique. Then a second method based on laser stimulation is presented, improving the “traditional” attacks by injecting a photocurrent, which results in a punctual increase of the power consumption of a circuit. These techniques are demonstrated on an FPGA device

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Beringuier-Boher, Noémie. "Evaluation et amélioration de la sécurité des circuits intégrés analogiques". Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT007.

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Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coût
With the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit

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Baranowski, Sylvie. "Utilisation d'un microcontrôleur dans une application de sécurité : test et évaluation du taux de couverture de pannes et de la sécurité". Lille 1, 1988. http://www.theses.fr/1988LIL10095.

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En première partie, l'auteur présente une étude de la mise en sécurité d'un microcontrôleur (8031) afin de l'intégrer dans une application de sécurité. Celle-ci est basée sur l'émission périodique d'un signal, l'exécution en ligne et les procédures de test fonctionnel qui, en cas de panne, permettent l'inhibition des commandes émises par le microprocesseur. En deuxième partie, l'auteur propose une méthode de détermination du taux de couverture de panne d'un microprocesseur et l'applique au système étudié afin d'en chiffrer la sécurité.

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Ordas, Thomas. "Analyse des émissions électromagnétiques des circuits intégrés". Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20001.

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Dans le domaine de la sécurisation des circuits intégrés, tel que les cartes à puce, les concepteurs de circuits sont contraints à innover, inlassablement, afin de trouver de nouvelles parades aux nouvelles attaques, notamment par canaux cachés. En effet, ces attaques, comme l'analyse des émissions électromagnétiques, permettent d'extraire des informations, contenues à l'intérieur des circuits, sensées être secrètes. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'étude et l'analyse électromagnétique et ce afin de quantifier les possibilités de ces attaques. Ce manuscrit est organisé de la manière qui suit. Dans un premier temps, une plateforme de mesures des émissions électromagnétiques temporelles, que nous avons développées, est présentée, ainsi que des résultats qui ont été obtenus, avec celle-ci, sur différents circuits. A partir de ces résultats, une synthèse des possibilités, relatives à la menace sécuritaire que constituent les analyses électromagnétiques est proposée ainsi que, des propositions de solutions, visant à réduire le rayonnement électromagnétique des circuits intégrés. Dans un second temps, nous nous sommes intéressés aux méthodes de simulation de ces émissions électromagnétiques. Un état de l'art, des outils de simulation existants aujourd'hui, nous a permis de mettre en évidence qu'aucun d'eux ne permet d'avoir une résolution suffisamment fine en termes d'émissions électromagnétiques. Afin de combler ce manque, un flot de simulation a été développé. Pour valider ce flot, une comparaison entre les résultats de mesure et les résultats de simulation a été effectuée
In the area of secure integrated circuits, such as smart cards, circuit designers are always looking to innovate to find new countermeasures against attacks by the various side channels that exist today. Indeed, side channels attacks such as the analysis of electromagnetic emissions permit to extract secret information contained in circuits. Based on this observation, in this thesis, we focused on the study of electromagnetic analysis to observe the analysis possibilities. This manuscript is organized as follows. Initially, we presented a measurement system for electromagnetic emissions in time domain, and the results obtained on different circuits. From these results, a summary of opportunities, relating to the security threat, posed by electromagnetic analysis, is proposed as well as solutions proposals to reduce electromagnetic radiations of integrated circuits. In a second step, we are interested in the simulation of electromagnetic emissions. A state of the art of simulation tools which exist today, has allowed us to demonstrate that none of them allowed to have a fine enough resolution in terms of electromagnetic emissions. To fill this gap, a simulation tool has been developed and to validate this flow, a comparison between measurement results and simulation results was performed

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Harrari, Mounia. "Hybridation CMOS/STT-MRAM des circuits intégrés pour la sécurité matérielle de l'Internet des Objets". Electronic Thesis or Diss., Aix-Marseille, 2019. http://www.theses.fr/2019AIXM0621.

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Resumen

Cette dernière décennie a été le théâtre du développement rapide de l'Internet des Objets. Celui-ci a renforcé les besoins et contraintes des circuits intégrés : une consommation faible et une surface silicium maîtrisée. Toutefois, cet engouement récent pour les objets connectés pousse souvent les fabricants à précipiter la mise sur le marché de leurs produits, parfois au détriment de la sécurité. Dans le cadre des travaux entrepris lors de cette thèse, nous nous sommes principalement intéressés aux atouts et inconvénients que peut apporter l’hybridation de la technologie CMOS avec la technologie mémoire non-volatile émergente STT-MRAM. Ces architectures innovantes doivent permettre le développement d’applications faible consommation visant la sécurité des objets connectés. Pour cela, la conception d’un algorithme de cryptographie légère hybride CMOS/STT-MRAM basé sur le chiffrement PRESENT a été réalisée. C’est pourquoi la première étude menée a consisté à étudier la robustesse de jonctions mémoires STT-MRAMs unitaires face aux attaques physiques de type perturbation, avant leur intégration dans le chiffrement. Pour ce faire, des injections de fautes Laser ont été effectuées afin d’évaluer l’intégrité des données qui y sont stockées. Suite aux observations des expérimentations réalisées sur ces mémoires de type STT-MRAM perpendiculaires, un nouveau capteur d’attaques physiques basé sur cette technologie mémoire a été proposé, le DDHP. Ce détecteur permet la détection simultanée d’attaques photoélectriques et d’attaques thermiques qui peuvent viser les circuits intégrés
In the last decade, the Internet of Things deployment highlighted new needs and constraints in terms of consumption and area for integrated circuits. However, the recent craze for connected objects and due to the extremely pressing time-to-market demand, the manufacturers commercialize their products, sometimes at the expense of their security. The main focus of the work undertook during this thesis consists in the hybridization of the CMOS technology with the emerging non-volatile memory technology STT-MRAM. This study aims to determine the assets and drawbacks of this hybridization. These innovating architectures must allow the development of low power applications and support the growth of secured connected objects. Thus, the design of a hybrid CMOS/STT-MRAM lightweight cryptographic algorithm based on the PRESENT cipher is realised.This is how the first study carried out consisted in investigating the robustness of STT-MRAM junctions facing physical attacks, before their integration in the cryptographic algorithm. To do this, laser fault injections were performed in order to evaluate the integrity of the sensitive data stored in the cells.Following the observations carried out on these experiments on perpendicular STT-MRAM memories, a new physical attack detector based on this memory technology is proposed, designated by DDHP. This sensor allows simultaneous detection of photoelectrical and thermal attacks that can target integrated circuits

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Gautray, Jacques Marie. "Etude des résonateurs hybrides en bandes X et applications à la mesure des permittivités". Bordeaux 1, 1985. http://www.theses.fr/1985BOR10515.

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Des systemes de mesures micro-onde utilisant des cavites permettent le controle et la mesure des proprietes dielectriques des materiaux. Ce travail a eu pour objet de remplacer les cavites par des resonateurs hybrides. Dans une premiere partie, on a defini les modes et frequence de resonance de resonateurs rectangulaires-circulaires ou en anneau, defini le role des couplages avec la ligne principale. On a egalement ecrit un programme de synthese par ordinateur: la frequence de resonance etant fixee, le programme permet de calculer la geometrie du resonateur et ses caracteristiques. Dans la seconde partie, on a montre que sous certaines conditions, les formules de perturbation etablies dans le cas des cavites pouvaient etre transposees a ces resonateurs et on l'a verifie experimentalement a partir de liquides etalons

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De, Castro Stephan. "Modélisation et simulation d'attaque laser sur des circuits sécuritaires". Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT317/document.

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De nos jours, de plus en plus de circuits électroniques sont utilisés pour des usages critiques, tels le paiement ou l’identification. Ces circuits peuvent ainsi susciter l’intérêt de personnes malveillantes. Parmi toutes les méthodes permettant d’obtenir les clés de chiffrement, l’illumination du circuit à l'aide d'un laser est une des méthodes particulièrement efficace. Il est donc important de pouvoir prémunir les circuits sécurisés de ces attaques. Cependant, afin de tester la résistance du circuit face à l’injection laser, il est nécessaire de réaliser des injections sur celui-ci. Si le circuit ne correspond pas aux exigences sécuritaires, il est donc nécessaire de le modifier, ce qui induit un coût important en termes de temps de conception et de coût de fabrication. Afin de prédire l’effet de l’illumination laser et donc éviter ce surcoût, des simulateurs et des modèles électriques modélisant l’effet d’une illumination laser ont été développé.Dans un premier temps, nous décrivons le phénomène physique lié à l’injection laser (effet photoélectrique) qui conduit à la génération de faute dans le circuit. Puis nous donnons une description des premiers modèles électriques de simulation d’injection laser, utilisant des sources de courant afin de représenter l’effet de l’illumination dans le silicium.Ensuite, nous présentons une mise en pratique d’attaques sur un crypto processeur implémentant un AES 128. Cette expérience a permis de comparer les deux méthodes d’injections possibles avec un laser, l’injection par la face avant et par la face arrière. Il ressort de cette comparaison que la cible et le matériel d’injection à disposition sont un élément important dans le choix de la méthode d’injection. En effet, il est possible pour certains circuit d’obtenir plus de fautes exploitables (mono-bit ou mono-octet) en injectant par la face avant avec un faisceau large que par la face arrière avec un faisceau aussi large. Cet effet s’explique par un filtrage des lignes de métaux, présentes au-dessus du silicium, qui ont pour effet de réduire la zone de silicium illuminée.Nous nous intéressons ensuite à la validité des modèles électriques d’injection laser pour les technologies les plus récentes. Nous avons donc développé des nouveaux modèles sur les technologies bulk et CMOS Fully Depleted Silicon On Insulator (FDSOI). De par sa structure, le transistor CMOS FDSOI semble à priori plus résistant à l’injection laser que le transistor CMOS bulk. Cette observation est validée par l’expérience.Finalement, nous réalisons des injections sur un élément de mémorisation (chaîne de bascules DFF). Ces expériences ont montré que malgré la plus grande résistance d’une technologie CMOS FDSOI très récentes, il est possible d’injecter des fautes dans les bascules. Avec un faisceau laser d’un micromètre, pour cette bascule, il est même possible suivant la zone d’injection de choisir le type de faute injectée. Malgré le fait que l’injection soit toujours possible pour ces technologies, la technologie CMOS FDSOI est plus résistante car la différence entre le seuil énergétique d’injection de faute et de casse est plus faible et aussi par l’effet d’une « casse » lors de plusieurs injections successives.En conclusion, les travaux précédents ont permis de mettre à jour et de développer de nouveaux modèles électriques d’injection laser pour des technologies CMOS bulk et FDSOI très récentes et de comparer ces deux technologies face à l’injection laser. Il en ressort que malgré une injection de faute encore possible pour ces deux technologies, l’injection est plus difficile lorsque le circuit est implanté en technologie CMOS FDSOI
Nowadays, more and more microelectronic circuits are used for critical purposes, such as payment or identification. Then those circuit sparked interest form attackers. Among the different ways to retrieve the cipher key, laser illumination is a very efficient one. Thereby, the protection of the circuit against these attacks becomes an important point for designers. However, to determine the resistance of a circuit against laser injection, laser illumination has to be performed. If the circuit do not match the security requirement, it has to be changed, which represent a large cost in terms of design time and fabrication cost. In order to predict the effect of a laser injection, electrical model and simulator have been developed.First, a description of the physical phenomenon (photoelectric effect), which leads to the fault injection in the circuit, is given. Then a description of the first electrical model developed using current sources to model the illumination effect.Then, a practical attack is performed on a crypto processor implanting the AES algorithm. This experimentation allows us to compare the two ways of laser injections, injection from the front side or the back side of the circuit. It comes out that the best way of injection depends on the circuit aimed and the laser bench at disposal of the attacker. Indeed, on the studied circuit, better exploitable fault can be injected, from the front side injection with a large laser spot than from the back side with the same laser spot size. This result can be explained by the effect of the metal lines above the circuit, which reduce the area of illuminated silicon.We discuss then about the validity of the electrical model for more recent technology nodes. Thus a new electrical model is developed for more recent CMOS bulk and Fully Depleted Silicon On Insulator (FDSOI) technologies. From its transistor structure, the CMOS FDSOI technology seems to be more resistant to laser injection than the CMOS bulk technology. This observation is confirmed by experimentation.Finally, we perform laser injection on a memory element (here a flip-flop chain). These experimentations show that even if the CMOS FDSOI technology seems to be more resistant, fault can be injected. With a one micro meter laser spot, the attacker can inject the wanted fault type in the flip-flop (bit set or bit reset) on 28nm CMOS bulk and FDSOI technologies. Even if, the fault injection is still possible, from the attacker point of view, fault injection is more difficult in a circuit using the CMOS 28nm FDSOI technology than the CMOS 28nm bulk one. Indeed, the gap between the fault injection threshold and the breaking threshold is narrower for the FDSOI than the bulk. Moreover, a breaking phenomenon has been observed in the FDSOI technology when multiple laser shot are performed in the same place.To conclude, the previous work allows updating and developed a new electrical model for the recent CMOS bulk and FDSOI technology under illumination, to compare those technologies against laser illumination. It comes out, that even if fault injection is possible for both technologies, the practical attack is more difficult to achieve on a CMOS FDSOI circuit

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Salhi, Mohamed Amine. "Imagerie thermique et thermoélastique de circuits intégrés : application à l'analyse de défaillances". Bordeaux 1, 2006. http://www.theses.fr/2006BOR13295.

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Ce travail décrit le développement d'une instrumentation en mesures thermiques et thermoélastiques pour l'analyse de défaillance sur circuits intégrés, il comporte trois parties: la première partie concerne des mesures interférométriques effectuées avec deux interférométries, homodyne et hétérodyne. Ces interféromètres seront appliqués pour la détéction de points chauds sur des circuits défaillants. La deuxième partie concerne des mesures thermiques effectuées en thermoréflectance. Deux bancs de mesure ont été développés : le premier s'applique pour l'imagerie face avant. Le deuxième entièrement original, conerne l'imagerie large champ face arrière qui utilise une porte optique temporelle. La dernière partie concerne le développement d'une nouvelle approche pour les mesures de température et déplacement enutilisant la microscopie à balayage laser, avec une étude de résolution et sensibilité.

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Gomina, Kamil. "Méthodologie et développement de solutions pour la sécurisation des circuits numériques face aux attaques en tensions". Thesis, Saint-Etienne, EMSE, 2014. http://www.theses.fr/2014EMSE0751.

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Les applications grand public comme la téléphonie mobile ou les cartes bancaires manipulent des données confidentielles. A ce titre, les circuits qui les composent font de plus en plus l'objet d'attaques qui présentent des menaces pour la sécurité des données. Les concepteurs de systèmes sur puce (SoC) doivent donc proposer des solutions sécurisées, tout en limitant le coût et la complexité globale des applications. L’analyse des attaques existantes sur les circuits numériques nous a orienté vers celles se basant sur la tension d'alimentation, dans des nœuds technologiques avancés.Dans un premier temps, nous avons déterminé la signature électrique d’un circuit en phase de conception. Pour cela, un modèle électrique a été proposé, prenant en compte la consommation en courant et la capacité de la grille d'alimentation. L'extraction de ces paramètres ainsi que l'évaluation du modèle sont présentées. L’utilisation de ce modèle a permis de mesurer la vulnérabilité d’un circuit mais aussi d’évaluer quantitativement des contremesures, notamment celle utilisant des capacités de découplage. Ensuite, l’étude se consacre à l’injection de fautes par impulsions de tension d’alimentation. Les mécanismes d’injection de fautes sur des circuits numériques ont été étudiés. Dès lors, des solutions de détection d’attaques ont été proposées et évaluées à la fois en simulation et par des tests électriques sur circuit. Les résultats ont permis de confirmer les analyses théoriques et la méthodologie utilisée.Ce travail a ainsi montré la faisabilité de solutions à bas coût contre les attaques actives et passives en tension, utilisables dans le cadre d’un développement industriel de produits
General use products as mobile phones or smartcards manipulate confidential data. As such, the circuits composing them are more and more prone to physical attacks, which involve a threat for their security. As a result, SoC designers have to develop efficient countermeasures without increasing overall cost and complexity of the final application. The analysis of existing attacks on digital circuits leads to consider power attacks, in advanced technology nodes.First of all, the power signature of a circuit was determined at design time. To do so, an electrical model was suggested based on the current consumption and the overall power grid capacitance. The methodology to extract these parameters, as well as the evaluation of the model are presented. This model allows designers to anticipate information leakage at design time and to quantify the protection of countermeasures, as the use of integrated decoupling capacitors. Then, the study was dedicated to power glitch attacks. The different fault injection mechanisms were analyzed in details. From then on, a set of detection circuits were suggested and evaluated at design time and on silicon by electrical tests. Both the theoretical analysis and the given methodology were confirmed by the test campaigns.This work demonstrated that the design of low-cost solutions against passive and active power attacks can be achieved, and used in a large scale product development

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Faurax, Olivier. "Méthodologie d'évaluation par simulation de la sécurité des circuits face aux attaques par faute". Aix-Marseille 2, 2008. http://theses.univ-amu.fr.lama.univ-amu.fr/2008AIX22106.pdf.

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Les circuits microélectroniques sécuritaires sont de plus en plus présents dans notre quotidien (carte à puce, carte SIM) et ils renferment des informations sensibles qu’il faut protéger (numéro de compte, clé de chiffrement, données personnelles). Récemment, des attaques sur les algorithmes de cryptographie basées sur l’utilisation de fautes ont fait leur apparition. L’ajout d’une faute lors d’un calcul du circuit permet d’obtenir un résultat faux. À partir d’un certain nombre de résultats corrects et de résultats faux correspondants, il est possible d’obtenir des informations secrètes et dans certains cas des clés cryptographiques complètes. Cependant, les perturbations physiques utilisées en pratique (impulsion laser, radiations, changement rapide de la tension d’alimentation) correspondent rarement aux types de fautes nécessaires pour réaliser ces attaques théoriques. Dans ce travail, nous proposons une méthodologie pour tester les circuits face aux attaques par faute en utilisant de la simulation. L’utilisation de la simulation permet de tester le circuit avant la réalisation physique mais nécessite beaucoup de temps. C’est pour cela que notre méthodologie aide l’utilisateur à choisir les fautes les plus importantes pour réduire significativement le temps de simulation. L’outil et la méthodologie associée ont été testés sur un circuit cryptographique (AES) en utilisant un modèle de faute utilisant des délais. Nous avons notamment montré que l’utilisation de délais pour réaliser des fautes permet de générer des fautes correspondantes à des attaques connues
Microelectronic security devices are more and more present in our lives (smartcards, SIM cards) and they contains sensitive informations that must be protected (account number, cryptographic key, personal data). Recently, attacks on cryptographic algorithms appeared, based on the use of faults. Adding a fault during a device computation enables one to obtain a faulty result. Using a certain amount of correct results and the corresponding faulty ones, it is possible to extract secret data and, in some cases, complete cryptographic keys. However, physical perturbations used in practice (laser, radiations, power glitch) rarely match with faults needed to successfully perform theoretical attacks. In this work, we propose a methodology to test circuits under fault attacks, using simulation. The use of simulation enables to test the circuit before its physical realization, but needs a lot of time. That is why our methodology helps the user to choose the most important faults in order to significantly reduce the simulation time. The tool and the corresponding methodology have been tested on a cryptographic circuit (AES) using a delay fault model. We showed that use of delays to make faults can generate faults suitable for performing known attacks

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Levant, Jean-Luc. "Mise en place d'une démarche d'intégration des contraintes CEM dans le flot de conception des circuits intégrés". Rennes, INSA, 2007. http://www.theses.fr/2007ISAR0018.

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L'évolution des technologies lithographiques permet de concevoir des circuits intégrés de plus grandes densités mais aussi de pouvoir intégrer des focntions électroniques aussi variées que l'analogique, la puissance, les radiofréquences,. . . Caractérisées par des sensibilités électriques très différentes. Le fabricantde circuits intégrés (C. I) doit mettre en place de nouvelles méthodologie pour garantir la compatibilité électromagnétique (CEM) des fonctions intégrées dans le silicium et avant même que ceux-ci soient fabriqués. Ces nouvelles approches de conception nécessitent de développer des modèles électriques pour les fonctions analogiques et numériques. La vérification globale de la CEM (émission et susceptibilité) nécessite de réduire les informations issues de la conception et donc de produire des modèles possédant le même comportement électrique mais comportant cent à mille fois moins d'information. Ce mémoire propose doncdes approches nouvelles pour produire les modèles d'émission et de susceptibilité. Ces approches sont basées sur le modèle ICEM-CE en cours de normalisation (IEC62433-2) au niveau international. Par la suite, à partir de ce modéle, ce mémoire présente une méthode d'analyse de susceptibilité interne et une seconde méthode dédiée à l'optimisation des émissions rayonnées mesurées en cellule TEM. Le premier chapitre est une introduction à la CEM des C. Is. Le deuxième chapitre analyse l'impact de l'évolution de la technologie sur la CEMdes C. Is. Le troisième chapitre repasse en vue les modèles CEM normalisés ou en cours de normalisation puis introduit le modèle ICEM-CE. Les chapitres quate et cinq présentent les méthodes utilisées pour développer par la mesure le ICEM-CE. Le chapitre six propose une méthode développée pour prédire la susceptibilité des C. Is mixtes analogiques et numérique. Enfin dans le dernier chapitre une méthode de prédiction des émissions rayonnées en cellule TEM est décrite. Les travaux réalisés en cours de cette thèse on fait l'objet progessivemetn d'un transfert technologique dans le flot de conception des microcontrôleurs de la Atmel (AVR 8 and 32bits).

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Exurville, Ingrid. "Détection non destructive de modification malveillante de circuits intégrés". Thesis, Saint-Etienne, EMSE, 2015. http://www.theses.fr/2015EMSE0800/document.

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L'exportation et la mutualisation des industries de fabrication des circuits intégrés impliquent de nombreuses interrogations concernant l'intégrité des circuits fabriqués. On se retrouve alors confronté au problème d'insertion d'une fonctionnalité dissimulée pouvant agir de façon cachée : on parle de Cheval de Troie Matériel (CTM). En raison de la complexité d'un circuit intégré, repérer ce genre de modification se révèle particulièrement difficile. Le travail proposé dans ce manuscrit s'oriente vers une technique de détection non destructrice de CTM. L’approche consiste à utiliser les temps de calculs internes du système étudié comme canal permettant de détecter des CTM. Dans ces travaux, un modèle décrivant les temps de calcul est défini. Il prend notamment en compte deux paramètres importants que sont les conditions expérimentales et les variations de procédés.Des attaques en faute par glitchs d’horloge basée sur la violation de contraintes temporelles permettent de mesurer des temps de calcul internes. Des cartes fiables sont utilisées pour servir de référence. Après avoir validé la pertinence de ce canal d’étude concernant l’obtention d’informations sur le comportement interne du circuit cible, on procède à des détections expérimentales de CTM insérés à deux niveaux d’abstraction (niveau RTL et après l'étape de placement/routage). Des traitements avec prise en compte des variations de procédés permettent d'identifier si les cartes testées sont infectées par un CTM
The globalization of integrated circuits fabrication involves several questions about the integrity of the fabricated circuits. Malicious modifications called Hardware Trojans (HT) can be introduced during the circuit production process. Due to the complexity of an integrated circuit, it is really difficult to find this kind of alterations.This work focuses on a non-destructive method of HT detection. We use the paths delays of the studied design as a channel to detect HT. A model to describe paths delays is defined. It takes into account two important parameters which are the experimental conditions and the process variations.Faults attacks by clock glitches based on timing constraints violations have been performed to measure data paths delays. Reliable circuits are used for reference. After validating the relevance of this channel to get information on the internal behavior of the targeted design, experimental detections of HT inserted on two different abstraction levels (RTL and after place and route) were achieved. Process variations are taken into consideration in the studies to detect if the tested circuits are infected

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Bousselam, Kaouthar. "Résistance des circuits cryptographiques aux attaques en faute". Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2012. http://tel.archives-ouvertes.fr/tel-00771357.

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Les blocs cryptographiques utilisés dans les circuits intégrés implémentent des algorithmes prouvés robustes contre la cryptanalyse. Toutefois des manipulations malveillantes contre le circuit lui-même peuvent permettre de retrouver les données secrètes. Entre autres, les attaques dites " en fautes " se sont révélés particulièrement efficaces. Leur principe consiste à injecter une faute dans le circuit (à l'aide d'un faisceau laser par exemple), ce qui produira un résultat erroné et à le comparer à un résultat correct. Il est donc essentiel de pouvoir détecter ces erreurs lors du fonctionnement du circuit. Les travaux de thèse présentées dans ce mémoire ont pour objet la détection concurrente d'erreurs dans les circuits cryptographique, en prenant comme support l'implantation du standard d'encryption symétrique l'Advanced Encryption standard " AES ". Nous analysons donc plusieurs schémas de détection d'erreur basés sur de la redondance d'information (code détecteur), certains issus de la littérature, d'autres originaux utilisant un double code de parité entrée-sortie permettant l'amélioration du taux de détection d'erreur dans ces circuits. Nous présentons aussi une étude montrant que le choix du type du code détecteur le plus approprié dépend, d'une part du type d'erreur exploitable pouvant être produite par un attaquant, et d'autre part du type d'implémentation du circuit à protéger. Les circuits cryptographiques sont également la cible d'autres attaques, et en particulier les attaques par analyse de consommation. Les contre mesures proposés jusqu'à lors pour un type d'attaques, se révèlent la plupart du temps néfastes sur la résistance du circuit face à d'autres types d'attaque. Nous proposons dans cette thèse une contre mesure conjointe qui protège le circuit à la fois contre les attaques en fautes et les attaques par analyse de consommation.

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Haddad, Patrick. "Caractérisation et modélisation de générateurs de nombres aléatoires dans les circuits intégrés logiques". Thesis, Saint-Etienne, 2015. http://www.theses.fr/2015STET4008/document.

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Les générateurs de nombres aléatoires sont des blocs destinés à produire des quantités numériques qui doivent être indépendantes et uniformément distribuées. Ces RNG sont utilisés dans des contextes sécuritaires où l'utilisation de nombres aléatoires est requise (génération de clefs cryptographiques, nonces des protocoles cryptographiques, marqueurs anti-rejeu, contre-mesures face aux attaques par canaux cachés) et où leur qualité est primordiale. Tous les composants électroniques ayant une fonction sécuritaire, comme par exemple les cartes à puces, incluent un ou plusieurs générateurs aléatoires (basés sur des principes physiques). En conséquence, le RNG est une brique centrale des applications sécuritaires et sa défaillance, totale ou partielle met donc en péril la fonctionnalité dans son ensemble. Ce travail de thèse porte sur l'étude des RNG physiques (PTRNG) et la modélisation de l'aléa à partir des caractérisations électroniques et mathématiques du circuit. Cette étude se place essentiellement dans le contexte de la norme AIS 31 du BSI* qui fait référence dans de nombreux pays européens. Cette norme est l‘une des rares qui impose des caractérisations sur les PTRNG, incluant notamment un modèle stochastique de ce dernier. Dans ce contexte, il est crucial de pouvoir valider la méthodologie d'évaluation proposée par ces normes et c'est sur ce point que j'ai focalisé mon travail de thèse.*Bundesamt für Sicherheit in der Informationstechnik, agence fédérale allemande chargée de la sécurité des technologies de l'information
Random number generators (RNG) are primitives that produce independent and uniformly distributed digital values, RNG are used in secure environments where the use of random numbers is required (generation of cryptographic keys, nonces in cryptographic protocols, padding values, countermeasures against side-channel attacks) and where the quality of the randomness is essential. All electronic components with a security function, such as smart cards, include one or more random generators (based on physical principles). Consequently, the RNG is an essential primitive for security applications. A flaw in security of the random number generation process directly impacts the security of the cryptographic system. This thesis focuses on the study of physical RNG (PTRNG), the modeling of its randomness and an electronic characterizations of the circuit. This study is in the context of the AIS-31 standard which is published by the BSI* and followed by many European countries. This standard is one of the few that require a characterizations of the PTRNG and a stochastic model. In this context, it is crucial to validate the evaluation methodology proposed by these standards and l focused on them during my thesis.*Bundesamt fiir Sicherheit in der Informationstechnik, federal agency German responsible for the security of information technology

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Marchand, Cédric. "Conception de matériel salutaire pour lutter contre la contrefaçon et le vol de circuits intégrés". Thesis, Lyon, 2016. http://www.theses.fr/2016LYSES058/document.

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Le vol et la contrefaçon touchent toutes les sphères industrielles de nos sociétés. En particulier, les produits électroniques représentent la deuxième catégorie de produits la plus concernée par ces problèmes. Parmi les produits électroniques les plus touchés, on retrouve les téléphones mobiles, les tablettes, les ordinateurs mais aussi des éléments bien plus basiques comme des circuits analogiques ou numériques et les circuits intégrés. Ces derniers sont au coeur de la plupart des produits électroniques et un téléphone mobile peut être considéré comme contrefait s’il possède ne serait-ce qu’un seul circuit intégré contrefait. Le marché de la contrefaçon de circuits intégrés représente entre 7 et 10% du marché total des semi-conducteurs, ce qui implique une perte d’au moins 24 milliards d’euros en 2015 pour les entreprises concevant des circuits intégrés. Ces pertes pourraient s’élever jusqu’à 36 milliards d’euros en 2016. Il est donc indispensable de trouver des solutions pratiques et efficaces pour lutter contre la contrefaçon et le vol de circuits intégrés. Le projet SALWARE, financé par l’Agence Nationale de la Recherche et par la Fondation de Recherche pour l’Aéronautique et l’Espace, a pour but de lutter contre le problème de la contrefaçon et du vol de circuits intégrés et propose l’étude et la conception de matériels salutaires (ou salwares). En particulier, l’un des objectifs de ce projet est de combiner astucieusement plusieurs mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés, pour construire un système d’activation complet. L’activation des circuits intégrés après leur fabrication permet de redonner leur contrôle au véritable propriétaire de la propriété intellectuelle. Dans ce manuscrit de thèse, nous proposons l’étude de trois mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés. Dans un premier temps, nous étudierons l’insertion et la détection de watermarks dans les machines à états finies des systèmes numériques synchrones. Ce mécanisme de protection permet de détecter un vol ou une contrefaçon. Ensuite, une fonction physique non-clonable basée sur des oscillateurs en anneaux dont les oscillations sont temporaires est implantée et caractérisée sur FPGA. Ce mécanisme de protection permet d’identifier un circuit grâce à un identifiant unique créé grâce aux variations du processus de fabrication des circuits intégrés. Enfin, nous aborderons l’implantation matérielle d’algorithmes légers de chiffrement par bloc, qui permettent d’établir une communication sécurisée au moment de l’activation d’un circuit intégré
Counterfeiting and theft affects all industrial activities in our society. Electronic products are the second category of products most concerned by these issues. Among the most affected electronic products, we find mobile phones, tablets, computers as well as more basic elements such as analog and digital circuits or integrated circuits. These are the heart of almost all electronic products and we can say that a mobile phone is counterfeited if it has at least one counterfeit integrated circuit inside. The market of counterfeit integrated circuit is estimated between 7 and 10% of the global semi-conductors market, which represents a loss of at least 24 billion euros for the lawful industry in 2015. These losses could reach 36 billion euros in 2016. Therefore, there is an absolute necessity to find practical and efficient methods to fight against counterfeiting and theft of integrated circuits. The SALWARE project, granted by the French "Agence Nationale de la Recherche" and by the "Fondation de Recherche pour l’Aéronautique et l’Espace", aims to fight against the problem of counterfeiting and theft of integrated circuitsFor that, we propose to design salutary hardwares (salwares). More specifically,we propose to cleverly combine different protection mechanisms to build a completeactivation system. Activate an integrated circuit after its manufacturing helpsto restore the control of integrated circuits to the true owner of the intellectualproperty.In this thesis, we propose the study of three different protection mechanismsfighting against counterfeiting and theft of integrated circuits. First, the insertionand the detection of watermark in the finite state machine of digital and synchronoussystems will be studied. This mechanism helps to detect counterfeit or theftparts. Then, a physical unclonable function based on transcient effect ring oscillatoris implemented and characterized on FPGA. This protection mechanism is used toidentify integrated circuit with a unique identifier created thanks to the extractionof entropy from manufacturing process variations. Finally, we discuss the hardwareimplementations of lightweight block ciphers, which establish a secure communicationduring the activation of an integrated circuit

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Badier, Hannah. "Transient obfuscation for HLS security : application to cloud security, birthmarking and hardware Trojan defense". Thesis, Brest, École nationale supérieure de techniques avancées Bretagne, 2021. https://tel.archives-ouvertes.fr/tel-03789700.

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La mondialisation croissante de la chaîne d'approvisionnement des semi-conducteurs, ainsi que la complexité et la diversité croissantes des flux de conception de matériel, ont entraîné une recrudescence des menaces de sécurité : risques de vol et de revente de propriété intellectuelle, de rétro-ingénierie et d'insertion de code malveillant sous la forme de chevaux de Troie pendant la fabrication et au moment de la conception ont fait l'objet d'une recherche croissante ces dernières années. Cependant, les menaces lors de la synthèse de haut niveau (HLS), où une description algorithmique est transformée en une implémentation matérielle de niveau inférieur, n'ont été envisagées que récemment, et peu de solutions ont été proposées jusqu'à présent. Dans cette thèse, nous nous concentrons sur la sécurisation des conceptions lors de la synthèse comportementale à l'aide d'un outil HLS basé sur le cloud ou interne, mais non fiable. Nous introduisons une nouvelle méthode de protection au moment de la conception appelée offuscation, où le code source de haut niveau est obscurci à l'aide de techniques basées sur des clés, et désobscurci après HLS au niveau du transfert de registre. Cette méthode en deux étapes garantit une fonctionnalité de conception correcte et une faible surcharge de conception. Nous proposons trois façons d'intégrer l'offuscation transitoire dans différents mécanismes de sécurité. Tout d'abord, nous montrons comment il peut être utilisé pour empêcher le vol de propriété intellectuelle et la réutilisation illégale dans un scénario HLS basé sur le cloud. Ensuite, nous étendons ce travail au filigranes numériques, en exploitant les effets secondaires de l'offuscation transitoire sur les outils HLS pour identifier les conceptions volées. Enfin, nous montrons comment cette méthode peut également être utilisée contre les chevaux de Troie matériels, à la fois en empêchant l'insertion et en facilitant la détection
The growing globalization of the semiconductor supply chain, as well as the increasing complexity and diversity of hardware design flows, have lead to a surge in security threats: risks of intellectual property theft and reselling, reverse-engineering and malicious code insertion in the form of hardware Trojans during manufacturing and at design time have been a growing research focus in the past years. However, threats during highlevel synthesis (HLS), where an algorithmic description is transformed into a lower level hardware implementation, have only recently been considered, and few solutions have been given so far. In this thesis, we focus on how to secure designs during behavioral synthesis using either a cloud-based or an internal but untrusted HLS tool. We introduce a novel design time protection method called transient obfuscation, where the high-level source code is obfuscated using key-based techniques, and deobfuscated after HLS at register-transfer level. This two-step method ensures correct design functionality and low design overhead. We propose three ways to integrate transient obfuscation in different security mechanisms. First, we show how it can be used to prevent intellectual property theft and illegal reuse in a cloud-based HLS scenario. Then, we extend this work to watermarking, by exploiting the side-effects of transient obfuscation on HLS tools to identify stolen designs. Finally, we show how this method can also be used against hardware Trojans, both by preventing insertion and by facilitating detection

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Cozzi, Maxime. "Infrared Imaging for Integrated Circuit Trust and Hardware Security". Thesis, Montpellier, 2019. http://www.theses.fr/2019MONTS046.

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La généralisation des circuits intégrés et plus généralement de l'électronique à tous les secteurs d'activité humaine, nécessite d'assurer la sécurité d'un certain nombre de systèmes critiques (militaire, finance, santé, etc). Aujourd'hui, l'intégrité de ces systèmes repose sur un éventail d'attaques connues, pour lesquelles des contremesures ont été développées.Ainsi, la recherche de nouvelles attaques contribue fortement à la sécurisation des circuits électroniques. La complexité toujours croissante des circuits, permise par les progrès dans les technologies silicium, a pour conséquence l'apparition de circuits occupant de plus en plus de surface. La retro-ingénierie est donc une étape souvent obligatoire menée en amont d'une attaque afin de localiser les périphériques et autres régions d'intérêts au sein du circuit visé. Dans cet objectif, l'étude présenté dans ce document propose de nouvelles méthodes d'imagerie infrarouge. En particulier, il est démontré que l'analyse statistique des mesures infrarouge permet d'automatiser la localisation des régions électriquement active d'un circuit. Aussi, une nouvelle méthode de comparaison statistique d'image infrarouge est proposée. Enfin, ces résultats sont acquis au moyen d'une plateforme de mesure faible cout, permettant de détecter toute activité électrique possédant une consommation supérieure à 200µW
The generalization of integrated circuits and more generally electronics to everyday life systems (military, finance, health, etc) rises the question about their security. Today, the integrity of such circuits relies on a large panel of known attacks for which countermeasures have been developed. Hence, the search of new vulnerabilities represents one of the largest contribution to hardware security. The always rising complexity of dies leads to larger silicon surfaces.Circuit imaging is therefore a popular step among the hardware security community in order to identify regions of interest within the die. In this objective, the work presented here proposes new methodologies for infrared circuit imaging. In particular, it is demonstrated that statistical measurement analysis can be performed for automated localization of active areas in an integrated circuit.Also, a new methodology allowing efficient statistical infrared image comparison is proposed. Finally, all results are acquired using a cost efficient infrared measurement platform that allows the investigation of weak electrical source, detecting power consumption as low as 200 µW

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Guitard, Nicolas. "Caractérisation de défauts latents dans les circuits intégrés soumis à des décharges électrostatiques". Phd thesis, Université Paul Sabatier - Toulouse III, 2006. http://tel.archives-ouvertes.fr/tel-00139542.

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Les agressions électriques, du type décharges électrostatiques (ESD) et surcharges électriques (EOS), sont à l'origine de plus de 50% des défaillances des circuits intégrés. De plus, avec l'avènement des technologies sans fil et des applications dites "plus électriques" en automobile et dans l'aviation, les spécifications de robustesse à ces agressions se sont considérablement durcies. Dans le même temps, la réduction des dimensions et la complexité croissante des technologies pose le problème de leur susceptibilité à ces contraintes EOS/ESD et de la probabilité non négligeable de génération de défauts latents. Enfin, les niveaux de fiabilité exigés maintenant dans la plupart des applications sont extrêmement élevés. Afin de répondre à ces nouvelles exigences, la détection des défauts latents est devenue indispensable, notamment pour des applications comme celles du domaine spatial. Or, la diminution des dimensions lithographiques a pour conséquence une augmentation des courants de repos des circuits microélectroniques. Cette augmentation rend difficile voire impossible la détection de défauts latents susceptibles de " dé-fiabiliser " des systèmes microélectroniques. Nous avons, dans cette thèse, étudié l'impact de défauts latents induits par stress ESD de type CDM sur la fiabilité de circuits et proposé une nouvelle méthodologie pour leur détection. Issue du domaine des radio fréquences, cette méthodologie basée sur des mesures du bruit basse fréquence nous a permis de mettre en évidence, avec une meilleure sensibilité, des défauts latents dans de simples structures de protections ESD mais aussi dans des circuits commerciaux complexes soumis à des décharges de type CDM. Différentes techniques de localisation par stimulation laser ont été mises en oeuvre pour la détection physique des défauts générés et corroborer l'analyse des mécanismes physiques à l'origine de l'augmentation du bruit.

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Camponogara, Viera Raphael. "Simulating and modeling the effects of laser fault injection on integrated circuits". Thesis, Montpellier, 2018. http://www.theses.fr/2018MONTS072/document.

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Les injections de fautes laser induisent des fautes transitoires dans les circuits intégrés en générant localement des courants transitoires qui inversent temporairement les sorties des portes illuminées. L'injection de fautes laser peut être anticipée ou étudiée en utilisant des outils de simulation à différents niveaux d'abstraction: physique, électrique ou logique. Au niveau électrique, le modèle classique d'injection de fautes laser repose sur l'ajout de sources de courant aux différents nœuds sensibles des transistors MOS. Cependant, ce modèle ne prend pas en compte les grands composants de courant transitoire également induits entre le VDD et le GND des circuits intégrés conçus avec des technologies CMOS avancées. Ces courants de court-circuit provoquent un significatif IR drop qui contribue au processus d'injection de faute. Cette thèse décrit notre recherche sur l'évaluation de cette contribution. Il montre par des simulations et des expériences que lors de campagnes d'injection de fautes laser, le IR drop induite par laser est toujours présente lorsque l'on considère des circuits conçus dans des technologies submicroniques profondes. Il introduit un modèle de faute électrique amélioré prenant en compte le IR drop induite par laser. Il propose également une méthodologie qui utilise des outils CAD standard pour permettre l'utilisation du modèle électrique amélioré pour simuler des fautes induits par laser au niveau électrique dans des circuits à grande échelle. Sur la base de simulations et de résultats expérimentaux supplémentaires, nous avons constaté que, selon les caractéristiques de l'impulsion laser, le nombre de fautes injectées peut être sous-estimé par un facteur aussi grand que 3 si le IR drop induite par laser est ignorée. Cela pourrait conduire à des estimations incorrectes du seuil d'injection des fautes, ce qui est particulièrement pertinent pour la conception de techniques de contre-mesures pour les systèmes intégrés sécurisés. De plus, les résultats expérimentaux et de simulation montrent que même si l'injection de fautes laser est une technique d'injection de fautes très locale et précise, les IR drops induites ont un effet global se propageant à travers le réseau d'alimentation. Cela donne des preuves expérimentales que l'effet de l'illumination laser n'est pas aussi local que d'habitude
Laser fault injections induce transient faults into ICs by locally generating transient currents that temporarily flip the outputs of the illuminated gates. Laser fault injection can be anticipated or studied by using simulation tools at different abstraction levels: physical, electrical or logical. At the electrical level, the classical laser-fault injection model is based on the addition of current sources to the various sensitive nodes of MOS transistors. However, this model does not take into account the large transient current components also induced between the VDD and GND of ICs designed with advanced CMOS technologies. These short-circuit currents provoke a significant IR drop that contribute to the fault injection process. This thesis describes our research on the assessment of this contribution. It shows by simulation and experiments that during laser fault injection campaigns, laser-induced IR drop is always present when considering circuits designed in deep submicron technologies. It introduces an enhanced electrical fault model taking the laser-induced IR-drop into account. It also proposes a methodology that uses standard CAD tools to allow the use of the enhanced electrical model to simulate laser-induced faults at the electrical level in large-scale circuits. On the basis of further simulations and experimental results, we found that, depending on the laser pulse characteristics, the number of injected faults may be underestimated by a factor as large as 3 if the laser-induced IR-drop is ignored. This could lead to incorrect estimations of the fault injection threshold, which is especially relevant to the design of countermeasure techniques for secure integrated systems. Furthermore, experimental and simulation results show that even though laser fault injection is a very local and accurate fault injection technique, the induced IR drops have a global effect spreading through the supply network. This gives experimental evidence that the effect of laser illumination is not as local as usually considered

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Bérubé, Benoit-Louis. "Développement d'une technologie NMOS pour la conception de fonctions électroniques avancées". Mémoire, Université de Sherbrooke, 2010. http://savoirs.usherbrooke.ca/handle/11143/1567.

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Ce mémoire de maîtrise présente le développement d'une technologie NMOS utilisée en enseignement au 1er et 2e cycle et comme preuve de concepts en recherche à l'Université de Sherbrooke. Le développement est basé sur la technologie JOPE à 6 masques utilisée en enseignement depuis les années 90. Le but de ce projet est d'optimiser ce procédé pour augmenter la reproductibilité des circuits et la densité d'intégration. Les problèmes de JOPE sont une forte résistivité de couche du polySi, une grande résistivité des contacts aluminium/polySi et aluminium/zone active ainsi qu'une grande fluctuation de la tension de seuil des transistors. Le procédé de fabrication JOPE a été optimisé pour créer JOPE2 afin d'améliorer les propriétés physiques des composantes et atteindre les objectifs fixés. Des circuits ont été fabriqués contenant des structures de caractérisations et des circuits numériques et analogiques conçus avec une règle de longueur de grille minimale de 2 [micro]m. La résistivité du polySi de JOPE2 est diminuée d'un facteur 5 en augmentant la température de déposition de la couche par LPCVD et en ajoutant une implantation ionique dédiée en plus de celle déjà prévue avec le procédé autoaligné pour les sources/drains. De cette façon, la résistivité des contacts aluminium à polySi est diminuée d'un facteur 10. La résistivité des contacts aluminium à zone active est diminuée d'un facteur 20 en augmentant la dose d'implantation ionique des sources/drains. JOPE2, tout comme JOPE, présente une variation importante de la tension de seuil causée par les charges d'interfaces Si/SiO[indice inférieur 2] et la variation de la résistivité du substrat utilisée (1 à 10 [oméga]-cm). Le faible rendement du procédé, évalué à 47 %, est causé par la faible stabilité des contacts, la grande densité de défauts et les limitations en ce qui a trait à l'alignement des masques. Pour faire suite à ce projet, un procédé NMOS à 3 [micro]m est recommandé afin d'augmenter le rendement en diminuant l'impact des défauts, améliorant la stabilité des contacts et en augmentant la qualité de l'alignement. De plus, pour augmenter la stabilité de la tension de seuil il est recommandé d'utiliser des tranches hautes résistivité. Le procédé recommandé devrait permettre de fabriquer des circuits complexes basés sur des transistors NMOS avec un rendement de 80 %.

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Defrance, Nicolas. "Caractérisation et modélisation de dispositifs de la filière nitrure pour la conception de circuits intégrés de puissance hyperfréquences". Lille 1, 2007. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2007/50376-2007-Defrance.pdf.

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Basés sur l'hétérostructure AIGaN/GaN, les composants étudiés dans ce mémoire se voient dotés de propriétés physiques extrêmement attractives: tensions de claquage élevées, densités de puissance importantes. . . L'étude de ces dispositifs particuliers apparaît comme déterminante dans un contexte réclamant des montées en puissance et en fréquence perpétuelles. De même, la conception de systèmes complexes à base de transistors HEMTs AlGaN/GaN implique nécessairement la mise en œuvre de modèles non linéaires suffisamment représentatifs et cohérents. Le premier chapitre décrit les principales propriétés physiques et électriques du semiconducteur GaN. Un bref rappel concernant la caractérisation des transistors, en régimes de fonctionnement petit et grand signal, conclura cette première partie. Le deuxième chapitre se consacre à l'étude des caractéristiques propres aux HEMTs AIGaN/GaN. L'influence de différents types de passivations et traitements de surface sera ainsi exposée. Le développement d'un banc de mesure DC-pulsé permettra, par ailleurs, de déterminer la température de fonctionnement et la résistance thermique des composants testés. Le troisième chapitre expose la procédure suivie en vue d'extraire un modèle non linéaire de transistor, implantable en environnement de CAO. Des comparaisons entre modélisations et expérimentations permettront de valider en tout point les formes analytiques proposées. Le quatrième et dernier chapitre s'argumente autour de la caractérisation d'une nouvelle génération de substrats dits « reportés» tels que le SopSiC ou le SiCopSiC ; nous présentons ainsi diverses méthodologies en vue de la détermination de leurs propriétés électriques.

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Maghrebi, Houssem. "Les contre-mesures par masquage contre les attaques HO-DPA : évaluation et amélioration de la sécurité en utilisant des encodages spécifiques". Electronic Thesis or Diss., Paris, ENST, 2012. http://www.theses.fr/2012ENST0083.

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Les circuits électroniques réalisés avec les méthodes de conception assisté par ordinateur usuelles présentent une piètre résistance par rapport aux attaques physiques. Parmi les attaques physiques les plus redoutables figurent les attaques sur les canaux cachés, comme la ``timing attack'' ou la DPA, qui consistent à enregistrer une quantité physique (temps, consommation) fuie par le circuit pendant qu’il calcule. Cette information peut être exploité pour remonter aux secrets utilisés dans des calculs de chiffrement ou de signature. Plusieurs méthodes de durcissement des circuits contre les attaques sur les canaux cachés ont été proposées. On peut en distinguer deux catégories : Les contre-mesures par dissimulation (ou par logique différentielle), visant à rendre la fuite constante, donc statiquement indépendante des secrets. Les contre-mesures par masquage, visant à rendre la fuite aléatoire, donc statistiquement indépendante des secrets. La contre-mesure par masquage est la moins complexe et la plus simple à mettre en oeuvre, car elle peut s’appliquer au niveau algorithmique comme au niveau logique. Idéalement, le concepteur s’affranchit donc d’un placement-routage manuel, comme cela est le cas des contre-mesures statiques. En revanche elle est la cible d’attaques du second ordre, voire d’ordre plus élevé, permettant d’exhiber le secret en attaquant plusieurs variables simultanément. Cette thèse se fixe comme objectifs l'analyse en robustesse et complexité des implémentations de contre-mesures par masquage et la proposition des nouvelles structures de masquage qui permettent de faire face aux attaques d'ordre élevé
Side channel attacks take advantage of the fact that the power consumption of a cryptographic device depends on the internally used secret key. A very common countermeasure against side channel attacks is masking. It consists in splitting the sensitive variable of cryptographic algorithms into random shares (the masked data and the random mask) so that the knowledge on a subpart of the shares does not give information on the sensitive data itself. However, other attacks, such as higher-order side channel attacks, can defeat masking schemes. These attacks consist in combining the shares in order to cancel (at least partially) the effects of the mask. The overall goal of this thesis is to give a deep analysis of higher-order attacks and to improve the robustness of masking schemes.The first part of this thesis focuses on higher-order attacks. We propose three novel distinguishers. Theoretical and experimental results show the advantages of these attacks when applied to a masking countermeasure. The second part of this thesis is devoted to a formal security evaluation of hardware masking schemes. We propose a new side channel metric to jointly cover the attacks efficiency and the leakage estimation.In the last part, we propose three novel masking schemes remaining more efficient than the state-of-the-art masking. They remove (or at least reduce) the dependency between the leakage and the sensitive variable when the leakage function is known e.g. the Hamming weight or the Hamming distance leakage model). The new solutions have been evaluated within a security framework proving their excellent resistance against higher-order attacks

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El, Abbazi Adil. "Etude et réalisation d'une nouvelle cellule TEM à support rotatif pour des mesures CEM des circuits : Application du modèle ICEM". Phd thesis, Rennes, INSA, 2006. http://www.theses.fr/2006ISAR0001.

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L'essor des applications microélectroniques, qui fonctionnent à des fréquences élevées, nécessite le développement de nouveaux modèles ainsi que des méthodes de mesure adéquates en CEM des circuits intégrés (C. I). Une méthode clef d’évaluation du rayonnement de circuits est la mesure par la cellule TEM. Nous développons dans ce mémoire les résultats d'étude, d’optimisation et de réalisation de la cellule TEM ainsi que le développement de modèle ICEM. Nous avons mis en évidence l’efficacité de mesure de la cellule réduisant les perturbations électromagnétiques externe grâce à la cloche de protection et permet ainsi une meilleure précision de la localisation des sources rayonnantes du composant. Ces études ont bénéficié du développement du model ICEM du microcontrôleur prenant en compte de nombreux aspects technologiques. Ces résultats de conception de la cellule et du modèle ICEM sont d’un grand intérêt pour prédire toute émission du C. I avant fonderie
The quick growth of electronic applications towards higher frequencies requires the development of new models as well as appropriate measurement methods regarding EMC in integrated circuits (I. C). TEM cell measurement is one of the key methods making it possible to evaluate the emission of these circuits. In this thesis, the results of the study, the design and the optimization of a TEM cell, as well as the development of the ICEM model, will be presented. The measurement effectiveness of the cell, which reduces RF interference thanks to a protection bell, is highlighted; it enables to improve localization accuracy for the emission sources of the component. This study has taken advantage of the development of the ICEM model of the microcontroller, taking into account many technological aspects. Finally, we noted that the results of the TEM cell design and of the ICEM model are highly significant to predict any emission of the IC before tapeout

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Guilley, Sylvain. "Contre-mesures géométriques aux attaques exploitant les canaux cachés". Phd thesis, Télécom ParisTech, 2007. http://pastel.archives-ouvertes.fr/pastel-00002562.

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Ce travail de thèse concerne la sécurisation des circuits électroniques contre les attaques (dites SCA) qui visent leur implémentation. Les algorithmes cryptographiques ont été traditionnellement étudiés pour résister aux attaques théoriques. Néanmoins, dès lors que ces algorithmes sont mis en oeuvre sur des dispositifs concrets, de nouvelles attaques deviennent possibles. Effectivement, de l'information peut être extraite passivement (par observation). Cette information complémentaire, communément appelée "canal caché", apporte un pouvoir supplémentaire aux attaquants. Les canaux cachés les plus populaires sont la consommation électrique et le rayonnement électromagnétique. Nous montrons tout d'abord que les attaques sur les canaux cachés sont structurelles, c'est-à-dire inhérentes au traitement de l'information. Il se trouve par ailleurs que les algorithmes cryptographiques sont spécialement sensibles aux SCA, à cause des propriétés constitutives des fonctions booléennes utilisées. Le talon d'Achille principal est l'architecture RTL de l'opérateur cryptographique. Effectivement, les transferts de registres rendent possible une attaque dite en distance de Hamming. Nous continuons en recherchant des moyens permettant de ne fuir pratiquement aucune information exploitable par un attaquant. Des portes logiques sécurisées sont conçues de sorte à minimiser les violations de symétrie. Une stratégie de routage équilibré obéi aux mêmes critères. La conservation de la symétrie est traitée avec un soin tout particulier, aboutissant à la méthode générique de "backend duplication".

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Laabidi, Selma. "Méthodologie de conception de composants intégrés protégés contre les attaques par corrélation". Phd thesis, Ecole Nationale Supérieure des Mines de Saint-Etienne, 2010. http://tel.archives-ouvertes.fr/tel-00488013.

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Les circuits cryptographiques, parce qu'ils contiennent des informations confidentielles, font l'objet de manipulations frauduleuses, appelées communément attaques, de la part de personnes mal intentionnées. Plusieurs attaques ont été répertoriées et analysées. Parmi elles, les attaques DPA (Differential Power Analysis), DEMA (Differential Electromagnetic Analysis), DBA (Differential Behavior Analysis) et les attaques en probing forment la classe des attaques par corrélation et sont considérés comme les plus redoutables car elles permettent de retrouver, à moindre coût, les clefs de chiffrement des algorithmes cryptographiques. Les concepteurs de circuits sécurisés ont été donc amené à ajouter des parades, appelées contre-mesures, afin de protéger les circuits de ces attaques. Ces contremesures doivent impacter au minimum les performances et le coût du circuit. Dans cette thèse, nous nous intéressons dans un premier temps aux attaques par corrélation, le principe de ces attaques est décrit ainsi que les principales contre-mesures pour y parer. Un formalisme décrivant de manière unique ces attaques est aussi proposé. Dans un deuxième temps, nous étudions les outils d'évaluation sécuritaires qui permettent d'estimer la résistance des circuits intégrés face aux attaques par corrélation. Après un état de l'art sur les outils existants, nous décrivons notre outil basé sur une recherche de corrélations entre le modèle du concepteur et le modèle qui peut être prédit par un attaquant. L'analyse de corrélations permet de déterminer les bits les plus sensibles pour mener à bien une attaque. Cet outil est intégré dans le flot de conception permettant ainsi d'évaluer la résistance des algorithmes cryptographiques au niveau RTL (Register Transfer Level) et portes.

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Lacruche, Marc. "Caractérisation sécuritaire de circuits basse-consommation face aux attaques par laser". Electronic Thesis or Diss., Aix-Marseille, 2016. http://www.theses.fr/2016AIXM4331.

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La minimisation de la consommation d'énergie est primordiale lors de la conception de circuits. Cependant, il est nécessaire de s'assurer que cela ne compromette pas la sécurité des circuits. Et ce particulièrement face aux attaques physiques, les appareils mobiles étant des cibles idéales pour ces dernières.Ce travail vise à évaleur l'impact du body-biasing sur la résistance des circuits aux attaques laser. Ces techniques permettent d'ajuster dynamiquement le ratio consommation/performance d'un circuit en modifiant la tension de polarisation des caissons. Le manuscrit se découpe en quatre chapitres. Il commence par un état de l'art. Puis, le banc de test laser utilisé est présenté ainsi que le travail effectué pour permettre son automatisation et une première étude sur l'impact des impulsions laser de courte durée sur les mémoires SRAM. Le troisième chapitre rapporte les résultats d'une campagne d'injection de faute laser sur des mémoires soumises au body-biasing. Celle-ci permet de mettre en évidence une augmentation de la sensibilité au laser des circuits lorsque leur tension d'alimentation est réduite et que le Forward Body Biasing est utilisé. A partir de ces résultats, le dernier chapitre propose une méthode utilisant les capacités basse-consommation d'un microcontrôleur pour durcir un AES matériel. Ces travaux permettent ainsi de montrer que les techniques de réduction de la consommation peuvent constituer un risque sécuritaire potentiel si elle ne sont pas prises en compte correctement. Cependant, les capacités apportées au circuit dans ce cadre peuvent être détournées pour améliorer sa résistance aux attaques
The increasing complexity of integrated circuits and the explosion of the number of mobile devices today makes power consumption minimisation a priority in circuit design. However, it is necessary to make sure that it does not compromise the security of sensitive circuits. In this regard, physical attacks are a particular concern, as mobile devices are ideal targets for these attacks.This work aims at evaluating the impact of body-biasing on circuit vulnerability to laser attacks. These methods allow to dynamically adjust the performance/consumption ratio of a circuit by modifying the bias voltage of the body. It is divided in four chapters. It begins by introducing cryptography, physical attacks and low power design methods. Then the test bench used during this thesis is described, as well as the developpement work done in order to allow its automation. Then an initial study of the impact of short duration laser pulses on SRAM memories is presented. The third chapter reports the results of a laser fault injection campaign on memories subjected to Forward Body-Biasing. The results show a sensitivy increase of the circuits when supply voltage is lowered and FBB is activated. Based on these results, the last chapter introduces a method using the body-biasing and voltage scaling capabilities of a microcontroller to harden a hardware AES embedded on the latter.In conclusion, this works shows that low-power design methods can induce additional security risks if they are not carefully taken into account. However the additional capabilities of the circuits intended for power consumption reduction can be used in a different way to enhance device resillience to attacks

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Maghrebi, Houssem. "Les contre-mesures par masquage contre les attaques HO-DPA : évaluation et amélioration de la sécurité en utilisant des encodages spécifiques". Phd thesis, Télécom ParisTech, 2012. http://pastel.archives-ouvertes.fr/pastel-00913472.

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Les circuits électroniques réalisés avec les méthodes de conception assisté par ordinateur usuelles présentent une piètre résistance par rapport aux attaques physiques. Parmi les attaques physiques les plus redoutables figurent les attaques sur les canaux cachés, comme la ''timing attack'' ou la DPA, qui consistent à enregistrer une quantité physique (temps, consommation) fuie par le circuit pendant qu'il calcule. Cette information peut être exploité pour remonter aux secrets utilisés dans des calculs de chiffrement ou de signature. Plusieurs méthodes de durcissement des circuits contre les attaques sur les canaux cachés ont été proposées. On peut en distinguer deux catégories : Les contre-mesures par dissimulation (ou par logique différentielle), visant à rendre la fuite constante, donc statiquement indépendante des secrets. Les contre-mesures par masquage, visant à rendre la fuite aléatoire, donc statistiquement indépendante des secrets. La contre-mesure par masquage est la moins complexe et la plus simple à mettre en oeuvre, car elle peut s'appliquer au niveau algorithmique comme au niveau logique. Idéalement, le concepteur s'affranchit donc d'un placement-routage manuel, comme cela est le cas des contre-mesures statiques. En revanche elle est la cible d'attaques du second ordre, voire d'ordre plus élevé, permettant d'exhiber le secret en attaquant plusieurs variables simultanément. Cette thèse se fixe comme objectifs l'analyse en robustesse et complexité des implémentations de contre-mesures par masquage et la proposition des nouvelles structures de masquage qui permettent de faire face aux attaques d'ordre élevé.

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Poucheret, François. "Injections électromagnétiques : développement d’outils et méthodes pour la réalisation d’attaques matérielles". Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20255/document.

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Les attaques en fautes consistent à perturber le fonctionnement d'un circuit intégré afin d'accéder à des informations confidentielles. Ce type d'attaque est critique pour la sécurité d'une application, en raison de la vaste gamme d'effets possibles : saut d'instructions, modifications de valeurs de registres … Les moyens mis en œuvre pour corrompre le fonctionnement d'un dispositif électronique sont divers et variés. Un circuit peut ainsi être utilisé en dehors de ses limites opérationnelles (en T°, V ou fréquence d'horloge), être soumis à de brusques variations de tension ou voir son signal d'horloge altéré. Ces attaques restent néanmoins globales, car elles perturbent le circuit dans son intégralité. De fait, elles sont facilement détectables par les nombreuses contremesures et capteurs intégrés de nos jours dans les circuits sécurisés. Des techniques plus élaborées ont ainsi vu le jour, notamment attaques dites LASER. Elles permettent de cibler une zone définie du circuit avec un effet très local, diminuant les risques d'être détectées par les capteurs ainsi que l'apparition de dysfonctionnements complets du système. Toutefois, ces attaques nécessitent une préparation physico-chimique du circuit, à la fois coûteuse et potentiellement destructrice pour l'échantillon ciblé. En raison de leur propriété de pénétration dans les matériaux, les injections électromagnétiques (Electromagnetic Injections) permettent, en théorie, de s'affranchir de toute étape de préparation. Leur capacité à transmettre de l'énergie sans contact direct, ainsi que la possibilité de les produire en possédant un matériel peu onéreux en font une technique de perturbation à fort potentiel. C'est dans ce contexte que cette thèse, intitulée « Injections électromagnétiques : développement d'outils et méthodes pour la réalisation d'attaques matérielles. » a été menée avec comme principaux objectifs la recherche de moyens de perturbation sans contact ne nécessitant pas d'étapes de préparation des échantillons, et produisant des effets localisés. Plus particulièrement, ces travaux de recherche ont donc d'abord été axés sur la réalisation d'une plateforme d'attaques basées sur la génération d'ondes EM harmoniques, en se focalisant sur les éléments clés que sont les sondes d'injection. Diverses expérimentations sur circuits intégrés en technologie récente, notamment sur une structure de générateur d‘horloge interne, ont permis de valider son efficacité. Enfin, des attaques sur générateurs de nombres aléatoires ont également été réalisées et ont démontré la possibilité de réduire l'aléa produit en sortie, en utilisant soit le phénomène de ‘locking' ou de manière plus surprenante, en provocant des fautes lors de l'échantillonnage des données par les éléments mémoires
Attacks based on fault injection consist in disturbing a cryptographic computation in order to extract critical information on the manipulated data. Fault attacks constitute a serious threat against applications, due to the expected effects: bypassing control and protection, granting access to some restricted operations… Nevertheless, almost of classical ways (T°,V,F) and optical attacks are limited on the newest integrated circuits, which embed several countermeasures as active shield, glitch detectors, sensors… In this context, potentials of Electromagnetic active attacks must undoubtedly be taken into account, because of their benefits (penetrating characteristics, contactless energy transmission, low cost power production…). In this work, EM active attacks based on continuous mode are presented, with a particular attention to the development and optimization of injection probes, with a complete characterization of EM fields provided by each probe at the IC surface. Finally, some experiments are realized on internal clock generator or on true random numbers generators, then evaluated to prove the efficiency of these techniques. Keywords. Hardware Attacks, Faults Attacks, EM induced faults, CMOS Integrated Circuits

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De, Nardi Christophe. "Techniques d'analyse de défaillance de circuits intégrés appliquées au descrambling et à la lecture de données sur des composants mémoires non volatiles". Toulouse, INSA, 2009. http://eprint.insa-toulouse.fr/archive/00000307/.

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La protection des données stockées sur les circuits intégrés mémoires est un enjeu majeur de notre société. Aujourd’hui, ces circuits sont partout, de l'électronique grand public (carte SIM, clés USB), aux satellites en passant par les cartes bancaires et les passeports numériques. Ce travail de thèse répond à la question suivante : "Est-il possible de lire, physiquement, l'information stockée dans une mémoire non volatile (NVM) ? ". Par opposition aux attaques logicielles (software), les approches physiques (hardware) sont destructrices du composant. Pour accéder à l'information contenue dans le coeur de la mémoire, il faut donc contrôler cette destruction progressive. Nous avons mis au point une méthode en quatre étapes adaptable à chaque famille de NVM : 1) analyse technologique, 2) descrambling des adresses, 3) préparation d'échantillon pour rendre les données accessibles et 4) lecture des données. La difficulté et la complexité de ce travail se comprennent mieux en partant du résultat recherché. Par exemple, la donnée (0 ou 1) d'une cellule mémoire Flash correspond à la présence/absence d'une charge de quelques centaines d'électrons stockée sur la grille flottante d'un transistor. Lire la bonne valeur nécessite une technique à forte résolution topographique et potentielle, suffisamment peu invasive pour ne pas effacer ces électrons, mobiles par nature. Pour les technologies mémoires actuelles (noeud ≥90nm), nous montrons que le contraste de potentiel passif (PVC) ou les modes électriques de la microcopie à forces atomiques (AFM) sont adaptés à ces contraintes. Dans cette approche, l'étape n°3 de préparation d'échantillon s'avère déterminante pour mettre à nu le lieu de stockage des charges sans les perdre. La méthode mise en place dans cette thèse se base sur une caractérisation fonctionnelle et technologique des mémoires et une compréhension des techniques de préparation et d'analyse des composants. L'expérience acquise pendant ces trois ans montre l'importance du choix de la technique de lecture et de l'ajustement des paramètres en fonction du type de mémoire à analyser. Pour les futures technologies (noeud ≤65nm) ou silicium sur isolant (SOI), notre méthode devrait rester applicable
Protection of data stored on integrated circuit memories is a major preoccupation of our society. Today, these circuits are everywhere, from electronics for the general public (SIM charts, USB flash memories), to satellites, bank cards and numerical passports. This thesis strives to answer the following question: “Is it possible to physically read the information stored in a non volatile memory (NVM)?”. Contrary to software attacks, physical approaches (hardware) destroy components. To reach the information contained in the core of a memory, this progressive destruction must be controlled. We have developed a four stage method adapted to each NVM family: 1) technological analysis, 2) address descrambling, 3) sample preparation to make data accessible and 4) data reading. The difficulty and complexity of this work can be better understood if we start with the desired result. For example, the data (0 or 1) of flash memory cell corresponds to the presence/absence of a charge of several hundred electrons stored on the floating gate of a transistor. Detecting the correct value requires a technique with strong topographic and potential resolution, which is as non invasive as possible to avoid erasing the electrons which are by nature, highly mobile. For current memory technologies (node ≥90nm), we show that passive voltage contrast (PVC) or electric modes of Atomic Force Microscopy (AFM) are adapted to these constraints. With this approach, stage n°3 of sample preparation is the key step to expose storage location of programmed charges without losing them. The method described in this thesis is based on a functional and physical characterization of memories coupled with an understanding of component preparation and analysis techniques. The experience gained over the past three years shows the importance of choosing the right reading technique and adjusting parameters according to the type of memory to be analyzed. For future technologies (node ≤65nm) or silicon on insulator (SOI), our method should remain applicable

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Zbrzeski, Adeline. "Circuits intégrés d’enregistrement et d’analyse en temps réel des potentiels de champ neuronaux : application au traitement de la maladie de Parkinson, par contrôle adaptatif de stimulations cérébrales profondes". Thesis, Bordeaux 1, 2011. http://www.theses.fr/2011BOR14328/document.

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Resumen

La maladie de Parkinson est la seconde maladie neuro-dégénérative la plus fréquente à travers le monde. Dans ce contexte, le projet de recherche associé à cette thèse vise à améliorer le traitement symptomatique de la maladie de Parkinson, par le développement de procédés de stimulation cérébrale profonde adaptative. Le travail de cette thèse repose sur la conception d’un ASIC d’enregistrement et de traitement de signaux neuronaux, répondant à divers enjeux :un traitement continu et en temps réel focalisé sur des bandes spécifiques très basses-fréquences et largement configurables. L’objectif est d’utiliser l’information traitée pour le contrôle et la génération d’un signal de stimulation. Cet ASIC a été développé, caractérisé électroniquement et utilisé dans un contexte in vivo. Un système en boucle fermée a été réalisé à partir de cet ASIC, se montrant fonctionnel. Ces validations expérimentales in vivo ouvrent de nombreuses possibilités d’investigation du concept de stimulation cérébrale en boucle fermée
Parkinson’s disease is the second most common neurodegenerative diseases throughout theworld. In this context, the research project associated with this thesis is to improve the symptomatictreatment of Parkinson’s disease through the development process of deep brain stimulationadaptive. The work of this thesis is based on the design of an ASIC for recording andprocessing of neural signals, in response to a variety of issues : ongoing treatment and real-timefocus on specific bands of very low-frequency and highly configurable. The goal is to use theprocessed information to the control and generation of a stimulation signal. This ASIC wasdeveloped, characterized and used electronically in a context in vivo. A closed-loop system wasmade from the ASIC, showing functional. These in vivo validations open up many possibilitiesfor investigation of the concept of closed-loop brain stimulation

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Lacruche, Marc. "Caractérisation sécuritaire de circuits basse-consommation face aux attaques par laser". Thesis, Aix-Marseille, 2016. http://www.theses.fr/2016AIXM4331/document.

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Resumen

La minimisation de la consommation d'énergie est primordiale lors de la conception de circuits. Cependant, il est nécessaire de s'assurer que cela ne compromette pas la sécurité des circuits. Et ce particulièrement face aux attaques physiques, les appareils mobiles étant des cibles idéales pour ces dernières.Ce travail vise à évaleur l'impact du body-biasing sur la résistance des circuits aux attaques laser. Ces techniques permettent d'ajuster dynamiquement le ratio consommation/performance d'un circuit en modifiant la tension de polarisation des caissons. Le manuscrit se découpe en quatre chapitres. Il commence par un état de l'art. Puis, le banc de test laser utilisé est présenté ainsi que le travail effectué pour permettre son automatisation et une première étude sur l'impact des impulsions laser de courte durée sur les mémoires SRAM. Le troisième chapitre rapporte les résultats d'une campagne d'injection de faute laser sur des mémoires soumises au body-biasing. Celle-ci permet de mettre en évidence une augmentation de la sensibilité au laser des circuits lorsque leur tension d'alimentation est réduite et que le Forward Body Biasing est utilisé. A partir de ces résultats, le dernier chapitre propose une méthode utilisant les capacités basse-consommation d'un microcontrôleur pour durcir un AES matériel. Ces travaux permettent ainsi de montrer que les techniques de réduction de la consommation peuvent constituer un risque sécuritaire potentiel si elle ne sont pas prises en compte correctement. Cependant, les capacités apportées au circuit dans ce cadre peuvent être détournées pour améliorer sa résistance aux attaques
The increasing complexity of integrated circuits and the explosion of the number of mobile devices today makes power consumption minimisation a priority in circuit design. However, it is necessary to make sure that it does not compromise the security of sensitive circuits. In this regard, physical attacks are a particular concern, as mobile devices are ideal targets for these attacks.This work aims at evaluating the impact of body-biasing on circuit vulnerability to laser attacks. These methods allow to dynamically adjust the performance/consumption ratio of a circuit by modifying the bias voltage of the body. It is divided in four chapters. It begins by introducing cryptography, physical attacks and low power design methods. Then the test bench used during this thesis is described, as well as the developpement work done in order to allow its automation. Then an initial study of the impact of short duration laser pulses on SRAM memories is presented. The third chapter reports the results of a laser fault injection campaign on memories subjected to Forward Body-Biasing. The results show a sensitivy increase of the circuits when supply voltage is lowered and FBB is activated. Based on these results, the last chapter introduces a method using the body-biasing and voltage scaling capabilities of a microcontroller to harden a hardware AES embedded on the latter.In conclusion, this works shows that low-power design methods can induce additional security risks if they are not carefully taken into account. However the additional capabilities of the circuits intended for power consumption reduction can be used in a different way to enhance device resillience to attacks

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Tesis sobre el tema "Circuits intégrés – Mesures de sécurité"

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