Tesis: "Circuits intégrés analogiques et mixtes"

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Ihs, Hassan. "Test intégré autonome des circuits analogiques et mixtes". Montpellier 2, 1997. http://www.theses.fr/1997MON20213.

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Resumen

Cette these propose des techniques de test integre en domaine statique (dc) des circuits analogiques et mixtes analogique-numerique. Le premier chapitre presente une vue globale des problemes lies au test des circuits mixtes. Ensuite, une revue de l'etat de l'art en matiere de test integre de ces circuits est presentee. Le deuxieme chapitre traite de la testabilite en courant et en tension des cellules analogiques elementaires. Une etude sur la testabilite en courant de cellules de type amplificateur operationnel nous a conduit a degager une technique generale de test pour ce type de cellules. Cette technique consiste a saturer la cellule sous test (par le controle de ces tensions d'entrees) et a observer le nud de tension interne correspondant a la sortie de son etage differentiel. Des taux de couverture de fautes proches de 100% sont alors obtenues. Ensuite, nous avons mis au point un capteur de tension original permettant l'analyse complete de la signature issue du nud sous test. Ce capteur offre la possibilite de realisation de l'analyse de signature a tres faible cout en surface de silicium ajoutee. Le troisieme chapitre est consacre au test integre des circuits a capacite commutees. Apres un bref rappel de la technique des capacites commutees, deux techniques de test de ces circuits tirant profit de leur nature particuliere ont ete proposees. Les deux techniques utilisent la possibilite de reconfiguration des circuits a capacites communautees par des moyens de cvt pour realiser des circuits facilement testables en dc. La premiere permet de mesurer directement in-situ les rapports capacitifs intervenant dans la fonction de transfert d'un circuit a capacite commutees. Les performances de ce circuit sont ensuite evaluees permettant ainsi de s'affranchir du probleme delicat de la modelisation de fautes analogiques. La deuxieme technique offre la possibilite de realiser l'integration complete des ressources de test des circuits a capacites commutees. Deux algorithmes de synthese haut niveau des ressources de testabilite mis en uvre par les deux techniques ont ete proposes. Il a aussi ete montre qu'un dimensionnement adequat des composants de cvt permet de minimiser leur influence sur le fonctionnement normal du circuit pour une large gamme de frequences. Enfin, les validations realisees montrent la viabilite de ces deux techniques.

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Lao, Eric. "Placement et routage de circuits mixtes analogiques-numériques CMOS". Electronic Thesis or Diss., Sorbonne université, 2018. http://www.theses.fr/2018SORUS575.

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Resumen

Avec l’évolution des procédés technologiques d’intégration, le traitement numérique devient de plus en plus rapide tout en coûtant moins en surface et en consommation d’énergie. La diminution des dimensions est effectuée au détriment de la précision des blocs analogiques. L’idée est de bénéficier des performances offertes par les circuits numériques pour relâcher les spécifications des blocs analogiques et gagner ainsi globalement en surface et consommation. Or les concepteurs de circuits mixtes analogiques-numériques sont confrontés à une situation où ils doivent choisir entre un flot purement analogique et un flot purement numérique, chacun des deux ignorant l’autre. Cette thèse propose un flot de conception mixte du dessin des masques en unifiant le flot de conception numérique et analogique Dans une phase de placement, le concepteur est amené à décrire un placement relatif de son circuit sous la forme d’un script permettant à notre outil de générer un ensemble de placements valides. Par la suite, une phase de routage global détermine de manière grossière les chemins les plus courts permettant de joindre les connecteurs de chaque net. Ces chemins prennent en compte diverses contraintes du circuit telles que des obstacles ou des contraintes de symétrie. Une phase de routage détaillé vient ensuite compléter la construction et la résolution des problèmes de superposition des fils de routage. Notre flot de conception est appliqué à plusieurs circuits analogiques et mixtes de tailles différentes. Notre approche a pour objectif de donner du contrôle aux concepteurs tout au long de la conception du dessin des masques
As the technological processes of integration on silicon evolve by increasing the fine engraving and the integration density, digital processing has become faster at a lower cost in area and power consumption. This reduction in size is made at the expense of analog blocks' precision. The idea is to take advantage of the performance offered by digital circuits to release the specifications for analog blocks and globally win area occupation and consumption. Yet, analog-digital mixed circuit designers are faced with a situation where they have to choose between a purely analog design flow or a pure digital design flow, each ignoring the other. In this thesis, we introduced a new mixed-signal design flow, which aims at unifying both digital and analog design flows. Our design flow is divided into three steps: a placement step, a global routing step and a detailed routing step. During the placement step, the designer describes the relative placement and a set of constraints and our placement tool will generate all the valid placements respecting these constraints. The global routing step determines approximately the shortest path to connect the connectors according to a netlist. The shortest paths take into account several constraints such as symmetry constraints or avoiding obstacles. Finally, the detailed routing step completes the construction of each wire and resolve overlap issues of the wires. Our design flow has been applied to several analog and mixed-signal circuits, placed and routed within a few seconds. Our main goal is to give control to the designer all along the layout design flow steps

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Benzarti, Walid. "Modélisation et caractérisation de la cellule mémoire de type eeprom pour la simulation et la conception de circuits intégrés analogiques et mixtes". Paris, ENST, 1999. http://www.theses.fr/1999ENST0032.

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Actuellement, le marché des mémoires atteint la quasi moitié de la production des circuits intègres. Cette évolution est principalement due à l'amélioration de la technologie de fabrication des mémoires. Dans ce sens, l'essor important que connaissent les applications RFID (radio frequency identification), nécessitant une sauvegarde permanente de l'information, a permis de focaliser une attention particulière dans l'étude et l'amélioration des performances des mémoires non volatiles. La sélectivité du bit programme permise par la cellule eeprom (electrically erasable programmable read only memory) ainsi qu'une dégradation moindre par rapport à d'autres types de cellules mémoires donne une importance particulière a l'emploi des eeprom's dans la conception de circuits intègres analogiques et mixtes. Afin d'améliorer les performances de ces circuits et d'explorer de nouvelles applications, nous nous sommes proposés de modéliser et de caractériser la cellule eeprom. Pour la simulation et la conception de circuits intègres, ce modèle doit allier simplicité et précision. Un contrat liant la société st-microelectronics et l'école nationale supérieure des telecommunications a autorisé la validation du modèle développe sur la cellule eeprom 0. 8m en technologie simple polysilicium. Une étude statistique a permis d'évaluer la sensibilité des caractéristiques de la cellule eeprom face à la variation de ses principaux paramètres technologiques. Une deuxième collaboration avec la société Inside technologies était à l’ origine d'une étude similaire sur la cellule eeprom 0. 8m en technologie double polysilicium. Le modèle développe récurrent a été utilise pour simuler le bloc analogique de la carte à puce. Les résultats obtenus ont montré une bonne concordance entre mesures et simulations. Plus encore, ce modèle a permis d'évaluer l'évolution de certaines variables importantes inexplorables par l'utilisation d'un modèle générique de la cellule eeprom. Enfin, la possibilité de programmation de la tension de seuil de ce type de cellules mémoire était à l’ origine de la conception d'un circuit de calibrage pour améliorer l'appariement des amplificateurs opérationnels. Les résultats de simulation ont montré une réduction de l'offset de l'aop de 10mv à une valeur de 280v.

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Bornat, Yannick. "Réseaux de neurones sur silicium : une approche mixte, analogique / numérique, pour l'étude des phénomènes d'adaptation, d'apprentissage et de plasticité". Phd thesis, Université Sciences et Technologies - Bordeaux I, 2006. http://tel.archives-ouvertes.fr/tel-00181353.

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Dans un contexte où l'usage de circuits neuromimétiques se généralise au sein des neurosciences, nous étudions ici leur intégration au sein de réseaux adaptatifs. Les circuits mis en oeuvre se basent sur un modèle proche de la biologie résolu en continu et en temps réel. Les calculs relatifs à l'adaptation du réseau sont réalisés en numérique temps réel, logiciel et/ou matériel. La partie logicielle est assurée par un ordinateur interfacé à travers le bus PCI, tandis que la partie matérielle utilise des EPGAS. Trois générations sont présentés avec une analyse critique sur leur utilisation comme système de simulation de réseau neuronal.

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Levi, Timothée. "Méthologie de développement d'une bibliothèque d'IP-AMS en vue de la conception automatisée de systèmes sur puces analogiques et mixtes: application à l'ingénierie neuromorphique". Phd thesis, Université Sciences et Technologies - Bordeaux I, 2007. http://tel.archives-ouvertes.fr/tel-00288469.

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Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèques d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogique, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie. Ces travaux proposent également une méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.

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Sienkiewicz, Magdalena. "Méthodologie de localisation des défauts soft dans les circuits intégrés mixtes et analogiques par stimulation par faisceau laser : analyse de résultats des techniques dynamiques paramétriques". Thesis, Bordeaux 1, 2010. http://www.theses.fr/2010BOR14028/document.

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Cette thèse s’inscrit dans le domaine de la localisation de défauts de type «soft» dans les Circuits Intégrés (CI) analogiques et mixtes à l’aide des techniques dynamiques de stimulation laser en faible perturbation. Les résultats obtenus à l’aide de ces techniques sont très complexes à analyser dans le cas des CI analogiques et mixtes. Ce travail porte ainsi particulièrement sur le développement d’une méthodologie facilitant l’analyse des cartographies laser. Cette méthodologie est basée sur la comparaison de résultats de simulations électriques de l’interaction faisceau laser-CI avec des résultats expérimentaux (cartographies laser). L’influence des phénomènes thermique et photoélectrique sur les CI (niveau transistor) a été modélisée et simulée. La méthodologie a été validée tout d’abord sur des structures de tests simples avant d’être utilisée sur des CI complexes que l’on trouve dans le commerce
This thesis deals with Soft failure localization in the analog and mixed mode Integrated Circuits (ICs) by means of Dynamic Laser Stimulation techniques (DLS). The results obtained using these techniques are very complex to analyze in the case of analog and mixed ICs. In this work we develop a methodology which facilitates the analysis of the laser mapping. This methodology consists on combining the experimental results (laser mapping) with the electrical simulations of laser stimulation impact on the device. The influence of photoelectric and thermal phenomena on the IC (transistor level) has been modeled and simulated. The methodology has been validated primarily on test structures before being used on complex Freescale ICs existing in commerce

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Saïghi, Sylvain. "Circuits et systèmes de modélisation analogique de réseaux de neurones biologiques : application au développement d'outils pour les neurosciences computationnelles". Phd thesis, Université Sciences et Technologies - Bordeaux I, 2004. http://tel.archives-ouvertes.fr/tel-00326005.

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Ce sujet de recherche a pour principaux objectifs la réalisation d'une bibliothèque de fonctions électroniques analogiques intégrées réalisant les opérations mathématiques présentes dans les modèles des canaux ioniques des neurones et l'évaluation des éléments de cette même bibliothèque. Ce travail se poursuit par la conception d'un système démonstrateur basé sur un circuit intégré analogique neuromimétique utilisant la bibliothèque d'opérateurs pour que ce même circuit intégré puisse être utilisé dans de nouvelles expériences mettant en oeuvre la technique hybride. En fonction des performances du circuit, il a été aussi étudié la faisabilité de son utilisation pour le développement d'un outil d'extraction des paramètres d'une cellule nerveuse, voire même d'un mini-réseau composé de moins d'une dizaine de neurones, par la technique d'optimisation.

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Li, Yao. "Proposition d'extension à SystemC-AMS pour la modélisation, la conception et la vérification de systèmes mixtes analogiques-numériques". Thesis, Paris 6, 2015. http://www.theses.fr/2015PA066190.

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Parmi les produits électroniques de l’industrie des semi-conducteurs, les applications mixtes numériques-analogiques (AMS) représentent une part de marché à forte croissance. Le principal problème pour la conception de systèmes AMS est l’absence de flot de conception standard, puisque les blocs AMS ne peuvent pas être synthétisés de façon systématique `a partir d’une spécification de haut niveau en l’absence d’information au niveau transistor. Par ailleurs, il est très difficile de modéliser les caractéristiques au niveau transistor dans des descriptions comportementales de plus haut niveau (système). Face à ces d´défis, nous proposons une plateforme de modélisation, de dimensionnement et de vérification unifiée. La plate-forme repose sur une méthode de dimensionnement ascendant des blocs analogiques et une approche de simulation descendante depuis le système jusqu’aux transistors. Les différents niveaux d’abstraction envisagés sont d´écrits grâce aux langages C/C ++ et SystemC-AMS. En outre, nous expliquons comment UVM-SystemC-AMS développé dans le cadre du projet européen FP7 VERDI, fournit une m´méthode pour la vérification des systèmes AMS avec des interactions HW / SW. Nous appliquons ces méthodes à deux circuits. Le premier est un circuit de conversion analogique numérique pipeline à 3 étages et 6 bits. Il présente une vue hiérarchique du processus de conception. Le second est un sous-système analogique d’un système implantable de télémétrie, qui inclut une boucle de rétroaction
Mixed-signal applications are among the fastest growing market segments in the electronics and semiconductor industry. This is driven by the growth opportunities in mobile communication, networking, power management, automotive, medical, imaging, and security applications, which all require analog and mixed-signal (AMS) content. One bottleneck exists if the designs include analog components together with digital ones. Digital design has a well-defined, top-down design methodology, but AMS design has traditionally been an ad hoc custom design process, it is more time-consuming interactive process and fully based on designerÕs expertise. The major difficulty is how to model the impact of circuit non-idealities and technology process variations on system- level performances.In this thesis, we present an unified modeling, design and verification platform with a fast sizing and biasing methodology. The proposed methodology propagates the circuit-level non- idealities into system-level simulations in a very natural way. The methodology synchronizes SystemC-AMS TDF MoC and electrical circuit simulator (SPICE), which enables to mix non- conservative system-level model with conservative nonlinear circuit netlist. Besides, we explain how UVM-SystemC-AMS developed in the FP7 Verdi project, provides an unified methodology for the verification of systems having interconnected AMS, HW/SW. In order to explore the effectiveness of the proposed methodology, two case studies are investigated: a 3-stage 6-bit ADC pipeline and a voltage regulator for an implantable telemetric system. The problem of hierarchical design is illustrated in the 3-stage 6-bit ADC pipeline while the problem of system architecture with feedback loop is illustrated in the implantable telemetric system

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Lévi, Timothée. "Méthodologie de développement d'une bibliothèque d'IP-AMS en vue de la conception automatisée de systèmes sur puces analogiques et mixtes : application à l'ingénierie neuromorphique". Bordeaux 1, 2007. http://www.theses.fr/2007BOR13480.

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Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèque d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogiques, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.

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Wei, Zhaopeng. "Auto-polarisation de la grille arrière pour auto-calibration de cellules analogiques et mixtes en technologie UTBB-FDSOI". Thesis, Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4033.

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Dans la course à la miniaturisation des circuits électroniques intégrés, il semble maintenant acquis que les technologies UTBB-FDSOI sont mieux adaptées aux tailles nanométriques, car elles peuvent limiter les problèmes dus aux variations aléatoires des dopages utilisés dans les transistors classiques de type “bulk” et apporter une amélioration significative en termes de performances et de conception de faible puissance. Les travaux de thèse présentés dans ce mémoire apportent une contribution significative au développement et à la mise au point de nouveaux blocs de base pour la conception et la réalisation d’une boucle à verrouillage de phase (PLL) utilisant la logique complémentaire en technologie UTBBFDSOI28 nm. Grâce à cette dernière, nous avons proposé un inverseur complémentaire basé sur une paire d’inverseurs à couplage croisé des grilles arrières offrant en sortie des signaux symétriques et complémentaires. Ce concept peut être étendu à toutes les cellules numériques pour générer des signaux de sortie plus stables, symétriques et résilients. D’abord nous avons conçu un oscillateur en anneaux rapide et performant composé par quatre inverseurs complémentaires délivrant des horloges de qualité en quadratures dont la fréquence d’oscillation est de 7.3 GHz. Puis, en utilisant la logique complémentaire et le contrôle de la grille arrière de cette technologie, nous proposons une solution efficace pour concevoir de nouvelles structures de VRCO, pompe de charge, PFD, diviseur etc., qui sont les éléments de base des PLL à grande vitesse et à faible bruit. Toutes ces conceptions ont été simulées et vérifiées sous Cadence. En outre, une puce de test de RO, miroir de courant et VCRO a déjà été réalisée en silicium et testée, validant l'ensemble de nos travaux
In the competition of the miniaturization of integrated electronic circuits, UTBB-FDSOI technologies are better adapted to nanometric sizes, because they can limit the problems due to the random doping variations used in conventional “bulk” transistors and bring a significant improvement in terms of performance and low power design. This thesis is a contribution to the development of novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology. Using this technology, we proposed a complementary inverter based on a pair of back-gate cross-coupled inverters offering a fully symmetrical operation of complementary signals. This design concept can be extended to any digital cells to generate more stable, symmetrical and resilient output signals. First, we designed a fast and efficient ring oscillator composed by four complementary inverters delivering quadrature clocks which oscillation frequency is 7.3GHz. Then using complementary logic and back-gate control structure, we proposed an efficient solution to produce novel structures of VRCO, PFD, Charge pump, divisor etc., which are the key building blocks of high-speed low noise PLLs. All these designs have been simulated and verified using Cadence. Moreover, a test chip of RO, current mirror and VCRO have already been realized in silicon and tested

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Bernard, Serge. "Test intégré pour Convertisseurs Analogique/Numérique". Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2001. http://tel.archives-ouvertes.fr/tel-00003665.

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Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test.

L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.

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Comte, Mariane. "Etude des Corrélations entre Paramètres Statiques et Dynamiques des CAN en vue d'optimiser leur Flot de Test". Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2003. http://tel.archives-ouvertes.fr/tel-00003666.

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Le test industriel des Convertisseurs Analogique-Numérique (CAN) consiste à évaluer les paramètres fonctionnels du composant testé afin de les comparer aux limites de tolérance fixées par le cahier des charges. On distingue ainsi les circuits sains des circuits défectueux. Les paramètres caractéristiques d'un CAN sont de deux types : statiques et dynamiques. Chaque type de paramètre nécessite une procédure de test dédiée (en général une analyse statistique et une analyse spectrale respectivement), si bien que le coût du test devient prépondérant dans le prix de revient des CAN, et plus généralement des circuits mixtes analogiques et numériques. Ainsi, réduire le coût du test des CAN est un point critique dans le contexte du test des circuits mixtes. L'objectif de cette thèse est d'étudier la faisabilité d'une procédure de test uniquement basée sur l'analyse spectrale, permettant de tester l'ensemble des performances d'un CAN. A cette fin, nous avons fait une investigation des corrélations qui existent entre les paramètres statiques et dynamiques. L'étude repose sur la simulation d'un modèle d'environnement de test des CAN. Tout d'abord, nous montrons que l'influence de chaque erreur statique sur les paramètres dynamiques est suffisamment significative pour envisager de détecter les erreurs statiques rédhibitoires à travers la mesure des performances dynamiques. Ensuite, nous évaluons l'efficacité statistique de détection des circuits défectueux pour plusieurs flots de test alternatifs reposant seulement sur l'analyse spectrale. Nous avons enfin développé un outil qui permet d'adapter l'évaluation de l'efficacité statistique de chaque flot à un contexte de test réel.

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Lémery, François. "Modélisation comportementale des circuits analogiques et mixtes". Grenoble INPG, 1995. http://www.theses.fr/1995INPG0179.

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Pour pouvoir integrer sur une seule puce des systemes toujours plus complexes comportant a la fois des fonctions numeriques et analogiques, l'utilisation d'une methodologie de conception hierarchique est indispensable. Basee sur la modelisation comportementale de chaque element du circuit, avant tout choix d'architecture, une telle approche permet en effet de reduire les temps de simulation, de conception et d'ameliorer la fiabilite. Applique avec succes dans le domaine digital, ce paradigme doit maintenant etre etendu a l'analogique. Cela est aujourd'hui possible grace a l'offre recente de puissants langages de modelisation comportementale analogique et mixte. Cette these a permis d'introduire l'utilisation de ces langages au sein de la communaute des concepteurs, par le developpement d'un environnement cao d'aide a la conception de modeles analogiques et mixtes. Il est base sur une bibliotheque fonctionnelle adaptee a la modelisation de circuits elementaires (amplificateurs operationnels) mais aussi de systemes tres complexes, tels qu'un systeme de securite air-bag. Plusieurs techniques de description ont ete abordees: macro-modelisation spice et modelisation comportementale a l'aide de plusieurs langages dont les proprietes ont ete comparees (fas, cfas, hdl-a et mast). Cet environnement comporte aussi un outil de caracterisation analogique qui permet de generer rapidement les parametres des modeles en fonction de mesures des performances du circuit associe, par des simulations electriques. En outre, pour faciliter les echanges de modeles et transferer des bibliotheques vers des langages differents, des traducteurs automatiques ont du etre elabores, tels que fas vers cfas, fas vers mast et fas vers hdl-a

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Kolarik, Vladimir. "Techniques avancées de test de circuits analogiques et mixtes analogiques/numériques". Grenoble INPG, 1994. http://www.theses.fr/1994INPG0108.

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Le test de circuits integres devient de plus en plus complique avec le niveau croissant d'integration. Les techniques de conception en vue de la testabilite doivent etre adoptees tres tot dans le cycle de la conception de circuits numeriques. Des problemes similaires existent dans le domaine de circuits analogiques et mixtes analogiques-numeriques. Le developpement de systemes testables doit etre effectue avec des precautions vis-a-vis des problemes de test. La premiere partie de ce document porte sur les methodes de test hors ligne pour les circuits analogiques et mixtes analogiques-numeriques. Un resume des methodes de test et des techniques de conception en vue de la testabilite sont presentes. Une methode particuliere pour la propagation de signal a travers des circuits analogiques a ete mise en uvre. La deuxieme partie de la these est consacree aux methodes de test en ligne. Apres une presentation de la theorie des circuits auto-testables en ligne, une methode de conception est proposee pour des circuits equilibres testables en ligne. Deux exemples de conception concluent la deuxieme partie: un echantillonneur-bloqueur testable en ligne et des controleurs auto-verifies

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Rodriguez, Dominique. "Description et simulation mixte analogique-numérique : analyse de VHDL analogique, réalisation d'un simulateur mixte". Phd thesis, Grenoble 1, 1994. http://tel.archives-ouvertes.fr/tel-00344969.

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Les outils informatiques prennent une place de plus en plus importante dans la conception de circuits VLSI. Les langages de description de matériel constituent l'interface entre ces outils et les utilisateurs. Parmi ceux-ci, il existe un standard qui est VHDL, destiné à la description de systèmes numériques. Actuellement une extension analogique est en cours de normalisation. Les deux premiers chapitres de cette thèse sont consacrés l'un aux langages de description de matériel et à une présentation de VHDL, ainsi que des remarques et analyses à propos de son extension analogique. Le second thème de cette thèse est la mise en évidence de l'importance de la simulation en mode mixte numérique-analogique. Le troisième chapitre présente les principes généraux de la simulation mixte; différentes implémentations de simulateurs mixtes sont présentés. Enfin, le dernier chapitre est consacré à la réalisation d'un simulateur mixte dont la partie numérique est un simulateur VHDL. Cette réalisation repose sur une approche de description qui permet d'utiliser la souplesse de description structurelle de VHDL pour des systèmes analogiques et mixtes

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Bounceur, Ahcène. "Plateforme CAO pour le test de circuits mixtes". Grenoble INPG, 2007. http://www.theses.fr/2007INPG0034.

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La complexité croissante des puces microélectroniques pose de très importants problèmes de test, avec des coûts en forte augmentation dus principalement à l'utilisation d'équipements de test très sophistiqués et à des temps de test trop long. Ceci est particulièrement vrai dans le cas des puces mixtes, intégrant simultanément des parties numériques ainsi que des parties analogiques, mixtes ou RF. De nombreuses recherches sont en cours dans le domaine du test de circuits mixtes. Ces recherches concernent des techniques permettant l'optimisation du test lors de la production ou lors de l'utilisation des puces dans leur application finale (test en ligne ou hors ligne). Certaines de ces techniques permettent d'ajouter des circuits additionnels dans la puce pour faciliter le test (conception en vue du test) et même réaliser un auto-test. Cependant, elles doivent être évaluées lors de la conception afin d'estimer la qualité des tests proposés et évaluer les avantages économiques obtenus. Ceci nécessite l'utilisation d'outils de CAO orientés au test (CAT) qui se font rares et généralement non commercialisés en raison de leur nature académique, ce qui limite leur application, ainsi, leur utilisation. Dans le cadre de cette thèse, nous avons développé une plateforme de CAT permettant de valider les techniques de test analogique, incluant des outils de modélisation, d'injection et de simulation de fautes ainsi que des outils de génération et d'optimisation de vecteurs de test analogiques. Une nouvelle méthode statistique a été proposée afin d'évaluer la qualité d'une technique de test lors de la phase design. Cette technique permet de fixer les limites des critères de test considérés. Ensuite, les différentes métriques de test (telles que la Couverture de fautes, le Taux de défauts ou la Perte de Rendement) sont évaluées sous la présence de fautes paramétriques ou catastrophiques. Des tests spécifiques à la détection de fautes peuvent être ajoutés pour augmenter la Couverture de fautes. Cette plateforme de CAT est intégrée dans l'environnement de conception microélectronique Cadence
The growing complexity of modern chips poses challenging test problems due to the requirement for specialized test equipment and the involved lengthy test times. This is particularly true for heterogeneous chips that comprise digital, analogue, and RF blocks onto the same substrate. Many research efforts are currently under way in the mixed-signal test domain. Theses efforts concern optimization of tests at the production stage (e. G. Off-line) or during the lifetime of the chip (on-line test). A promising research direction is the integration of additional circuitry on-chip, aiming to facilitate the test application (Design For Test) and/or to perform Built-In-Self-Test. The efficiency of such test techniques, both in terms of test accuracy and test cost, must be assessed during the design stage. However, there is an alarming lack of CAT tools, which are necessary, in order to facilitate the study of these techniques and, thereby, expedite their transfer into a production setting. In this thesis, we develop a CAT platform that can be used for the validation of analogue test techniques. The platform includes tools for fault modeling, injection and simulation, as well as tools for analogue test vector generation and optimization. A new statistical method is proposed and integrated into the platform, in order to assess the quality of test techniques during the design stage. This method aims to set the limits of the considered test criteria. Then, the different test metrics (as Fault coverage, Defect level or Yield loss) are evaluated under the presence of parametric and catastrophic faults. Some specific tests can be added to improve the structural fault coverage. The CAT platform is integrated in the Cadence design framework environment

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Beringuier-Boher, Noémie. "Evaluation et amélioration de la sécurité des circuits intégrés analogiques". Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT007.

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Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coût
With the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit

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Gallegos, Augusto. "Méthodologies pour l'intégration de circuits mixtes". Montpellier 2, 1999. http://www.theses.fr/1999MON2A120.

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Cette these propose une methodologie de conception pour les circuits specifiques asic mixtes complexes. Apres une revue des avancees realisees dans le domaine de la conception d'asic mixtes, une technique de conception est proposee. Elle est basee sur l'utilisation d'un co-simulateur analogique/numerique et de la macromodelisation spice. Dans un premier temps, nous presentons la technique de macromodelisation spice permettant d'ameliorer considerablement les performances de vitesse et de precision de la simulation electrique. Cette technique ne demande pas un temps de modelisation important et permet de creer des modeles aptes a la co-simulation. Dans un deuxieme temps, les macromodeles spice sont utilises pour la verification d'un asic mixte complexe pendant toutes les phases de la conception. En effet, le co-simulateur permettant d'analyser des circuits numeriques decrits en langage vhdl et des parties analogiques en langage spice, il est possible d'eliminer les defauts de fonctionnement d'un circuit avant de le produire. De plus, compte tenu des ameliorations introduites par la macromodelisation spice, la vitesse de la simulation est adaptee aux systemes de grande complexite et par la, le temps de conception n'est pas degrade de maniere importante. Les validations realisees ont ete basees sur diverses implantations d'asic dedies au systeme de telecommunication dect. Dans ce manuscrit, nous presentons les mesures effectuees sur deux de ces asic pour mettre en evidence la precision de la methode de verification. L'approche developpee permet ainsi de reduire considerablement les couts associes a la conception d'asic mixtes : d'une part la modelisation et la simulation rapide de systemes complexes reduit le temps de developpement, et d'autre part la precision de la technique evite la fabrication de prototypes, car il est possible de corriger tous les defauts du circuit pendant les diverses phases de simulation.

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Larguech, Syhem. "Test indirect des circuits analogiques et RF : implémentation sûre et efficace". Thesis, Montpellier, 2015. http://www.theses.fr/2015MONTS185/document.

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Être en mesure de vérifier si un circuit intégré est fonctionnel après fabrication peut s'avérer très difficile. Dans le cas des circuits analogiques et Radio Fréquence (RF) les procédures et les équipements de test nécessaires ont un impact majeur sur le prix de revient des circuits. Une approche intéressante pour réduire l'impact du coût du test consiste à mesurer des paramètres nécessitant des ressources de test faible coût et corréler ces mesures, dites mesures indirectes, avec les spécifications à tester. On parle alors de technique de test indirect (ou test alternatif) car il n'y a pas de mesure directe des spécifications, qui nécessiterait des équipements et du temps de test importants, mais ces spécifications sont estimées à partir des mesures « faibles couts ». Même si cette approche semble attractive elle n'est viable que si nous sommes en mesure d'établir une précision suffisante de l'estimation des performances et que cette estimation reste stable et indépendante des lots de circuits à traiter. L'objectif principal de cette thèse est de mettre en œuvre une stratégie générique permettant de proposer un flot de test indirect efficace et robuste. Pour être en mesure de construire cette stratégie nous avons amenés différentes contributions. Dans un premier temps, on a développée une nouvelle métrique dans cette thèse pour évaluer la robustesse des prédictions relaissées. Dans un deuxième temps, on a défini et analysé une stratégie pour la construction d'un model optimal. Cette dernière englobe un prétraitement de données ensuite une analyse comparative entre différentes méthodes de sélections de mesures indirectes aussi l'étude d'autres paramètres tels que la taille des combinaisons de mesures indirectes ainsi que celle de la taille de set d'apprentissage. Aussi on a proposé une stratégie pour une confidente exploration d'espace de mesures indirectes afin de construire plusieurs meilleurs modèles qu'on peut se servir par la suite pour résoudre des problèmes de confiance et d'optimisation. Les études comparatives réalisées ont été effectuées sur 2 cas d'études expérimentaux et à partir de métriques classiques et de la nouvelle métrique proposée permettant ainsi d'évaluer objectivement la robustesse de chaque solution.En fin, nous avons développé une stratégie complète mettant en œuvre des techniques de redondance de modèles de corrélation qui permettent d'améliorer grandement la robustesse et l'efficacité de la prise de décision en fonction des mesures obtenues. Cette stratégie est adaptable à n'importe quel contexte en termes de compromis entre le coût du test et le niveau de confiance et de précision attendu
Being able to check whether an IC is functional or not after the manufacturing process is very difficult. Particularly for analog and Radio Frequency (RF) circuits, test equipment and procedures required have a major impact on the circuits cost. An interesting approach to reduce the impact of the test cost is to measure parameters requiring low cost test resources and correlate these measurements, called indirect measurements, with the targeted specifications. This is known as indirect test technique because there is no direct measurement for these specifications, which requires so expensive test equipment and an important testing time, but these specifications are estimated w.r.t "low-cost measurements". While this approach seems attractive, it is only viable if we are able to establish a sufficient accuracy for the performance estimation and if this estimation remains stable and independent from the circuits sets under test.The main goal of this thesis is to implement a robust and effective indirect test strategy for a given application and to improve test decisions based on data analysis.To be able to build this strategy, we have brought various contributions. Initially, we have defined new metric developed in this thesis to assess the reliability of the estimated performances. Secondly, we have analyzed and defined a strategy for the construction of an optimal model. This latter includes a data preprocessing followed by a comparative analysis of different methods of indirect measurement selection. Then, we have proposed a strategy for a confidant exploration of the indirect measurement space in order to build several best models that can be used later to solve trust and optimization issues. Comparative studies were performed on 2 experimental data sets by using both of the conventional and the developed metrics to evaluate the robustness of each solution in an objective way.Finally, we have developed a comprehensive strategy based on an efficient implementation of the redundancy techniques w.r.t to the build models. This strategy has greatly improved the robustness and the effectiveness of the decision plan based on the obtained measurements. This strategy is adaptable to any context in terms of compromise between the test cost, the confidence level and the expected precision

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Desrumaux, Pierre-François. "Méthodes statistiques pour l’estimation du rendement paramétrique des circuits intégrés analogiques et RF". Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20126/document.

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De nombreuses sources de variabilité impactent la fabrication des circuits intégrés analogiques et RF et peuvent conduire à une dégradation du rendement. Il est donc nécessaire de mesurer leur influence le plus tôt possible dans le processus de fabrications. Les méthodes de simulation statistiques permettent ainsi d'estimer le rendement paramétrique des circuits durant la phase de conception. Cependant, les méthodes traditionnelles telles que la méthode de Monte Carlo ne sont pas assez précises lorsqu'un faible nombre de circuits est simulé. Par conséquent, il est nécessaire de créer un estimateur précis du rendement paramétrique basé sur un faible nombre de simulations. Dans cette thèse, les méthodes statistiques existantes provenant à la fois de publications en électroniques et non-Électroniques sont d'abord décrites et leurs limites sont mises en avant. Ensuite, trois nouveaux estimateurs de rendement sont proposés: une méthode de type quasi-Monte Carlo avec tri automatique des dimensions, une méthode des variables de contrôle basée sur l'estimation par noyau, et une méthode par tirage d'importance. Les trois méthodes reposent sur un modèle mathématique de la métrique de performance du circuit qui est construit à partir d'un développement de Taylor à l'ordre un. Les résultats théoriques et expérimentaux obtenus démontrent la supériorité des méthodes proposées par rapport aux méthodes existantes, à la fois en terme de précision de l'estimateur et en terme de réduction du nombre de simulations de circuits
Semiconductor device fabrication is a complex process which is subject to various sources of variability. These variations can impact the functionality and performance of analog integrated circuits, which leads to yield loss, potential chip modifications, delayed time to market and reduced profit. Statistical circuit simulation methods enable to estimate the parametric yield of the circuit early in the design stage so that corrections can be done before manufacturing. However, traditional methods such as Monte Carlo method and corner simulation have limitations. Therefore an accurate analog yield estimate based on a small number of circuit simulations is needed. In this thesis, existing statistical methods from electronics and non-Electronics publications are first described. However, these methods suffer from sever drawbacks such as the need of initial time-Consuming circuit simulations, or a poor scaling with the number of random variables. Second, three novel statistical methods are proposed to accurately estimate the parametric yield of analog/RF integrated circuits based on a moderate number of circuit simulations: An automatically sorted quasi-Monte Carlo method, a kernel-Based control variates method and an importance sampling method. The three methods rely on a mathematical model of the circuit performance metric which is constructed based on a truncated first-Order Taylor expansion. This modeling technique is selected as it requires a minimal number of SPICE-Like circuit simulations. Both theoretical and simulation results show that the proposed methods lead to significant speedup or improvement in accuracy compared to other existing methods

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Iskander, Ramy. "Connaissance et synthèse en vue de la conception et la réutilisation de circuits analogiques intégrés". Phd thesis, Université Pierre et Marie Curie - Paris VI, 2008. http://tel.archives-ouvertes.fr/tel-00812108.

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L'industrie des semi-conducteurs continue ses progrès impressionnants dans la miniaturisation des circuits intégrés VLSI. Les concepteurs ont inventé des méthodes permettant d'exploiter la complexité croissante des circuits intégrés à haute densité d'intégration. L'une d'elles consiste à concevoir des systèmes embarqués sur puce (SoC) à l'aide de blocs pré-existants et déjà validés (appelés IP, comme Intellectual Property), qu'ils aient été élaborés en interne à l'entreprise réalisant l'intégration du SoC ou issus d'une tierce partie. Disposer d'une bibliothèque de blocs IP paramétrés selon leurs performances en temps, surface et consommation est une clef pour optimiser le système intégré vis-à-vis de l'application ciblée. S'il existe un flot standard bien établi pour concevoir les blocs intégrés numériques, reposant sur une méthode de conception descendante, la conception de circuits analogiques reste toujours une opération sur mesure. Alors que les systèmes intégrés sur puce sont souvent mixtes analogique-numérique, les méthodes de conception diffèrent complètement entre les deux mondes. Dans cette thèse, nous proposons une méthode pour automatiser le dimensionnement et la polarisation d'un circuit analogique dans le cas général, conduisant ainsi à une définition possible d'un IP analogique. Cette méthode permet de générer automatiquement une procédure pour calculer les dimensions d'une topologie électrique connue et son point de fonctionnement en se fondant sur l'expression de la connaissance du concepteur. Cette méthode permet de détecter des hypothèses conflictuelles émises par le concepteur et de traiter les cycles résultant des boucles de contre-réaction. Plusieurs circuits analogiques sont présentés pour illustrer la généralité et la précision de cette approche.

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Valorge, Olivier. "Bruit d'Alimentation et Couplage par le Substrat dans les Circuits Mixtes". Lyon, INSA, 2006. http://theses.insa-lyon.fr/publication/2006ISAL0005/these.pdf.

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La maîtrise de la conception de circuits intégrés mixtes est un des points clés pour la réalisation des futurs systèmes intégrés monolithiques (Systems On Chip). Des blocs analogiques sont placés dans le même substrat, la même puce, que des blocs de traitement logique de plusieurs millions de transistors. Le bruit de commutation numérique peut s'avérer gênant pour l'acquisition de signaux analogiques mais aussi pour le fonctionnement du circuit numérique lui-même. La prise en compte du bruit d'alimentation et du couplage par le substrat dans ce type de circuit est difficile. Il est nécessaire d'élaborer une méthodologie permettant de modéliser le bruit d'alimentation et le couplage par le substrat dans ces circuits mixtes. Une première partie décrit les différents phénomènes impliqués dans le bruit d'alimentation et le bruit substrat. Une bonne compréhension de ces mécanismes permet de les modéliser de manière fidèle et ainsi de mettre en place une méthodologie de conception prenant en compte le bruit d'alimentation et le couplage par le substrat dans un circuit mixte. L'utilisation d'un modèle standard (ICEM) est montrée. Ce modèle est utilisable dés les premières étapes d'élaboration du circuit. Une seconde partie met en pratique les principes et méthodes décrites. Différents outils informatiques ont été mis en place pour modéliser le bruit d'alimentation et la propagation des signaux parasites dans le substrat. Un circuit de test, dédié à la caractérisation du couplage par le substrat dans les circuits mixtes et décliné sous plusieurs versions, valide les méthodes de simulation électrique mises en place, par de nombreuses comparaisons entre mesures et simulations
To reduce cost and optimize the use of resources, hospitals are prompted to regroup facilities and human resources, especially in the surgical suite. The principle of sharing resources from several surgical specialties in a multi-disciplinary surgical suite raises a number of issues, particularly regarding the design of the new structure (resources sizing, organizational alternatives) and its steering process (scheduling surgery, allocating human and material resources). At the moment, decision makers are lacking tools to address these challenges. This thesis proposes a global decision support methodology for designing the surgical suite and steering the pooled human resources. This methodology involves three main steps. We first carry out the process modeling of existing surgical suites, in order to elaborate a diagnosis and to initiate a methodology for performance improvement. In a second step these existing process models are used as a basis to elaborate models of the targeted process. These new models allow building up an activity simulation tool that enables to generate curves representing workforce requirements. We address the staffing problem of pooled personnel through the design of a set of shifts covering the estimated workload, using Integer Linear Programming (ILP) combined with discrete event simulation. In a third time, we focus on the anesthesiology personnel (nurses and physician), which are generally organized in pools of personnel, and propose solutions to the related scheduling problems. Approaches based on Mixed Linear Programming (MLP) and Constraint Programming (CP) have been developed, experimented and validated in real-world applications

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Daujan, Corinne. "Conception de circuits intégrés mixtes sous contrainte de testabilité et proposition d'une méthodologie". Bordeaux 1, 1997. http://www.theses.fr/1997BOR10680.

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Le developpement de la microelectronique a ete considerable depuis ces dix dernieres annees. Il se traduit par des tailles de composants en constante diminution offrant des possibilites d'integration, pour les circuits integres, a tres grande echelle. Cette evolution a eu lieu conjointement avec, entre autre, le developpement de nouveaux logiciels de cao, et de methodes de simulation de fautes destinees a anticiper les consequences des defauts de process et faciliter ainsi l'interpretation de certains resultats dans la phase de test du circuit. Ces methodes, tres au point dans le domaine digital, ont pris un certain retard dans le domaine de l'analogique du a la complexite de celui-ci. Ce manuscrit a pour but de proposer une methode de simulation de fautes et d'isolation de fautes pour les circuits integres analogiques et mixtes, bases sur la technique du dictionnaire de fautes. Elle est entierement automatisable car nous avons choisi de traiter les donnees de facon binaire. Son application sur des circuits concrets, prealablement concus pour des applications specifiques, a permis de determiner les avantages ainsi que les limites de cette methode.

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Caunègre, Pascal. "Contribution au test des circuits mixtes : modélisation et simulation de fautes". Toulouse, INSA, 1996. http://www.theses.fr/1996ISAT0018.

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Les recherches presentes dans cette these contribuent au test des circuits analogiques ou mixtes par l'etude des modeles de fautes et par la realisation d'outils de simulation de fautes. Les defauts physiques survenant lors de la fabrication des circuits sont inventories. Differents modeles et techniques d'injection de fautes permettant de simuler ces defauts dans les circuits analogiques sont envisages et evalues a l'aide de circuits a base de transistors mos ou bipolaires. L'effet ces defauts sur une cellule logique est analyse et l'adequation de modeles de fautes logiques existants est etudiee. De nouveaux modeles sont introduits et la construction d'un catalogue de modeles de fautes est proposee. Les court-circuits intervenant entre les signaux issus de deux cellules logiques sont traites par une methode faisant intervenir un simulateur mixte et des modeles comportementaux de cellule logiques. Cette etude est egalement etendue aux court-circuits dans les circuits mixtes. Des modeles comportementaux de systemes de test analogique sont realises et permettent de concevoir un banc de test virtuel aidant a l'ecriture des vecteurs de test. Des outils de simulation de fautes pour circuits analogiques ou mixtes sont developpes permettant de mesurer le taux de couverture de fautes du test et de selectionner les vecteurs de test. L'analyse de la sensibilite des mesures aux parametres du circuit est aussi mise a profit pour calculer le taux de couverture des fautes parametriques pour des circuits lineaires

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Saïghi, Sylvain. "SYSTÈMES NEUROMORPHIQUES ANALOGIQUES : CONCEPTION ET USAGES". Habilitation à diriger des recherches, Université Sciences et Technologies - Bordeaux I, 2011. http://tel.archives-ouvertes.fr/tel-01017791.

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Yengui, Firas. "Contribution aux méthodologies et outils d’aide à la conception de circuits analogiques". Thesis, Lyon, INSA, 2013. http://www.theses.fr/2013ISAL0098/document.

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A la différence de la conception numérique, la conception analogique souffre d’un réel retard au niveau de la solution logicielle qui permet une conception à la fois rapide et fiable. Le dimensionnement de circuits analogiques exige en effet un nombre assez élevé de simulations et de vérifications et dépend beaucoup de l’expertise du concepteur. Pour pallier à ce retard, des outils de conception automatique basés sur des algorithmes d’optimisation locale et globale sont développés. Ces outils restent encore immatures car ils n’offrent que des réponses partielles aux questions du dimensionnement, alors que l’obtention d’un dimensionnement optimal d’un circuit analogique en un temps raisonnable reste toujours un enjeu majeur. La réduction du temps de conception de circuits analogiques intégrés nécessite la mise en place de méthodologies permettant une conception systématique et automatisable sur certaines étapes. Dans le cadre de cette thèse, nous avons travaillé suivant trois approches. Il s’agit d’abord de l’approche méthodologique. A ce niveau nous préconisons une approche hiérarchique descendante « top-down ». Cette dernière consiste à partitionner le système à dimensionner en sous blocs de fonctions élémentaires dont les spécifications sont directement héritées des spécifications du niveau système. Ensuite, nous avons cherché à réduire le temps de conception à travers l’exploration de solutions optimales à l’aide des algorithmes hybrides. Nous avons cherché à profiter de la rapidité de la recherche globale et de la précision de la recherche locale. L’intérêt des algorithmes de recherche hybride réside dans le fait qu’ils permettent d’effectuer une exploration efficace de l’espace de conception du circuit sans avoir besoin d’une connaissance préalable d’un dimensionnement initial. Ce qui peut être très intéressant pour un concepteur débutant. Enfin, nous avons travaillé sur l’accélération du temps des simulations en proposant l’utilisation des méta-modèles. Ceux-ci présentent un temps de simulation beaucoup plus réduit que celui des simulations des modèles électriques. Les méta-modèles sont obtenus automatiquement depuis une extraction des résultats des simulations électriques
Contrary to digital design, analog design suffers from a real delay in the software solution that enables fast and reliable design. In this PhD, three approaches are proposed. The first is the methodological approach. At this level we recommend a "top-down" hierarchical approach. It consists of partitioning the system to size into sub-blocks of elementary functions whose specifications are directly inherited from the system level specification. Next, we aimed to reduce design time through the exploration of optimal solutions using hybrid algorithms. We attempted to take advantage of the rapid global search and local search accuracy. The interest of hybrid search algorithms is that they allow to conduct effective exploration of the design space of the circuit without the need for prior knowledge of an initial design. This can be very useful for a beginner designer. Finally, we worked on the acceleration of time simulations proposing the use of meta-models which present a more reduced time than electrical simulation models. Meta-models are obtained automatically from extracting results of electrical simulations

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Darfeuille, Sébastien. "Conception de filtres actifs analogiques radiofréquences récursifs et channélisés en technologie monolithique BiCMOS Silicium". Limoges, 2006. https://aurore.unilim.fr/theses/nxfile/default/78642b46-a1bc-4f8d-92b0-add95991a926/blobholder:0/2006LIMO0001.pdf.

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Le thème principal de ce travail est la conception de topologies originales de filtres actifs radiofréquences en technologie BiCMOS Silicium. Dans une première partie, nous dressons un état de l’art des différentes technologies intégrées. Dans une seconde partie, nous abordons la conception de deux filtres actifs reposant sur le principe des filtres récursifs. Le premier circuit, non-accordable, fait appel à une méthode originale basée sur l’utilisation d’un amplificateur différentiel pour réaliser la combinaison des signaux. Le second circuit, basé sur une approche cellulaire des filtres récursifs, est accordable indépendamment en termes de gain, bande passante et fréquence centrale. Dans une troisième partie, nous proposons deux solutions originales pour la réalisation de filtres channélisés intégrés reconfigurables. Ceux-ci permettent d’atteindre, à partir de filtre d’ordre peu élevé, d’excellentes performances en terme de sélectivité grâce à la génération de zéros de transmission
The main topic of this work is the design of original radiofrequency active filter topologies in Silicon BiCMOS technology. In a first part, the state of the art of the different existing integrated technologies is described. In a second part, we present the design of the two active filters based on recursive principles. The first circuit, non-tunable, uses a differential amplifier in order to achieve signal summation. The second circuit, based on a cellular approach of recursive filters, can be tuned independently in terms of gain, bandwidth and central frequency. In a third part, we propose two original solutions for the realisation of integrated reconfigurable channelized filters. With such topologies, and using low-order filters, excellent performances can be achieved in terms of selectivity thanks to the generation of transmission zeros

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Belkadi, Djilali. "Contribution à la modélisation et à la simulation des circuits intégrés analogiques : application aux systèmes échantillonnés et aux circuits linéaires de haute fréquence". Grenoble INPG, 1997. http://www.theses.fr/1997INPG0062.

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Ce travail est une contribution a la modelisation et la simulation temporelle des circuits integres analogiques. Suite au besoin de la conception descendante et aux limites de la simulation electrique, la conception sur differents niveaux d'abstraction est devenue necessaire. Puisque les circuits integres analogiques sont divers, nous en avons choisi deux types : les systemes echantillonnes et les circuits lineaires de haute frequence. Dans le premier genre, une methode de simulation est proposee. Elle est basee sur la linearisation du circuit par phase d'horloge et la resolution analytique des equations differentielles. La nouveaute qu'elle porte est de rendre la simulation transitoire du bruit physique possible en utilisant la notion du bruit gele. Quant aux circuits lineaires de haute frequence, une nouvelle methode appelee cifft est proposee afin de calculer une reponse impulsionnelle causale a partir des donnees frequentielles tabulees. En concretisation de ce travail, nous avons developpe deux modules delta sigma design kit et s-model (integre dans le simulateur eldo) pour la simulation transitoire des modulateurs - de type mash et les circuits definis par des donnees frequentielles tabulees.

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Parthasarathy, Chittoor Ranganathan. "Etude de la fiabilité des technologies CMOS avancées : application à la simulation de la fiabilité de conception des circuits numériques et analagiques". Aix-Marseille 1, 2006. http://www.theses.fr/2006AIX11057.

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Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l’objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l’évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s’adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d’oxyde de grille de 1. 3nm à 6. 5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l’observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L’effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l’amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l’évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d’une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l’analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l’inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l’évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.

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Rummens, François. "Systèmes intégrés pour l'hybridation vivant-artificiel : modélisation et conception d'une chaîne de détection analogique adaptative". Thesis, Bordeaux, 2015. http://www.theses.fr/2015BORD0431/document.

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La bioélectronique est un domaine transdisciplinaire qui oeuvre, entre autres, àl’interconnexion entre des systèmes biologiques présentant une activité électrique et le mondede l’électronique. Cette communication avec le vivant implique l’observation de l’activitéélectrique des cellules considérées et nécessite donc une chaine d’acquisition électronique.L’utilisation de Multi/Micro Electrodes Array débouche sur des systèmes devantacquérir un grand nombre de canaux en parallèle, dès lors la consommation etl’encombrement des circuits d’acquisition ont un impact significatif sur la viabilité dusystème destiné à être implanté.Cette thèse propose deux réflexions à propos de ces circuits d’acquisition. Une ces desréflexions a trait aux circuits d’amplification, à leur impédance d’entrée et à leurconsommation ; l’autre concerne un détecteur de potentiels d’action analogique, samodélisation et son optimisation.Ces travaux théoriques ayant abouti à des résultats concrets, un ASIC a été conçu,fabriqué, testé et caractérisé au cours de cette thèse. Cet ASIC à huit canaux comporte doncdes amplificateurs et des détecteurs de potentiels d’action analogiques et constitue le principalapport de ce travail de thèse
Bioelectronics is a transdisciplinary field which develops interconnection devicesbetween biological systems presenting electrical activity and the world of electronics. Thiscommunication with living tissues implies to observe the electrical activity of the cells andtherefore requires an electronic acquisition chain.The use of Multi / Micro Electrode Array leads to systems that acquire a large numberof parallel channels, thus consumption and congestion of acquisition circuits have asignificant impact on the viability of the system to be implanted.This thesis proposes two reflections about these acquisition circuits. One of thesereflections relates to amplifier circuits, their input impedance and consumption; the otherconcerns an analogue action potentials detector, its modeling and optimization.These theoretical work leading to concrete results, an ASIC was designed,manufactured, tested and characterized in this thesis. This eight-channel ASIC thereforeincludes amplifiers and analogue action potentials detector and is the main contribution of thisthesis

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Recoules, Hector. "Modélisation du transistor MOS submicronique : application à la conception de circuits intégrés analogiques et mixtes en technologie CMOS et BICMOS /". Paris : École nationale supérieure des télécommunications, 1999. http://catalogue.bnf.fr/ark:/12148/cb37047185b.

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Lajmi, Rania. "Caractérisation et modélisation du vieillissement des circuits analogiques et RF en technologie 28 nm FDSOI". Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT088.

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Resumen

La fiabilité des circuits électroniques analogiques et mixtes fabriqués dans des technologies silicium utilisant des oxydes de métal est fortement affectée par les variations de processus, de tension et de température (PVT). De plus, des mécanismes de vieillissement tels que l’instabilité de la température de polarisation qui peut être à l’origine d’une dégradation des diélectriques et de la tension de seuil ou encore l’injection de porteurs chauds, impactent ces circuits. La dégradation induite par ces phénomènes affecte la durée de vie et des performances des composants et des circuits.Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Peu d’études ont été menées sur l’impact de leur fiabilité sur les circuits.Cette thèse présente les résultats des recherches sur les effets des mécanismes de vieillissement sur les performances de circuits analogiques et mixtes.La dégradation de la durée de vie est induite par la dégradation de la tension de seuil et du courant de drain. Des analyses sont effectuées sur la base de simulations de vieillissement prenant en compte les modèles des mécanismes de vieillissement développé par l’équipe et des mesures des circuits implémentés en technologie 28 nm FDSOI au sein de STMicroelectronics. Des tests accélérés ont été utilisés pour évaluer l’effet du vieillissement. Des techniques de correction appropriées pour surmonter la dégradation des performances des circuits, induite par le vieillissement sont proposées.Les performances DC et AC du LDO ont été analysés avant et après vieillissement. Le stress induit une dégradation de ses performances suite à l’effet du mécanisme HCI dans les transistors et au Matching induit dans la paire de transistors chargés de la régulation. Le LDO était surdimensionné pour ne pas subir de fortes dégradations. Une analyse sur l’évolution du rendement a été faite en utilisant l’outil WICKED de Mundea.Le bruit de jitter et le temps de verrouillage de la PLL ne sont pas impactés par le vieillissement et la PLL corrige elle-même toutes dégradations et déviations de ses paramètres de sortie. Pour cela, l’étude de l’un de ses blocs importants,le VCO, a été faite. Les résultats de mesure à 125 °C montre que la frequence d’oscillation du VCO a subi une dégradation significative. Tandis que le bruit de phase relatif n’a pas été impacté.L’extraction des performances statiques et dynamiques d’un CAN de type SAR a montré une dégradation significative du rapport signal sur bruit (SNR). Afin d’identifier le bloc responsable de cette dégradation, des simulations d’un seul CAN ont été faite. Le vieillissement a un impact significatif sur le comparateur. Le vieillissement impacte les fenêtres de temps pour chaque sous bloc du comparateur ce qui engendre une décision fausse de l’un de ces blocks d’où un signal erroné à la sortie du comparateur et par conséquent une erreur de codage et une dégradation des performances du CAN.L’étude de l’effet du vieillissement sur l’amplificateur de puissance a montré une dégradation importante des figures de mérites du PA sous l’effet d’un stress RF. Ces dégradations sont dues aux dégradations de paramètres du transistor tels que la transconductance gm et la résistance rds. Une solution pour limiter les effets de ces dégradations a été proposée. Basée sur le principe de détection et de polarisation adaptative, cette technique permet de changer la polarisation du PA afin d’amener les performances dégradées à leur valeur initiale.Sur la base de ces recherches, il est possible de conclure que les mécanismes de vieillissement de la technologie CMOS 28 nm FDSOI ne constituent pas un obstacle majeur au développement de circuits analogiques et mixtes. Cependant, une analyse minutieuse des effets du vieillissement au niveau du circuit, dès la phase de conception est nécessaire.L’ajout de détecteurs, comme dans le cas du PA, apporte des solutions efficaces de détection et d’amélioration des performances
Reliability of analog and mixed signal circuits fabricated using complementary metaloxide semiconductor technologies in the deep-submicrometer technology nodes is significantly affected by process, voltage and temperature (PVT) variations. Degradationinduced due to aging mechanisms like bias temperature instability, hot carrier injection leads to additional challenges in design of reliable circuits. PVT variations and aging mechanisms together lead to lifetime degradation of device and circuit performance.There are many studies in the literature of the reliability of MOS transistors. Few studies have been conducted on the impact of their reliability on circuits.This research will study the impact of the deterioration of the MOS transistors on the performance of the developed circuits for analog and mixed applications (low dropout voltage regulator LDO, phase locked loop PLL, voltage controlled oscillator VCO, digital to analog converter CAN, power amplifier PA).Degradation lifetime induces the degradation of the threshold voltage and the drain. The surveys are conducted using aging simulations supporting models of aging mechanisms developed by our team and measurements of circuits implemented in 28nmFDSOI technology. Accelerated tests were used to evaluate the aging effect. Appropriate correction techniques for overcoming aging-induced degradation of circuit performance are proposed and studied.The DC and AC performances of LDO were analyzed before and after aging. The stress induces a degradation of these performances because of the effect of the mechanism of injection of hot carriers (HCI) on the transistors and the Matching induced in the pair of transistors responsible for the regulation. The LDO was oversized to avoid severe damage. A survey of the evolution of yield before and after aging was done using Mundea WICKED tool.The jitter noise and lock time of the PLL are not affected by aging and the PLL itself corrects any degradations and deviations of its output parameters. For this, an investigation of one of its important blocks, the VCO, was made. Measurement results at 125 ° C show that the oscillation frequency of the VCO has undergone significant degradation. While the relative phase noise has not been impacted.The aging effect on the digital analog converter SAR-ADC consisting of 16 TI-ADCs has occurred. Extraction of static and dynamic performances showed a significant degradation of the SNR. In order to identify the block responsible for this degradation, simulations of a single ADC were made. Aging has negligible impact on the switches while the comparator was identified as the most sensitive block. Aging impacts the time windows for each sub-block of the comparator which gives rise to a false decision of one of these blocks, hence a false signal at the output of the comparator, resulting in a code error and a degradation in the performance of the ADC.Investigation of the aging effect on the power amplifier has shown a significant degradation of the PA figures of merit under the effect of RF stress. These impairments are due to the degradation of transistor parameters such as transconductance gm and resistor rds. A solution for improving these degradations has been proposed. Based on the principle of detection and adaptive polarization, this technique makes it possible to change the polarization of the PA in order to bring the degraded performances to their fresh value.Based on this research, it is possible to conclude that the aging mechanisms of the 28nmFDSOI CMOS technology are not a major obstacle to the development of analogue and mixed signal systems. However, a careful analysis of the effects of aging at the circuit level, from the design phase, using the models developed at the transistor level and included in the simulators, is necessary.The incorporation of effective detection and performance enhancement solutions is possible for the implementation of extremely precise circuits

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Chevalier, Cyril. "Contribution au test intégré : générateurs de vecteurs de test mixtes déterministes et pseudo-aléatoires". Montpellier 2, 1994. http://www.theses.fr/1994MON20141.

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Le test integre est une technique de conception en vue du test qui est developpee afin de faciliter le test des circuits a tres haute echelle d'integration. L'idee principale du test integre est d'inclure dans le circuit a tester des circuits additionnels qui lui permettront de generer ses popres vecteurs de test et d'analyser ses reponses. L'objet de cette these est l'etude theorique et la realisation de structures de generation de vecteurs de test predetermines. Une architecture de generateur de vecteurs deterministes et pseudo-aleatoires resultant de transformations lineaires simples a ete proposee. Les diverses realisations experimentales demontrent la possibilite de traitement de sequences de test deterministes qui etaient jusqu'alors pratiquement irrealisables en test integre. En outre, la conjonction des deux modes de test permet d'effectuer du test integre avec une sequence de test courte et une couverture de fautes elevee. Le cout de la surface additionnelle reste modere grace a l'utilisation de vecteurs pseudo-aleatoires pour le test de la majeure partie des fautes. L'absence de restriction sur l'ordre des vecteurs permet d'envisager l'utilisation de cette architecture de generateurs sur des circuits sequentiels, ainsi que pour de nouvelles technologies ou le modele de fautes de collage ne convient pas

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Youssef, Stéphanie. "Aide au concepteur pour la génération de masques analogiques, réutilisables et optimisés, en technologie CMOS nanométrique". Paris 6, 2012. http://www.theses.fr/2012PA066645.

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Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente. La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariemenent, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout. Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexes
Electronics and semiconductor are evolving at an ever-increasing rate. New technologies are also introduced to extend CMOS into nano/molecular scale MOSFET structures. Tighter time-to-market needs are pressing the need for an automated reliable analog design flow. Automatic layout generation is a key ingredient of such flow whose design challenges are drastically exacerbated when more complex circuits and newer technologies must be hosted. The thesis presents a designer-assisted, reusable and optimized analog layout generation flow that addresses the challenges facing the automation of analog circuits. It is part of CHAMS project developed in LIP6. It has been developed in 3 phases. Firstly, we designed a library of analog Smart Devices that are parameterized, reusable, and with different layout styles. A generic language was used to describe these Devices to ease the technology migration and the layout-induced parameters calculation. Secondly, we developed the tools to generate the layout of complex circuits using the library of Smart Devices, the technology files and the designer's geometrical placement constraints needed to guarantee a certain performance. An intelligent topological representation was used to efficiently place the circuit modules given the designer's set of constraints. Thirdly, we created algorithms to optimize the layouts for different aspect ratios to minimize the area and the routing parasitic. In parallel the algorithm directly calculates and back-annotates the layout-dependent parasitic parameters. This work provides a reliable and efficient solution to allow a fast, optimized and parasitic effects-aware layout generation of complex analog circuits

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Benzarti, Walid. "Modélisation et caractérisation de la cellule mémoire de type EEPROM pour la simulation et la conception de circuits intégrés analogiques et mixtes /". Paris : École nationale supérieure des télécommunications, 2000. http://catalogue.bnf.fr/ark:/12148/cb371128759.

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Tournier, Eric. "Conception et intégration silicium de circuits et SoC analogiques et numériques micro-ondes appliqués à la synthèse agile de fréquences". Habilitation à diriger des recherches, Université Paul Sabatier - Toulouse III, 2010. http://tel.archives-ouvertes.fr/tel-00629717.

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Cette habilitation à diriger des recherches résume la majeure partie des activités que nous avons menées dans le domaine des systèmes communicants hautes fréquences, et qui nous ont permis d'en explorer l'élément central "synthèse de fréquences", dans ses déclinaisons intégrées sur silicium, véritables lignes directrices de nos travaux. Si la synthèse de fréquences est essentielle, c'est qu'elle permet aux différents standards de communication actuels (WiFi, Bluetooth, ZigBee, ...) et futurs (Wireless-HD, ...) d'exister et de cohabiter, de commuter entre les canaux des différents utilisateurs, et dans certaines techniques d'étalement de spectre, d'assurer des sauts de fréquences ultra rapides. De multiples aspects ont été abordés, dont l'originalité réside dans le croisement des approches analogiques, numériques, mixtes, basses et hautes fréquences, impliquant les niveaux composants, circuits et systèmes, depuis l'optimisation très ciblée de fonctions élémentaires jusqu'à une application de métrologie de bruit de phase totalement atypique car entièrement intégrée et reconfigurable, en passant par la remise en question d'architectures habituelles de synthèse visant à en résoudre certains défauts récurrents. En tout premier lieu, nous avons mené une activité de conception analogique " classique " d'oscillateurs intégrés, que notre participation à un projet européen nous a permis de coupler pour la première fois à des résonateurs à ondes acoustiques de volume (BAW) très sélectifs dans une approche SoC "above-IC" à 5 GHz. Ils ont affiché des performances en bruit de phase à l'état de l'art au moment de leur publication. À côté de cela, nous avons développé des activités autour de la boucle à verrouillage de phase (PLL), fonction complexe standard des synthèses de fréquences. Avec elles, nous avons pu mettre en oeuvre des techniques de conception originales dans la numérisation haute fréquence des fonctions de la boucle, diviseurs, comparateurs phase/fréquence et filt res, ce qui nous a permis de dépasser certaines limitations au regard des technologies standards utilisées, en termes de chemins critiques, de parasites et de fréquences de fonctionnement notamment. En nous intéressant à la numérisation du dernier bloc de la PLL, l'oscillateur contrôlé en tension (VCO), nous nous sommes tournés vers le synthétiseur de fréquences digital direct (DDS). C'est avec cette fonction, dont le domaine d'application se révéla bien plus large que le seul oscillateur numérique (NCO), que nous avons pu apporter les solutions les plus singulières, voire les plus osées, en totale rupture avec les habitudes du domaine basse fréquence dont elle est issue. Nous avons ainsi été les premiers à proposer une architecture basse consommation de plusieurs milliers de transistors et fonctionnant au-delà de la gamme RF (6 GHz) sur une technologie pourtant grand public. Un brevet nous a également permis de mettre en valeur un fonctionnement spécial du DDS, capable de lui faire générer facilement des impulsions ultra-large bande (UWB). Dans une dernière partie, nous avons abordé les systèmes de mesure sur puce, et en particulier la mesure intégrée de bruit de phase, paramètre dont la minimisation est essentielle à la qualité des systèmes communicants. Nous avons montré qu'il était possible de concevoir sur une technologie courante des fonctions analogiques d'instrumentation dont la contribution minime en bruit a pu permettre la création d'un banc de mesure de bruit de phase reconfigurable totalement intégré. Les déclinaisons de ce banc, décrites dans un brevet, le rendent capable aussi bien de mesurer le bruit de phase de sources de fréquences que celui résiduel de quadripôles. Nul doute que les micro et nano systèmes hétérogènes multiphysiques du futur sauront tirer bénéfice de tels bancs de mesure miniatures intégrés, autorisant un traitement du signal des plus fidèle car effectué "au plus proche" des différents capteurs à interroger. Notre contribution s' est toujours voulue volontairement appliquée, en gardant à l'esprit certaines notions élémentaires telles que le coût et la consommation raisonnés des techniques et technologies mises en oeuvre, que la quête de l'innovation et de l'excellence doit malgré tout motiver, mais que le Graal de la performance ultime peut facilement faire oublier.

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Chaahoub, Faouzi. "Etude des méthodes de conception et des outils de C. A. O. Pour la synthèse des circuits intégrés analogiques". Grenoble INPG, 1999. http://www.theses.fr/1999INPG0091.

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La realisation des circuits integres analogiques a hautes performances souffre de difficultes principalement dues a la reduction de la tension d'alimentation et a la reduction de la consommation, qui sont conduites par la proliferation des systemes portables alimentes par des batteries, mais patit aussi du manque d'outils de c. A. O permettant d'automatiser la phase de layout qui est assez laborieuse et prend beaucoup de temps. Cette these se situe dans ce contexte. Elle traite de deux domaines assez distincts mais complementaires, a savoir la conception de circuits integres analogiques a faible tension d'alimentation, et la generation automatique (ou assistee) du layout de ces circuits a l'aide d'algorithmes et de logiciels appropries. L'aboutissement de cette these est, premierement, la creation d'une nouvelle methode de conception des circuits integres analogiques, plus precisement la generation d'une technique de conception de nouvelle structure, plus adaptee aux basses tensions d'alimentation et aux faibles consommations, deuxiemement, notre contribution a l'automatisation de la phase du layout des circuits integres analogiques, a savoir l'etude detaillee des contraintes analogiques a prendre en compte dans tout outil d'automatisation du layout (generateur, placeur, routeur, compacteur), ainsi que notre participation au developpement de chrvan (outils d'automatisation des masques des circuits integres analogiques et mixtes, developpes au cnet grenoble) en aidant a sa mise au point, en l'utilisant, en proposant des ameliorations, et surtout en consacrant tous nos efforts a developpe un algorithme de placement des cellules analogiques qui prend en compte toutes ces contraintes analogiques.

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Deloffre, Emilie. "Fabrication et caractérisation physico-chimique et électrique d'empilements TiN/Ta2O5/Tin : application aux capacités MIM pour les circuits intégrés analogiques et radiofréquence". Grenoble INPG, 2005. http://www.theses.fr/2005INPG0160.

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Depuis 40 ans, les progrès de l'industrie microélectronique visent une réduction drastique et continue des dimensions des composants qui concerne également les composants passifs tels que les capacités Métal-Isolant-Métal (MIM). Cela se traduit par une augmentation de la densité de capacité impliquant que l'épaisseur du diélectrique soit réduite. Cependant une diminution de l'épaisseur des films isolants " conventionnels" conduit à une détérioration des performances électriques de la capacité MIM. Face à cette problématique, notre étude s'est tournée vers des matériaux de permittivité diélectrique plus élevée. Le diélectrique Ta2O5 a été choisi car il présente une constante diélectrique élevée (є= 25) et permet d'obtenir une bonne linéarité en tension de la capacité tout en conservant des courants de fuite relativement faibles. Ce travail porte sur l'étude des empilements TiNfTa2O5/TiN et des caractéristiques électriques de la capacité MIM associée. Nous avons étudié et comparé différentes méthodes de dépôt (MOCVD, ALD et PEALD) pour la réalisation des structures TiNfTa2O5/TiN. L'utilisation d'un large éventail de techniques de caractérisation nous a conduit à une meilleure compréhension de la composition chimique et de la densité des films de Ta2O5, des propriétés de l'interface TiNfTa2O5 ainsi que des contaminants présents dans l'empilement MIM. Pour ces différents points, nous avons analysé l'impact de différents post-traitements ainsi que celui de la technique de dépôt utilisée. Ces études nous ainsi permis de corréler les propriétés des matériaux de l'empilement TiNfTa2O5/TiN aux caractéristiques électriques de la capacité MIM
As device dimensions of ultra large scale integration (ULSI) integrated circuits continues to scale down, the surface area of MIM (Metal-Insulator-Metal) capacitor has to decrease, thus requiring an increase of capacitance density. However, decreasing the dielectric thickness of conventional insulators such as Si02 (є = 3. 9) and Si3N4 (є = 7) leads to unacceptable electrical performances of the capacitor. Higher dielectric constant materials are developed to cope with continuous performance improvements in advanced capacitors structures. Tantalum oxide has been regarded as one of the most promising dielectric materials due to its high dielectric constant (є = 25) low linearity coefficients and leakage current obtained when it is integrated in MIM capacitors. Physico-chemical properties of TiNfTa2O5/TiN stacks were studied as weil as the electrical performances of the capacitor (conduction mechanisms, model of C(V) curves). , MOCVD, PEALD and ALD deposition methods have been investigated for processing Ta2O5 films. Thanks to various and welladapted characterisation methods (XRR, FTIR-ATR, ERDA, AR-XPS. . . ), we obtain a better understanding of the chemical composition and density of Ta2O5 films, of the interface TiNfTa2O5 properties and of the contamination of MIM structures. We analyzed impact of the deposition method and the influence of various post-treatrnents in order to correlate material properties of TiNfTa2O5fTiN stacks to electrical performances of MIM capacitor

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Malloug, Hani. "Conception de générateurs sinusoïdaux embarqués pour l'auto-test des circuits mixtes". Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT069/document.

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Développer un générateur de signal analogique efficace est un élément clés pour les BIST des circuits analogiques et mixtes afin de produire le stimulus de test approprié, et remplacer les générateurs de signaux externes couteux dans les protocoles de standard de test fonctionnel analogique et mixte. Dans cette optique, nous présentons dans cette thèse des stratégies différentes de génération de signal sinusoïdal, basées sur les techniques d’annulation d’harmonique, pour le design d’un synthétiseur embarqué de signal sinusoïdal à haute fréquence. Les générateurs proposés utilisent des circuits numériques pour produire un ensemble de signaux carrés déphasés. Ces signaux carrés sont pondérés et combinés en appliquant différentes stratégies d’annulation d’harmonique dans un convertisseur numérique-analogique simplifié. Le générateur sélectionné permet d’annuler toutes les harmoniques en dessous de la 11ème. De plus, une simple stratégie de calibration a été conçue pour compenser l’effet de mismatch et de la variation de process de fabrication sur l’efficacité de la technique d’annulation d’harmonique. La simplicité du circuit rend cette approche adaptable pour le BIST des circuits intégrés analogique et mixte. Les modèles comportementaux, les simulations électriques d’un design en 28nm FDSOI et les résultats expérimentaux sont fournis pour valider la fonctionnalité du générateur proposé. Les résultats obtenus montrent des performances du circuit calibré autour de 52dB de SFDR pour un signal généré à 166MHz
One of the main key points to enable mixed-signal BIST solutions is the development of efficient on-chip analog signal generators that can provide appropriate test stimuli and replace costly external signal generators in standard analog and mixed-signal functional test protocols. In this line, we present in this thesis different sinewave generation strategies based on harmonic cancellation techniques to design a high-frequency on-chip sinusoidal synthetize. The proposed generators employ digital hardware to provide a set of phase-shifted digital square-wave signals. These square-wave signals are scaled and combined using different harmonic cancellation strategies in a simplified current-steering DAC. The selected generator allows the cancellation of all harmonic components up to the eleventh. Additionally, a simple calibration strategy has been devised to compensate the impact of process variations and mismatch on the effectiveness of the harmonic cancellation. The simplicity of the circuitry makes this approach suitable for mixed-signal BIST applications. Electrical simulations of a 28nm FDSOI design and experimental results are provided to validate the functionality of the proposed signal generator. Obtained results show a calibrated performance around 52dB of SFDR for a generated sinusoidal signal at 166 MHz

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Nguyen, Tuong Pierre. "Définition et implantation d'un langage de conception de composants analogiques réutilisables". Paris 6, 2006. http://www.theses.fr/2006PA066124.

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Mimeche, Naamane. "Conception assistée par ordinateur de circuits translinéaires analogiques à gain controlé et applications au filtrage". Châtenay-Malabry, Ecole centrale de Paris, 1994. http://www.theses.fr/1994ECAP0343.

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Plusieurs configurations pour des circuits miroirs de courant avec courant de sortie contrôlé en courant sont comparées. Les circuits convoyeurs de courant à gain contrôlé du premier et du second type qui s'en déduisent permettent la réalisation d'amplificateurs contrôlés et de filtres réglables. Deux exemples sont étudiés. Divers circuits amplificateurs opérationnels de transconductance (OTA) avec courants de sortie en opposition de phase, mis en œuvre à partir d'éléments translinéaires, sont étudiés et comparés à la réalisation conventionnelle. Un macromodèle amélioré relatif à ces circuits, qui prend entre autre en compte la non-linéarité de la transconductance, la modification de l'entendue de la bande passante liée à la variation du courant de polarisation et l'effet de la température, est décrit. Plusieurs filtres actifs du second ordre réglables, opérant en mode tension ou en mode courant et conçus à partir des amplificateurs de transconductance précédents sont étudiés. L'incidence des différents éléments parasites sur les réponses en fréquence y est analysée. Les règles de passage qui permettent de transformer un circuit avec convoyeurs de courant en la topologie équivalente avec amplificateurs de transconductance et vice-versa, sont établies. Deux exemples qui illustrent ces transformations sont examinés. La simulation électrique, utilisant les paramètres SPICE associés aux transistors des réseaux bipolaires prédiffusés ALA200 de la societe ATT, a été utilisée pour caractériser les différents circuits

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Roger, Mathieu. "Etude, optimisation et réalisation de composants HIGFET complémentaires à grille submicronique : application à la conception de convertisseurs analogiques numériques ultrarapides". Lille 1, 2001. https://pepite-depot.univ-lille.fr/RESTREINT/Th_Num/2001/50376-2001-99.pdf.

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Ebrahemyan, Masihi Anita. "Conception et mise en œuvre d'un convertisseur DC/DC 4.2V en technologie CMOS 0.18 um". Master's thesis, Université Laval, 2021. http://hdl.handle.net/20.500.11794/68406.

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Khereddine, Rafik. "Méthode adaptative de contrôle logique et de test de circuits AMS/FR". Phd thesis, Université de Grenoble, 2011. http://tel.archives-ouvertes.fr/tel-00647169.

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Les technologies microélectroniques ainsi que les outils de CAO actuels permettent la conception de plus en plus rapide de circuits et systèmes intégrés très complexes. L'un des plus importants problèmes rencontrés est de gérer la complexité en terme de nombre de transistors présents dans le système à manipuler ainsi qu'en terme de diversité des composants, dans la mesure où les systèmes actuels intègrent, sur un même support de type SiP ou bien SoC, de plus en plus de blocs fonctionnels hétérogènes. Le but de cette thèse est la recherche de nouvelles techniques de test qui mettent à contribution les ressources embarquées pour le test et le contrôle des modules AMS et RF. L'idée principale est de mettre en oeuvre pour ces composantes des méthodes de test et de contrôle suffisamment simples pour que les ressources numériques embarquées puissent permettre leur implémentation à faible coût. Les techniques proposées utilisent des modèles de représentation auto-régressifs qui prennent en comptes les non linéarités spécifiques à ce type de modules. Les paramètres du modèle comportemental du système sont utilisés pour la prédiction des performances du système qui sont nécessaire pour l'élaboration de la signature de test et le contrôle de la consommation du circuit. Deux démonstrateurs ont été mis en place pour valider la technique proposée : une chaine RF conçue au sein du groupe RMS et un accéléromètre de type MMA7361L.

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Roche, Nicolas J.-H. "Caractérisation et modélisation de l'influence des effets cumulés de l'environnement spatial sur le niveau de vulnérabilité de systèmes spatiaux soumis aux effets transitoires naturels ou issus d'une explosion nucléaire". Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20108.

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Resumen

L'environnement radiatif spatial est composé d'une grande diversité de particules dans un spectre en énergie très large. Parmi les effets affectant les composants électroniques, on distingue les effets cumulatifs et les effets singuliers transitoires analogiques (ASET). Les effets cumulatifs correspondent à une dégradation continue des paramètres électriques du composant induits par un dépôt d'énergie à faible débit de dose tout au long de la mission spatiale. Les ASETs sont eux causés par le passage d'une particule unique traversant une zone sensible du composant et engendrant une impulsion de tension transitoire qui se propage à la sortie de l'application. Au cours des tests au sol, les deux effets sont étudiés séparément, mais ils se produisent simultanément en vol. Il se produit donc un effet de synergie, induit par la combinaison de la dose et de l'apparition soudaine d'un ASET dans le dispositif préalablement irradié.Une étude de l'effet de synergie dose-ASET est proposée. Pour accélérer les irradiations, une technique connue sous le nom de « méthode de commutation de débit de dose » (DRS) prenant en compte la sensibilité accrue au faible débit de dose (ELDRS) est utilisée. Un modèle haut niveau est développé en utilisant l'analyse circuit permettant de prédire l'effet de synergie observé sur un amplificateur opérationnel à trois étages. Pour prédire l'effet de synergie, l'effet de dose est pris en compte en faisant varier les paramètres décrivant le modèle suivant une loi de variation déduite de la dégradation du courant d'alimentation qui est couramment enregistré au cours des essais industriels. Enfin, les effets transitoires des radiations sur l'électronique (TREEs) induits par un environnement de très fort débit de dose de rayons X pulsés ainsi que l'effet de synergie dose-TREE sont étudiés à l'aide d'un générateur de Flash-X. La méthode classique d'analyse des ASETs permet alors d'expliquer la forme des impulsions transitoires observées
The natural radiative space environment is composed by numerously particles in a very large energy spectrum. From an electronics component point of view, it is possible to distinguish cumulative effects and so-called Analog Single Event Transient effects (ASET). Cumulative effects correspond to continuous deterioration of the electrical parameters of the component, due to a low dose rate energy deposition (Total Ionizing Dose: TID) throughout the space mission. ASETs are caused by a single energetic particle crossing a sensitive area of the component inducing a transient voltage pulse that occurs at the output of the application. During ground testing, both effects are studied separately but happen simultaneously in flight. As a result a synergy effect, induced by the combination of the low dose rate energy deposition and the sudden occurrence of an ASET in the device previously irradiated, occurs. A study of dose-ASET synergistic effects is proposed using an accelerated irradiation test technique known as Dose Rate Switching method (DRS) tacking into account the concern of the Enhanced Low Dose Rate Sensitivity (ELDRS). A High Level Model is developed using circuit analysis to predict the synergy effect observed on a three stages operational amplifier. To predict synergy effect, the TID effect is taken into account by varying the model parameters following a variation law deduced from the degradation of the supply current which recorded during usual industrial TID testing. Finally, the Transient Radiation Effects on Electronics (TREE) phenomena induced by a Very High Dose Rate X-ray pulse environment and the dose-TREE synergy effect are then investigated using an X-ray flash facility. The classical ASETs methodology analysis can explain the shapes of transients observed

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Montperrus, Luc. "Étude d'une famille d'additionneurs et de multiplieurs". Paris 11, 1988. http://www.theses.fr/1988PA112390.

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L'étude porte sur le développement d'une famille de macro-cellules d'additionneurs et de multiplieurs parallèles rapides, utilisables dans des circuits VLSI CMOS. Le domaine d'application vise est principalement celui du traitement de signal. On décrit de nouvelles structures en arbre présentant un bon compromis sur les performances. D'autres opérations de base du traitement de signal comme la soustraction, la division ou l'extraction de racines carrées sont également étudiées, d'une part en tant que structures similaires à celles des additionneurs et des multiplieurs, d'autre part comme des applications de systèmes à base de multiplieurs et d'additionneurs. Un exemple d'application est donné avec l'étude d'un opérateur pour le calcul des fonctions transcendantes. La réalisation et le test d'un additionneur et d'un multiplieur sur silicium illustrent les résultats de l'étude.

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Standarovski, Denis. "Contribution à la conception de circuits intégrés analogiques en technologie CMOS basse tension pour application aux instruments d'observation de la Terre". Phd thesis, Toulouse, INPT, 2005. http://oatao.univ-toulouse.fr/7450/1/standarovski.pdf.

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Resumen

Le présent mémoire de thèse s'inscrit dans la problématique d'intégration de chaînes pour traitement du signal vidéo issu d'un capteur CCD dédiées aux instruments d'observation de la Terre. La solution présentée à travers cette étude consiste à concevoir des circuits intégrés spécifiques (ASIC) analogiques avec des technologies CMOS sub-microniques basse-tension, principalement développées pour les circuits numériques complexes. Dans une première partie, nous présentons le contexte de l'étude en abordant l'environnement spatial et ses rayonnements inhérents. Nous précisons ensuite l'architecture des chaînes vidéo des instruments d'observation de la Terre mis en œuvre dans les différents satellites issus de la famille SPOT développés par le CNES. Une étude approfondie est ensuite consacrée au circuit échantillonneur-bloqueur (E/B) car cette fonction est limitante des performances des chaînes de traitement analogique du signal vidéo CCD. La réponse transitoire du commutateur analogique dans les circuits d'échantillonnage est à l'origine d'une erreur prédominante qui introduit une non-linéarité dans la caractéristique de transfert de la chaîne vidéo en raison des phénomènes d'injection de charges lors des commutations. Nous démontrons que cette erreur est minimisée par le choix de certaines architectures d'E/B rapides et symétriques utilisant l'effet Miller. Nous mettons en évidence la limitation dynamique des structures en boucle fermée (marge de phase réduite) et nous proposons une structure intéressante en termes de performances et pouvant répondre aux besoins d'une instrumentation rapide et précise. Les résolutions visées pour notre instrumentation (12-bits, 10-20Mechs/s) nous amènent alors à maximiser la dynamique des signaux utiles, ce qui nous conduit à la conception de circuits rail-to-rail en entrée et sortie. Pour concevoir ces circuits, nous analysons les cellules élémentaires CMOS basse-tension (3.3V), telles que les miroirs de courants à grande excursion, les circuits cascodes améliorés, les sources communes classe AB ainsi que les dispositifs de contrôle de mode commun. A partir des caractéristiques de ces cellules, nous proposons une méthodologie pour le calcul analytique des transferts en boucle ouverte d'amplificateurs opérationnels large bande et de circuits transconductance. De ces études, nous démontrerons la faisabilité de la chaîne vidéo à travers la réalisation de deux ASICs analogiques. Un premier démonstrateur en technologie CMOS 0.6µm intègre un amplificateur opérationnel symétrique large-bande rail-to-rail ainsi qu'un circuit E/B asymétrique. Une contribution aux besoins d'une instrumentation spatiale rapide, précise et totalement différentielle est développée dans une technologie BiCMOS 0.35µm à travers un circuit E/B symétrique et son étage d'entrée en prenant en compte les méthodes de durcissement aux radiations par layout.

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Thomas, tomasevic Marc veljko. "Etude des couplages substrats dans des circuits mixtes "Smart Power" pour applications automobiles". Thesis, Toulouse, INSA, 2017. http://www.theses.fr/2017ISAT0002/document.

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Les circuits Smart Power, utilisés dans l’industrie automobile, se caractérisent par l’intégration sur une puce des parties de puissance avec des parties analogiques&numériques basse tension. Leur principal point faible vient de la commutation des structures de puissance sur des charges inductives. Celles-ci injectent des courants parasites dans le substrat, pouvant activer des structures bipolaires parasites inhérentes au layout du circuit, menant à une défaillance ou la destruction du circuit intégré.Ces structures parasites ne sont pas actuellement modélisées dans les outils CAO ni simulées par les simulateurs de type SPICE. L'extraction de ces structures à partir du layout et leur intégration dans les outils CAO est l’objectif du projet européen AUTOMICS, dans le cadre duquel cette thèse a été réalisée.La caractérisation du couplage substrat sur deux cas d’études a permis de valider les modèles théoriques et de les comparer aux simulations utilisant le nouveau modèle de couplage substrat
Smart Power circuits, used in the automotive industry, are characterized by the integration on one chip of the power parts with low voltage analog and digital parts. Their main weak point comes from the switching of power structures on inductive loads. These inject parasitic currents in the substrate, capable of activating the bipolar parasitic structures inherent in the layout of the circuit, leading to failure or destruction of the integrated circuit.These parasitic structures are not currently integrated into CAD tools nor simulated by SPICE simulators. The extraction of these structures from the layout and their integration into the CAD tools is the objective of the European AUTOMICS project, in which this thesis is carried out.The characterization of the substrate coupling of 2 case study was used to validate theoretical models and compare them to simulations using the new substrate coupling model

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Filiol, Hubert. "Méthodes d'analyse de la variabilité et de conception robuste des circuits analogiques dans les technologies CMOS avancées". Phd thesis, Ecole Centrale de Lyon, 2010. http://tel.archives-ouvertes.fr/tel-00560610.

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Avec la miniaturisation toujours plus poussée des technologies CMOS, il devient de plus en plus difficile de maîtriser les variations des paramètres technologiques lors de la fabrication des circuits intégrés. A cause de ces variations, les performances des circuits peuvent varier de façon considérable. Par conséquent, des méthodes d'analyse de la variabilité et de conception robuste sont plus que jamais nécessaires pour garantir un rendement de fabrication des circuits élevé.Les techniques classiques d'analyse de la variabilité se révèlent soit pessimistes conduisant alors à un surdimensionnement (analyse " pire-cas "), soit très couteuses en temps de calcul (analyse Monte Carlo). Quant aux méthodes de conception automatisée robuste, elles sont généralement basées sur des algorithmes d'optimisation locaux qui améliorent la robustesse des circuits localement, mais risquent de ne pas converger vers le dimensionnement globalement robuste. Dans ce travail de thèse, une nouvelle méthode d'analyse de la variabilité ainsi qu'une nouvelleapproche pour concevoir des circuits analogiques robustes ont été développées. La méthode d'analyse de la variabilité consiste à approximer les performances des circuits par des modèles polynomiaux à partir des plans d'expériences, puis à estimer les variations extrêmes grâce au développement limité de Cornish-Fisher. Cette méthode s'avère aussi précise que l'analyse de Monte Carlo, mais présente un coût calculatoire bien plus faible. Enfin, l'approche de conception robuste met en oeuvre la méthode précédente d'analyse de la variabilité dans un algorithme d'optimisation par intervallesafin d'assurer un dimensionnement globalement robuste.

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Freitas, Philippe. "Apports et limitations de la technologie MOS double grille à grilles à grilles indépendantes sub-45nm pour la conception analogique basse fréquence". Thesis, Bordeaux 1, 2009. http://www.theses.fr/2009BOR13987/document.

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L’objectif de cette thèse est d’étudier les apports et les limitations des dispositifs double grille à grilles indépendantes (IDGMOS) dans la conception de circuits analogiques fonctionnant à basses fréquences. Ce dispositif compte parmi les structures à l’étude pour le remplacement des transistors MOS à substrat massif. Ce remplacement deviendra nécessaire dès lors que ceux-ci auront atteint leurs limites physiques suite à la diminution géométrique dictée par les besoins de l’industrie du semiconducteur. Bien que cette technologie soit conçue pour ses potentialités quant à la réalisation de circuits numériques et RF, le fait de pouvoir déconnecter les deux grilles et de les contrôler séparément ouvre également la voie à de nouvelles solutions pour la conception des systèmes analogiques futurs. Ce travail se focalise tout d’abord sur l’étude du comportement de l’IDGMOS et notamment sur les effets du couplage existant entre les deux interfaces du composant. Cette étude s’appuie sur les caractéristiques du transistor ainsi que sur son modèle. Celui-ci est ensuite simplifié afin d’extraire des lois élémentaires régissant le fonctionnement dynamique de l’IDGMOS. Dans un second temps, ce manuscrit précise l’environnement futur du transistor ainsi que les solutions existantes, conçues à base de dispositifs à substrat massif et permettant de palier les détériorations fonctionnelles futures. Une brève étude comparative est présentée ensuite entre une technologie MOS standard avancée et un modèle IDGMOS ajusté sur les prévisions de l’ITRS. Néanmoins, les paramètres ajustés sont à ce point idéaux qu’il est difficile de conclure. Il reste donc préférable de se cantonner aux considérations analogiques données par la suite du chapitre, celles-ci se basant principalement sur les équations du modèle de l’IDGMOS ainsi que sur sa structure. La troisième partie de se chapitre met en œuvre le transistor IDGMOS au sein de circuits représentant les blocs de base de l’électronique analogique. Chacun de ces blocs est étudié afin de mettre en valeur un apport fonctionnel particulier du composant. Cette étude se termine par une comparaison entre les résultats simulés d’un amplificateur complet IDGMOS et ceux d’un autre circuit réalisé quant à lui en utilisant l’accès substrat de transistors MOS standard, tous deux fonctionnant sous une tension d’alimentation de 0; 5V
The aim of this thesis is to study the contributions and the limitations of Independently Driven Double Gate MOS transistors in regard of the low frequency analog design. This device is one of the candidates for the replacement of the current bulk MOS technology since the gate length of the transistors cannot be efficiently decreased under 30nm. Even if the IDGMOS technology is mainly designed for digital and radio frequency applications, the independent drive of the gates should also improve the design of analog circuits ant it would provide solutions to the future circuits issues. First, this work focuses upon the IDGMOS’s behaviour, going a little deeper into the effects of the coupling that exists between its interfaces. Using the electrical characteristics of the transistor and simplifying its model, this report then reviews the static and dynamic laws of the component in order to extract a simple description of its operation modes. Secondly, a state of the art concerning both the future environment and issues is presented, followed by the solutions which currently exist using the standard MOS technology. A brief comparison between an advanced MOS technology and an IDGMOS model fitted on the ITRS parameters is given. However, these ideal parameters prevent this work from establishing a practical conclusion whereas the aforementioned theoretical studies can be used for providing a better understanding of the IDGMOS contributions. Those are reviewed just before the last part of the report which presents some basic analog circuits and their enhancement using double gate transistors. This chapter first emphasizes each important aspect of the device operating within the circuits and it thus concludes on an interesting comparison between two complete low supply voltage amplifiers, the first one designed using IDGMOS transistors and the other one based on bulk driven MOS devices

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Tesis sobre el tema "Circuits intégrés analogiques et mixtes"

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