Tesis sobre el tema "Architectures interprétables par conception"

Les architectures neuronales profondes ont démontré des résultats remarquables dans diverses tâches de vision par ordinateur. Cependant, leur performance extraordinaire se fait au détriment de l'interprétabilité. En conséquence, le domaine de l'IA explicable a émergé pour comprendre réellement ce que ces modèles apprennent et pour découvrir leurs sources d'erreur. Cette thèse explore les algorithmes explicables afin de révéler les biais et les variables utilisés par ces modèles de boîte noire dans le contexte de la classification d'images. Par conséquent, nous divisons cette thèse en quatre parties. Dans les trois premiers chapitres, nous proposons plusieurs méthodes pour générer des explications contrefactuelles. Tout d'abord, nous incorporons des modèles de diffusion pour générer ces explications. Ensuite, nous lions les domaines de recherche des exemples adversariaux et des contrefactuels pour générer ces derniers. Le suivant chapitre propose une nouvelle méthode pour générer des contrefactuels en mode totalement boîte noire, c'est-à-dire en utilisant uniquement l'entrée et la prédiction sans accéder au modèle. La dernière partie de cette thèse concerne la création de méthodes interprétables par conception. Plus précisément, nous étudions comment étendre les transformeurs de vision en architectures interprétables. Nos méthodes proposées ont montré des résultats prometteurs et ont avancé la frontière des connaissances de la littérature actuelle sur l'IA explicable
Deep neural architectures have demonstrated outstanding results in a variety of computer vision tasks. However, their extraordinary performance comes at the cost of interpretability. As a result, the field of Explanable AI has emerged to understand what these models are learning as well as to uncover their sources of error. In this thesis, we explore the world of explainable algorithms to uncover the biases and variables used by these parametric models in the context of image classification. To this end, we divide this thesis into four parts. The first three chapters proposes several methods to generate counterfactual explanations. In the first chapter, we proposed to incorporate diffusion models to generate these explanations. Next, we link the research areas of adversarial attacks and counterfactuals. The next chapter proposes a new pipeline to generate counterfactuals in a fully black-box mode, \ie, using only the input and the prediction without accessing the model. The final part of this thesis is related to the creation of interpretable by-design methods. More specifically, we investigate how to extend vision transformers into interpretable architectures. Our proposed methods have shown promising results and have made a step forward in the knowledge frontier of current XAI literature

L’émergence des nanotechnologies souvent discrètes requière des méthodes particulières pour la conception des circuits intégrés. Une approche de conception dominante des architectures repose sur une structure matricielle à l’échelle nanoscopique. Celle-ci intègre des propriétés de simplicité, de régularité et de tolérance aux fautes pour un support technologique performant. Cette évolution technologique implique la disponibilité d’outils de prospection pour explorer rapidement les topologies architecturales et évaluer leurs performances. Nous avons incorporé des règles de dessin basées sur la conception NASIC dans un outil existant pour synthétiser les nanofabriques. Une automatisation de la production des architectures de traitement s’appuie sur ces règles. Elle montre une rupture de méthodes par rapport à une conception artisanale un petit processeur est illustré avec une considération de calcul d’impacts. Par ailleurs, nous avons défini une architecture reconfigurable s’appuyant sur un composant existant. Celle-ci est outillée d’une capacité de prospection pour caractériser son coût spatial
The evolution of nanotechnologies requires specific methodology for the design of the integrated circuits. A main stream design approach of the architectures is based on the nanoscale matrix structure of the nanowires. This structure must be simple, regular and must have defect tolerance for making the technological supports competitive. The technological evolution requires available prospecting tools to explore architectural topologies quickly and to assess their performances. Layout generation regulations based on the NASIC design have been integrated in an existing tool to synthesize the nanofabrics. Automation of such physical structure generation for nanofabrics is based on the aforementioned rules. It shows a methodological divergence as compared to a manual design a small processor has been presented with a calculation of physical impacts. Moreover, we have also defined a (nano)-reconfigurable architecture based on an existing component. This component is equipped with prospecting capacity to calculate its performance metrics

Ce mémoire présente une méthode d'exploration de l'espace architectural de conception afin de converger rapidement vers la définition d'une architecture reconfigurable efficace pour une application donnée.

Cette méthode intervient très tôt dans le flot de conception, ainsi dès les premières phases de spécification de l'application, les concepteurs peuvent définir une architecture adaptée pour leurs applications. La méthode d'exploration s'appuie principalement sur l'estimation de la répartition des communications dans l'architecture ainsi que sur le taux d'utilisation des ressources de l'architecture. Ces métriques permettent en effet d'orienter le processus d'exploration afin de minimiser la consommation de puissance de l'architecture puisque cette dernière est directement corrélée à ces deux métriques.

Les résultats obtenus montrent que notre méthode permet de converger rapidement vers une architecture efficace en ce qui concerne la consommation de puissance.

La nature fournit une source d'inspiration intarissable pour les ingénieurs, soit en exhibant de nouvelles solutions à des problèmes d'ingénierie existants ou en les mettant au défi de développer des systèmes possédant de nouvelles fonctionnalités. Les progrès récents dans la caractérisation et la modélisation des systèmes naturels révèlent de nouveaux principes de conception, qui peuvent être de plus en plus imité par les ingénieurs grâce aux progrès dans la production et la modélisation de matériaux synthétiques. Dans cette thèse, nous sommes inspirés par des actuateurs biologiques (par exemple la pomme de pin) qui changent de forme en présence d'un stimulus externe variable en raison de leur architecture matérielle. Notre objectif est d'explorer l'espace de conception du morphing d'objets solides contrôlées par une distribution imposée des déformations inélastiques (eigenstrain). Nous nous concentrons sur des objets allongés ou minces pour lesquels une dimension est soit prédominante ou négligeable devant les deux autres (tiges et feuilles) et nous nous limitons au cadre de l'élasticité linéaire. Les motifs de changement de forme correspondent généralement à de grandes transformations, ce qui requiert de considérer une dépendance non-linéaire entre les déformations et les déplacements. L'utilisation de méthodes numériques permet de prédire ces motifs de morphing. Nous avons examiné la relaxation de ressorts, la minimisation d'énergie et les éléments finis. Ces motifs ont également été illustrés à l'aide des méthodes expérimentales telles que la pré-déformation, la dilatation thermique et le gonflement. Dans le contexte des tiges, deux morphers fondamentaux sont étudiés qui démontre la flexion et la torsion: flexeurs et torseurs. L'architecture d'eigenstrain standard du bilame à symétrie miroir peut être lissée afin de réduire la contrainte interfaciale d'un flexeur et modifiée afin de produire des flexeurs à gradient longitudinal ou hélicoïdaux. En assemblant des flexeurs en forme de nid d'abeille, la déflection relativement petite est amplifiée géométriquement et produit de relativement grands déplacements. Des simulations aux éléments finis démontre que l'architecture d'eigenstrain à symétrie de révolution proposée pour les torseurs induit une instabilité extension-torsion, laquelle est analysée en utilisant une approche énergétique. De même que pour les flexeurs, la torsion peut être variée longitudinalement en introduisant un gradient de propriétés le long du torseur. En combinant flexeurs et torseurs, une configuration arbitraire d'une tige peut être obtenue. Dans le contexte de feuilles, nous nous concentrons sur le morphing contrôlé par la diffusion, où l'eigenstrain est appliquée progressivement au lieu de instantanément, motivé par des résultats expérimentaux sur de bi-couches en polymères qui gonflent différemment en fonction de la température. Cela démontre l'enroulement selon le long côté de formes rectangulaires (au lieu de roulement côté court des flexeurs) et révèle un processus de morphing complexe en plusieurs étapes dans le cas de formes étoilés, où les bords rides et s'enroulent et l'étoile initialement plate prend un configuration trois-dimensionnelle (par exemple pyramidale). Grâce aux progrès récents dans la conception de nouveaux matériaux, les morphers présentés dans cette thèse peuvent être utilisés dans une pluralité de domaines, y compris la conception de structures macroscopiques en Architecture
Nature provides an unlimited source of inspiration for engineers, either by exhibiting new solutions to existing problems or by challenging them to develop systems displaying new functionalities. Recent advances in the characterization and modeling of natural systems reveal new design principles, which can be increasingly mimicked by engineers thanks to the progress in the production and modeling of man-made materials. In this thesis, we are inspired by biological actuators (for example the pine cone) which change their shape under an external fluctuating stimulus as a result of their material architecture. Our goal is to explore the design space of the morphing of solid objects controlled by an imposed distribution of inelastic strain (eigenstrain). We focus on elongated and thin objects where one dimension is either much bigger or much smaller than the other two (rods and sheets) and restrict ourselves to the framework of linear elasticity. Patterns of shape change are usually induced by large transformations, which requires considering a nonlinear dependency between strain and displacements. This requires the use of numerical methods in order to predict the morphing patterns. We looked at relaxation of springs, energy minimization and finite-elements. These patterns were also illustrated using experimental methods such as pre-straining, thermal expansion and swelling. In the context of rod-like objects, two fundamental morphers are studied displaying bending and twisting respectively: benders and twisters. The standard mirror-symmetric bilayer eigenstrain architecture of benders can be smoothened in order to lower interfacial stress and modified in order to produce longitudinally graded or helical benders. By stacking benders in a honey-comb like manner, the relatively small mid-deflection of benders is geometrically amplified and produces relatively large displacements. According to finite-element simulations, the proposed rotationally-symmetric eigenstrain architecture of twisters displays a stretching-twisting instability, which is analyzed using energetical arguments. Similarly to benders, twisting can be varied along the longitudinal direction by grading the material properties along the twister. By combining benders and twisters, an arbitrary configuration of a rod can be obtained. In the context of sheets, we focus on diffusion-driven morphing, where the eigenstrain is applied progressively instead of instantaneously as motivated by experiments on thermo-responsive polymer bilayers. This leads to long-side rolling of rectangular shapes (instead of the standard short-side rolling of benders) and reveals a complex multi-step morphing process in the case of star shapes, where the edges wrinkle and bend and the initially flat star eventually folds into a three-dimensional structure (for example a pyramid). With the progress in designing new materials, the morphers presented in this thesis could be used in different fields, including the design of macroscopic structures for Architecture

Avec la réduction continue des dimensions des transistors CMOS, le développement des mémoires statiques du type SRAM énergétiquement efficientes et de hautes densités devient de plus en plus difficile. Les dernières années ont vu l'apparition de nouvelles technologies de mémoire, qui ont attiré l'intérêt de la communauté académique, ainsi que de nombreux acteurs industriels. Parmi ces technologies, la STT-MRAM se distingue pour ses caractéristiques très avantageuses, comme sa faible consommation, ses performances et sa facilité d'intégration dans une technologie de fabrication CMOS. En plus, les MRAMs sont des technologies non-volatiles, avec une endurance élevée, nous allons utiliser cette caractéristique pour proposer de nouvelles fonctionnalités aux systèmes intégrés, notamment sur les architectures de processeur et les dispositifs reconfigurables.Une comparaison entre plusieurs amplificateurs de lecture, utilisables pour concevoir des matrices de mémoire et des cellules séquentielles a été aussi menée. Afin de démontrer la faisabilité de la conception hybride CMOS/MRAM plusieurs prototypes ont été conçus sur une technologie 28nm CMOS FDSOI et une technologie magnétique capable de produire des MTJ perpendiculaires STT de 200nm. Nous avons appliqué ces briques de base au monde du processeur notamment en proposant un processeur capable de conserver un état sain lors d'une erreur d'exécution. Les résultats obtenus confirment que le surcout de ces techniques est tout à fait compatible avec la démarche de conception d'un circuit intégré actuel
With the downscaling of the CMOS technology, it is becoming increasingly difficult to design power-efficient and dense static random-access memories (SRAM). In the last two decades, alternative memory technologies have been actively researched both by academia and industry. Among them, STT-MRAM is one of the most promising, having near-zero static power consumption, competitive performance with respect to SRAM and easy integration with CMOS fabrication processes. Furthermore, MRAM is a non-volatile memory technology, providing for new features and capabilities when embedded in reconfigurable devices or processors. In this thesis, applications of MRAM to embedded processors and field-programmable gate-arrays (FPGAs) were investigated. A comparison of several self-referenced read circuits, with application for both memory arrays and sequential cells is provided, based on MTJ compact models provided by our project partners. To demonstrate the feasibility of the proposed circuits, we laid-out and fabricated independent, self-contained sequential cells and a hybrid, multi-context CMOS/MTJ memory array, using state-of-the-art 28nm FDSOI CMOS technology, combined with a 200nm perpendicular STT-MTJ process. Finally, we used these building blocks to implement instant on/off and backward-error recovery capabilities in an embedded processor. Results obtained by simulation allowed us to verify that these features have minimal impact on performance. An initial layout implementation allowed us to estimate the impact on silicon footprint, which could be further reduced by improvements in the MTJ integration process

Actuellement, comme la technologie CMOS arrive à ses limites, plusieurs alternatives architecturales nanométriques sont étudiées. Ces architectures partagent des caractéristiques communes, comme par exemple la régularité d’assemblage, qui contraint le placement de dispositifs physiques à des motifs réguliers. Par conséquence, les activités de recherche dans ce domaine sont focalisées autour des structures régulières similaires, d’un point de vue conceptuel, aux architectures reconfigurables de type PLA et FPGA. Parmi ces différents travaux, on peut citer CMOL, FPNI, NASIC. Ces prototypes architecturaux sont conçus pour répondre à des contraintes de fabrication et incluent des politiques de tolérance aux défauts. Par contre, il manque la possibilité d’exploiter ces expériences et d’offrir une solution qui, en capitalisant les résultats obtenus, puisse offrir une infrastructure unique pour les futures recherches dans ce domaine. Ceci est vrai surtout au niveau du flot de conception physique ciblant l’automatisation du processus de création de circuit. Le partage de métriques, outils et supports d’exploration est le futur défi de la communauté nano-électronique. On répond à ce problème en proposant un flot de conception physique, reposant sur une méthodologie de développement dirigé par les modèles, qui factorise les concepts métiers et réifie les éléments du flot de conception. Nous avons utilisé ce flot pour explorer l’espace de conception d’une nouvelle architecture nano-métrique et on a montré qu’une telle démarche permet la convergence du processus de conception à l’aide de fréquentes évaluations quantitatives. De plus, cette méthodologie permet l’évolution incrémentielle de l’architecture et du flot de conception
In the context where the traditional CMOS technology approaches its limits, some nanowire-based fabric proposals emerged, which all exhibit some common key characteristics. Among these, their bottom-up fabrication process leads to a regularity of assembly, which means the end of custom-made computational fabrics in favor of regular structures. Hence, research activities in this area, focus on structures conceptually similar to today’s reconfigurable PLA and/or FPGA architectures. A number of different fabrics and architectures are currently under investigation, e. G. CMOL , FPNI, NASIC. These proof-of-concept architectures take into account sortie fabrication constraints and support fault-tolerance techniques. What is still missing is the ability to capitalize on these experiments while offering a one-step shopping point for further research, especially at the physical-design level of the circuit design tool-flow. Sharing metrics, tools, and exploration capabilities is the next challenge to the nano-computing community. We address this problem by proposing a model-driven physical-design toolkit based on the factorization of common domain-specific concepts and the reification of the tool-flow. We used this tool-flow to drive the design-space exploration in the context of a novel nanoscale architecture, and we showed that such an approach assures design convergence based on frequent quantitative evaluations, moreover it enables incremental evolution of the architecture and the automation flow

Dans cette thèse, nous avons adapté trois versions d'une chaine d'algorithmes de reconnaissance biométrique par l'iris appelés OSIRIS V2, V3, V4 qui correspondent à différentes implémentations de l'approche de J. Daugman pour les besoins d'une implémentation logicielle / matérielle. Les résultats expérimentaux sur la base de données ICE2005 montrent que OSIRIS_V4 est le système le plus fiable alors qu'OSIRIS_V2 est le plus rapide. Nous avons proposé une mesure de qualité de l'image segmentée pour optimiser en terme de compromis coût / performance un système de référence basé sur OSIRIS V2 et V4. Nous nous sommes ensuite intéressés à l'implémentation de ces algorithmes sur des plateformes reconfigurables. Les résultats expérimentaux montrent que l'implémentation matériel / logiciel est plus rapide que l'implémentation purement logicielle. Nous proposons aussi une nouvelle méthode pour le partitionnement matériel / logiciel de l'application. Nous avons utilisé la programmation linéaire pour trouver la partition optimale pour les différentes tâches prenant en compte les trois contraintes : la surface occupée, le temps d'exécution et la consommation d'énergie

La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommation de puissance. Le thème principal de ce travail consiste à réduire la surface du FPGA en introduisant des blocs durs hétérogènes (comme des multiplicateurs, additionneurs, etc. ) dans les FPGAs, et en concevant des FPGAs à application spécifique. Ce travail présente un nouvel environnement pour l'exploration des architectures FPGA hétérogènes à base de structures matricielles. Des techniques automatiques pour la génération de layout du FPGA sont employées pour diminuer le coût de développement et de réalisation (NRE: Non-Recurring Engineering) et le temps de mise sur le marché des architectures FPGA hétérogènes à applications spécifiques. L'environnement d'exploration pour FPGA hétérogène est amélioré pour explorer des FPGAs à applications spécifiques, appelé ici comme un FPGA Inflexible à application spécifique (ASIF). L'idée principale est d'effectuer le prototypage, les tests et même d'envoyer le shipment initial d'une conception de circuit sur un FPGA. Plus tard, il peut être migré vers un ASIF pour une production à volume élevé.

Les capteurs M/NEMS résonants, grâce à leur petite taille, faible consommation, et caractère quasi-numérique (leur grandeur de sortie est une fréquence la plupart du temps), sont des outils incontournables dans les systèmes embarqués modernes, des objets connectés simples à l’industrie aérospatiale et militaire.Cependant, ils sont soumis aux dérives environnementales, et malgré la possibilité d’en diminuer l’effet par différentes techniques de conception, parfois l’association de deux capteurs en mode différentiel est nécessaire pour assurer la fiabilité de l’information en environnement difficiles. Dans cette thèse, une technique particulière de mesure différentielle est étudiée, qui consiste à synchroniser deux résonateurs, dont l’un est une référence et l’autre soumis à la grandeur physique à mesurer. Placés dans une seule boucle de rétroaction, les deux résonateurs oscillent à la même fréquence, et un désaccord entre les deux, issu de la grandeurphysique à mesurer entraine un déphasage. La mesure de ce déphasage est un moyen simple de remonter à l’information à mesurer, théoriquement insensible aux variations environnementales identiquement appliquées aux deux résonateurs. Cette technique bénéficie est également peu complexe au niveau de son implémentation, donc adapté à l’intégration à grande échelle. Après avoir étudié le cadre théorique de la synchronisation de résonateurs par verrouillage par injection, on dégage des contraintes d’implémentation, qui servent de ligne directrice dans la fabrication d’un démonstrateur. On dégage également des performances théoriques, qui sont comparées aux performances du démonstrateur
M/NEMS resonant sensors, due to their small size, consumption and quasi-digital output (a frequency most of the time) are unavoidable tools for on-board systems, from smartphones to aeronautic technology. However, they suffer from environmental drifts, and even though the effect of these drifts can be limited by the design, it is sometimes necessary to use differential architectures to properly remove the drifts from the measurements and ensure the output reliability even in harsh environments. In this work, a special technique for differential measurement is studied, consisting in the synchronization of two resonators, one reference and one sensor. Placed in a single feedback loop, they oscillate at the same frequency and eventual phase shift when the physical quantity to be sensed is applied. This phase shift is a theoretically drift-free way to measure this physical quantity. This technique also benefits from its ease of integration, making it a good candidate for large scale integration. After studying the theoretical framework, several design guidelines are found, which are used in the fabrication of a proof of concept. The theoretical performances are found as well, and compared to the experimental ones

L'évolution des systèmes pendant leur vie opérationnelle est incontournable. Les systèmes sûrs de fonctionnement doivent évoluer pour s'adapter à des changements comme la confrontation à de nouveaux types de fautes ou la perte de ressources. L'ajout de cette dimension évolutive à la fiabilité conduit à la notion de résilience informatique. Parmi les différents aspects de la résilience, nous nous concentrons sur l'adaptativité. La sûreté de fonctionnement informatique est basée sur plusieurs moyens, dont la tolérance aux fautes à l'exécution, où l'on attache des mécanismes spécifiques (Fault Tolerance Mechanisms, FTMs) à l'application. A ce titre, l'adaptation des FTMs à l'exécution s'avère un défi pour développer des systèmes résilients. Dans la plupart des travaux de recherche existants, l'adaptation des FTMs à l'exécution est réalisée de manière préprogrammée ou se limite à faire varier quelques paramètres. Tous les FTMs envisageables doivent être connus dès le design du système et déployés et attachés à l'application dès le début. Pourtant, les changements ont des origines variées et, donc, vouloir équiper un système pour le pire scénario est impossible. Selon les observations pendant la vie opérationnelle, de nouveaux FTMs peuvent être développés hors-ligne, mais intégrés pendant l'exécution. On dénote cette capacité comme adaptation agile, par opposition à l'adaptation préprogrammée. Dans cette thèse, nous présentons une approche pour développer des systèmes sûrs de fonctionnement flexibles dont les FTMs peuvent s'adapter à l'exécution de manière agile par des modifications à grain fin pour minimiser l'impact sur l'architecture initiale. D'abord, nous proposons une classification d'un ensemble de FTMs existants basée sur des critères comme le modèle de faute, les caractéristiques de l'application et les ressources nécessaires. Ensuite, nous analysons ces FTMs et extrayons un schéma d'exécution générique identifiant leurs parties communes et leurs points de variabilité. Après, nous démontrons les bénéfices apportés par les outils et les concepts issus du domaine du génie logiciel, comme les intergiciels réflexifs à base de composants, pour développer une librairie de FTMs adaptatifs à grain fin. Nous évaluons l'agilité de l'approche et illustrons son utilité à travers deux exemples d'intégration : premièrement, dans un processus de développement dirigé par le design pour les systèmes ubiquitaires et, deuxièmement, dans un environnement pour le développement d'applications pour des réseaux de capteurs.

Les thèmes de recherche développés dans cette habilitation portent sur les méthodologies guidées par les modèles sémantiques et les paradigmes architecturaux nécessaires pour la conception et le développement d'une couche transport de nouvelle génération. Une première partie présente un état de l'art des protocoles de transport et introduit une méthodologie guidée par les modèles et une implémentation sous la forme d'un modèle sémantique pour la conception des protocoles de transport avancés. Une deuxième partie présente nos travaux relatifs à la conception (UML) et l'implémentation (JAVA) d'un protocole de transport orienté composants. Il en propose, en perspective, une extension suivant les paradigmes des architectures orientées services et basées composants. Une troisième partie présente nos contributions aux stratégies d'adaptabilité guidées par les modèles pour gérer l'adaptation comportementale et structurelle des protocoles de transport. En perspective, la conception et le développement d'une couche transport orientée composants et orientée services pour aboutir à des propriétés d'adaptabilité puis d'autonomie suivant le cadre de l'autonomic computing, et basés sur les ontologies, sont présentés.

Dans l'industrie électronique, les concepteurs sont souvent confrontés au défi de l'évolution des exigences tout au long du cycle de développement et après le déploiement des produits. Ce défi est amplifié par la longue période de temps entre la conception de l'ASIC et la fabrication, ainsi que par l'inflexibilité intrinsèque des architectures numériques une fois gravées sur le silicium. Par conséquent, les approches permettant la modification après fabrication sont des solutions attrayantes.Cependant, une telle flexibilité entraîne généralement des coûts supplémentaires en termes d'utilisation des ressources, de performance et de consommation d'énergie. Pour y faire face, les concepteurs doivent trouver un équilibre optimal entre ces facteurs, en créant une architecture qui minimise ces surcoûts tout en répondant aux exigences du cahier des charges.Ce travail explore une solution basée sur un processeur comme alternative à la solution fixe. Le design proposé est un processeur RISC-V flexible : AsteRISC. L'originalité de ce cœur réside dans le fait qu'il possède des registres optionnels à des points clés de son chemin de données, permettant au concepteur de contrôler directement le chemin critique, afin de trouver celui optimal pour l'application visée. La configuration de registre choisie est sélectionnée par des paramètres avant la synthèse logique. Deux approches architecturales sont explorées : une approche non pipeline, visant à assurer une utilisation limitée des ressources et offrant une grande variété de microarchitectures différentes, et une approche pipeline flexible pour étendre l'espace de conception aux architectures à plus hautes performances.Un environnement flexible de conception de System-On-Chip (SoC) est proposé, présentant une approche indépendante de la cible technologique. Un environnement d'exploration architecturale est également présenté, permettant la recherche en parallèle de la fréquence maximale de fonctionnement pour de nombreuses micro-architectures différentes et facilitant l'interprétation des résultats.Les résultats expérimentaux et leur analyse fournissent des benchmarks, des résultats de performance, autant avec des circuits FPGA que pour les technologies ASIC. Les résultats mettent en évidence les avantages de la flexibilité architecturale pour répondre à des exigences strictes. En effet, ils démontrent que chaque configuration présente des caractéristiques distinctes en fonction de la technologie ciblée et du contexte de l'application, ce qui permet de trouver la plus adaptée au cadre applicatif.L'étude est ancrée dans le développement d'un SoC pour une fonction de pointage radar, intégrant le processeur proposé pour relever le défi du traitement des données dans des contraintes de temps serrées, tout en conservant une faible utilisation des ressources. Les résultats de mise en œuvre, jusqu'au layout, démontrent qu'il est possible d'offrir les mêmes fonctionnalités que l'architecture fixe originale tout en permettant une modification dynamique de son comportement après fabrication, en changeant le logiciel. Les impacts, notamment en termes de surface utilisée, sont présentés, permettant une compréhension des compromis sous-jacents
In the electronic industry, designers are often faced with the challenge of evolving requirements throughout the development lifecycle and post-deployment of products. This challenge is compounded by the lengthy timespan from ASIC design to manufacturing and the inherent inflexibility of digital architectures once etched onto silicon. Thus, approaches allowing modification after manufacturing are attractive solutions.However, such flexibility typically incurs additional costs in resource utilization, performance overhead, and power consumption. To address this, designers must strike an optimal balance among these competing factors, crafting an architecture that minimizes extra costs while meeting the specific demands of the specifications.The research explores a processor-based solution as a viable alternative to the fixed one. The proposed design is a flexible RISC-V processor: AsteRISC. The originality of this core is to have optional registers at key points of its datapath, allowing the designer to have direct control over the critical path, in order to find the optimal one for the application. The chosen register configuration is selected through parameters before logic synthesis. Two architectural approaches are being explored: a non-pipelined approach, aimed at ensuring limited resource usage and offering a wide variety of different microarchitectures, and a flexible pipelined approach to extend the design space to architectures with higher performance capabilities.A flexible System-On-Chip (SoC) framework is proposed, featuring, a multi-target approach. An architecture exploration environment is also presented, enabling the parallel search for maximum operating frequency for many micro-architectures and facilitating result interpretation.Experimental results and analyses provide benchmarks, performance results on both FPGA devices and ASIC technologies. Results showcase the advantages of architectural flexibility to meet stringent performance demands. Indeed, they clearly demonstrate that each configuration exhibits distinct characteristics based on the targeted technology and the application context.The study is anchored in the development of a SoC for a radar aiming function, utilizing the proposed processor to address the challenge of processing data within tight timing constraints, while keeping a low hardware footprint. Implementation results, down the layout, demonstrate that it is possible to offer the same functionalities as the original fixed architecture while allowing dynamic modification of its behavior by changing the software. The impacts, especially in terms of used surface area, are presented, allowing for a nuanced understanding of the underlying trade-offs

Ce memoire presente l'elaboration de la partie operative d'un circuit integre genere par le compilateur de coprocesseurs algorithmiques scoop. A partir d'une description fonctionnelle hierarchisee du circuit, scoop compile une partie operative parametree en nombre de bus et d'operateurs physiques maximums. On decrit d'abord l'elaboration de la structure de donnees. On traite ensuite des routines et de l'implantation informatique. On illustre enfin par un exemple typique le deroulement de la compilation

Cette thèse traite des caméras light-field en tant que caméra ayant des capacités 3D. Les images brutes, acquises avec ces systèmes, sont généralement inexploitables directement. L’obstacle majeur concernant l'utilisation de ces caméras réside dans la complexité du traitement des images acquises. Cette thèse vise à dépasser ces limitations en s'intéressant aux dispositifs multi-vues et multi-caméras. De plus, comme l'un des domaines d'application envisagé est la vision industrielle, les images sont acquises en lumière naturelle afin de conserver la possibilité d'effectuer des traitements conventionnels par vision sur les images. Le travail de thèse repose sur trois axes : l'étude et la conception optique de systèmes light-field multi-caméras et multi-vues, le calibrage de ces dispositifs et le développement d’algorithmes et enfin leur mise en application pour montrer les intérêts de ces caméras dans divers domaines
This thesis deals with light-field cameras as cameras having 3D capacities. The raw images. acquired with these systems, are generally unusable directly. The main obstacle about their use lies in the complex processing of the recorded images. This thesis aims to overcome these limitations by focusing on multi-views and multi-camera devices. Morcover, as one of the application domains is the industrial vision, the images are acquired in natural lightning in order to conserve the possibility to make conventional treatments by vision on the images. The work is based on three axis: the study and'the optical desien of light-field systems, the calibration of these devices and the development of algorithms to show the intercsts of these cameras in various fields

Un énorme progrès dans les performances des semiconducteurs a été accompli ces dernières années. Avec l’´émergence d’applications complexes, les systèmes embarqués doivent être à la fois performants et fiables. Une multitude de travaux ont été proposés pour améliorer l’efficacité des systèmes embarqués en réduisant le décalage entre la flexibilité des solutions logicielles et la haute performance des solutions matérielles. En vertu de leur nature reconfigurable, les FPGAs (Field Programmable Gate Arrays) représentent un pas considérable pour réduire ce décalage performance/flexibilité. Cependant, la reconfiguration dynamique a toujours souffert d’une limitation liée à la latence de reconfiguration.Dans cette thèse, une nouvelle technique de reconfiguration dynamiqueau niveau ”grain-moyen” pour les circuits à base de blocks DSP48E1 est proposée. L’idée est de profiter de la reprogrammabilité des blocks DSP48E1 couplée avec un circuit d’interconnection reconfigurable afin de changer la fonction implémentée par le circuit en un cycle horloge. D’autre part, comme les nouvelles technologies s’appuient sur la réduction des dimensions des transistors ainsi que les tensions d’alimentation, les circuits électroniques sont devenus de plus en plus susceptibles aux fautes transitoires. L’impact de ces erreurs au niveau système peut être catastrophique et les SETs (Single Event Transients) sont devenus une menace tangible à la fiabilité des systèmes embarqués, en l’occurrence pour les applications critiques comme les systèmes de transport. Les techniques de fiabilité qui se basent sur des taux d’erreurs (SERs) surestimés peuvent conduire à un gaspillage de ressources et par conséquent un cout en consommation de puissance électrique. Il est primordial de prendre en compte le phénomène de masquage d’erreur pour une estimation précise des SERs.Cette thèse propose une nouvelle modélisation inter-couches de la vulnérabilité des circuits qui combine les mécanismes de masquage au niveau transistor (TLM) et le masquage au niveau Système (SLM). Ce modèle est ensuite utilisé afin de construire une architecture adaptative tolérante aux fautes qui évalue la vulnérabilité effective du circuit en runtime. La stratégie d’amélioration de fiabilité est adaptée pour ne protéger que les parties vulnérables du système, ce qui engendre un circuit fiable avec un cout optimisé. Les expérimentations effectuées sur un système de détection d’obstacles à base de radar pour le transport ferroviaire montre que l’approche proposée permet d’´établir un compromis fiabilité/ressources utilisées
During the last few decades, a tremendous progress in the performance of semiconductor devices has been accomplished. In this emerging era of high performance applications, machines need not only to be efficient but also need to be dependable at circuit and system levels. Several works have been proposed to increase embedded systems efficiency by reducing the gap between software flexibility and hardware high-performance. Due to their reconfigurable aspect, Field Programmable Gate Arrays (FPGAs) represented a relevant step towards bridging this performance/flexibility gap. Nevertheless, Dynamic Reconfiguration (DR) has been continuously suffering from a bottleneck corresponding to a long reconfiguration time.In this thesis, we propose a novel medium-grained high-speed dynamic reconfiguration technique for DSP48E1-based circuits. The idea is to take advantage of the DSP48E1 slices runtime reprogrammability coupled with a re-routable interconnection block to change the overall circuit functionality in one clock cycle. In addition to the embedded systems efficiency, this thesis deals with the reliability chanllenges in new sub-micron electronic systems. In fact, as new technologies rely on reduced transistor size and lower supply voltages to improve performance, electronic circuits are becoming remarkably sensitive and increasingly susceptible to transient errors. The system-level impact of these errors can be far-reaching and Single Event Transients (SETs) have become a serious threat to embedded systems reliability, especially for especially for safety critical applications such as transportation systems. The reliability enhancement techniques that are based on overestimated soft error rates (SERs) can lead to unnecessary resource overheads as well as high power consumption. Considering error masking phenomena is a fundamental element for an accurate estimation of SERs.This thesis proposes a new cross-layer model of circuits vulnerability based on a combined modeling of Transistor Level (TLM) and System Level Masking (SLM) mechanisms. We then use this model to build a self adaptive fault tolerant architecture that evaluates the circuit’s effective vulnerability at runtime. Accordingly, the reliability enhancement strategy is adapted to protect only vulnerable parts of the system leading to a reliable circuit with optimized overheads. Experimentations performed on a radar-based obstacle detection system for railway transportation show that the proposed approach allows relevant reliability/resource utilization tradeoffs

La simulation numérique fait partie intégrante du processus d'analyse. Que l'on veuille concevoir le profil d'un véhicule, ou chercher à prévoir le résultat d'un forage pétrolier, la simulation numérique est devenue un outil complémentaire à la théorie et aux expérimentations. Cet outildoit produire des résultats précis en un minimum de temps. Pour cela, nous avons à disposition des méthodes numériques précises, et des machines de calcul aux performances importantes. Cet outil doit être générique sur les maillages, l'ordre de la solution, les méthodes numériques, et doitmaintenir ses performances sur les machines de calculs modernes avec une hiérarchie complexes d'unité de calculs. Nous présentons dans cette thèse le background mathématiques de deux classes de schémas numériques, les méthodes aux éléments finis continus et discontinus. Puis nous présentons les enjeux de la conception d'une plateforme en prenant en compte l'ensemble de ces contraintes. Ensuite nous nous intéressons au sous-problème de l'assemblage au dessus d'un support d'exécution. L'opération d'assemblage se retrouve en algèbre linéaire dans les méthodes multi-frontales ou dans les applications de simulations assemblant un système linéaire. Puis, nous concluons en dressant un bilan sur la plateforme AeroSol et donnons des pistes d'évolution possibles
Numerical simulation is nowadays an essential part of engineering analysis, be it to design anew plane, or to detect underground oil reservoirs. Numerical simulations have indeed become an important complement to theoretical and experimental investigation, allowing one to reduce the cost of engineering design processes. In order to achieve a high level of precision, one need to increase the resolution of his computational domain. So to keep getting results in reasonable time, one shall nd a way to speed-up computations. To do this, we use high performance computing, HPC, to exploit the complex architecture of modern supercomputers. Under these two constraints, and some other like the genericity of finite elements, or the mesh dimension, we developed a new platform AeroSol. In this thesis, we present the mathematical background, and the two types of schemes that are implemented in the platform, the continuous finite elements method, and the discontinuous one. Then, we present the design choices made in the platform,then, we study a sub-problem, the assembly operation, which can be found in linear algebra multi-frontal methods

For the last four decades, the semiconductor industry has experienced an exponential growth. According to the ITRS, as we advance into the era of nanotechnology, the traditional CMOS electronics is reaching its physical and economical limits. The main objective of this thesis is to explore novel design opportunities for reconfigurable architectures given by the emerging technologies. On the one hand, the thesis will focus on the traditional FPGA architecture scheme, and survey some structural improvements brought by disruptive technologies. While the memories and routing structures occupy the major part of the FPGAs total area and mainly limit the performances, 3-D integration appears as a good candidate to embed all this circuitry into the metal layers. Configuration and routing circuits based on back-end compatible resistive memories, a monolithic 3-D process flow and a prospective vertical FETs process flow are introduced and assessed within a complete architectural context. On the other hand, the thesis will present some novel architectural schemes for ultra-fine grain computing. The size of the logic elements can be reduced thanks to inherent properties of the technologies, such as the crossbar organization or the controllable polarity of carbon electronics. Considering the granularity of the logic elements, specific fixed and incomplete interconnection topologies are required to prevent the large overhead of a configurable interconnection pattern. To evaluate the potentiality of this new architectural scheme, a specific benchmarking flow will be presented in order to explore the ultra-fine grain architectural design space.

Nous nous intéressons dans cette thèse à la simulation parallèle des systèmes multi-agent (SMA), plus particulièrement à des comportements d'agents situés : entités autonomes agissant dans un environnement. La simulation du trafic routier, de populations de personnes ou d'animaux sont quelques exemples de ses applications.

Actuellement, il y a un manque de simulateurs parallèles efficaces pour ces systèmes, qui seraient très utiles, compte tenu des temps d'exécution pour des simulations à grande échelle. Dans ce contexte, notre apport se divise en trois parties : (1)~fournir un modèle de simulation de SMAs à grande échelle, appelé ParSSAP, (2)~faire un travail d'algorithmique parallèle dans les SMAs et (3)~fournir une implantation de ce modèle sous la forme d'une bibliothèque parallèle.

Dans cette thèse nous commençons par introduire les SMAs, les problèmes de parallélisation qu'ils posent et l'état de l'art dans la simulation des SMAs. Nous présentons ensuite nos travaux et apports : le modèle de simulation que nous avons conçu, l'algorithmique parallèle utilisée dans deux percepts d'agents fournis dans notre bibliothèque (calcul des champs de visibilité et propagation des champs de potentiel), la documentation sur notre bibliothèque et quelques applications avec leurs performances à l'exécution. Finalement, nous présentons le bilan, positif, de nos travaux.

Notre modèle et son implantation parallèle sont destinés à une utilisation facile et à des exécutions efficaces. Ils peuvent encore être enrichis, néanmoins notre bibliothèque permet déjà de construire rapidement des applications efficaces à l'exécution sur des machines parallèles modernes.

Le Model-Checking est une technique automatisée, utilisée dans l’industrie pour la vérification, enjeu majeur pour la conception de systèmes fiables, cadre dans lequel performance et scalabilité sont critiques. La vérification swarm améliore la scalabilité par une approche partielle reposant sur l’exécution concurrente d’analyses randomisées. Les architectures reconfigurables promettent des gains de performance significatifs. Cependant, les travaux existant souffrent d’une conception monolithique qui freine l’exploration des opportunités des architectures reconfigurable. De plus, ces travaux sont limités a la verification de sûreté. Pour adapter la stratégie de vérification au problème, cette thèse propose un framework de vérification matérielle, permettant de gagner, au travers d’une architecture modulaire, une généricité sémantique et algorithmique, illustrée par l’intégration de 3 langages de spécification et de 6 algorithmes. Ce cadre architectural permet l’étude de l’efficacité des algorithmes swarm pour obtenir un cœur de vérification de sûreté scalable. Les résultats, sur un FPGA haut de gamme, montrent des gains d’un ordre de grandeur par rapport à l’état de l’art. Enfin, on propose le premier accélérateur matériel permettant la vérification des exigences de sûreté et de vivacité. Les résultats démontrent un facteur d’accélération moyen de 4875x par rapport au logiciel
Model-Checking is an automated technique used in industry for verification, a major issue in the design of reliable systems, where performance and scalability are critical. Swarm verification improves scalability through a partial approach based on concurrent execution of randomized analyses. Reconfigurable architectures promise significant performance gains. However, existing work suffers from a monolithic design that hinders the exploration of reconfigurable architecture opportunities. Moreover, these studies are limited to safety verification. To adapt the verification strategy to the problem, this thesis first proposes a hardware verification framework, allowing to gain, through a modular architecture, a semantic and algorithmic genericity, illustrated by the integration of 3 specification languages and 6 algorithms. This framework allows efficiency studies of swarm algorithms to obtain a scalable safety verification core. The results, on a high-end FPGA, show gains of an order of magnitude compared to the state-of-the-art. Finally, we propose the first hardware accelerator for safety and liveness verification. The results show an average speed-up of 4875x compared to software

Les réseaux de neurones représentent une des voies possibles pour la réalisation des systèmes dits intelligents, capables d'apprendre, de reconnaître et de classifier des informations de natures et de supports très différents. Au-delà des approches classiques, les modèles des réseaux de neurones que nous proposons ici utilisent d'une manière homogène le temps et l'espace en considérant que l'information incidente est portée à l'entrée du réseau par des signaux spatio-temporels et que le traitement neuronal ne doit pas changer la nature spatio-temporelle de cette information. Le premier modèle de réseau que nous proposons bénéficie de la simplicité et de la robustesse des signaux en impulsions comme support de l'information. L'utilisation des délais synaptiques adaptatifs et des règles d'apprentissage d'inspiration Hebienne permet la mise en oeuvre des mécanismes d'auto synchronisation synaptique et de reconnaissance partagée des patterns complexes d'impulsions. Une autre famille de modèles, plus évoluée, est celle des réseaux spatio-temporels. Les principales caractéristiques sont l'organisation hiérarchique de l'architecture en assemblées, groupes et neurones, le caractère local, continu et non-supervise de l'apprentissage, la considération d'une topologie spatiale intrinsèque, au nombre variable de dimensions et, dernièrement, mais pas le moins important, un fonctionnement temporel du réseau base sur des délais synaptiques variables. La structure du réseau est traversée par deux flux d'information: le flot longitudinal oriente de l'entrée vers la sortie et le flot latéral, dans chaque assemblée, produit par les interactions neuronales latérales. Les expériences d'application effectuées, telles que la reconnaissance de l'écriture manuscrite, de la parole ou des trajectoires d'objets dans un flot vidéo sont autant de confirmations de la versatilité et des fonctionnalités offertes par les architectures spatio-temporelles étudiées

Les applications vidéo embarquées sont de plus en plus intégrées dans des systèmes de transport intelligents tels que les véhicules autonomes. De nombreux défis sont rencontrés par les concepteurs de ces applications, parmi lesquels : le développement des algorithmes complexes, la vérification et le test des différentes contraintes fonctionnelles et non-fonctionnelles, la nécessité d’automatiser le processus de conception pour augmenter la productivité, la conception d’une architecture matérielle adéquate pour exploiter le parallélisme inhérent et pour satisfaire la contrainte temps-réel, réduire la puissance consommée pour prolonger la durée de fonctionnement avant de recharger le véhicule, etc. Dans ce travail de thèse, nous avons utilisé les technologies FPGAs pour relever certains de ces défis et proposer des architectures matérielles reconfigurables dédiées pour des applications embarquées de traitement vidéo temps-réel. Premièrement, nous avons implémenté une architecture parallèle flexible avec deux contributions principales : (1) Nous avons proposé un modèle générique de distribution/collecte de pixels pour résoudre le problème de transfert de données à haut débit à travers le système. Les paramètres du modèle requis sont tout d’abord définis puis la génération de l’architecture a été automatisée pour minimiser le temps de développement. (2) Nous avons appliqué une technique d’ajustement de la fréquence pour réduire la consommation d’énergie. Nous avons dérivé les équations nécessaires pour calculer le niveau maximum de parallélisme ainsi que les équations utilisées pour calculer la taille des FIFO pour le passage d’un domaine de l’horloge à un autre. Au fur et à mesure que le nombre de cellules logiques sur une seule puce FPGAaugmente, passer à des niveaux d’abstraction plus élevés devient inévitable pour réduire la contrainte de « time-to-market » et augmenter la productivité des concepteurs. Pendant la phase de conception, l’espace de solutions architecturales présente un grand nombre d’alternatives avec des performances différentes en termes de temps d’exécution, ressources matérielles, consommation d’énergie, etc. Face à ce défi, nous avons développé l’outil ViPar avec deux contributions principales : (1) Un modèle empirique a été introduit pour estimer la consommation d’énergie basé sur l’utilisation du matériel (Slice et BRAM) et la fréquence de fonctionnement ; en plus de cela, nous avons dérivé les équations pour estimer les ressources matérielles et le temps d’exécution pour chaque alternative au cours de l’exploration de l’espace de conception. (2) En définissant les principales caractéristiques de l’architecture parallèle comme le niveau de parallélisme, le nombre de ports d’entrée/sortie, le modèle de distribution des pixels, ..., l’outil ViPar génère automatiquement l’architecture matérielle pour les solutions les plus pertinentes. Dans le cadre d’une collaboration industrielle avec NAVYA, nous avons utilisé l’outil ViPar pour implémenter une solution matérielle parallèle pour l’algorithme de stéréo matching « Multi-window Sum of Absolute Difference ». Dans cette implémentation, nous avons présenté un ensemble d’étapes pour modifier le code de description de haut niveau afin de l’adapter efficacement à l’implémentation matérielle. Nous avons également exploré l’espace de conception pour différentes alternatives en termes de performance, ressources matérielles, fréquence, et consommation d’énergie. Au cours de notre travail, les architectures matérielles ont été implémentées et testées expérimentalement sur la plateforme d’évaluation Xilinx Zynq ZC706
Embedded video applications are now involved in sophisticated transportation systems like autonomous vehicles. Many challenges faced the designers to build those applications, among them: complex algorithms should be developed, verified and tested under restricted time-to-market constraints, the necessity for design automation tools to increase the design productivity, high computing rates are required to exploit the inherent parallelism to satisfy the real-time constraints, reducing the consumed power to extend the operating duration before recharging the vehicle, etc. In this thesis work, we used FPGA technologies to tackle some of these challenges to design parallel reconfigurable hardware architectures for embedded video streaming applications. First, we implemented a flexible parallel architecture with two main contributions: (1)We proposed a generic model for pixel distribution/collection to tackle the problem of the huge data transferring through the system. The required model parameters were defined then the architecture generation was automated to minimize the development time. (2) We applied frequency scaling as a technique for reducing power consumption. We derived the required equations for calculating the maximum level of parallelism as well as the ones used for calculating the depth of the inserted FIFOs for clock domain crossing. As the number of logic cells on a single FPGA chip increases, moving to higher abstraction design levels becomes inevitable to shorten the time-to-market constraint and to increase the design productivity. During the design phase, it is common to have a space of design alternatives that are different from each other regarding hardware utilization, power consumption and performance. We developed ViPar tool with two main contributions to tackle this problem: (1) An empirical model was introduced to estimate the power consumption based on the hardware utilization (Slice and BRAM) and the operating frequency. In addition to that, we derived the equations for estimating the hardware resources and the execution time for each point during the design space exploration. (2) By defining the main characteristics of the parallel architecture like parallelism level, the number of input/output ports, the pixel distribution pattern, etc. ViPar tool can automatically generate the parallel architecture for the selected designs for implementation. In the context of an industrial collaboration, we used high-level synthesis tools to implement a parallel hardware architecture for Multi-window Sum of Absolute Difference stereo matching algorithm. In this implementation, we presented a set of guiding steps to modify the high-level description code to fit efficiently for hardware implementation as well as we explored the design space for different alternatives in terms of hardware resources, performance, frequency and power consumption. During the thesis work, our designs were implemented and tested experimentally on Xilinx Zynq ZC706 (XC7Z045- FFG900) evaluation board

Cette thèse aborde un sujet très peu traité en Sciences humaines et sociales : le rôle que jouent les conceptions architecturales et celles des espaces d‟étude et de travail dans la formation universitaire, en période de généralisation de la culture numérique. A partir d‟études de cas réalisées dans des universités mexicaines et françaises, les analyses portent sur la manière dont les choix architecturaux favorisent ou font obstacle à des pratiques qui soutiennent les modèles de formation finalisés par le développement humain. La construction des données prend appui sur une approche ethnographique, un modèle d‟analyse qui relie la production spatiale et l‟analyse de dispositifs de formation, des techniques d‟analyse du discours, des analyses d‟images et des analyses architecturales. L‟étude des interrelations entre ce que nous avons appelé les configurations architecturales et spatiales de cinq campus universitaires ont conduit à des résultats qui mettent en évidence les caractéristiques de l‟habitabilité et ses relations avec le projet des acteurs en matière de finalités de la formation universitaire
This thesis covers an aspect less developed from the Human and Social Sciences, the role that the architectural conceptions and spaces of study and work in the formative process in the university level in a time of widespread digital culture. From a study in cases with Mexican and French universities, we analyzed how the architectures assist or obstruct practices that favor or hinder formation model with the finality of human development. The construction of data is supported by the ethnographic tools, an analytic model that relates spatial production and analysis of formation dispositives and using technical analysis of the discourse, images and architectural analysis. The study of the interrelationships between what we call spatial and architectural configurations in five universities campi, produced findings linked with the characteristics of habitability and their relationships with the actors project as to the purpose of university formation
Esta tesis aborda un aspecto escasamente trabajado desde las Ciencias Humanas y Sociales: el papel que desempeñan las concepciones arquitectónicas y los espacios de estudio y de trabajo en los procesos formativos universitarios, en un momento de generalización de la cultura digital. A partir de un estudio en casos en universidades mexicanas y francesas, analizamos la manera en que las arquitecturas propician u obstaculizan prácticas que favorezcan los modelos de formación con finalidad de desarrollo humano. La construcción de datos está apoyada en herramientas de corte etnográfico, un modelo analítico que relaciona la producción espacial y el análisis de dispositivos de formación, técnicas de análisis del discurso, análisis de imágenes y análisis arquitectónico. El estudio de las interrelaciones entre lo que denominamos configuraciones arquitectónicas y espaciales en cinco campi universitarios produjo hallazgos ligados con las características de la habitabilidad y sus relaciones con el proyecto de los actores en cuanto a las finalidades de la formación universitaria

Le concept de l'avion plus électrique a pour but de remplacer les différents types de transmissions de puissance aéronautique par des transmissions électriques. Le réseau électrique doit donc évoluer. Ce concept a inspiré le projet AEROCOTS dont une partie est la modification du moyen de coupure en un contacteur hybridé avec un circuit électrique. Afin de mieux comprendre ce qui se passe aux bornes du contacteur et vérifier qu'il n'y a pas apparition d'arc électrique, une méthode de caractérisation est employée pour obtenir un modèle complet du contacteur paramétré. Deux circuits électriques sont étudiés et l'absence d'un arc est vérifiée. Leur principe est de réduire à zéro le courant avant l'ouverture du contacteur. Leurs fonctionnements et leurs modèles sont vérifiés expérimentalement. Le choix du second circuit est justifié par un contrôle du courant à ouvrir. Une optimisation évolutionnaire, principe de la théorie de Darwin, est réalisée pour répondre aux objectifs aéronautiques
The main goal of the more electrical aircraft is to substitute the different kind of transmission for the aeronautical power by electrical transmissions. The electric network has to evolve. This concept inspires the project AEROCOTS, which a part lies in the modification of the breaking means thanks to a hybrid contactor with an electrical circuit. To better understand what occurs between the contacts of the contactor and verified the absence of an electrical arc, a characterization method is employed to have a complete parameterized model of a contactor. Two electrical circuits are studied and the absence of an arc is verified. Their principle is to reduce to zero the current before the opening of the contactor. Their functioning and their models are experimentally verified. The choice of the second circuit is justified by a control of the opening current. An evolutionary algorithm, principle of the Darwin's theory, is realized to answer to the aeronautical objectives

Contexte : Les systèmes à logiciels prépondérants sont de plus en plus interopérables formant des alliances nommées « Systèmes-des-Systèmes » (SdS). Les applications des SdS peuvent aller des systèmes de gestion du trafic jusqu’aux systèmes de gestion de crises. Étant donné que les SdS supportent souvent des domaines critiques, ils doivent être fiables en traitant les disfonctionnements ou les défauts et en évitant les défaillances qui pourraient causer des dégâts et pertes importantes aux utilisateurs.Problème : Ajuster les opérations d’un SdS dépend d’une spécification précise et une attestation rigoureuse de sa consistance opérationnelle. Cependant, en plus des limitations des langages pour capturer conjointement la structure et le comportement des SdS, les prédictions de la consistance opérationnelle des SdS reposent sur leurs systèmes constitutifs qui ne sont pas totalement connus au moment de la conception. Par conséquent, les SdS ont été développés et déployés sans évaluation de leurs opérations, puisque les langages actuels ne supportent pas ce type de précision lors de l’évaluation. Objectif : Cette thèse fournit des solutions théoriques et pratiques basées sur un langage formel de description d’architectures pour supporter une évaluation précoce des opérations du SdS par rapport à la structure et le comportement du SdS à travers les simulations. Contributions : Les contributions essentielles de ce projet comprennent (i) une approche de transformation des modèles pour produire automatiquement des modèles de simulation à partir des descriptions des architectures logicielles du SdS, combinant la description structurelle et comportementale du SdS dans la même solution, (ii) une méthode d’évaluation de l’architecture logicielle du SdS pour la prédiction des opérations du SdS tout en considérant les changements inhérents qui peuvent se produire, (iii) la modélisation de l’environnement et la génération automatique des générateurs de stimulus pour soutenir la simulation des SdS, livrant des données pour nourrir tel simulation, et (iv) une méthode pour la synchronisation automatique entre l’architecture descriptive d’exécution (qui change à l’exécution par suite de l’architecture dynamique) et son architecture prescriptive d’origine basée sur des mécanismes de découverte et de récupération de modèles et une transformation de modèle à l'envers.Évaluation : Nous avons conduit des cas d’études pour évaluer nos approches en utilisant le SdS de surveillance des inondations et le SdS d’espace.Résultats : Notre approche montre une précision importante pour (i) produire des simulations des architectures logicielles des SdS sans failles et complètement opérationnelles, (ii) supporte une évaluation et une prédiction fiable des opérations du SdS à la phase de conception, (iii) génère de manière automatique des générateurs de stimuli pour soutenir et nourrir l’exécution de la simulation et (iv) maintien la synchronisation entre les versions descriptives et prescriptives de l’architecture du SdS.Conclusion : Nous avons conclu que les approches proposées font évoluer l’état de l’art de l’évaluation des architectures logicielles des SdS en offrant des solutions pour prédire l’efficacité des opérations du SdS pour maintenir une opération continue malgré les changements architecturaux, fournissant plus de confidence aux utilisateurs qui reposent dans l’avenir sur les services du SdS
Context: Software-intensive systems have been increasingly interoperated forming alliances termed as “Systems-of-Systems” (SoS). SoS comprises a collection of systems joined to achieve a set of missions that none of the systems can individually accomplish. Each constituent system keeps its own management, goals, and resources while coordinating within the SoS and adapting to meet SoS goals. Applications of SoS range from traffic control to emergency response and crisis management. As SoS often support critical domains, such systems must be trustworthy by dealing with malfunction or defects and avoiding failures that could cause extensive damage and losses to the users.Problem: Correct SoS operations depend on a precise specification of the SoS structure and a rigorous attestation of its behaviors. However, besides limitations on languages to jointly capture SoS structure and behavior, predictions on the SoS emergent behaviors rely on constituent systems not totally known at design-time. Therefore, SoS have been developed and deployed without evaluating their operation, since current languages do not support such precision in evaluation.Objectives: This PhD project provides solutions founded on a formal architectural description language to support an early evaluation of SoS behaviors regarding its inherent SoS structure and dynamics through simulations.Contribution: The main contributions of this project comprise (i) a model transformation approach for automatically producing simulation models from SoS software architecture descriptions, combining SoS structure and behavior description in a same solution, (ii) a SoS software architecture evaluation method for SoS operation prediction considering the inherent changes that can occur, (iii) environment modeling and automatic generation of stimuli generators to sustain the SoS simulation, delivering data to feed such simulation, and (iv) a method for the automatic synchronization between the runtime descriptive architecture (changed at runtime due to dynamic architecture) and its original prescriptive architecture based on model discovery and recovery mechanisms and a backward model transformation.Evaluation: We conducted case studies to assess our approaches using Flood Monitoring SoS and Space SoS.Results: Our approaches show a high accuracy to (i) produce fault-free and operational simulations for SoS software architectures, (ii) support a reliable evaluation and prediction of SoS operation at design-time, (iii) automatically generate stimuli generators to sustain and feed the simulation execution, and (iv) maintain the synchronization between descriptive and prescriptive versions of the SoS architecture.Conclusions: We concluded that the proposed approaches advance the state of the art in SoS software architecture evaluation by offering solutions to predict the SoS operations effectiveness to maintain a continuous operation despite architectural changes, providing more trust for users that in the future shall rely on SoS services

Le concept de l'avion plus électrique a pour but de remplacer les différents types de transmissions de puissance aéronautique par des transmissions électriques. Le réseau électrique doit donc évoluer. Ce concept a inspiré le projet AEROCOTS dont une partie est la modification du moyen de coupure en un contacteur hybridé avec un circuit électrique. Afin de mieux comprendre ce qui se passe aux bornes du contacteur et vérifier qu'il n'y a pas apparition d'arc électrique, une méthode de caractérisation est employée pour obtenir un modèle complet du contacteur paramétré. Deux circuits électriques sont étudiés et l'absence d'un arc est vérifiée. Leur principe est de réduire à zéro le courant avant l'ouverture du contacteur. Leurs fonctionnements et leurs modèles sont vérifiés expérimentalement. Le choix du second circuit est justifié par un contrôle du courant à ouvrir. Une optimisation évolutionnaire, principe de la théorie de Darwin, est réalisée pour répondre aux objectifs aéronautiques
The main goal of the more electrical aircraft is to substitute the different kind of transmission for the aeronautical power by electrical transmissions. The electric network has to evolve. This concept inspires the project AEROCOTS, which a part lies in the modification of the breaking means thanks to a hybrid contactor with an electrical circuit. To better understand what occurs between the contacts of the contactor and verified the absence of an electrical arc, a characterization method is employed to have a complete parameterized model of a contactor. Two electrical circuits are studied and the absence of an arc is verified. Their principle is to reduce to zero the current before the opening of the contactor. Their functioning and their models are experimentally verified. The choice of the second circuit is justified by a control of the opening current. An evolutionary algorithm, principle of the Darwin's theory, is realized to answer to the aeronautical objectives

La préconception est une phase aboutissant à la génération d’une architecture physique de concept. Dès cette phase, il est crucial de choisir une architecture qui prenne en compte les contraintes multi-physiques. Cette thèse permet de répondre à cette problématique : comment évaluer des architectures physiques d’un système complexe sous contraintes multi-physiques pendant les phases amont, afin de limiter les risques de couplages multi-physiques dans les étapes suivantes, qui engendrent une augmentation conséquente de la durée et du coût de la conception ?Pour répondre à cette problématique, nous proposons tout d’abord un processus nommé SAMOS permettant aux acteurs de cette phase d’échanger des informations en limitant le risque d’incohérences et d’incompréhensions. Puis, en nous limitant à l’analyse thermique, nous avons développé une plateforme « modeleur 3D thermique », s’appuyant sur un environnement 3D, deux extensions SysML et des transformations de modèle, pour faciliter les échanges d’informations et de données entre l’architecte système, l’architecte 3D et les équipes de simulation, et ainsi diminuer la redondance et le temps de conception.Ainsi, pour permettre la gestion de l’encombrement et du positionnement spatial de chaque équipement, une extension SysML GERTRUDe a été proposée pour pouvoir spécifier des exigences géométriques : formes géométriques simples des composants, dimensions, contraintes de positionnement.GERTRUDe utilise le modèle géométrique des SATT enrichi avec les paramètres intrinsèques. De la même façon, l’extension SysML TheReSE, basée sur GERTRUDe, permet la gestion des exigences thermiques : propriétés thermiques de composants et spécification des interactions thermiques susceptibles d’intervenir entre les composants de l’architecture.De même les interactions thermiques entre les différents équipements peuvent être soit spécifiées en SysML, soit être ajoutées dans l’environnement 3D. Ces informations permettent de définir alors un réseau d’interactions thermiques, qui intègre à la fois les informations géométriques et thermiques. Ce réseau est alors transformé en un modèle thermique implémenté en Modelica, qui permet par simulation d’évaluer la température des faces des composants.Les approches proposées ont été implémentées dans un démonstrateur, afin de démontrer la faisabilité du concept sur plusieurs cas d’études industriels, et ainsi valider les attentes industrielles vis-à-vis de l’approche proposée et ses perspectives
Conceptual design leads to the generation of a physical concept architecture. From this phase, it is crucial to select an architecture that takes into account multi-physical constraints. We propose in this thesis to solve the following research issue: how can the physical architectures of a complex system under multi-physical constraints be evaluated during the earlier design phases, in order to limit the risks of multi-physical coupling in the following phases that generate a considerable increase in design time and cost?To tackle this problem, we first propose a framework called SAMOS which allows the actors in the design to exchange information during this phase while limiting the risks of inconsistencies and misunderstandings. Then, by focusing on the thermal analysis, we develop a "thermal 3D sketcher" platform, based on a 3D environment, two SysML extensions and several model transformations. It will facilitate human and data exchanges between System architects, 3D architects and simulation teams, thus reducing redundancy and design time.Thus, in order to manage the geometry requirements and spatial positioning of each item of equipment, the GERTRUDe SysML extension is proposed. It allows specifying geometrical requirements such as simple geometrical shapes for the components, their dimensions and positioning constraints.GERTRUDe uses TTRS (Technologically and Topologically Related Surfaces) geometrical modeling enriched with intrinsic parameters. Likewise, the TheReSE SysML extension, based on GERTRUDe, allows the management of thermal requirements: the thermal properties of components and the specification of thermal interactions that may occur between the architecture components.The transformation rules are described. They automatically generate a specified architecture which includes possible geometrical constraints that can be transformed from a SysML environment into a 3D environment; the direction of transformation can be reversed so that a 3D architecture can be traced from a 3D environment to a SysML environment.Similarly, the thermal interactions between the different components can be either specified in SysML or be added in the 3D environment. This information allows defining a thermal interactions network which integrates both geometrical and thermal data. This network is then transformed into a thermal model implemented in Modelica, which allows simulation to evaluate the temperatures of the components’ faces.The approach proposed is implemented in a demonstrator to provide proof of concept based on several industrial case studies, thus validating the industrial expectations with regard to the approach proposed and its perspectives

Basés sur les protocoles XML, SOAP et WSDL, les Services Web (SW) sont la technologie de base pour le développement d'Architectures Orientées Services (AOS). Ces architectures permettent de mettre en place des applications faiblement couplées avec un fort degré de configuration dynamique. Elles se basent sur la notion de relation de "services" formalisée par un contrat qui unit le client et le prestataire de services. Ce contrat est le point charnière de ce type d'applications. D'un point de vue purement marketing, les Services Web peuvent être développés pour satisfaire les besoins des clients, être facile à maintenir et aussi fournir un haut niveau de qualité de service. Les prestataires de Services Web doivent s'assurer de la fiabilité et de la disponibilité de leur infrastructure individuelle de Services Web. Cependant, les prestataires ne peuvent pas tenir compte de tous les besoins possibles des clients et des contraintes liées au développement de l'application donnée. Cela signifie que des mécanismes additionnels doivent être développés et ciblés pour un contexte d'utilisation donné. C'est exactement le type de problèmes que j'ai examiné dans mes travaux. Les développeurs d'application regardent les Services Web comme des COTS (Component Off-The Shell) et ignorent donc leurs implémentations et leurs comportements en présence de fautes. De ce point de vue, les clients ont besoin de développer des mécanismes de tolérances aux fautes spécifiques bien adaptés à leurs applications. Dans ce but, mes travaux de thèse m'ont conduit à proposer une plate-forme pour aider les clients à réaliser des connecteurs spécifiques de tolérance aux fautes (SFTC - Specifique Fault Tolerance Connectors) qui implémentent des filtres et autres techniques de détection d'erreurs (c.à.d des assertions exécutables) ainsi que des mécanismes de recouvrement qui sont déclenchés quand les Services Web ne satisfont plus les caractéristiques de sûreté demandées. De plus, le même Services Web peut être employé dans plusieurs applications orientées services avec différentes contraintes et peut donc tirer profit de plusieurs connecteurs (SFTCs). Le problème est similaire à l'utilisation des composants COTS dans les systèmes critiques de sûreté, et des travaux précédents ont déjà prouvé que des mécanismes tels que les wrappers étaient une solution possible. La différence dans le contexte des Architectures Orientées Services est que des wrappers prédéfinis ne peuvent pas être spécifiés pour satisfaire tous les besoins possibles. L'approche doit être plus adaptative pour permettre à des mécanismes de sûreté : 1) d'être définis au cas par cas pour une utilisation donnée du Service Web et 2) d'avoir une forte dynamique afin d'être modifiés selon les besoins. Ainsi, mes travaux de recherches ont permis de fournir aux développeurs d'Architectures Orientées Services: 1) un langage nommé DeWeL pour décrire les caractéristiques de sûreté de fonctionnement du connecteur et 2) l'infrastructure IWSD pour dynamiquement contrôler et exécuter les connecteurs dans des applications critiques. L'objectif final est de fournir aux développeurs d' Architectures Orientées Services une infrastructure et des outils capables de les aider à déployer des applications orientées services tolérants les fautes.

Les communications numériques sont omniprésentes dans les objets communicants de la vie courante . L'évolution des standards de communications, la diminution des délais de mise sur le marché et l’hétérogénéité des cadres applicatifs complexifient les défis à relever par les concepteurs de circuits numériques. Les technologies mobiles de cinquième génération (5G) sont une illustration des enjeux actuels. Dans ce contexte, le développement de circuits numériques pour l'implantation de décodeurs de codes correcteurs d'erreurs s’avère particulièrement difficile. La synthèse haut niveau (HLS) est une des méthodologies de conception qui permet le prototypage rapide d'architectures numériques. Cette méthodologie est basée sur l’utilisation de descriptions comportementales pour générer des architectures matérielles. Cependant, le développement de modèles comportementaux efficaces est primordial pour la génération d’architectures performantes. Les travaux présentés dans le cadre de cette thèse ont pour thème la définition de modèles comportementaux efficaces pour la génération d'architectures de décodeurs de codes correcteurs d'erreurs pour les codes LDPC et les codes polaires. Ces deux familles de codes correcteurs d’erreurs sont celles qui ont été adoptées dans le standard 5G. Les modèles comportementaux développés se doivent d’allier flexibilité, rapidité de prototypage et efficacité.Une première contribution significative des travaux de thèse est la proposition de deux modèles comportementaux permettant la génération d'architectures matérielles efficaces pour le décodage de codes LDPC. Ces modèles sont génériques et associés à une méthodologie flexible. Ils favorisent l’exploration de l'espace des solutions architecturales. Ainsi une multitude de compromis entre le débit, la latence et la complexité matérielle est obtenue. En outre, cette contribution constitue une avancée significative vis-à-vis de l'état de l'art concernant la génération automatique d'architectures de décodeurs LDPC. Enfin les performances atteintes par les architectures synthétisées sont similaires à celles d’architectures conçues manuellement à l’aide d’un flot de conception traditionnel. Une deuxième contribution des travaux de thèse est la proposition d’un premier modèle comportemental favorisant la génération d'architectures matérielles de décodeurs de codes polaires à l’aide d’un flot de synthèse de haut niveau. Ce modèle générique permet lui aussi une exploration efficace de l'espace des solutions architecturales. Il est à noter que les performances des décodeurs polaires synthétisés sont similaires à celles des architectures de décodage rapportés dans l’état de l’art. Une troisième contribution des travaux de thèse concerne le développement d'un modèle comportemental de décodeur de codes polaires implantant un algorithme "à Liste", à savoir l'algorithme de décodage par annulation successive à liste. Cet algorithme de décodage permet d’obtenir de meilleures performances de décodage au prix d’un surcoût calculatoire important. Ce surcoût se répercute sur la complexité matérielle de l’architecture de décodage. Il est à souligner que le modèle comportemental proposé est le premier modèle pour des décodeurs de codes polaires basés sur un algorithme "à Liste"
Digital communications are ubiquitous in the communicating objects of everyday life. Evolving communication standards, shorter time-to-market, and heterogeneous applications make the design for digital circuit more challenging. Fifth generation (5G) mobile technologies are an illustration of the current and future challenges. In this context, the design of digital architectures for the implementation of error-correcting code decoders will often turn out to be especially difficult. High Level Synthesis (HLS) is one of the computer-aided design (CAO) methodologies that facilitates the fast prototyping of digital architectures. This methodology is based on behavioral descriptions to generate hardware architectures. However, the design of efficient behavioral models is essential for the generation of high-performance architectures. The results presented in this thesis focus on the definition of efficient behavioral models for the generation of error-correcting code decoder architectures dedicated tp LDPC codes and polar codes. These two families of error-correcting codes are the ones adopted in the 5G standard. The proposed behavioural models have to combine flexibility, fast prototyping and efficiency.A first significant contribution of the research thesis is the proposal of two behavioural models that enables the generation of efficient hardware architectures for the decoding of LDPC codes. These models are generic. They are associated with a flexible methodology. They make the space exploration of architectural solutions easier. Thus, a variety of trade-offs between throughput, latency and hardware complexity are obtained. Furthermore, this contribution represents a significant advance in the state of the art regarding the automatic generation of LDPC decoder architectures. Finally, the performances that are achieved by generated architectures are similar to that of handwritten architectures with an usual CAO methodology.A second contribution of this research thesis is the proposal of a first behavioural model dedicated to the generation of hardware architectures of polar code decoders with a high-level synthesis methodology. This generic model also enables an efficient exploration of the architectural solution space. It should be noted that the performance of synthesized polar decoders is similar to that of state-of-the-art polar decoding architectures.A third contribution of the research thesis concerns the definition of a polar decoder behavioural model that is based on a "list" algorithm, known as successive cancellation list decoding algorithm. This decoding algorithm enables to achieve higher decoding performance at the cost of a significant computational overhead. This additional cost can also be observed on the hardware complexity of the resulting decoding architecture. It should be emphasized that the proposed behavioural model is the first model for polar code decoders based on a "list" algorithm

Dû à la complexité des algorithmes de traitement d’images récents et dans le but d'accélérer la procédure de la conception des MPSoCs, méthodologies de prototypage rapide sont nécessaires pour fournir différents choix pour le programmeur de générer des programmes parallèles efficaces. Ce manuscrit présente les travaux menés pour proposer une méthodologie de prototypage rapide permettant la conception des architectures MPSOC ainsi que la génération automatique de système matériel / logiciel dédié un circuit reprogrammable (FPGA). Pour faciliter la programmation parallèle, l'approche MPSoC proposée est basée sur l’utilisation de Framework « CubeGen » qui permet la génération des différentes solutions envisageables pour réaliser des prototypes dans le domaine du traitement d’image. Ce document décrit une méthode basée sur le concept des squelettes générés en fonction des caractéristiques d'application afin d'exploiter tous les types de parallélisme des algorithmes réels. Un ensemble d’expérimentations utilisant des algorithmes courants permet d’évaluer les performances du flot de conception proposé équivalente à une architecture basé des processeurs hardcore et les solutions traditionnels basé sur cibles ASIC
Due to the complexity of image processing algorithms and the restrictions imposed by MPSoC designs to reach their full potentials, automatic design methodologies are needed to provide guidance for the programmer to generate efficient parallel programs. In this dissertation, we present a MPSoC-based design methodology solution supporting automatic design space exploration, automatic performance evaluation, as well as automatic hardware/software system generation. To facilitate the parallel programming, the presented MPSoC approach is based on a CubeGen framework that permits the expression of different scenarios for architecture and algorithmic design exploring to reach the desired level of performance, resulting in short time development. The generated design could be implemented in a FPGA technology with an expected improvement in application performance and power consumption. Starting from the application, we have evolved our effective methodology to provide several parameterizable algorithmic skeletons in the face of varying application characteristics to exploit all types of parallelism of the real algorithms. Implementing such applications on our parallel embedded system shows that our advanced methods achieve increased efficiency with respect to the computational and communication requirements. The experimental results demonstrate that the designed multiprocessing architecture can be programmed efficiently and also can have an equivalent performance to a more powerful designs based hard-core processors and better than traditional ASIC solutions which are too slow and too expensive

Les systèmes embarqués sont des dispositifs électroniques et informatiques autonomes, dédiés à une tâche bien précise. Leur utilisation s'est désormais démocratisée à de nombreux domaines d'applications et en particulier au multimédia. Ce type d'application est caractérisé par un besoin important en puissance de calcul et en échange de données. Les architectures matérielles au cœur de ces systèmes sont généralement dotées d'accélérateurs chargés de l'exécution des noyaux de calcul intensif. Les architectures reconfigurables à gros grain (CGRA) sont particulièrement adaptées à l'accélération d'applications multimédia car elles répondent au mieux aux contraintes de performance, d'efficacité énergétique, de flexibilité et de coût de conception. En effet, ce type d'architecture est un compromis entre les processeurs à usage général, les architectures dédiées et celles reconfigurables à grain fin. Cette thèse traite de certains aspects liés aux problématiques de conception et de compilation d'applications pour CGRA. Nos travaux s'inscrivent dans une démarche d'adéquation applications multimédia / CGRA / conception et compilation basées sur la programmation par contraintes (CP). Notre méthodologie nous a permis, grâce à la CP, de modéliser et de résoudre un ensemble de problèmes combinatoires complexes. Le premier modèle présenté a trait à la fusion d'unités fonctionnelles reconfigurables sous contraintes architecturales et technologiques. Les deux autres modèles abordent les problèmes de : placement, ordonnancement et routage des données pour le déploiement d'une application sur CGRA. Notre approche permet, dans la majorité des cas, de prouver l'optimalité de la solution obtenue.