Academic literature on the topic 'Tunnel FETs'
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Journal articles on the topic "Tunnel FETs"
Lind, Erik, Elvedin Memisevic, Anil W. Dey, and Lars-Erik Wernersson. "III-V Heterostructure Nanowire Tunnel FETs." IEEE Journal of the Electron Devices Society 3, no. 3 (May 2015): 96–102. http://dx.doi.org/10.1109/jeds.2015.2388811.
Full textPandey, Rahul, Saurabh Mookerjea, and Suman Datta. "Opportunities and Challenges of Tunnel FETs." IEEE Transactions on Circuits and Systems I: Regular Papers 63, no. 12 (December 2016): 2128–38. http://dx.doi.org/10.1109/tcsi.2016.2614698.
Full textSedighi, Behnam, Xiaobo Sharon Hu, Huichu Liu, Joseph J. Nahas, and Michael Niemier. "Analog Circuit Design Using Tunnel-FETs." IEEE Transactions on Circuits and Systems I: Regular Papers 62, no. 1 (January 2015): 39–48. http://dx.doi.org/10.1109/tcsi.2014.2342371.
Full textMoselund, K. E., H. Schmid, C. Bessire, M. T. Bjork, H. Ghoneim, and H. Riel. "InAs–Si Nanowire Heterojunction Tunnel FETs." IEEE Electron Device Letters 33, no. 10 (October 2012): 1453–55. http://dx.doi.org/10.1109/led.2012.2206789.
Full textOrtiz-Conde, Adelmo, Francisco J. García-Sánchez, Juan Muci, Andrea Sucre-González, João Antonio Martino, Paula Ghedini Der Agopian, and Cor Claeys. "Threshold voltage extraction in Tunnel FETs." Solid-State Electronics 93 (March 2014): 49–55. http://dx.doi.org/10.1016/j.sse.2013.12.010.
Full textWu, Jianzhi, Jie Min, and Yuan Taur. "Short-Channel Effects in Tunnel FETs." IEEE Transactions on Electron Devices 62, no. 9 (September 2015): 3019–24. http://dx.doi.org/10.1109/ted.2015.2458977.
Full textVerhulst, Anne S., William G. Vandenberghe, Karen Maex, Stefan De Gendt, Marc M. Heyns, and Guido Groeseneken. "Complementary Silicon-Based Heterostructure Tunnel-FETs With High Tunnel Rates." IEEE Electron Device Letters 29, no. 12 (December 2008): 1398–401. http://dx.doi.org/10.1109/led.2008.2007599.
Full textHuang, Jun Z., Pengyu Long, Michael Povolotskyi, Gerhard Klimeck, and Mark J. W. Rodwell. "P-Type Tunnel FETs With Triple Heterojunctions." IEEE Journal of the Electron Devices Society 4, no. 6 (November 2016): 410–15. http://dx.doi.org/10.1109/jeds.2016.2614915.
Full textAvedillo, M. J., and J. Núñez. "Improving speed of tunnel FETs logic circuits." Electronics Letters 51, no. 21 (October 2015): 1702–4. http://dx.doi.org/10.1049/el.2015.2416.
Full textPandey, Rahul, Bijesh Rajamohanan, Huichu Liu, Vijaykrishnan Narayanan, and Suman Datta. "Electrical Noise in Heterojunction Interband Tunnel FETs." IEEE Transactions on Electron Devices 61, no. 2 (February 2014): 552–60. http://dx.doi.org/10.1109/ted.2013.2293497.
Full textDissertations / Theses on the topic "Tunnel FETs"
Horst, Fabian. "Compact DC Modeling of Tunnel-FETs." Doctoral thesis, Universitat Rovira i Virgili, 2019. http://hdl.handle.net/10803/668957.
Full textEn la última década, el transistor de efecto de campo con efecto túnel (TFET) ha ganado mucho interés y se maneja como un posible sucesor de la tecnología MOSFET convencional. El transporte de carga en un TFET se basa en el mecanismo de túnel de banda a banda (B2B) y, por lo tanto, la pendiente sub-umbral a temperatura ambiente puede superar el límite de 60 mV / dec. Para describir y analizar el comportamiento del TFET en las simulaciones de circuitos, esta disertación introduce un modelo compacto de CC para TFET de doble compuerta. El enfoque de modelado considera el efecto túnel B2B con el efecto parasitario de la corriente túnel asistida por trampas (TAT) en el estado ON y AMBIPOLAR del TFET. Incluye un paquete de ecuaciones compactas del potencial 2D para describir el diagrama de banda del TFET. Basado en el diagrama de banda, el B2B y la corriente TAT se derivan por separado. Para hacerlo, primero se encuentra una expresión compacta para la longitud túnel, que luego se utiliza junto con un enfoque numérico robusto de tipo Wentzel-Kramers-Brillouin (WKB) para calcular la probabilidad túnel. Luego, usando la ecuación de túnel de Landauer, la tasa de generación túnel se calcula y aproxima para llegar a una expresión de forma cerrada para la densidad de corriente. Con una aproximación adicional de la densidad de corriente por una función matemática, se logran expresiones compactas para el túnel B2B resultante y la corriente TAT. La verificación del modelo se realiza con la ayuda de los datos de simulación TCAD Sentaurus para varias configuraciones de simulación. Además, la validez del modelo se demuestra mediante mediciones de TFET complementarios fabricados. Para demostrar la estabilidad numérica y la continuidad, así como la flexibilidad, se realizan y analizan simulaciones de circuitos lógicos basados en TFET como un inversor de una sola etapa o una celda SRAM. La combinación del modelo CC con un modelo TFET AC permite una simulación transitoria de un oscilador en anillo de 11 etapas.
In the last decade, the tunnel field-effect transistor (TFET) has gained a lot of interest and is handled as a possible successor of the conventional MOSFET technology. The current transport of a TFET is based on the band-to-band (B2B) tunneling mechanism and therefore, the subthreshold slope at room temperature can overcome the limit of 60 mV/dec. In order to describe and analyze the TFET behavior in circuit simulations, this dissertation introduces a compact DC model for double-gate TFETs. The modeling approach considers the B2B tunneling and the parasitic effect of trap-assisted tunneling (TAT) in the ON- and AMBIPOLAR-state of the TFET. It includes a 2D compact potential equation package to de-scribe the band diagram of the TFET. Based on the band diagram, the B2B tunneling and TAT current part are derived separately. In order to do so, firstly a compact expression for the tunneling length is found, which is then used together with a numerical robust Wentzel-Kramers-Brillouin (WKB) approach to calculate the tunneling probability. Afterwards, using Landauer’s tunneling equation, the tunneling generation rate is calculated and approximated to come to a closed-form expression for the current density. Further approximation of the current density by a mathematical function, compact expressions for the resulting B2B tun-neling and TAT current are achieved. The verification of the model is done with the help of TCAD Sentaurus simulation data for various simulation setups. Furthermore, the validity of the model is proven by measurements of fabricated complementary TFETs. In order to demonstrate the numerical stability and continuity as well as the flexibility, simulations of TFET-based logic circuits like a single-stage inverter or an SRAM cell are performed and analyzed. The combination of the DC model with an TFET AC model allows for a transient simulation of an 11-stage ring oscillator.
Gräf, Michael. "Two-Dimensional Analytical Modeling of Tunnel-FETs." Doctoral thesis, Universitat Rovira i Virgili, 2017. http://hdl.handle.net/10803/450516.
Full textBasado en un mecanismo de transporte de corriente banda a banda, el Tunnel-FET es capaz de superar la limitación de pendiente sub-umbral física del MOSFET de 60 mV/dec. Por lo tanto, esto lo convierte en uno de los dispositivos más prometedores para ser el sucesor del MOSFET clásico en los últimos años. Esta tesis describe todos los pasos necesarios para modelar analíticamente un Tunnel-FET de doble puerta. El modelo incluye una solución electrostática bidimensional en todas las regiones del dispositivo, lo que permite incluso simulaciones de hetero-unión del dispositivo. Para un comportamiento más realista del dispositivo se tiene en cuenta el rendimiento del dispositivo que limita los perfiles de dopaje de forma Gaussiana en las uniones del canal. Las expresiones para las probabilidades de túnel de banda a banda y de Trap-Assisted-Tunneling (TAT) se implementan mediante un enfoque de WKB cuasi bidimensional. La corriente del dispositivo se calcula mediante la teoría de transmisión de Landauer. El modelo es válido para dispositivos de canal corto y las estancias están bien comparadas con los datos de simulación TCAD Sentaurus y con las mediciones proporcionadas. Se introduce un modelo general para las fluctuaciones del dopado aleatorio, que predice las influencias características del dispositivo en la corriente de salida y el voltaje umbral. El modelo se aplica al MOSFET, así como a los dispositivos TFET.
Based on a band-to-band current transport mechanism, the Tunnel-FET is able to overcome the physical subthreshold slope limitation of the MOSFET of 60 mV/dec. Therefore, it has become one of the most promising devices to be the successor of the classical MOSFET in the last few years. This thesis describes all necessary steps to analytically model a double-gate Tunnel-FET. The model includes a two-dimensional electrostatic solution in all device regions, which enables even hetero-junction device simulations. Device performance limiting Gaussian-shaped doping profiles at the channel junctions are taken into account for a realistic device behavior. Expressions for the band-to-band and trap-assisted-tunneling probabilities are implemented by a quasi two-dimensional WKB approach. The device current is calculated based on Landauer's transmission theory. The model is valid for short-channel devices and stays is good agreement with the TCAD Sentaurus simulation data and with the provided measurements. A general model for random-dopant-fluctuations is introduced, which predicts characteristic device influences on the output current and threshold voltage. The model is applied to MOSFET, as well as TFET devices.
Yu, Tao Ph D. Massachusetts Institute of Technology. "InGaAs/GaAsSb type-Il heterojunction vertical tunnel-FETs." Thesis, Massachusetts Institute of Technology, 2013. http://hdl.handle.net/1721.1/84857.
Full textCataloged from PDF version of thesis.
Includes bibliographical references (pages 59-62).
The supply voltage (VDD) scaling of conventional CMOS technology is approaching its limit due to the physical limit of 60 mV/dec subthreshold swing (SS) at room temperature and the requirement for controlled leakage current. In order to continue VDD scaling for low power applications, novel device structures with steep SS have been proposed. Tunnel-FETs (TFETs) are among the most attractive device structure due to their compatibility with conventional CMOS technology and the potential for outstanding VDD scalability. Heterostructure vertical TFETs with enhanced gate modulation promise significantly improved electrostatic control and drive current relative to lateral tunneling designs. In this thesis, vertical TFETs based on InGaAs/GaAsSb heterostructure are investigated in terms of design, fabrication and electrical characterization. Ino.53Gao.47As/ GaAso.5Sb0.5 heterostructure vertical TFETs are fabricated with an airbridge structure, designed to prevent parasitic tunneling path in the device, with a two-step highly selective undercut process. Electrical measurement of the devices with various gate areas demonstrates area-dependent tunneling current. The Ino.53Gao.47As/ GaAs0 .5 Sb. 5 vertical TFETs with HfO2 high-k gate dielectric (EOT ~ 1.3 nm) exhibit minimum sub-threshold swings of 140 and 58 mV/dec at 300 and 150 K respectively, with an ON-current density of 0.5 [mu]A/[mu]m2 at VDD = 0.5 V at 300 K. A physical model of TFET operation in the ON-state is proposed based on temperature dependent measurements, which reveal a current barrier due to an ungated region near the drain. Simulations illustrate that the gate-to-drain distance must be scaled to eliminate this barrier. In diode-mode operation, outstanding backward diode performance is demonstrated in this system for the first time, with gate-tunable curvature coefficient of 30 V1 near VDS= 0 V. These results indicate the potential of vertical TFETs in hybrid IC applications.
by Tao Yu.
S.M.
Farokhnejad, Atieh. "Compact Modeling of Intrinsic Capacitances in Double-Gate Tunnel-FETs." Doctoral thesis, Universitat Rovira i Virgili, 2020. http://hdl.handle.net/10803/669806.
Full textLa miniaturización de los MOSFET en los circuitos integrados ha elevado la tecnología microelectrónica. Esta tendencia también aumenta el grado de complejidad de estos circuitos y sus componentes básicos. En los MOSFET convencionales, la corriente se basa en la emisión termoiónica de portadores de carga, que por ello limita la pendiente subumbral en estos transistores a 60 mV/dec. Por tanto, para superar este límite y continuar con la miniaturización para mantener el ritmo de la ley de Moore, se requieren estructuras alternativas. Entre estas, el transistor de efecto de campo por túnel (TFET) se considera un posible sucesor del MOSFET. Debido a su mecanismo alternativo de transporte de corriente, conocido como túnel de banda a banda (B2B), la pendiente subumbral en TFET puede hacerse inferior al límite de 60 mV/dec. Para comprender y estimar el comportamiento de los TFET, no sólo como un elemento único sino también a nivel de circuito, se requiere un modelo compacto de este dispositivo. En esta tesis se presenta un modelo basado en carga para describir el comportamiento capacitivo de un TFET de doble puerta (DG TFET). Sin embargo, la simplicidad y la flexibilidad del modelo permiten usarlo para otro tipo de estructuras TFET, como los TFET planares o de nanohílos de una sola puerta (SG TFETs). El modelo es verificado con las simulaciones TCAD, así como con medidas experimentales de TFET fabricados. El modelo de capacitancia también incluye el efecto de los elementos parásitos. Además, en el contexto de este trabajo también se investiga la influencia de los contactos de barrera Schottky en el comportamiento capacitivo de los TFET. Este modelo finalmente se combina con un modelo DC compacto existente para formar un modelo TFET compacto completo. A continuación, el modelo compacto se implementa para simulaciones transitorias de circuitos osciladores de anillo basados en TFET.
Miniaturization of the MOSFETs on the integrated circuits has elevated the microelectronic technology. This trend also increases the degree of complexity of these circuits and their building blocks. In conventional MOSFETs the current is based on the thermionic—emission of charge carrier, which therefore limits the subthreshold swing in these transistors to 60 mV/dec. Hence, to overcome this limit and continue with down scaling to keep pace with the Moor’s law, alternative structures are required. Among these, the tunnel—field—effect transistor (TFET) is considered as a potential successor of the MOSFET. Due to its alternative current transport mechanism, known as band—to—band (B2B) tunneling, the subthreshold swing in TFETs can overcome the 60 mV/dec limit. In order to comprehend and estimate the behavior of TFETs, not only as a single element but also on the circuit level, a compact model of this device is required. In this dissertation a charge –based model to describes the capacitive behavior of a double—gate (DG) TFET is presented. However, simplicity and flexibility of the model allow to use it for other type of TFET structures such as single—gate (SG) planar or nanowire TFETs. The model is verified with the TCAD simulations as well as the measurement data of fabricated TFETs. The capacitance model also includes the effect of the parasitic elements. Furthermore, in the context of this work also the influence of Schottky barrier contacts on the capacitive behavior of TFETs is investigated. This model is finally combined with an existing compact DC model to form a complete compact TFET model. The compact model is then implemented for transient simulations of TFET—based inverter and ring—oscillator circuits.
Yu, Tao Ph D. Massachusetts Institute of Technology. "InGaAs/GaAsSb quantum-well Tunnel-FETs for ultra-low power applications." Thesis, Massachusetts Institute of Technology, 2016. http://hdl.handle.net/1721.1/106101.
Full textCataloged from PDF version of thesis.
Includes bibliographical references.
The Tunnel-FET (TFET), where carrier injection is determined by gate-controlled tunneling from the source to the channel, has been attractive as one of the promising candidates for future ultra-low power applications. In this thesis, inline-TFETs with tunneling direction aligned to the gate electric field are designed, fabricated and analyzed based on InGaAs/GaAsSb material. Using ultrathin InGaAs/GaAsSb quantum-well (QW), the device fabrication technology was developed and the tunneling properties of two successive generations of QWTFETs were investigated. In the first generation QWTFETs, the limitation of gate oxide quality on InGaAs and parasitic thermal currents manifests itself in degraded subthreshold swing (SS) of 140 mV/dec, as well as strongly temperature dependent SS from 300 K to 77 K. The second generation QWTFETs with sub-nm InP cap between gate oxide and InGaAs channel and revised structure design has demonstrated improved SS of 87 mV/dec at 300 K and temperature independent SS below 140 K, indicating the achievable tunneling current steepness with the current device design. Physical modeling and quantum simulations based on the low temperature I-V characteristics were used to analyze the fundamental gate efficiency of the experimental QWTFETs in order to reveal the ultimate intrinsic tunneling steepness of the InGaAs/GaAsSb tunneling junction. The extracted gate efficiency around 55-64% is due to the coupling of the gate capacitance and tunneling junction capacitance and degrades dramatically the attainable SS in the QWTFET. On the other hand, the implied intrinsic tunneling steepness of the InGaA/GaAsSb is around 30 mV/dec, almost identical to previously reported non-abruptness of the conduction/valence band-edge into the bandgap. The result indicates the possibility of achieving SS as low as 38 mV/dec in QWTFETs by improving gate efficiency by up to 78% with proposed optimized parameters based on simulation results. Non-logic TFET-specific circuits are also explored to understand the advantage of TFETs in real-world applications. Due to the superior nonlinearity in the device I-V characteristics and gate-dependent negative-differential-resistance (NDR) under forward bias condition (VDS < 0), experimental and simulation results of QWTFET-based RF detector, oscillator and mixer have demonstrated the potential of QWTFET in these non-logic circuit applications, especially for ultralow standby power applications.
by Tao Yu.
Ph. D.
Cavalheiro, David. "Ultra-low power circuits based on tunnel FETs for energy harvesting applications." Doctoral thesis, Universitat Politècnica de Catalunya, 2017. http://hdl.handle.net/10803/406391.
Full textHa habido una tremenda evolución en la tecnología de circuitos integrados en las últimas décadas. Con el escalado de transistores de metal-óxido-semiconductor (CMOS), se han hecho posibles chips más rápidos, con menos consumo de energía y más complejos con menos área y esto ha posibilitado la existencia de los aparatos electrónicos que vemos en la actualidad. La creciente demanda de portabilidad implica que el consumo de energía es un indicador clave en el diseño analógico y digital. Mientras que el consumo de potencia dinámica disminuye cuadráticamente con la disminución de la tensión de fuente de alimentación, la potencia de fugas presenta una limitación debido a la pendiente sub-umbral inverso (sub-threshold slope, SS). Una reducción de la tensión de alimentación implica una consecuente reducción de tensión umbral a fin de mantener las prestaciones que, dado el SS fijo, causa un aumento exponencial de la corriente de fuga. Esto plantea una limitación en la reducción de consumo de energía que es inherente a los transistores convencionales basados en inyección de portadores termoiónicos (MOSFETS y FinFETs). En transistores termoiónicos la SS a temperatura ambiente está limitado a 60 mV / dec. Para eludir la limitación SS de transistores convencionales se requieren dispositivos con mecanismos diferentes de inyección de portadores. El transistor túnel de efecto campo (TFET) se presenta como la tecnología más prometedora debido a su mecanismo de inyección de portadores no térmico basado en el efecto Band-To-Band Tunneling (BTBT). Los TFETs se conocen como dispositivos de alta pendiente sub-umbral (SS <60 mV / dec a temperatura ambiente). Han sido ya demostradas ganancias de corriente elevadas (ION / IOFF> 10 ^ 5) en operación de baja tensión (sub-0,25 V) y una corriente de fugas extremadamente bajo, colocando los TFETs como serios candidatos para aplicaciones de circuitos eficientes de ultra-baja potencia y energía. Los TFETs se han explorado sobre todo en circuitos digitales y aplicaciones. En esta tesis, el uso de TFETs se explora como una tecnología alternativa también para circuitos de potencia y de conversión de tensión ultra-bajas, adecuada para fuentes de energía del ambiente, usualmente muy limitadas en magnitud. Debido a que los TFETs están diseñados como diodos p-i-n en polarización inversa (hay diferente tipo de dopaje en las regiones fuente / drenador), sus características eléctricas particulares en condiciones de polarización inversa requieren cambios en las topologías de circuito convencionales. En la tesis, rectificadores, bombas de carga y circuitos de gestión de la energía (PMC) con TFETs se diseñan y analizan, realizando una evaluación de su rendimiento con la propuesta de nuevas topologías que extienden el rango de tensión y potencia de operación en comparación con tecnologías y topologías de circuitos actuales. Se proponen PMCs basados en TFET para fuentes de RF y DC y se identifican las limitaciones (con soluciones) de la utilización de TFETs en convertidores elevadores convencionales basados en inductores.
Hi ha hagut una tremenda evolució en la tecnologia de circuits integrats en les últimes dècades. Amb l'escalat de transistors de metall-òxid-semiconductor (CMOS), s'han fet possibles xips més ràpids, amb menys consum d'energia i més complexos amb menys àrea i això ha possibilitat l'existència dels aparells electrònics que veiem en l'actualitat. La creixent demanda de portabilitat implica que el consum d'energia és un indicador clau en el disseny analògic i digital. Mentre que el consum de potència dinàmica disminueix quadràticament amb la disminució de la tensió de font d'alimentació, la potència de fuites presenta una limitació a causa del pendent sub-llindar invers (sub-threshold slope, SS). Una reducció de la tensió d'alimentació implica una conseqüent reducció de tensió llindar a fi de mantenir les prestacions que, donat el SS fix, causa un augment exponencial del corrent de fuita. Això planteja una limitació en la reducció de consum d'energia que és inherent als transistors convencionals basats en injecció de portadors termoiònics (MOSFETS i FinFETs). En transistors termoiònics la SS a temperatura ambient està limitat a 60 mV / dec. Per eludir la limitació SS de transistors convencionals es requereixen dispositius amb mecanismes diferents d'injecció de portadors. El transistor túnel d'efecte camp (TFET) es presenta com la tecnologia més prometedora a causa del seu mecanisme d'injecció de portadors no tèrmic basat en l'efecte Band-To-Band Tunneling (BTBT). Els TFETs es coneixen com a dispositius d'alt pendent sots-llindar (SS <60 mV / dec a temperatura ambient). Han estat ja demostrats guanys de corrent gran (ION / IOFF> 10 ^ 5) en operació de baixa tensió (sub-0,25 V) i un corrent de fuites extremadament baix, col·locant els TFETs com a seriosos candidats per a aplicacions de circuits eficients d'ultra-baixa potència i energia. Els TFETs s'han explorat sobretot en circuits digitals i aplicacions. En aquesta tesi, l'ús de TFETs s'explora com una tecnologia alternativa també per a circuits de potència i de conversió de tensió ultra-baixes, adequada per a fonts d'energia de l'ambient, usualment molt limitades en magnitud. Degut a que els TFETs estan dissenyats com díodes p-i-n en polarització inversa (hi ha diferent tipus de dopatge en les regions font / drenador), les seves característiques elèctriques particulars en condicions de polarització inversa requereixen canvis en les topologies de circuit convencionals. En la tesi, rectificadors, bombes de càrrega i circuits de gestió de l'energia (PMC) amb TFETs es dissenyen i analitzen, realitzant una avaluació del seu rendiment amb la proposta de noves topologies que estenen el rang de tensió i potència d'operació en comparació amb tecnologies i topologies de circuits actuals. Es proposen PMCs basats en TFET per fonts de RF i DC i s'identifiquen les limitacions (amb solucions) de la utilització de TFETs en convertidors elevadors convencionals basats en inductors.
Richter, Simon [Verfasser]. "Strained silicon and silicon-germanium nanowire tunnel FETs and inverters / Simon Richter." Aachen : Hochschulbibliothek der Rheinisch-Westfälischen Technischen Hochschule Aachen, 2014. http://d-nb.info/1059533189/34.
Full textNarimani, Keyvan [Verfasser], Joachim [Akademischer Betreuer] Knoch, and Siegfried [Akademischer Betreuer] Mantl. "Silicon tunnel FETs for digital and analogue applications / Keyvan Narimani ; Joachim Knoch, Siegfried Mantl." Aachen : Universitätsbibliothek der RWTH Aachen, 2018. http://d-nb.info/121148758X/34.
Full textNarimani, Keyvan Verfasser], Joachim [Akademischer Betreuer] [Knoch, and Siegfried [Akademischer Betreuer] Mantl. "Silicon tunnel FETs for digital and analogue applications / Keyvan Narimani ; Joachim Knoch, Siegfried Mantl." Aachen : Universitätsbibliothek der RWTH Aachen, 2018. http://d-nb.info/121148758X/34.
Full textBlaeser, Sebastian Verfasser], Siegfried [Akademischer Betreuer] [Mantl, and Christoph [Akademischer Betreuer] Stampfer. "Strained Silicon-Germanium/Silicon Heterostructure Tunnel FETs for Low Power Applications / Sebastian Blaeser ; Siegfried Mantl, Christoph Stampfer." Aachen : Universitätsbibliothek der RWTH Aachen, 2016. http://d-nb.info/1126646431/34.
Full textBooks on the topic "Tunnel FETs"
Bessire, Cédric Dominic. Semiconducting nanowire tunnel devices: From all-Si tunnel diodes to III-V heterostructure tunnel FETs. Konstanz: Hartung-Gorre Verlag, 2013.
Find full textRobert Crowther's pop-up book of amazing facts and feats: Deep down underground. Cambridge, Mass: Candlewick Press, 1998.
Find full textMoll, Francesc, David Cavalheiro, and Stanimir Valtchev. Ultra-Low Input Power Conversion Circuits Based on Tunnel-FETs. River Publishers, 2022.
Find full textMoll, Francesc, David Cavalheiro, and Stanimir Valtchev. Ultra-Low Input Power Conversion Circuits Based on Tunnel-FETs. River Publishers, 2022.
Find full textMoll, Francesc, David Cavalheiro, and Stanimir Valtchev. Ultra-Low Input Power Conversion Circuits Based on Tunnel-FETs. River Publishers, 2022.
Find full textMoll, Francesc, David Cavalheiro, and Stanimir Valtchev. Ultra-Low Input Power Conversion Circuits Based on Tunnel-FETs. River Publishers, 2018.
Find full textDonovan, Sandra. The Channel Tunnel (Great Building Feats). Lerner Publications, 2003.
Find full textBridges And Tunnels Investigate Feats Of Engineering. Nomad Press (VT), 2012.
Find full textDemshuk, Andrew. Missed Chances, 1949–1959. Oxford University Press, 2017. http://dx.doi.org/10.1093/oso/9780190645120.003.0002.
Full textBritain, Great. The Channel Tunnel Rail Link (Fees for Requests for Planning Approval) Regulations 1997 (Statutory Instruments: 1997: 822). Stationery Office Books, 1997.
Find full textBook chapters on the topic "Tunnel FETs"
Cavalheiro, David, Francesc Moll, and Stanimir Valtchev. "Tunnel FET: Physical Properties." In Ultra-Low Input Power Conversion Circuits based on Tunnel-FETs, 37–56. New York: River Publishers, 2022. http://dx.doi.org/10.1201/9781003339892-3.
Full textCavalheiro, David, Francesc Moll, and Stanimir Valtchev. "Tunnel FET: Electrical Properties." In Ultra-Low Input Power Conversion Circuits based on Tunnel-FETs, 57–77. New York: River Publishers, 2022. http://dx.doi.org/10.1201/9781003339892-4.
Full textCavalheiro, David, Francesc Moll, and Stanimir Valtchev. "Tunnel FET-based Rectifiers." In Ultra-Low Input Power Conversion Circuits based on Tunnel-FETs, 99–114. New York: River Publishers, 2022. http://dx.doi.org/10.1201/9781003339892-6.
Full textLe Royer, Cyrille, Anthony Villalon, Mikaël Cassé, David Cooper, Jean-François Damlencourt, Jean-Michel Hartmann, Claude Tabone, and Sorin Cristoloveanu. "High-Performance Tunnel FETs on Advanced FDSOI Platform." In Functional Nanomaterials and Devices for Electronics, Sensors and Energy Harvesting, 59–79. Cham: Springer International Publishing, 2014. http://dx.doi.org/10.1007/978-3-319-08804-4_4.
Full textEl Kazzi, Salim. "Molecular Beam Epitaxy for Steep Switching Tunnel FETs." In Molecular Beam Epitaxy, 135–48. Chichester, UK: John Wiley & Sons Ltd, 2019. http://dx.doi.org/10.1002/9781119354987.ch8.
Full textManikandan, S., and Adhithan Pon. "Historical Development of MOS Technology to Tunnel FETs." In Tunneling Field Effect Transistors, 29–52. Boca Raton: CRC Press, 2023. http://dx.doi.org/10.1201/9781003327035-3.
Full textEhteshamuddin, Mohammad, S. Manikandan, and Adhithan Pon. "Investigation on Ambipolar Current Suppression in Tunnel FETs." In Tunneling Field Effect Transistors, 169–92. Boca Raton: CRC Press, 2023. http://dx.doi.org/10.1201/9781003327035-9.
Full textCavalheiro, David, Francesc Moll, and Stanimir Valtchev. "Tunnel FET-based Charge Pumps." In Ultra-Low Input Power Conversion Circuits based on Tunnel-FETs, 79–97. New York: River Publishers, 2022. http://dx.doi.org/10.1201/9781003339892-5.
Full textCavalheiro, David, Francesc Moll, and Stanimir Valtchev. "Tunnel FET: State of the Art." In Ultra-Low Input Power Conversion Circuits based on Tunnel-FETs, 15–35. New York: River Publishers, 2022. http://dx.doi.org/10.1201/9781003339892-2.
Full textLakshmi Priya, G., M. Venkatesh, S. Preethi, T. Venish Kumar, and N. B. Balamurugan. "Performance Analysis of Emerging Low-Power Junctionless Tunnel FETs." In Emerging Low-Power Semiconductor Devices, 107–25. Boca Raton: CRC Press, 2022. http://dx.doi.org/10.1201/9781003240778-6.
Full textConference papers on the topic "Tunnel FETs"
"Tunnel FETs." In 2011 69th Annual Device Research Conference (DRC). IEEE, 2011. http://dx.doi.org/10.1109/drc.2011.5994501.
Full textRiel, H., K. E. Moselund, C. Bessire, M. T. Bjork, A. Schenk, H. Ghoneim, and H. Schmid. "InAs-Si heterojunction nanowire tunnel diodes and tunnel FETs." In 2012 IEEE International Electron Devices Meeting (IEDM). IEEE, 2012. http://dx.doi.org/10.1109/iedm.2012.6479056.
Full textWang, P. Y., and B. Y. Tsui. "Epitaxial Tunnel Layer Structure for Complementary Tunnel FETs Enhancement." In 2012 International Conference on Solid State Devices and Materials. The Japan Society of Applied Physics, 2012. http://dx.doi.org/10.7567/ssdm.2012.ps-3-4.
Full textIonescu, A. M. "Energy efficient computing with tunnel FETs." In 2014 10th International Conference on Advanced Semiconductor Devices & Microsystems (ASDAM). IEEE, 2014. http://dx.doi.org/10.1109/asdam.2014.6998670.
Full textVandooren, Anne, Alireza Alian, Anne Verhulst, Jacopo Franco, Rita Rooyackers, Quentin Smets, Devin Verreck, Niamh Waldron, Dan Mocuta, and Nadine Collaert. "Tunnel FETs for low power electronics." In 2016 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S). IEEE, 2016. http://dx.doi.org/10.1109/s3s.2016.7804386.
Full textSchenk, Andreas, Reto Rhyner, Mathieu Luisier, and Cedric Bessire. "Simulation study of nanowire tunnel FETs." In 2012 70th Annual Device Research Conference (DRC). IEEE, 2012. http://dx.doi.org/10.1109/drc.2012.6257023.
Full textMizubayashi, W., T. Mori, K. Fukuda, Y. Ishikawa, Y. Morita, S. Migita, H. Ota, et al. "Understanding of BTI for tunnel FETs." In 2015 IEEE International Electron Devices Meeting (IEDM). IEEE, 2015. http://dx.doi.org/10.1109/iedm.2015.7409695.
Full textBiswas, Arnab, Nilay Dagtekin, Cem Alper, Luca De Michielis, Antonios Bazigos, Wladek Grabinski, and Adrian Ionescu. "Compact modeling of homojunction tunnel FETs." In 2014 21st International Conference "Mixed Design of Integrated Circuits & Systems" (MIXDES). IEEE, 2014. http://dx.doi.org/10.1109/mixdes.2014.6872152.
Full textDatta, Suman, Rahul Pandey, and Saurabh Mookerjea. "Opportunties and challenges of tunnel FETs." In 2016 IEEE International Symposium on Circuits and Systems (ISCAS). IEEE, 2016. http://dx.doi.org/10.1109/iscas.2016.7527254.
Full textTomioka, Katsuhiro, Junichi Motohisa, and Takashi Fukui. "Advances in steep-slope tunnel FETs." In ESSDERC 2016 - 46th European Solid-State Device Research Conference. IEEE, 2016. http://dx.doi.org/10.1109/essderc.2016.7599670.
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