Dissertations / Theses on the topic 'Tests sur circuit'
To see the other types of publications on this topic, follow the link: Tests sur circuit.
Create a spot-on reference in APA, MLA, Chicago, Harvard, and other styles
Consult the top 42 dissertations / theses for your research on the topic 'Tests sur circuit.'
Next to every source in the list of references, there is an 'Add to bibliography' button. Press on it, and we will generate automatically the bibliographic reference to the chosen work in the citation style you need: APA, MLA, Harvard, Chicago, Vancouver, etc.
You can also download the full text of the academic publication as pdf and read online its abstract whenever available in the metadata.
Browse dissertations / theses on a wide variety of disciplines and organise your bibliography correctly.
1
Leclerc, Normand. "Conception d'une plateforme de tests de circuits d'intégration directe sur tranche." Mémoire, École de technologie supérieure, 2003. http://espace.etsmtl.ca/779/1/LECLERC_Normand.pdf.
Abstract:
L'intégration directe sur tranche est une technique de fabrication de puces électroniques pour laquelle une seule puce couvre la grande majorité de la surface d'une tranche. Cette technique présente un très grand potentiel d'intégration mais comporte des risques technologiques importants. Malgré ces risques, la compagnie Hyperchip croit qu'il serait possible d'améliorer son produit en utilisant une telle technologie.
Dans le cadre d'une coopération universitaire, Hyperchip a conçu un certain nombre de puces qui contiennent des structures de tests ainsi que des stratégies pour contourner les différents problèmes potentiels. Ces puces n'ont, jusqu'à présent, jamais été vérifiées. Dans le but de valider les idées implantées dans ces démonstrateurs, une carte de test est nécessaire. Cette carte doit être assez flexible pour permettre la vérification de tous les démonstrateurs présents et futurs.
Il existe plusieurs cartes sur le marché mais aucune d'entre elles ne satisfait l'exigence du nombre de ports demandés par la spécification préliminaire. La conception d'une carte dédiée est donc requise. Ce projet porte sur la conception de cette carte de test dédiée: Erinyes.
Les spécifications de deux démonstrateurs seront utilisées pour guider la conception: le démo 4 et le démo 5. Le démo 4 présente un mécanisme de tolérance aux défectuosités de fabrication des puces d'intégration directe sur tranche. Le démo 5 quant à lui, explore les problèmes liés à la diaphonie et à la température.
Étant donné le contexte particulier entourant ce projet, son étendue et ses contributions ont été limitées à la conception logique du matériel, à la programmation des circuits intégrés de type FPGA et à la planification des modifications nécessaires au système d'exploitation [mu]CLinux.
2
Feliachi, Abderrahmane. "Test basé sur la sémantique pour Circus." Phd thesis, Université Paris Sud - Paris XI, 2012. http://tel.archives-ouvertes.fr/tel-00821836.
Abstract:
Le travail présenté dans cette thèse est une contribution aux méthodes formelles de spécification et de vérification. Les spécifications formelles sont utilisées pour décrire un logiciel, ou plus généralement un système, d'une manière mathématique sans ambiguïté. Des techniques de vérification formelle sont définies sur la base de ces spécifications afin d'assurer l'exactitude d'un système donné. Cependant, les méthodes formelles ne sont souvent pas pratiques et facile à utiliser dans des systèmes réels. L'une des raisons est que de nombreux formalismes de spécification ne sont pas assez riches pour couvrir à la fois les exigences orientées données et orientées comportement. Certains langages de spécification ont été proposés pour couvrir ce genre d'exigences. Le langage Circus se distingue parmi ces langues par une syntaxe et une sémantique riche et complètement intégrées.L'objectif de cette thèse est de fournir un cadre formel pour la spécification et la vérification de systèmes complexes. Les spécifications sont écrites en Circus et la vérification est effectuée soit par des tests ou par des preuves de théorèmes. Des environnements similaires de spécification et de vérification ont déjà été proposés dans la littérature. Une spécificité de notre approche est de combiner des preuves de théorème avec la génération de test. En outre, la plupart des méthodes de génération de tests sont basés sur une caractérisation syntaxique des langages étudiés. Notre environnement est différent car il est basé sur la sémantique dénotationnelle et opérationnelle de Circus. L'assistant de preuves Isabelle/HOL constitue la plateforme formelle au-dessus de laquelle nous avons construit notre environnement de spécification et de vérification.La première contribution principale de notre travail est l'environnement formel de spécification et de preuve Isabelle/Circus, basé sur la sémantique dénotationnelle de Circus. Sur la base d'Isabelle/HOL nous avons fourni une intégration vérifiée d'UTP, la base de la sémantique de Circus. Cette intégration est utilisée pour formaliser la sémantique dénotationnelle du langage Circus. L'environnement Isabelle/Circus associe à cette sémantique des outils de parsing qui aident à écrire des spécifications Circus. Le support de preuve d'Isabelle/HOL peut être utilisé directement pour raisonner sur ces spécifications grâce à la représentation superficielle de la sémantique (shallow embedding). Nous présentons une application de l'environnement à des preuves de raffinement sur des processus Circus (impliquant à la fois des données et des aspects comportementaux).La deuxième contribution est l'environnement de test CirTA construit au-dessus d'Isabelle/Circus. Cet environnement fournit deux tactiques de génération de tests symboliques qui permettent la vérification de deux notions de raffinement: l'inclusion des traces et la réduction de blocages. L'environnement est basé sur une formalisation symbolique de la sémantique opérationnelle de Circus avec Isabelle/Circus. Plusieurs définitions symboliques et tactiques de génération de test sont définies dans le cadre de CirTA. L'infrastructure formelle permet de représenter explicitement les théories de test ainsi que les hypothèses de sélection de test. Des techniques de preuve et de calculs symboliques sont la base des tactiques de génération de test. L'environnement de génération de test a été utilisé dans une étude de cas pour tester un système existant de contrôle de message. Une spécification du système est écrite en Circus, et est utilisé pour générer des tests pour les deux relations de conformité définies pour Circus. Les tests sont ensuite compilés sous forme de méthodes de test JUnit qui sont ensuite exécutées sur une implémentation Java du système étudié.
3
Cembalo, Agostino. "Stratégie innovante d'optimisation de la traînée aérodynamique en temps réel pour l'amélioration de l'efficacité énergétique des voitures." Electronic Thesis or Diss., Chasseneuil-du-Poitou, Ecole nationale supérieure de mécanique et d'aérotechnique, 2024. http://www.theses.fr/2024ESMA0007.
Abstract:
La réduction des émissions de CO2 et de l’empreinte environnementale représente un défi majeur pour l’industrie automobile au XXIe siècle, avec environ 72% des émissions de gaz à effet de serre dans le secteur des transports européens attribuées au transport routier. Pour répondre à cette problématique, les constructeurs automobiles mettent de plus en plus l’accent sur la réduction de l'empreinte environnementale de leurs véhicules ainsi que sur la minimisation de la consommation d'énergie. Dans cette optique, l'aérodynamique des voitures joue un rôle crucial. Cette étude explore donc les défis et opportunités associés au contrôle en temps réel du sillage des véhicules en utilisant une commande prédictive avec une estimation récursive du modèle basée sur la méthode des sous-espaces (RSPC). Nous caractérisons tout d'abord le sillage d’une voiture en pleine échelle, à la fois en soufflerie et sur route. Les résultats soulignent l'importance des phénomènes à basse fréquence et des mouvements quasi-statiques du sillage. Ensuite, nous mettons en œuvre une méthodologie de contrôle visant à réguler les positions angulaires de volets rigides situés au culot des modèles étudiés afin de maintenir un état de pression imposé au culot. Parmi les résultats significatifs, nous notons que la loi de commande parvient à atteindre les objectifs définis dans des conditions variées, y compris face à des variations d'angle de dérapage et des perturbations de l'écoulement de soubassement grâce à l'utilisation d'une grille mobile placée en amont du véhicule. Les bénéfices observés en termes de traînée aérodynamique sont remarquables et dépendent du modèle étudié, tout en maintenant une consommation énergétique relativement faible. En effet, la consommation énergétique du système varie entre 0.35% et 0.6% de la puissance aérodynamique dissipée. En conclusion, cette étude ouvre de nouvelles perspectives pour le contrôle aérodynamique des véhicules, offrant des opportunités significatives de réduction de la consommation d'énergie et, par conséquent, des émissions de gaz à effet de serre. Elle essaye ainsi de contribuer à atténuer les effets du changement climatiqueThe reduction of CO2 emissions and environmental footprint represents a major challenge for the automotive industry in the 21st century, with approximately 72% of greenhouse gas emissions in the European transportation sector attributed to road transport. To address this issue, automotive manufacturers are increasingly focusing on reducing the environmental footprint of their vehicles and minimizing energy consumption. In this context, car aerodynamics plays a crucial role. This study therefore explores the challenges and opportunities associated with real-time control of vehicle’s wakes using a Predictive Control with Recursive model estimation based on a Subspace method (RSPC). We first characterize the wake of a full-scale vehicle, both in wind tunnel and on-road. The results highlight the importance of low-frequency phenomenons and quasi-static wake movements. Subsequently, we implement a control methodology aimed at regulating the angular positions of rigid flaps located at the base of the studied models to maintain a prescribed base pressure state. Among the significant results, we note that the control law succeeds in achieving defined objectives under varied conditions, including variations in yaw angle and disturbances in the underflow through the use of a movable grid placed upstream of the vehicle. The observed benefits in terms of aerodynamic drag are remarkable and model-dependent, while maintaining relatively low energy consumption. The latter varies between 0.35% and 0.6% of the dissipated aerodynamic power. In conclusion,this study opens new perspectives for vehicle aerodynamic control, offering significant opportunities for energy consumption reduction and, consequently, greenhouse gas emissions. It thus aim to mitigating the effects of climate change
4
Karam, Margot. "Génération de test de circuits intégrés fondée sur des modèles fonctionnels." Phd thesis, Grenoble INPG, 1991. http://tel.archives-ouvertes.fr/tel-00339935.
Abstract:
Cette thèse concerne l'utilisation de modèles fonctionnels dans le test de circuits intégrés complexes. Dans la première partie, des vecteurs de test sont générés pour les automates d'états finis a partir de leurs spécifications de synthèse. Un premier ensemble de vecteurs de test est calcule en parcourant tous les arcs du graphe de contrôle. Les valeurs d'entrées non spécifiées sur les transitions sont fixées afin d'accroitre la couverture. Il est montre que ce test a une excellente couverture par rapport a sa longueur. Les fautes résiduelles sont détectées par une methode de distinction sur les modèles machine juste machine fausse. La deuxième partie est consacrée au test hiérarchisé de circuits complexes. Les vecteurs de test locaux aux blocs sont justifies vers les entrées primaires et propages en avant vers les sorties primaires en utilisant des variables symboliques et des modèles fonctionnels pour les blocs traverses. Des techniques originale de propagation retardée permettent de restreindre le nombre d'échecs des propagations. Un prototype en prolog a été expérimenté
5
Karam, Margot Saucier Gabrièle Mossière Jacques Landrault Christian Courtois Bernard Costes Alain. "Génération de test de circuits intégrés fondée sur des modèles fonctionnels." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00339935.
6
Deobarro, Mikaël. "Etude de l'immunité des circuits intégrés face aux agressions électromagnétiques : proposition d'une méthode de prédiction des couplages des perturbations en mode conduit." Thesis, Toulouse, INSA, 2011. http://www.theses.fr/2011ISAT0002/document.
Abstract:
Avec les progrès technologiques réalisés au cours de ces dernières décennies, la complexité et les vitesses de fonctionnement des circuits intégrés ont beaucoup été augmentées. Bien que ces évolutions aient permis de diminuer les dimensions et les tensions d’alimentations des circuits, la compatibilité électromagnétique (CEM) des composants a fortement été dégradée. Identifiée comme étant un verrou technologique, la CEM est aujourd’hui l’une des principales causes de « re-design » des circuits car les problématiques liées aux mécanismes de génération et de couplage du bruit ne sont pas suffisamment étudiées lors de leur conception.Ce manuscrit présente donc une méthodologie visant à étudier la propagation du bruit à travers les circuits intégrés par mesures et par simulations. Afin d’améliorer nos connaissances sur la propagation d’interférences électromagnétiques (IEM) et les mécanismes de couplage à travers les circuits, nous avons conçu un véhicule de test développé dans la technologie SMOS8MV® 0,25 µm de Freescale Semiconductor. Dans ce circuit, plusieurs fonctions élémentaires telles qu’un bus d’E/S et des blocs numériques ont été implémentées. Des capteurs de tensions asynchrones ont également été intégrés sur différentes alimentations de la puce pour analyser la propagation des perturbations injectées sur les broches du composant (injection DPI) et sur les conducteurs permettant d’alimenter ce dernier (injection BCI). En outre, nous proposons différents outils pour faciliter la modélisation et les simulations d’immunité des circuits intégrés (extraction des modèles de PCB, approches de modélisation des systèmes d’injection, méthode innovante permettant de prédire et de corréler les niveaux de tension/ de puissance injectés lors de mesures d’immunité conduite, flot de modélisation). Chaque outil et méthode de modélisation proposés sont évalués sur différents cas test. Enfin, pour évaluer notre démarche de modélisation, nous l’appliquons sur un bloc numérique de notre véhicule de test et comparons les résultats de simulations aux différentes mesures internes et externes réalisées sur le circuitWith technological advances in recent decades, the complexity and operating speeds of integrated circuits have greatly increased. While these developments have reduced dimensions and supply voltages of circuits, electromagnetic compatibility (EMC) of components has been highly degraded. Identified as a technological lock, EMC is now one of the main causes of circuits re-designs because issues related to generating and coupling noise mechanisms are not sufficiently studied during their design. This manuscript introduces a methodology to study propagation of electromagnetic disturbances through integrated circuits by measurements and simulations. To improve our knowledge about propagation of electromagnetic interferences (EMI) and coupling mechanisms through integrated circuits, we designed a test vehicle developed in the SMOS8MV® 0.25µm technology from Freescale Semiconductor. In this circuit, several basic functions such as I/O bus and digital blocks have been implemented. Asynchronous on-chip voltage sensors have also been integrated on different supplies of the chip to analyze propagation of disturbances injected on supply pins and wires of the component (DPI and BCI injection). In addition, we propose various tools to facilitate modeling and simulations of Integrated Circuit’s immunity (PCB model extraction, injection systems modeling approaches, innovative method to predict and correlate levels of voltage / power injected during conducted immunity measurements, modeling flow). Each tool and modeling method proposed is evaluated on different test cases. To assess our modeling approach, we finally apply it on a digital block of our test vehicle and compare simulation results to various internal and external measurements performed on the circuit
7
Velazco, Raoul. "Test et diagnostic de circuits intégrés programmables : [thèse soutenue sur un ensemble de travaux]." Grenoble INPG, 1990. http://www.theses.fr/1990INPG0143.
Abstract:
Les circuits intégrés programmables, tels que microprocesseurs, microcontrôleurs et coprocesseurs, sont parmi les composants les plus complexes et se trouvent au coeur de la plupart d'applications de l'électronique digitale. Quelle que soit la nature de l'application (commerciale, industrielle, scientifique, militaire) à laquelle est destiné un composant, des contraintes de sûreté de fonctionnement et/ou économiques en exigent une très grande qualité. Des tests minutieux doivent donc être réalisés, pour garantir l'absence d'anomalies qui pourraient être introduites aux différentes étapes de la vie d'un tel composant (conception, production, utilisation). Parmi ces tests, les tests dits logiques (vérification de la fonction logique réalisée par le circuit) posent des problèmes critiques. L'objet du travail présenté ici a été d'apporter une solution globale au problème de test logique de circuits intégrés programmables sous la forme d'une méthode et d'un ensemble d'outils spécifiques : le générateur de programmes de test GAPT, les testeurs fonctionnels FUTE 8, TEMAC et FUTE 16. L'expérimentation sur divers circuits que ce soit en collaboration avec des concepteurs (validation de conception), des fabricants (aide à la localisation de défauts) ou des utilisateurs (test, diagnostic, qualification de circuits pour des environnements sévères) a permis de valider l'approche et les outils
8
Jacomino, Mireille. "Sur la théorie du test des circuits digitaux : mesures de la confiance." Grenoble INPG, 1989. http://tel.archives-ouvertes.fr/tel-00332734.
Abstract:
Dans ce mémoire 6 mesures sont formellement définies. Elles sont applicables à toute méthode de test. Des relations entre ces mesures sont démontrées et elles sont comparées par rapport à deux critères. La qualité de la mesure et sa difficulté d'estimation. Il apparait que l'une de ces mesures est la plus significative et qu'une autre mesure est la plus facile à calculer. Une nouvelle approche, intermédiaire entre ces deux mesures est alors introduite. Elle permet d'estimer de façon très précise la mesure la plus significative à l'aide de la plus facile a calculer que l'on applique a des sous-ensembles de fautes. Le cas ou la sortie du circuit sous test est compactée (analyse de signature) et la performance propre de l'observation du circuit sont également traités. La mesure de la confiance dans le test du microprocesseur à test (MTI) réalisé au Cnet/Cns en technologie CMOS, illustre les différents résultats obtenus. Quelques aspects nouveaux concernant le test des fautes de transistor colle ouvert dans un circuit CMOS sont également présentés
9
Jacomino, Mireille David René Courtois Bernard. "Sur la théorie du test des circuits digitaux mesures de la confiance /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00332734.
10
Occello, Olivier. "Solutions non-intrusives, génériques et quasi-statiques pour le test et le calibrage de circuits intégrés en bande millimétrique." Electronic Thesis or Diss., Université Grenoble Alpes, 2024. http://www.theses.fr/2024GRALT005.
Abstract:
Depuis le début des années 2010, nous assistons à une augmentation des applications en bande millimétrique des systèmes sur puce (« System On Chip » - SoC). La croissance des fréquences de travail demande des innovations à différents niveaux, allant du développement de technologies plus performantes au test plus efficace, en passant par des enjeux de conception intégrée pour deux de ces besoins émergents sont regroupés autour de deux applications principales : les télécommunications et les véhicules autonomes. Dans cette thèse, nous présentons une méthode de test de circuits intégrés en bande millimétrique basée sur l’apprentissage automatique dont la complexité est drastiquement réduite. Cette méthode utilise des capteurs de variations de process qui sont de par leur conception non-intrusifs, génériques et quasi-statiques. Ces capteurs ont pour avantage de donner des informations sur les variations dues au process, des caractéristiques physiques des circuits, et non sur les performances de parties de ces circuits, ce qui rend la démarche plus générique. Les capteurs de variations de process de caractéristiques simples sont alors mesurables en quasi-statique, réduisant la complexité du test par rapport à un test fonctionnel. Enfin, ces capteurs sont généralement déjà présents sur le wafer, ils sont déjà intégrés et mesurés par le fondeur pour son monitorage de la technologie, ce qui réduit la complexité du test, et réduit les coûts silicium, de mesure des capteurs de variations de process et de conception.La méthode de test a été démontrée à l’aide de deux démonstrateurs intégrés sur la technologie STM BiCMOS 55 nm. Diverses pistes de conception de LNA, notamment sur les composants passifs, ont été explorées. La méthode proposée a été appliquée pour la prédictions des paramètres S et de la figure de bruit NF de deux LNAs à 25 et 27 GHz. Une étude de reproductibilité des mesurées a été réalisée, et a pu conforter nos conclusions. Nous avons donc pu prédire des paramètres S (Gain et Return Loss) et la figure de bruit (NF) d’un LNA en bande millimétrique, uniquement à partir de signatures de capteurs PT, mesurées automatiquement par le fondeur, à des fréquences de l’ordre du kilohertz. Une méthode de calibrage dérivée de la méthode de test a été également décrite. Pour sa démonstration, un LNA accordable a été conçu, utilisant une diode PIN comme capacité variable. Seule la première étape de la démonstration a pu être menée à bien, principalement en raison de l’ensemble de données à disposition de taille réduiteSince the early 2010s, we've been witnessing an increase in millimeter-band applications of System On Chip (SoC). The growth in working frequencies calls for innovations at various levels, ranging from the development of higher-performance technologies to more efficient testing, as well as integrated design issues for two of these emerging needs are grouped around two main applications: telecommunications and autonomous vehicles. In this thesis, we present a method for testing millimeter-band integrated circuits based on machine learning, with drastically reduced complexity. The method uses process variation sensors, which by design are non-intrusive, generic and quasi-static. The advantage of these sensors is that they provide information on process-related variations in the physical characteristics of circuits, rather than on the performance of parts of these circuits, making the approach more generic. Sensors for process variations of simple characteristics can then be measured quasi-statically, reducing the complexity of the test compared with a functional test. Finally, these sensors are generally already present on the wafer, and are already integrated and measured by the foundry for its technology monitoring, which reduces the complexity of the test, and reduces the silicon costs of measuring process variation sensors.The test method was demonstrated using two demonstrators integrated on 55 nm BiCMOS STM technology. Various avenues for LNA design were explored, particularly for passive components. The proposed method has been applied to predict the S-parameters and NF-noise figure of two LNAs at 25 and 27 GHz. A reproducibility study of the measurements was carried out, confirming our conclusions. We were thus able to predict the S parameters (Gain and Return Loss) and the noise figure (NF) of a millimeter-band LNA, based solely on PT sensor signatures, measured automatically by the foundry, at frequencies in the kilohertz range. A calibration method derived from the test method was also described. For its demonstration, a tunable LNA was designed, using a PIN diode as variable capacitor. Only the first stage of the demonstration was successfully completed, mainly due to the small data set available
11
Kamdem, Alain. "Etude des interactions électriques conduites sur des composants et systèmes électroniques." Caen, 2015. http://www.theses.fr/2015CAEN2008.
Abstract:
Au fil des années, les industriels et les associations normatives se sont focalisés sur la réduction des dommages électriques dus aux décharges électrostatiques (ESD) subits par les composants électroniques. Cependant, les ESD ne représentent qu’une part minime de ces évènements. En effet, il existe très peu d’études sur les évènements de types surtension électrique (EOS) pourtant responsable d’importantes défaillances. L’objectif de ce mémoire consiste d’une part à la définition d’une classification claire des évènements de type EOS et d’autre part à l’étude de la robustesse et des mécanismes de dégradation dans les circuits intégrés et les composants discrets qui subissent ce type d’évènement. Pour les utilisateurs et les fabricants de circuits, le type d’évènement est défini par une observation du défaut et non par une détermination de la cause principale. Ceci se traduit par une absence de norme présentant une méthodologie de test ou un équipement spécifique de caractérisation. Ainsi, une description détaillée de la mise en place d’un banc de test et de la méthodologie de test est fournie dans ce manuscrit. Contrairement aux évènements de types ESD (HBM, MM, TLP…), les EOS ne sont pas définies par un seul type d’onde. C’est pourquoi différentes formes d’ondes, différentes pentes d’attaques et différentes durées d’impulsion sont étudiées. Ces travaux permettent au final de constater que pour une meilleure spécification des valeurs limites absolues (AMR) des composants, il est nécessaire d’approfondir les connaissances de leur seuil de robustesse tout en déterminant les mécanismes de défaillance en jeuOver the years, industries and standards associations focused on reducing electronic device degradation due to ElectroStatic Discharge (ESD). However, ESD only represents a small part of these events. Indeed, there are few studies on Electrical OverStress (EOS) events which are responsible of an important amount of failures. The aim of this thesis is to define a clear classification among EOS events but also to study robustness and failure mechanisms in integrated circuits exposed to these events. For integrated circuits users and suppliers, electrical events are describe by the degradation and not by their root causes. This can be translated by an absence of standard presenting a test methodology or a specific characterization equipment. The test bench setup and the different waveforms used in this study are presented. Finally, these works show that to better specify devices Absolute Maximum Rating (AMR), it is necessary to deepen the knowledge of robustness threshold while understanding the failure mechanisms in ICs components
12
FLORENT, OLIVIER. "Une methode de test des circuits integres, basee sur un decoupage structurel peu recouvrant." Paris 6, 1998. http://www.theses.fr/1998PA066124.
Abstract:
Nous nous placons dans le cadre d'un circuit possedant deja des structures de test. Nous avons observe que les circuits integres d'aujourd'hui possedent tous des chemins de scan-path, certains utilisent le test integre ou des macro-cellules, et la plupart ont une architecture boundary-scan. Dans ces circuits, l'utilisation de blocs issus de bibliotheques ou de fabricants differents, ou encore la reutilisation de composants, ne permet pas de maitriser l'implantation des structures de test. Nous proposons d'effectuer un decoupage du circuit autour de ses structures de test en unites testables independantes de complexite raisonnable vis a vis des outils de generation de vecteurs de test. Nous effectuons une identification automatique des points observables et controlables dans la representation structurelle du circuit a l'aide de simulations. Puis nous decoupons le circuit en unites testables. Puisque nous ne maitrisons pas l'emplacement des points observables et controlables du circuit, ces unites testables peuvent etre recouvrantes. Nous essayons de rendre le decoupage le moins recouvrant possible. Nous n'incluons pas dans ces unites testables les portes venant de l'architecture boundary-scan, ni les blocs incluant leur propre mecanisme de test. Les unites testables etant independantes, nous pouvons distribuer la generation sur un reseau de stations de travail. Nous proposons une technique d'assemblage des vecteurs de test et des dictionnaires de fautes issus de la generation, afin d'obtenir une sequence unique et un dictionnaire unique pour l'ensemble du circuit, sans effectuer une simulation de fautes globale. Nous parallelisons les vecteurs issus d'unites testables non-recouvrantes ainsi que ceux issus d'unites testables peu recouvrantes. Nous avons realise un prototype logiciel s'appuyant sur la chaine alliance et sur le generateur de vecteurs de test commercial hitest. Ce prototype nous a permis de confronter notre methode a des circuits reels.
13
Tran, Xuan-Tu. "Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones : application au réseau ANOC." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0015.
Abstract:
Les réseaux sur puce (NoC) et les architectures GALS sont deux nouveaux paradigmes de communication pour les SoC. Ces paradigmes ont conduit à la création de NoC asynchrones. Cependant, faute de méthodologies et d'outils de test adaptés, le test de production des NoC asynchrones constitue un grand défi pour la mise sur le marché de ces systèmes. L'objectif de cette thèse est de proposer une nouvelle méthode de test pour les NoC asynchrones. Afin de faciliter le test de l'infrastructure du réseau, nous avons tout d'abord proposé une architecture DIT dans laquelle chaque routeur du réseau est entouré d'un wrapper de test asynchrone qui améliore sa contrôlabilité et son observabilité. Cette architecture DIT a été modélisée, implémentée en logique asynchrone QDI, et validée avec un NoC asynchrone développée au CEA-LETI. La génération des vecteurs de test a été alors faite en analysant les fonctionnalités et l'implémentation structurelle du routeur et de ses interconnexions. Ensuite, nous avons également introduit une stratégie pour tester un réseau complet. La méthode de test complète développée dans cette thèse permet une couverture de faute de 99,86% pour le réseau ANDC en utilisant un modèle de faute de collage simpleNetworks-on-Chip (NoCs) are emerging as a new on-chip communication paradigm for large complex SoCs, together with the GALS paradigm, which le ad to asynchronous NoCs. Nevertheless, manufacturing test is a big challenge for asynchronous NoCs before they can be brought to market due to a lack of testing methodology and support. The objective ofthis thesis is to propose a novel testing method for asynchronous NoCs. Ln this method, to ease the test of the network infrastructure, we have developed a DIT architecture, in which each network router is surrounded by an asynchronous test wrapper in order to improve the controllability and the observability of the routers. This DIT architecture has been designed, implemented in QDI asynchronous logic, and validated with ANGC, an asynchronous NoC architecture developed at the CEA-LETI. The corresponding test pattern generation is done by analyzing both functionalities and structural implementation ofnetwork routers and links. We have also introduced a complete testing strategy to test the whole network architecture. With the generated test patterns, the testing method presents high fault coverage (99. 86%) for the ANDC architecture using a single stuck-at fault model
14
Bengharbi, Amar. "Contribution au test et diagnostic des circuits analogiques par des approches basées sur des techniques neuronales." Paris 12, 1997. http://www.theses.fr/1997PA120083.
Abstract:
Le probleme du test et diagnostic a toujours ete un theme de recherche et de developpement important dans le domaine de l'electronique. En effet, le test a une place essentielle dans la fabrication et la maintenance des circuits electroniques. Alors que le test des circuits numeriques a fait l'objet de nombreuses etudes, qui ont permis la mise au point de differentes methodes, le test des circuits analogiques et mixtes (analogique/digitale) n'a pas connu ce meme essor. A l'heure actuelle, on recense quelques travaux sur le probleme du test des circuits analogiques. Cependant, la majorite des methodes proposees presentent des limitations et des difficultes de mise en oeuvre liees au probleme de la tolerance, la modelisation et la non-linearite des composants. Ce travail presente, d'une part, une application des methodes d'identification au test et diagnostic des circuits electroniques analogiques et d'autre part, une etude d'approches neuronales pour le test et diagnostic de ces derniers. Dans un premier temps, une etude theorique des methodes d'identification classique est exposee. Nous avons examine les differents choix pour adapter ces methodes au probleme du test et diagnostic des circuits analogiques. A travers des exemples de simulation sur des circuits lineaires, nous avons valide ces approches. Compte tenu des limitations constatees sur ces methodes, nous avons propose d'etudier des approches basees sur les reseaux de neurones afin de contourner ces limitations. Une breve etude theorique des reseaux de neurones et de certains modeles neuronaux a ete exposee. A la suite de cette etude, nous avons propose plusieurs approches utilisant ces techniques (reseaux de neurones : backpropagation, lvq, rbf, systemes multi-reseaux) pour l'identification et la classification en vue du test et diagnostic des circuits analogiques. Ces approches ont ete validees par simulation et experimentation pour des simple et double-defauts. Les avantages des approches neuronales proposees dans ce travail sont : la dispense de la modelisation mathematique du circuit, la diminution du nombre de points de test, la possibilite d'application de telles techniques a la fois a des circuits lineaires et non-lineaires.
15
Soliman, Lélia. "Caractérisation de composants microélectroniques de test pour la technologie ULSI sur silicium." Rouen, 1999. http://www.theses.fr/1999ROUES048.
Abstract:
Le travail présenté dans cette thèse concerne la caractérisation des composants microélectroniques de test pour la technologie ULSI sur silicium ainsi que l'étude du comportement du bore en profondeur dans les jonctions p +n de très faible épaisseur. Les caractéristiques particulières des technologies de petites dimensions destinées à l'intégration à très grande échelle ont été soulignées tout au long de ce travail. Nous avons montré le rôle important joue par la fine couche d'oxyde de silicium, présenté aussi bien dans les structures métal/oxyde/semiconducteur que bipolaires. Afin de caractériser électriquement les composants électroniques, les méthodes C(v) et G() basées sur la mesure de l'admittance complexe ont été mises en place. Nous avons également présenté une nouvelle méthode de détermination précise de l'épaisseur de la couche d'oxyde en effectuant des mesures à des fréquences supérieures à 1MHz. Le bore est le dopant le plus utilisé par les industriels pour la réalisation des jonctions p +n de très faible épaisseur. Toutefois, il présente une diffusion anormale sous bilan thermique. Des études de caractérisations de jonctions p +n ultra-minces obtenues sur du silicium de type n préalablement préamorphisé au germanium et implanté au bore ont été réalisées. Nous avons obtenu des profils associes à la diffusion anormale du bore sur une profondeur importante dans le substrat, grâce à la correction que nous avons apportée à la mesure isotherme de la capacité du transitoire C(t, t) associée à la DLTS.
16
Larguier, Laurent. "Analyse de l'impact du bruit de commutation sur les blocs digitaux des circuits intégrés CMOS." Montpellier 2, 2008. http://www.theses.fr/2008MON20191.
17
Carbonero, Jean-Louis. "Développement des méthodes de mesures en hyperfréquences sur tranches de silicium et application à la caractérisation des technologies CMOS et BICMOS sub-microniques." Grenoble INPG, 1996. http://www.theses.fr/1996INPG0051.
Abstract:
La reduction spectaculaire des dimensions des transistors bipolaires et mosfet en technologies cmos et bicmos s'est accompagnee d'une croissance des densites d'integration et surtout d'une augmentation tout aussi spectaculaire des performances de ces transistors. Des frequences de transition de 20 ghz sont aujourd'hui atteintes pour des technologies silicium sub-microniques en phase industrielle. Ces technologies sont appelees a jouer un role important pour la realisation de circuits integres radiofrequences et hyperfrequences. En raison des performances dynamiques toujours plus grandes de ces transistors, les mesures de parametres s et du facteur de bruit, dans le domaine des hyperfrequences ont ete introduites pour le developpement de ces nouvelles technologies et la construction des modeles de dispositifs passifs et actifs, indispensables a la conception des circuits integres analogiques hyperfrequences. Les methodes de mesures hyperfrequences, realisees a l'aide d'analyseurs vectoriels de reseaux, et de caracterisation du facteur de bruit des transistors sont presentees dans une approche de test industriel. Les etapes de mesure, de calibrage et de correction, specifiquement appliquees a la caracterisation des technologies cmos et bicmos sur tranche de silicium, ont ete automatisees et decrites ainsi que les outils necessaires a cette caracterisation. Les resultats d'extraction des frequences de transition, des frequences maximales d'oscillation et des parametres de modeles des dispositifs actifs tels que les transistors bipolaires et mosfet, mais aussi les resultats de caracterisation d'elements passifs tels que les inductances ou les lignes de transmission sont presentes pour les technologies avancees cmos et bicmos 0,7 et 0,5 um
18
Leveugle, Régis. "Analyse de signature et test en ligne intégré sur silicium." Grenoble INPG, 1990. http://www.theses.fr/1990INPG0014.
Abstract:
Cette these propose des methodes de conception pour introduire des capacites de test en ligne dans des circuits integres sur silicium. La methode de test en ligne utilisee consiste a verifier un flot de controle par detection des chemins illegaux. Cette methode est appliquee a plusieurs niveaux d'abstraction, a savoir la verification du bon deroulement d'un programme d'application sur un systeme a base de microprocesseur, et la verification du bon fonctionnement du sequenceur interne d'un circuit. Pour faciliter ces verifications, deux techniques sont utilisees: la compaction par division polynomiale des donnees a verifier (respectivement, les codes des instructions du programme et les codes des etats du sequenceur) et l'insertion de proprietes invariantes sur la signature ainsi obtenue (la signature des donnees a verifier est, en chaque point de l'organigramme de controle, independante des chemins prealablement parcourus). L'implantation sur silicium de circuits complets a demontre que ces techniques de test en ligne entrainent un tres faible accroissement de la surface (5 a 10% en moyenne) et pratiquement aucune degradation des performances. Ce resultat est du a la prise en compte de la testabilite en ligne a un stade precoce de la conception. Les etudes de cas concernent une famille de microprocesseurs (16 a 32 bits) et un ensemble de sequenceurs concus selon ces methodes
19
Boudjit, Mokhtar. "Algorithmes de testabilité basés sur la description à deux niveaux "Groupe-E-Concurrente" des fonctions logiques." Grenoble INPG, 1995. http://www.theses.fr/1995INPG0054.
Abstract:
Cette these presente un ensemble de methodes et d'algorithmes pour le test de circuits integres logiques. Les algorithmes developpes sont bases sur une nouvelle description des circuits. Cette description, nommee groupe-e-concurrente, est extraite de la description standard a deux-niveaux et presente plusieurs avantages par rapport a cette derniere et par rapport a la description a deux-niveaux non concurrente. La premiere partie concerne le test en-ligne. On presente un outil de generation de plas auto-controlables utilisant un codage en parite. On propose egalement de nouvelles architectures basees sur le code de berger. Les resultats experimentaux montrent une reduction significative de la surface additionnelle requise. D'autre part, un outil de calcul du code de sortie des blocs enterres dans des systemes complexes est egalement presente. La description groupe-e-concurrente s'adapte parfaitement a un tel calcul et evite le recours a la simulation exhaustive souvent impraticable pour les circuits ayant un nombre eleve d'entrees. D'autres outils permettant la verification des proprietes d'auto-controlabilite des blocs enterres sont egalement developpes et experimentes. La deuxieme partie traite de la generation hierarchisees de vecteurs de test et presente l'outil atpg au niveau systeme qu'on a developpe. L'approche proposee se base sur la description groupe-e-concurrente. Le systeme est decrit en terme de blocs fonctionnels interconnectes. Un atpg local est utilise pour generer les vecteurs de test locaux pour chacun des blocs et des algorithmes de propagation avant et arriere sont utilises pour propager ces vecteurs aux entrees/sorties du systeme. Les resultats fournis par notre outil revelent les avantages dus a l'utilisation de la description groupe-e-concurrente des circuits. Le recours a cette description reduit considerablement le nombre de propagations, des echecs et par suite le nombre de retours arrieres necessaires. Ce qui a pour effet de diminuer le temps necessaire a la generation de test
20
ROLLAND, LOIC. "Developpement d'un systeme expert technologique sur le test parametrique d'une filiere de circuits integres bipolaire silicium haute tension." Rennes 1, 1993. http://www.theses.fr/1993REN10175.
Abstract:
L'objet de cette these est de developper un systeme expert qui interprete les resultats du test parametrique sur plaquette, en fin de fabrication de circuits integres silicium. Cette nouvelle approche doit permettre, sur le site de rennes de sgs-thomson microelectronics, d'avoir un retour d'information plus rapide sur la ligne de production afin d'augmenter la maitrise du procede de fabrication. Apres une description de la filiere technologique bipolaire haute tension etudiee, et du transistor bipolaire npn sur lequel est base le developpement du systeme expert, les proprietes des couches electriques et les modeles des parametres de ce transistor sont presentes. Ceci permet de relier les grandeurs electriques aux grandeurs physiques dues a la technologie de fabrication. La methodologie de test employee pour extraire ces parametres electriques du transistor bipolaire et l'analyse statistique des resultats permettent de degager les correlations liant les parametres entre eux. Ces correlations sont confrontees aux modeles theoriques pour confirmer l'interet des modeles choisis et permettre de degager les influences des parametres technologiques predominants. La suite est consacree a la structure et au mode de fonctionnement du systeme expert que nous avons developpe. L'ecriture des regles de connaissance etant la partie vitale du systeme, la derniere partie traite les differentes methodologies de construction de ces regles: analyse des correlations, des modes de defaillance en fabrication, des perturbations volontaires du procede de fabrication et du test d'un transistor pnp lateral. Cette etude a permis de demontrer que la methode de traitement envisagee est bien adaptee a un usage en production. De plus, elle permet de conserver la connaissance et elle peut s'etendre facilement a d'autres technologies de fabrication
21
Mamgain, Ankush. "Génération sur puce de signaux sinusoïdaux à hautes fréquences en utilisant des techniques d'annulation d'harmoniques." Electronic Thesis or Diss., Université Grenoble Alpes, 2024. http://www.theses.fr/2024GRALT024.
Abstract:
Les techniques d'autotest intégré (BIST) jouent un rôle important dans les circuits analogiques, à signaux mixtes et RF (AMS-RF) afin d'améliorer le rendement des processus nanométriques avancés. Ces circuits remplacent les testeurs AMS-RF très sophistiqués et coûteux. Le générateur de stimuli est l'un des blocs importants des circuits BIST AMS-RF. En particulier, de nombreux tests analogiques-RF nécessitent un signal sinusoïdal de haute qualité comme stimuli de test. L'objectif de cette thèse est de comprendre les défis posés par la génération d'un signal sinusoïdal dans la gamme des GHz et d'atténuer ces défis en utilisant le principe d'annulation harmonique. Dans le principe d'annulation harmonique, un ensemble de signaux périodiques décalés dans le temps sont mis à l'échelle et ajoutés. Dans ce processus, les harmoniques du signal périodique sont annulées et la fréquence fondamentale est conservée à la sortie. Dans ce cas particulier, un générateur de signaux capable d'annuler les harmoniques inférieures à la 11e harmonique est nécessaire. Malgré son efficacité, cette technique est très sensible à la dégradation des performances en raison de l'inadéquation et des variations de processus. Ces variations affectent le décalage temporel et le rapport cyclique (également appelés imprécisions temporelles) du signal, en particulier dans les applications à haute fréquence où un contrôle précis devient de plus en plus difficile. Pour y remédier, une nouvelle architecture d'étalonnage utilise un mécanisme de cellule de retard grossier-fin, qui atténue efficacement l'impact des imprécisions temporelles. L'une des solutions proposées a été fabriquée en utilisant la technologie FDSOI 28 nm de ST et validée. Les résultats des mesures montrent un SFDR supérieur à 60dBc pour des fréquences supérieures à 1 GHz après optimisation, illustrant le potentiel de notre architecture dans l'amélioration de la fiabilité et de l'efficacité de la génération de signaux sinusoïdaux sur la puce pour les circuits intégrés AMS-RFBuilt-in self-test (BIST) techniques play an important role in Analog, Mixed-signal, and RF (AMS-RF) circuits so that the yield in advanced nanometric processes can be improved. These circuits replace highly sophisticated and expensive AMS-RF testers. The stimuli generator is one of the important blocks in AMS-RF BIST circuits. In particular, many analog-RF tests require a high-quality sinusoidal signal as test stimuli. The focus of this thesis is to understand the challenges of generating a sinusoidal signal in GHz range and mitigating these challenges using the harmonic cancellation principle. In harmonic cancellation principle, a set of time-shifted periodic signals are scaled and added. In this process, harmonics of the periodic signal are cancelled and the fundamental frequency is retained at the output. Particularly in this case, a signal generator that can cancel the harmonics below the 11th harmonic. Despite its efficiency, this technique is highly susceptible to performance degradation due to mismatch and process variations. These variations affect time-shift and the duty cycle (also called timing inaccuracies) of the signal, particularly in high-frequency applications where precise control becomes increasingly challenging. To address this, a novel calibration architecture employs a coarse-fine delay cell mechanism, which effectively mitigates the impact of timing inaccuracies. One of the proposed solutions was fabricated using ST 28-nm FDSOI technology and validated. The measurement results show an SFDR greater than 60dBc for frequencies greater than 1 GHz after optimization, illustrating the potential of our architecture in enhancing the reliability and effectiveness of on-chip sinusoidal signal generation for AMS-RF integrated circuits
22
Verguin, Dulieux Pascale. "Industrialisation d'une méthode de localisation de défauts sur circuits intégrés par cristaux liquides." Grenoble INPG, 1994. http://www.theses.fr/1994INPG0177.
Abstract:
L'evolution drastique de la technologie de fabrication des circuits integres rend difficile l'utilisation des outils d'analyse classiques. Parmi ces derniers, les cristaux liquides permettent neanmoins la localisation d'un defaut physique ou electrique sur circuit integre. Cette etude a pour objet de preciser dans quelles limites et sous quelles conditions la methode de test par cristaux liquides reste viable dans un environnement industriel. Comparee aux outils d'analyse actuellement disponibles, cette methode, qui autorise a la fois la detection de points chauds et la visualisation en contraste de potentiel d'un circuit en fonctionnement, revele un taux de couverture de defauts eleve. Sa limite d'utilisation en frequence en fait un outil complementaire du test par faisceau d'electrons. Mais la mise en uvre des cristaux liquides souleve les problemes de la fiabilite et de la reproductibilite des manipulations. Ainsi, la presence d'un relief en surface du circuit sous test pourra nuire a l'interpretation. De meme, les etapes de preparation de l'experience pourront mettre en peril le circuit, souvent unique, presentant la defaillance. Aussi s'efforcera-t-on au cours de ce travail de mettre en place des procedes bien maitrises qui minimiseront les risques d'erreurs. La methode de test par cristaux liquides est suffisamment attractive pour que l'on s'attache a la rendre fiable. Elle permet en effet le test in situ des composants defaillants, ce qui evite de reproduire artificiellement les conditions d'apparition du defaut au risque de le faire disparaitre, et qui autorise l'utilisation du programme de test non modifie d'une carte electronique complete. C'est ce qui fait la particularite de la methode par rapport aux autres disponibles actuellement. C'est aussi l'argument qui a motive notre choix dans un contexte de fabrication de cartes electroniques complexes
23
Saadaoui, Mohamed. "Optimisation des circuits passifs micro-ondes suspendus sur membrane diélectrique." Phd thesis, Université Paul Sabatier - Toulouse III, 2005. http://tel.archives-ouvertes.fr/tel-00011358.
Abstract:
Les travaux présentés dans ce mémoire traite du développement et de l'optimisation de nouvelles filières technologiques d'élaboration de circuits micro-ondes suspendus sur membrane diélectrique. Cette élaboration passe par l'étude physique, mécanique et électrique de nouveaux matériaux susceptibles de répondre aux cahiers des charges. Nous proposons la filière technologique basée sur la fabrication de membranes épaisses à partir des dépôts par plasma. L'intérêt majeur de cette technologie est d'améliorer la fiabilité mécanique du composant. Les résultats en terme de caractérisation fréquentielle montre un bon accord avec la filière développée auparavant et qui est dédiée essentiellement à la fabrication de circuits micro-ondes de surface assez faible sur membrane mince. Dans un second volet, nous proposons un banc de test pour la caractérisation mécanique des matériaux. Dans cette optique, un système de gonflement de membrane suspendue sous pression différentielle a permis de tester les propriétés mécaniques du nitrure de silicium. Les contraintes résiduelles et le module d'Young du matériau sont extraits. La dernière partie concerne la réalisation d'une antenne à émission surfacique de type Yagi-Uda sur membrane diélectrique. La miniaturisation et les technologies de micro-usinage volumique du silicium ont permis la réduction des dimensions, et surtout l'utilisation de ce type d'antennes en haute fréquence. Nous décrivons un nouveau procédé de gravure de silicium adapté à la fabrication de ce type d'antenne. La caractérisation électrique des structures fabriquées est en accord avec les résultats de simulation électrique. De plus, des simulations mécaniques des structures fabriquées sont présentées afin de clarifier l'origine des déformations des dispositifs.
24
Dubois, Tristan. "Etude de l'effet d'onde électromagnétiques sur le fonctionnement de circuits électroniques - Mise en place d'une méthode de test des systèmes." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2009. http://tel.archives-ouvertes.fr/tel-00931378.
Abstract:
De nos jours, les systèmes de communication sans fil et d'imagerie sont devenus indispensables. Ces applications, tant civiles que militaires, doivent avoir une sûreté de fonctionnement éprouvée, et ce dans tous les domaines dont celui de la compatibilité électromagnétique. Pourtant les circuits électroniques complexes au cœur de ces systèmes voient leur seuil de susceptibilité électromagnétique diminuer. Cette diminution est causée premièrement par une augmentation de la fréquence de fonctionnement des circuits et deuxièmement par la réduction de leurs tensions d'alimentation. Dans ce contexte, ce travail de thèse a pour but de mettre en avant les effets d'agressions électromagnétiques sur un système électronique hyperfréquence complexe en suivant une méthode de test. Le principe consiste à étudier chaque circuit du système indépendamment les uns des autres. Ces différents circuits sont ensuite associés pour former une boucle à verrouillage de phase (PLL). La susceptibilité du système global est alors étudiée. Pour ces études de susceptibilité, nous utilisons un banc de caractérisation électromagnétique en zone de champ proche. Les sondes à base de câbles coaxiaux sont caractérisées. Nous avons d'abord étudié l'effet d'un signal d'agression hyperfréquence sur le comportement d'une diode Schottky. Nous avons mis en évidence sur le système diode - ligne, des phénomènes de résonance sur les pistes du circuit imprimé. L'ensemble de cette étude nous sert d'approche préliminaire pour l'analyse de la susceptibilité de la boucle à verrouillage de phase. En suivant la méthodologie décrite précédemment nous avons pu montrer plusieurs effets d'agressions électromagnétiques sur des circuits électroniques actifs du type oscillateur, amplificateur et comparateur de phase. L'élaboration d'une hiérarchie de ces effets a permis de déterminer la contribution de chacun de ces circuits sur la susceptibilité électromagnétique du système PLL.
25
Dubois, Tristan. "Étude de l'effet d'ondes électromagnétiques sur le fonctionnement de circuits électroniques : mise en place d’une méthode de test des systèmes." Phd thesis, Montpellier 2, 2009. http://www.theses.fr/2009MON20092.
Abstract:
De nos jours, les systèmes de communication sans fil et d'imagerie sont devenus indispensables au niveau mondial. Ces applications, tant civiles que militaires, doivent avoir une sûreté de fonctionnement éprouvée, et ce dans tous les domaines dont celui de la compatibilité électromagnétique. Pourtant les circuits électroniques complexes au cœur de ces systèmes voient leur seuil de susceptibilité électromagnétique diminuer. Cette diminution est causée premièrement par une augmentation de la fréquence de fonctionnement des circuits et deuxièmement par la réduction de leurs tensions d'alimentation. Dans ce contexte, ce travail de thèse a pour but de mettre en avant les effets d'agressions électromagnétiques sur un système électronique hyperfréquence complexe en suivant une méthode de test. Le principe consiste à étudier chaque circuit du système indépendamment les uns des autres. Ces différents circuits sont ensuite associés pour former une boucle à verrouillage de phase (PLL). La susceptibilité du système global est alors étudiée. Pour ces études de susceptibilité, nous utilisons un banc de caractérisation électromagnétique en zone de champ proche. Les sondes à base de câbles coaxiaux sont caractérisées. Nous avons d'abord étudié l'effet d'un signal d'agression hyperfréquence sur le comportement d'une diode Schottky. Nous avons mis en évidence sur le système diode – ligne, des phénomènes de résonance sur les pistes du circuit imprimé. L'ensemble de cette étude nous sert d'approche préliminaire pour l'analyse de la susceptibilité de la boucle à verrouillage de phase. En suivant la méthodologie décrite précédemment nous avons pu montrer plusieurs effets d'agressions électromagnétiques sur les circuits électroniques actifs du type oscillateur et amplificateur. L'élaboration d'une hiérarchie de ces effets a permis de déterminer la contribution de chacun de ces circuits sur la susceptibilité électromagnétique du système PLLImaging and wireless communication systems have become essential in this day and age. Current civilian and military applications need to present great immunity against electromagnetic aggressions. However, the electromagnetic susceptibility threshold of complex electronic circuits at the center of these systems is continuously decreasing due to the increase of their operating frequencies and to the decrease of their bias currents. In this context, the aim of this research work is to highlight the effects of electromagnetic aggressions on micro-wave systems. The method of the study consists on analyzing the electromagnetic susceptibility of each circuit which composes the system and then studying the susceptibility of the complete system by associating the circuits together. Electromagnetic studies are carried out with an electromagnetic characterization bench using near field probes. Probes are made from coaxial cables and are characterized. The behavior of a Schottky diode disturbed by an electromagnetic aggression is then studied. We highlight resonance phenomena on the track of the printed board. This was a preliminary approach for studying the electromagnetic susceptibility of a phase lock loop system. Following the method previously presented, we show the different effects of electromagnetic aggressions on analog and digital electronic circuits, including an OpAmp circuit, an oscillator circuit and a phase comparator circuit. Carrying out an analysis and classification of these effects has allowed us to determine the contribution of each circuit on the susceptibility of the phase lock loop sys
26
Dubois, Tristan. "Étude de l'effet d'ondes électromagnétiques sur le fonctionnement de circuits électroniques – Mise en place d'une méthode de test des systèmes." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2009. http://tel.archives-ouvertes.fr/tel-00440285.
Abstract:
De nos jours, les systèmes de communication sans fil et d'imagerie sont devenus indispensables. Ces applications, tant civiles que militaires, doivent avoir une sûreté de fonctionnement éprouvée, et ce dans tous les domaines dont celui de la compatibilité électromagnétique. Pourtant les circuits électroniques complexes au coeur de ces systèmes voient leur seuil de susceptibilité électromagnétique diminuer. Cette diminution est causée premièrement par une augmentation de la fréquence de fonctionnement des circuits et deuxièmement par la réduction de leurs tensions d'alimentation. Dans ce contexte, ce travail de thèse a pour but de mettre en avant les effets d'agressions électromagnétiques sur un système électronique hyperfréquence complexe en suivant une méthode de test. Le principe consiste à étudier chaque circuit du système indépendamment les uns des autres. Ces différents circuits sont ensuite associés pour former une boucle à verrouillage de phase (PLL). La susceptibilité du système global est alors étudiée. Pour ces études de susceptibilité, nous utilisons un banc de caractérisation électromagnétique en zone de champ proche. Les sondes à base de câbles coaxiaux sont caractérisées. Nous avons d'abord étudié l'effet d'un signal d'agression hyperfréquence sur le comportement d'une diode Schottky. Nous avons mis en évidence sur le système diode – ligne, des phénomènes de résonance sur les pistes du circuit imprimé. L'ensemble de cette étude nous sert d'approche préliminaire pour l'analyse de la susceptibilité de la boucle à verrouillage de phase. En suivant la méthodologie décrite précédemment nous avons pu montrer plusieurs effets d'agressions électromagnétiques sur des circuits électroniques actifs du type oscillateur, amplificateur et comparateur de phase. L'élaboration d'une hiérarchie de ces effets a permis de déterminer la contribution de chacun de ces circuits sur la susceptibilité électromagnétique du système PLL.
27
Vargas, Fabian Luis. "Amélioration de la sureté de fonctionnement de systèmes spatiaux basée sur le contrôle de courant." Grenoble INPG, 1995. http://www.theses.fr/1995INPG0063.
Abstract:
La fiabilite des systemes spatiaux est difficile a assurer lorsqu'il s'agit de prendre en compte les effets de la radiation. Plusieurs consequences sont possibles quand un circuit integre (ci) est expose a la radiation ionisante, toutefois aucune d'elles n'est particulierement desirable. Les effets commencent par une lente et implacable degradation de la performance du circuit, allant de la generation spontanee des erreurs fonctionnelles jusqu'au claquage total du circuit. En plus des effets de la radiation ionisante, il est aussi a present reconnu par la communaute internationale que les aleas (single event upsets - seus) representent une autre menace potentielle a la fiabilite des cis dans les environnements spatiaux. Ce sujet est d'importance considerable aujourd'hui, car au fur et a mesure que les technologies de cis atteignent des dimensions sousmicroniques, les effets des rayons cosmiques ont tendance a generer de plus en plus de seu sur les memoires des systemes electroniques. D'autre part, le test par courant a montre son efficacite en detectant des fautes difficilement decelables par le test logique conventionnel. Le test par courant peut donc ameliorer sensiblement la qualite et reduire le cout de production des cis cmos. Dans ce but, cette these presente une approche qui estime le courant de repos (i#d#d#q) en se basant sur des parametres de qualite comme l'immunite au bruit ainsi que la vitesse du ci. En sachant que la radiation ionisante degrade ces deux parametres des cis cmos, cette approche est ainsi tres appropriee pour ameliorer la qualite du test de fabrication du produit qui sera utilise dans des applications spatiales. Cette these presente egalement deux approches qui ont pour but la conception des systemes electroniques tolerants aux effets de la radiation. La premiere approche permet la conception de circuits tolerants aux effets de la dose totale, tandis que la deuxieme approche permet la conception de memoires cmos sram tolerantes aux aleas. Ces deux approches sont basees sur la combinaison de test par courant, realise par des capteurs de courant sur silicium, et de techniques de redondance au niveau materiel
28
Roche, Nicolas J.-H. "Caractérisation et modélisation de l'influence des effets cumulés de l'environnement spatial sur le niveau de vulnérabilité de systèmes spatiaux soumis aux effets transitoires naturels ou issus d'une explosion nucléaire." Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20108.
Abstract:
L'environnement radiatif spatial est composé d'une grande diversité de particules dans un spectre en énergie très large. Parmi les effets affectant les composants électroniques, on distingue les effets cumulatifs et les effets singuliers transitoires analogiques (ASET). Les effets cumulatifs correspondent à une dégradation continue des paramètres électriques du composant induits par un dépôt d'énergie à faible débit de dose tout au long de la mission spatiale. Les ASETs sont eux causés par le passage d'une particule unique traversant une zone sensible du composant et engendrant une impulsion de tension transitoire qui se propage à la sortie de l'application. Au cours des tests au sol, les deux effets sont étudiés séparément, mais ils se produisent simultanément en vol. Il se produit donc un effet de synergie, induit par la combinaison de la dose et de l'apparition soudaine d'un ASET dans le dispositif préalablement irradié.Une étude de l'effet de synergie dose-ASET est proposée. Pour accélérer les irradiations, une technique connue sous le nom de « méthode de commutation de débit de dose » (DRS) prenant en compte la sensibilité accrue au faible débit de dose (ELDRS) est utilisée. Un modèle haut niveau est développé en utilisant l'analyse circuit permettant de prédire l'effet de synergie observé sur un amplificateur opérationnel à trois étages. Pour prédire l'effet de synergie, l'effet de dose est pris en compte en faisant varier les paramètres décrivant le modèle suivant une loi de variation déduite de la dégradation du courant d'alimentation qui est couramment enregistré au cours des essais industriels. Enfin, les effets transitoires des radiations sur l'électronique (TREEs) induits par un environnement de très fort débit de dose de rayons X pulsés ainsi que l'effet de synergie dose-TREE sont étudiés à l'aide d'un générateur de Flash-X. La méthode classique d'analyse des ASETs permet alors d'expliquer la forme des impulsions transitoires observéesThe natural radiative space environment is composed by numerously particles in a very large energy spectrum. From an electronics component point of view, it is possible to distinguish cumulative effects and so-called Analog Single Event Transient effects (ASET). Cumulative effects correspond to continuous deterioration of the electrical parameters of the component, due to a low dose rate energy deposition (Total Ionizing Dose: TID) throughout the space mission. ASETs are caused by a single energetic particle crossing a sensitive area of the component inducing a transient voltage pulse that occurs at the output of the application. During ground testing, both effects are studied separately but happen simultaneously in flight. As a result a synergy effect, induced by the combination of the low dose rate energy deposition and the sudden occurrence of an ASET in the device previously irradiated, occurs. A study of dose-ASET synergistic effects is proposed using an accelerated irradiation test technique known as Dose Rate Switching method (DRS) tacking into account the concern of the Enhanced Low Dose Rate Sensitivity (ELDRS). A High Level Model is developed using circuit analysis to predict the synergy effect observed on a three stages operational amplifier. To predict synergy effect, the TID effect is taken into account by varying the model parameters following a variation law deduced from the degradation of the supply current which recorded during usual industrial TID testing. Finally, the Transient Radiation Effects on Electronics (TREE) phenomena induced by a Very High Dose Rate X-ray pulse environment and the dose-TREE synergy effect are then investigated using an X-ray flash facility. The classical ASETs methodology analysis can explain the shapes of transients observed
29
Marc, François. "Elaboration d'une méthodologie de localisation de défauts sur circuits intégrés logiques par test sous faisceau d'électrons : application à différentes fonctions électroniques." Bordeaux 1, 1994. http://www.theses.fr/1994BOR10605.
Abstract:
Une methodologie analytique de localisation de defaut par test sous faisceau d'electrons pour les circuits integres logiques, applicable dans les situations de connaissance minimale du circuit, a ete developpee. Cette methodologie consiste en une decomposition de chaque objectif en objectifs plus simples, associee a un choix rigoureux des techniques d'observation et des sequences de test en fonction du circuit teste, du testeur utilise, des phenomenes physiques limitant les performances, et surtout de l'objectif. L'interet d'une technique de localisation rapide de fonctions internes quelconques a conduit au developpement de la selection de signaux, particulierement performante dans ce domaine. L'application de la methodologie a des familles fonctionnelles courantes a entraine la construction de methodologies specifiques exploitant les particularites de ces circuits. L'efficacite et la rapidite de la methodologie sont demontrees par des cas reels d'analyses
30
De, Negri Victor Juliano. "Estruturação da modelagem de sistemas automaticos e sua aplicação a um banco de testes para sistemas hidraulicos." reponame:Repositório Institucional da UFSC, 1996. https://repositorio.ufsc.br/xmlui/handle/123456789/158100.
Abstract:
Tese (doutorado) - Universidade Federal de Santa Catarina, Centro TecnologicoMade available in DSpace on 2016-01-08T21:19:24Z (GMT). No. of bitstreams: 1 103914.pdf: 5453233 bytes, checksum: add395b150d67bca4e4d82a5ab6bd2fe (MD5) Previous issue date: 1996
Proposição de modelos para análise e projeto de sistemas automatizados e de sistemas mecatrônicos visando a integração das tecnologias envolvidas. Discussão de conceitos das áreas de sistemas, metrologia, mecatrônica e informática culminando no emprego de perspectivas estrutural, funcional e comportamental para a representação dos sistemas. Estabelecimento de diretrizes para o projeto de sistemas automáticos, resultante da comparação entre a engenharia de produtos industriais e a engenharia de software. Obtenção de modelos diagramáticos para concepção de bancos de testes de componentes hidráulicos segundo especificações da ISO.
31
Jeuland, François. "Influence des geometries et des conditions de test sur la competition entre les mecanismes d'origines structurale et thermique dans la degradation par electromigration des interconnexions des circuits vlsi." Toulouse, INSA, 1991. http://www.theses.fr/1991ISAT0002.
Abstract:
La diminution des dimensions des dispositifs integres dans les circuits vlsi entraine un accroissement de la densite de courant dans les lignes d'interconnexion. Leur duree de vie en est alors considerablement abregee par les phenomenes d'electromigration, transport de materiau induit par le passage du courant electrique. L'etude de la degradation des lignes par electromigration a ete realisee a l'aide de deux bancs de test. La premier, utilisant la methode du test de duree de vie, est realise a l'aide d'un montage electrique original permettant le test simultane d'un grand nombre d'echantillons. Le second banc s'inspire de la methode rapide wijet, etendue a l'etude de l'acceleration en densite de courant. Les resultats experimentaux obtenus lors du test de lignes en alsi1% sur les deux bancs de test sont en bon accord, a l'exception des ecart-types des distributions de durees de vies observees. Ce phenomene et la localisation des degradations font apparaitre l'existence d'une competition entre deux mecanismes de rupture, pouvant respectivement etre associes a l'influence des gradients thermiques et a celle des fluctuations structurales le long des echantillons. Des modeles thermiques a une et deux dimensions sont presentes. Deux outils de simulation thermique, utilisant des parametres mesures, permettent une interpretation des resultats de test. Aux fortes densites de courant, pour une rupture en mode de gradient thermique, les resultats de simulation predisent une proportionnalite de la duree de vie moyenne des structures de test avec la densite de courant, a temperature moyenne de ligne constante. Enfin, une etude parametrique de l'influence des geometries des lignes d'interconnexion sur leur susceptibilite a la rupture par electromigration fait apparaitre l'importance des risques lies aux variations de section
32
Dalmasso, Julien. "Compression de données de test pour architecture de systèmes intégrés basée sur bus ou réseaux et réduction des coûts de test." Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20061/document.
Abstract:
Les circuits intégrés devenant de plus en plus complexes, leur test demande des efforts considérables se répercutant sur le coût de développement et de production de ces composants. De nombreux travaux ont donc porté sur la réduction du coût de ce test en utilisant en particulier les techniques de compression de données de test. Toutefois ces techniques n'adressent que des coeurs numériques dont les concepteurs détiennent la connaissance de toutes les informations structurelles et donc en pratique n'adressent que le test de sous-blocs d'un système complet. Dans cette thèse, nous proposons tout d'abord une nouvelle technique de compression des données de test pour les circuits intégrés compatible avec le paradigme de la conception de systèmes (SoC) à partir de fonctions pré-synthétisées (IPs ou coeurs). Puis, deux méthodes de test des systèmes utilisant la compression sont proposées. La première est relative au test des systèmes SoC utilisant l'architecture de test IEEE 1500 (avec un mécanisme d'accès au test de type bus), la deuxième concerne le test des systèmes pour lesquels la communication interne s'appuie sur des structures de type réseau sur puce (NoC). Ces deux méthodes utilisent conjointement un ordonnancement du test des coeurs du système avec une technique de compression horizontale afin d'augmenter le parallélisme du test des coeurs constituant le système et ce, à coût matériel constant. Les résultats expérimentaux sur des systèmes sur puces de référence montrent des gains de l'ordre de 50% sur le temps de test du système completWhile microelectronics systems become more and more complex, test costs have increased in the same way. Last years have seen many works focused on test cost reduction by using test data compression. However these techniques only focus on individual digital circuits whose structural implementation (netlist) is fully known by the designer. Therefore, they are not suitable for the testing of cores of a complete system. The goal of this PhD work was to provide a new solution for test data compression of integrated circuits taking into account the paradigm of systems-on-chip (SoC) built from pre-synthesized functions (IPs or cores). Then two systems testing method using compression are proposed for two different system architectures. The first one concerns SoC with IEEE 1500 test architecture (with bus-based test access mechanism), the second one concerns NoC-based systems. Both techniques use test scheduling methods combined with test data compression for better exploration of the design space. The idea is to increase test parallelism with no hardware extra cost. Experimental results performed on system-on-chip benchmarks show that the use of test data compression leads to test time reduction of about 50% at system level
33
Nasreddine, Bassam. "Conception d'une mémoire reconfigurable intégrée sur tranche." Phd thesis, Grenoble INPG, 1988. http://tel.archives-ouvertes.fr/tel-00327331.
Abstract:
L'objet de cette étude est la conception d'une mémoire statique intégrée sur tranche (4.5 mbits). Cette mémoire réalisée à partir de cellules de 64kbits est tolérante aux défauts de fin de fabrication. Des éléments en réserve remplacent les éléments défectueux à l'aide des connexions du type grille flottante fets ou fusible et antifusible. Le travail de recherche a consisté:-à étudier la faisabilité de cette mémoire
-à définir l'architecture d'une telle mémoire en tenant compte du rendement
-à définir une stratégie de test pour l'ensemble du circuit
-à étudier les dispositifs de connexion/déconnexion qui permettront de réaliser physiquement la mémoire finale -à développer des algorithmes de configuration qui détermineront les groupes de cellules en paquets de 256kbits.
Ce travail a été réalisé dans le cadre du projet Esprit-824. Un premier essai de fabrication a permis de caractériser les dispositifs de connexion. La mémoire de 4.5 mbits a été envoyée en fabrication fin 1987
34
Ruan, Jinyu Jason. "Analyse et modélisation de l'impact des décharges électrostatiques et des agressions électromagnétiques sur les microcommutateurs." Phd thesis, Université Paul Sabatier - Toulouse III, 2010. http://tel.archives-ouvertes.fr/tel-00512333.
Abstract:
Les futures architectures des systèmes de communication présenteront une forte complexité due à des besoins de reconfiguration à la fois en termes de fréquence, de puissance émise et/ou reçue, de puissance consommée et de fiabilité. Une solution consiste à utiliser les MEMS RF pour obtenir ces fonctionnalités augmentées. Ces composants seront soumis à des agressions à la fois électrostatiques et/ou électromagnétiques dont il est important d'analyser et de comprendre leur impact. D'autre part la tenue en puissance de ces composants est un paramètre qualitatif de leur robustesse. Étant donné qu'ils présentent également des intérêts pour les applications spatiales, il est important de comprendre leur sensibilité face au rayonnement. Le sujet de thèse vise à analyser l'impact de ces agressions sur les paramètres fonctionnels (tensions d'actionnements, vitesse de fonctionnement, pertes d'insertion et isolation) à partir du développement d'une plateforme appropriée ainsi qu'une analyse fine des mécanismes de dégradation apparaissant suite aux stress appliqués ; tension continu, décharges électrostatiques (de type HBM ou TLP), puissance RF et rayonnement. Ces stress seront appliqués sur des composants aux architectures différentes (types de diélectrique différentes, épaisseur membrane, géométrie des dispositifs, topologie des zones d'actionnement) afin de déterminer si certaines architectures et ou filières technologiques sont plus résistantes que d'autres. Enfin, afin de valider ces travaux, il sera conçu un design plus complexe présentant des résistances aux ESD/EMI améliorées et un circuit de vieillissement de ces composants sera également proposé. Ce projet de thèse rentre dans le cadre d'un réseau d'excellence AMICOM sur les microsystèmes RF où la fiabilité a été identifiée comme étant un des enjeux majeurs pour leur intégration et commercialisation.
35
Vargas, Fabian Luis. "Validação de protótipo e análise de falhas no teste com feixe de elétrons : um estudo visando a sua automação." reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 1991. http://hdl.handle.net/10183/24147.
Abstract:
O trabalho aqui apresentado descreve algumas pesquisas em teste de circuitos integrados. Estas pesquisas consistem, por um lado, na análise de falhas e por outro, na validação de protótipos, ambas fazendo uso de técnicas de teste com feixe de elétrons. A primeira parte deste trabalho apresenta uma revisão dos princípios do teste com feixe de elétrons, bem como descreve as pesquisas correntemente em desenvolvimento no laboratório TIM3-INPG. Também são abordados temas como o tratamento de imagem em contraste de potencial e projeto visando a testabilidade de circuitos no teste com feixe de elétrons. Quanto a este último assunto, sua inclusão neste trabalho visou apresentar, aqueles que trabalham na área de projetos de circuitos, desconhecedores dos problemas do MEV, idéias de como realizar seu projeto a fim de tornar a tarefa de depuração do protótipo pelo feixe de elétrons o mais fácil possível. A segunda parte descreve experimentos práticos na área de validação de protótipos, onde duas técnicas pertinentes foram utilizadas e o estudo de um caso real foi apresentado. A primeira técnica é baseada na adaptação de uma ferramenta de comparação de múltiplas imagens adjacentes, que foi originalmente desenvolvida para o processo de análise de falhas. A segunda técnica utilizada faz uso de um sistema especialista que, baseado no conhecimento adquirido do circuito, gera o diagnóstico automático de falha. Os desempenhos destas duas ferramentas são apresentados e discutidos, bem como é fornecido o diagnóstico de falha para o circuito protótipo utilizado. Como conclusão, são propostos futuros desenvolvimentos no processo de validação de protótipo. Estes melhoramentos objetivam tanto a completa automação do processo quanto o enriquecimento da informação provida no final do processo de diagnóstico de falha, de forma a obter-se um ambiente de teste para validação de protótipos apresentando um alto grau de integração e automação.The work reported herein describes some IC testing research. This research concerns on one hand, failure analysis and on the other hand IC prototype validation, both making use of e-beam testing techniques. The first part of this work presents a review of e-beam testing as well as describes the researches currently in progress at the TIM3-INPG Laboratory. Subjects like voltage contrast image treatment and design for testability in e-beam testing are also discussed. Considering the last theme, it was included in this work in order to provide to the IC designers, whose knowledge about the SEM problems is not enough, some ideas on the way of how to accomplish their design to make the prototype validation process as easy as possible. The second part describes practical experiments in the prototype validation domain, where two approaches were used and a real case study was presented. The first approach is based on the multiple adjacent images comparison process adaptation, firstly developed to be used in the failure analysis process. The second technique makes use of an expert system, based on the acquired knowledge of the device under test in order to provide the fault diagnosis. The performances of these two approaches are presented and discussed, as well as, the fault diagnosis to the prototype circuit is presented. As conclusion, it is proposed further developments in the prototype validation approach. These improvements deal with the automation of the entire process as well as the enhancement of the information provided at the end of the fault diagnosis process, in order to obtain a testing environment for prototype validation with high integration and automation degrees.
36
Mabrouk, Mohamed. "Caractérisation de lignes monolithiques sur GaAs pour circuits microondes : application à l'extraction des paramètres intrinsèques de structures MMICs en monture de test par autocalibrage TRL de 2 à 18 GHz." Grenoble INPG, 1991. http://www.theses.fr/1991INPG0067.
Abstract:
La realisation des circuits integres monolithiques et microondes (mmics) necessite une conception rigoureuse et une optimisation de leurs caracteristiques physiques et geometriques. Cette conception passe par une modelisation de ces circuits, des tests d'echantillons et par une procedure de calibrage qui doit modeliser de facon precise les differentes connexions du circuit ou s'en affranchir. Afin de connaitre avec precision les parametres intrinseques de l'echantillon, une comparaison de ces resultats avec ceux obtenus par la simulation appliquee au modele choisi est necessaire. Dans ce travail, nous avons rappele les differentes methodes de mesure et de correction d'erreurs en hyperfrequence qui ont ete developpees. Nous en avons choisi l'autocalibrage trl (bien adapte a la technologie planaire de nos echantillons). Nous avons mis au point son logiciel. Nous avons concu, realise et verifie les performances des differents etalons et montures de test necessaires a la caracterisation de differents echantillons. Nous avons caracterise des lignes (microruban, rubans couples et fentes coplanaires) sur arseniure de gallium en vue de la conception et l'optimisation de dispositifs de modulation electrooptique de la lumiere entre 2 et 18 ghz. Ces montures de test ont permis l'extraction des parametres intrinseques. . . De leurs dispositifs sous test respectifs. La comparaison entre les resultats intrinseques. . . Experimentaux et theoriques a confirme et valide la methode spectrale generalisee appliquee a ce type de ligne mmic. Ce travail a aussi montre la limite des mesures, au moyen de fils d'acces soudes par thermocompression, tres dispersifs au-dela de 10 ghz
37
Douzi, Chawki. "Effet du vieillissement par fatigue électrothermique sur la compatibilité électromagnétique des composants de puissance à base de SiC." Thesis, Normandie, 2019. http://www.theses.fr/2019NORMR002/document.
Abstract:
Ce travail de recherche porte sur l’étude de l’effet du vieillissement par fatigue électrothermique sur la compatibilité électromagnétique des composants de puissance à base de carbure de silicium. Il est axé sur deux grandes parties ; une partie expérimentale et une autre plus orientée modélisation. Sur le plan expérimental, cette thèse étudie l’effet du vieillissement des transistors à base de carbure de silicium utilisés dans les convertisseurs statiques sur les perturbations électromagnétiques générées par ces convertisseurs. La deuxième partie porte sur la modélisation de ces transistors afin d’émuler l’effet de leur vieillissement sur les perturbations électromagnétiques des modules qu’ils composent. Cette dernière étape repose sur une étude de l’évolution des caractéristiques électriques statiques et dynamiques effectuées sur le composant sous test pour extraire les principaux paramètres intrinsèques du transistor de puissance dégradé après les séries de stress appliquées. En effet, ces paramètres intrinsèques dégradés émulent l’effet du vieillissement et sont représentatifs des principaux phénomènes pouvant influencer les convertisseurs de puissance étudiés. De ce fait, le changement de leurs valeurs dans le modèle du dit composant, décrit en VHDL-AMS et implémenté sur le simulateur de type circuit ANSYS SIMLORER, nous permet d’obtenir un modèle d’un tel composant après vieillissement. Cette étape a permis de valider la méthodologie développée pour la simulation des perturbations électromagnétiques conduites d’un composant sain dans un premier temps et d’un composant vieilli dans un second. Globalement, cette approche de modélisation innovante développée dans ce travail permet d’aider les concepteurs des convertisseurs statiques à prédire les perturbations électromagnétiques conduites avant et après vieillissement sans passer par la mesure et ses points faibles. Ceci apporte des informations complémentaires sur l’évolution des signatures CEM de tels modules durant sa durée de vie et d’estimer donc le risque lié au vieillissement des composantsThis research work focuses on the electrothermal aging effect on the electromagnetic compatibility of power components based on silicon carbide SiC. It focuses on two major parts ; an experimental part and another more oriented modelization. Experimentally, this thesis studies the aging effect of SiC transistors used in static converters on the electromagnetic interferences EMI generated by these converters. The second part deals with the modeling of these transistors in order to emulate the effect of their aging on the EMI of the modules they compose. This step made it possible to validate the methodology developed for the simulation of the conducted EMI of a healthy SiC MOFSET at first and of an aged SiC MOSFET in a second time. Overall, this innovative modeling approach developed in this work helps the designers of static converters to predict the conducted EMI before and after aging without going through the measurement. This provides additional information on the evolution of the EMC signatures of such modules during its lifetime and thus to estimate the risk associated with the aging of the components
38
Bichebois, Pascal. "Méthodes pour améliorer les rendements grace aux techniques de controle des défauts sur plaquettes en cours de fabrication." Grenoble INPG, 1998. http://www.theses.fr/1998INPG0028.
Abstract:
La fabrication des circuits integres comporte diverses etapes de depot, photolithographie et gravure qui engendrent des defauts (rayures, particules, inclusions et motifs deformes) prejudiciables a leur fonctionnement electrique. La detection de ces defauts est realisee en cours de fabrication a l'aide de machines d'inspection optique automatiques qui sont apparues dans les annees 1990. Une fois detectes, les defauts sont revus et classifies afin de mieux retrouver leur origine. Nous precisons l'interet et les limites des differentes techniques d'inspection, de facon experimentale, et montrons qu'une nouvelle generation de moyens de revue est necessaire pour des technologies avancees. Comment ameliorer les rendements de fabrication grace a ces nouveaux moyens d'inspection et de revue ? a quels defauts faut-il s'attaquer en priorite ? la correlation entre les defauts detectes et les pannes revelees par les tests electriques peut desormais etre analysee, un defaut pouvant d'une part etre detecte ou non et d'autre part etre tueur ou non : nous proposons d'abord une methode statistique, performante pour un procede industriel, puis une methode adaptee a un procede en developpement. Les erreurs liees a cette derniere methode sont modelisees. De nouveaux algorithmes pour le traitement des donnees sont developpes afin de repousser les limites de cette methode et l'appliquer aux procedes les plus avances.
39
Macas, Vintimilla María Nestorina, and Vintimilla María Nestorina Macas. "La evaluación del desempeño docente profesional y su relación con la evaluación de los aprendizajes de los estudiantes de Educación General Básica Superior en el área de Estudios Sociales del Instituto Técnico Superior Ismael Pérez Pazmiño del circuito de la zona sur de la ciudad de Machala. Período lectivo 2013 -2014." Master's thesis, Universidad Nacional Mayor de San Marcos, 2015. http://cybertesis.unmsm.edu.pe/handle/cybertesis/5365.
Abstract:
Publicación a texto completo no autorizada por el autorDetermina la relación entre el desempeño profesional del docente con la evaluación de aprendizaje en los estudiantes de décimo año de educación general básica del Instituto Ismael Pérez Pazmiño, a fin de lograr un liderazgo, planificación, organización, comunicación y su ejecución; para mejorar la calidad educativa. El estudio corresponde al tipo de investigación aplicativa. La muestra de estudio estuvo constituida por docentes, estudiantes y autoridades de la institución en mención. Para la recolección de datos se utilizaron las técnicas la encuesta y como instrumento el cuestionario.
Tesis
40
Macas, Vintimilla María Nestorina. "La evaluación del desempeño docente profesional y su relación con la evaluación de los aprendizajes de los estudiantes de Educación General Básica Superior en el área de Estudios Sociales del Instituto Técnico Superior Ismael Pérez Pazmiño del circuito de la zona sur de la ciudad de Machala. Período lectivo 2013 -2014." Master's thesis, Universidad Nacional Mayor de San Marcos, 2015. https://hdl.handle.net/20.500.12672/5365.
Abstract:
Publicación a texto completo no autorizada por el autorDetermina la relación entre el desempeño profesional del docente con la evaluación de aprendizaje en los estudiantes de décimo año de educación general básica del Instituto Ismael Pérez Pazmiño, a fin de lograr un liderazgo, planificación, organización, comunicación y su ejecución; para mejorar la calidad educativa. El estudio corresponde al tipo de investigación aplicativa. La muestra de estudio estuvo constituida por docentes, estudiantes y autoridades de la institución en mención. Para la recolección de datos se utilizaron las técnicas la encuesta y como instrumento el cuestionario.
Tesis
41
Guichard, Éric. "Contribution à l'étude de la sensibilité au vieillissement des technologies SOI durcies." Grenoble INPG, 1995. http://www.theses.fr/1995INPG0102.
Abstract:
Devant le developpement des technologies soi dans le domaine militaire et spatial et aujourd'hui civil, il s'agissait d'essayer de mieux comprendre les mecanismes physiques de degradation, par porteurs chauds, intervenant dans les transistors et les circuits. La specificite des transistors soi par rapport aux transistors bulk est la presence de l'oxyde enterre. Ce dernier, bien qu'apportant de nombreux avantages au fonctionnement des dispositifs, est considere, aujourd'hui encore, comme le talon d'achille des transistors soi vis a vis du vieillissement. Cependant, nous avons montre que pour les technologies futures ou la tension d'alimentation sera bien inferieure a 3v, la degradation de l'oxyde enterre disparait. La comparaison des transistors sur couche simox fine et tres epaisse (equivalente au bulk) a ete menee sur des transistors a canaux n et p. Les mecanismes physiques de base sont identiques, seule la degradation de l'oxyde enterre intervient lors du vieillissement des transistors p-mos. Un des aspects originaux de cette these est l'etude de la degradation dynamique des transistors soi. Pour ce faire, nous avons concu des circuits de test inedits, ou la caracterisation des transistors in-situ dans le circuit est possible. Ceci nous a permis de correler la degradation statique et dynamique. Le resultat principal est que la degradation dynamique reste faible: la derive de frequence, pour un oscillateur en anneau par exemple, n'atteint que quelques pourcents dans des conditions severes de vieillissement. Enfin, tout au long de notre etude, nous avons utilise l'emission lumineuse comme technique d'analyse du vieillissement des transistors et des circuits. C'est un moyen tres pratique de localiser visuellement les zones d'un circuit qui sont susceptibles de se degrader
42
Jocomino, Mireille. "Sur la théorie du test des circuits digitaux : mesures de la confiance." Phd thesis, 1989. http://tel.archives-ouvertes.fr/tel-00332734.
Abstract:
Dans ce mémoire 6 mesures sont formellement définies. Elles sont applicables à toute méthode de test. Des relations entre ces mesures sont démontrées et elles sont comparées par rapport à deux critères . La qualité de la mesure et sa difficulté d'estimation. Il apparait que l'une de ces mesures est la plus significative et qu'une autre mesure est la plus facile à calculer. Une nouvelle approche, intermédiaire entre ces deux mesures est alors introduite. Elle permet d'estimer de façon très précise la mesure la plus significative à l'aide de la plus facile a calculer que l'on applique a des sous-ensembles de fautes. Le cas ou la sortie du circuit sous test est compactée (analyse de signature) et la performance propre de l'observation du circuit sont également traités. La mesure de la confiance dans le test du microprocesseur à test (MTI) réalisé au Cnet/Cns en technologie CMOS, illustre les différents résultats obtenus. Quelques aspects nouveaux concernant le test des fautes de transistor colle ouvert dans un circuit CMOS sont également présentés