Dissertations / Theses: 'Systèmes adaptatifs (informatique) – Réseaux logiques programmables par l'utilisateur'

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Perez, Castañeda Oscar Leopoldo. "Modélisation des effets de la reconfiguration dynamique sur la flexibilité d'une architecture de traitement temps réel." Nancy 1, 2007. http://www.theses.fr/2007NAN10139.

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Abstract:

L'apport principal de la logique câblée par rapport au microprocesseur est le degré de parallélisme qui est supérieur de plusieurs ordres de grandeurs. Cependant la propriété de configurabilité de ces circuits entraîne un surcoût considérable en terme de surface de silicium, de temps de propagation et de consommation énergétique par rapport à des circuits figés tels que les ASIC. La reconfiguration dynamique des FPGA est alors souvent présentée dans la littérature comme un moyen d'augmenter leur flexibilité, pour approcher celle des microprocesseurs, tout en conservant un niveau de performance sinon proche des ASIC du moins nettement supérieur à celui des microprocesseurs. Si la performance est en général, au moins pour un domaine applicatif donnée, assez facile à quantifier, il en va tout autrement pour la flexibilité. Non seulement cette dimension n'est jamais quantifiée dans la littérature, mais nous n'avons trouvé aucune définition de la flexibilité d'une architecture de traitement de données. L'objectif principal de ce travail de thèse est donc d'une part de définir et quantifier la flexibilité et d'autre part de modéliser l'influence de la reconfiguration dynamique sur la flexibilité. Nous mettons à disposition une métrique ainsi qu'un embryon de méthodologie permettant au concepteur d'opter ou non pour cette solution en fonction de ses contraintes et objectifs
The principal contribution of the wired logic compared to the microprocessor is the degree of parallelism which is in higher several orders of magnitude. However, the property of configurability of these circuits involves an additionnal cost in term of silicon surface, delay and power consumption compared to circuits ASICs. The dynamic reconfiguration of the FPGA is often presented in the literature like a means of increasing their flexibility, to approach that of the microprocessors, while preserving a level of performance that if not is close to the ASIC is higher than of the microprocessors. If the performance is in general, for a given application, more easy to quantify, the situation is quite different for flexibility. In the litterature this metric has never been defined and quantified. Moreover we did not find any definition of the flexibility of an architecture for processing of data. The principal objective of this work is by one hand, to define and quantify the flexibility and by the other hand, to model the influence of the dynamic reconfiguration on flexibility. We put at the disposition the designer a metric as well as the bases of methodology allowing it to choose or not this solution according to its constraints and objectives

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Garcia, Samuel. "Architecture reconfigurable dynamiquement a grain fin pour le support d'un système d'exploitation temps réel." Paris 6, 2012. http://www.theses.fr/2012PA066495.

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Abstract:

Les applications pressenties dans le futur partagent quatre caractéristiques majeures. Elles nécessitent une capacité de calcul accrue, nécessitent la prise en compte du temps réel, représentent un pas important en terme de complexité en comparaison avec les applications d'aujourd'hui, et devront être capables de supporter la nature dynamique du monde réel. Une architecture reconfigurable dynamiquement à grain fin (FGDRA) peut être vue comme une nouvelle évolution des FPGA d'aujourd'hui, visant à supporter des applications temps réel à la fois complexes et fortement dynamiques, tout en fournissant une puissance de calcul potentielle comparable due à la possibilité d'optimiser l'architecture applicative à un niveau de granularité très fin. Pour rendre ce type d'architecture utilisable pour les développeurs applicatifs, la complexité doit être abstraite par le biais d'un système d'exploitation et d'une suite d'outils adéquats. Cette combinaison formera une bonne solution pour supporter les applications du futur. Cette thèse présente une architecture de FGDRA innovante appelée OLLAF. Cette architecture répond à la fois aux aspect techniques liés à la reconfiguration dynamique, et aux problèmes pratiques des développeurs applicatifs. L'ensemble de l'architecture est conçue pour fonctionner en symbiose avec un système d'exploitation. Les études présentées sont plus particulièrement axées sur les mécanismes de gestion des tâches matérielles dans un système préemptif. Nous présentons d'abord nos travaux essayant d'implémenter de tels mécanismes en utilisant des FPGA existant et montrons que ces architectures existantes doivent évoluer pour pouvoir supporter efficacement un système d'exploitation dans un contexte temps réel hautement dynamique. L'architecture OLLAF est expliquée en mettant l'accent sur les mécanismes de gestion des tâches matérielles. Nous présentons ensuite deux études qui prouvent que cette approche constitue un gain important en comparaison avec les plates-formes existantes en terme d'overhead du au système d'exploitation et ce même dans des cas où la reconfiguration dynamique n'est utilisée que pour le partage de la ressource de calcul. Pour les cas temps réel fortement dynamiques, nous avons montré que non seulement cela permet de diminuer l'overhead, mais l'architecture OLLAF permet également de supporter des cas qui ne peuvent pas être envisagés avec les composants actuels
Most of anticipated future applications share four major characteristics. They might all require an increased computing capacity, they will implies to take real time into account, they represent a big step in terms of complexity compared with todays typical applications, and will have to deal with the dynamic nature of the real physical world. Fine grained dynamically reconfigurable architecture (FGDRA) can be seen as next evolution of today's FPGA, aiming at dealing with very dynamic and complex real time applications while providing comparable potential computing power due to the possibility to fine tune execution architecture at a fine grain level. To make this kind of devices usable for real application designer complexity has to be abstracted by an operating system layer and adequate tool set. This combination would form an adequate solution to support future applications. This thesis exposes an innovative FGDRA architecture called OLLAF. This architecture answer both technical issues on reconfigurable computing and practical problematics of application designers. The whole architecture is designed to work in symbiosis with an operating system. Studies presented here will more particularly focus on hardware task management mechanisms in a preemptive system. We will first present our work toward trying to implement such mechanisms using existing FPGA and show that those existing architectures have to evolve to efficiently support an operating system in a highly dynamic real time situation. The OLLAF architecture will then be explained and the hardware task management mechanism will be highlighted. We then present two studies that prove this approach to constitute a huge gain compared with existing platforms in terms of resulting operating system overhead even for static application cases where dynamical reconfiguration is used only for computing resource sharing. For highly dynamical real time cases we show that not only it could lower the overhead, but it will also support cases that existing devices just cannot support

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Vidal, Jorgiano. "Dynamic and partial reconfigurable embedded systems design with UML." Lorient, 2010. http://www.theses.fr/2010LORIS203.

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Abstract:

Les avancées récentes au niveau des technologies reconfigurables permettent d'implanter des système multiprocesseurs dans un seul FPGA. (Multiprocessor System on Programmable Chip, MPSoPC). Pour pouvoir accélérer le temps de développement de tels systèmes hétérogènes, des nouvelle techniques de projet doivent être développées. De plus, l'exécution dynamique de tâches est un point clef concernant les systèmes modernes, i. E. Systèmes qui ont la capacité de changer leur comportement au cours de l'exécution pour s'adapter à leur environnent. L'UML (Unified Modeling Language) est utilisé pour la modélisation de logiciels depuis sa première version. Récemment, avec les nouveaux concepts rajoutés aux dernières versions (UML2), il est aussi adapté à la modélisation du matériel. Cette thèse est une contribution dans le cadre du projet MOPCOM, qui propose un ensemble des techniques de modélisation avec UML pour construire des systèmes embarqués complexes. Les techniques proposées dans cette thèse considèrent le système à construire comme un modèle unique complet. Nous proposons ensuite un ensemble de transformations qui permettent de générer automatiquement le système. Notre approche permet de modéliser des applications dynamiques sur des plateformes reconfigurables. Nous avons obtenu une réduction de temps de conception de 30% à travers l'utilisation de notre méthodologie
Advances in reconfigurable technologies allow entire multiprocessor systems to be implemented in a single FPGA (Multiprocessor System on Programmable Chip, MP- SoPC). In order to speed up the design time of such heterogeneous systems, new modelling techniques must be developed. Furthermore, dynamic execution is a key point for modern systems, i. E. Systems that can partially change their behavior at run time in order to adjust their execution to the environment. UML (Unified Modeling Language) has been used for software modeling since its first version. Recently, with new modeling concepts added to later versions (UML 2), it has become more and more suitable for hardware modeling. This thesis is a contribution to the MOPCOM project, where we propose a set of modeling techniques in order to build complex embedded systems by using UML. The modeling techniques proposed here consider the system to be built in one complete model. Moreover, we propose a set of transformation that allows the system to be automatically generated. Our approach allows the modelling of dynamic applications onto reconfigurable platforms. Design time reduction up to 30% has been measured while using our methodology

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Liu, Ting. "Optimisation par synthèse architecturale des méthodes de partitionnement temporel pour les circuits reconfigurables." Thesis, Nancy 1, 2008. http://www.theses.fr/2008NAN10013/document.

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Abstract:

Les travaux de recherche présentés se situent dans le contexte des méthodologies d’aide à l’implémentation d’algorithmes graphe flot de données sur architectures reconfigurables dynamiquement de type RSoC (Reconfigurable System on Chip) à base de technologie FPGA. La stratégie visée consiste à mettre en œuvre une approche de conception basée simultanément sur la reconfiguration dynamique (RD) et la synthèse architecturale (SA) en vue d’atteindre la meilleur Adéquation Algorithme Architecture (A3). La méthodologie consiste à identifier et extraire les parties d’une application décrite sous forme d’un GFD afin de les implanter soit par partie successivement reconfigurées (PT), soit par la SA ou bien en combinant les deux méthodes. Pour développer notre solution dans un but d’optimisation et de juste compromis entre les deux approches RD et SA, nous avons défini un paramètre permettant une évaluation du degré inter-partition de mise en œuvre d’unités fonctionnelles partagées. Afin de valider la stratégie méthodologique proposée, nous présentons les résultats de l’application de notre approche sur deux applications temps réel. Une analyse comparative en terme de résultats d’implémentation illustre l’intérêt et la capacité d’optimisation de cette méthode pour l’implémentation en reconfiguration dynamique d’applications complexes sur RSoC
AThe research work presented in the context of methodologies is to assist the implementation of data flow graph algorithms on dynamically reconfigurable RSoC (Reconfigurable System on Chip)-based FPGA architectures.The main strategy consists in implementing a design approach based on simultaneously both the dynamic reconfiguration (DR) and synthesis architecture (SA) in order to achieve a best Adequacy Algorithm Architecture (A3). The methodology consists in identifying and extracting the parts of an application which is described in form of DFG in order to implement either by successively partial reconfiguration (TP), or by the AS or by combining the two approaches.To develop our solution with a view of optimizing and suitable compromise between the two approaches RD and SA, we propose a parameter in order to evaluate the degree of the inter-partition implementation based on functional units shared. In order to validate the proposed methodological strategy, we present the results of the implementation of our approach on two real-time applications. A comparative analysis with the respecting of the implementation results illustrates the interest and the optimisation ability of our method, which is also for dynamic reconfiguration implementation of the complex applications on RSoC

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Zhang, Xun. "Contribution aux architectures adaptatives : etude de l'efficacité énergétique dans le cas des applications à parallélisme de données." Thesis, Nancy 1, 2009. http://www.theses.fr/2009NAN10106/document.

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Abstract:

Cette thèse s'inscrit dans le cadre de la conception d'architectures reconfigurables. Plus précisément, il concerne les architectures matérielles adaptatives, ces dernières pouvant être modifiées du point de vue de leurs caractéristiques matérielles au cours de l'exécution d'une application. Nous présentons une méthodologie d'auto-configuration d'une architecture reconfigurable dynamiquement ainsi qu'une architecture permettant d'illustrer l'utilisation de la méthode. L'objectif de la méthode est de réduire la consommation d'énergie en garantissant le respect des contraintes à tout instant. La méthodologie proposée s'adresse aux architectures reconfigurables à grain épais, puisque l'unité fonctionnelle matérielle correspond à une fonction de haut niveau d'abstraction (IDWT, etc.), même si la réalisation de l'architecture est basée sur l'utilisation d'une structure reconfigurable à grain fin (FPGA). Le besoin d'adaptation choisi concerne principalement deux cas de figures. Premièrement, répondre aux variations dynamiques de la charge de calcul en cours de traitement : un accroissement ou une réduction du débit de données conduit à une inadéquation entre l'architecture et son environnement. Deuxièmement, s'adapter aux variations dynamiques de la structure de l'algorithme : dans certaines applications les traitements à effectuer changent en fonction des données qui arrivent
My PhD project focuses on Dynamic Adaptive Runtime parallelism and frequency scaling techniques in coarse grain reconfigurable hardware architectures. This new architectural approach offers a set of new features to increase the flexibility and scalability for applications in an evolving environment with reasonable energy cost. In this architecture, the parallelism granularity and running frequency can be reconfigured by using partial and dynamic reconfiguration. The adaptive method and architecture have been already developed and tested on FPGA platforms. The measurements and results analysis based on DWT show that the energy efficiency is adjustable dynamically by using our approach. The main contribution to the research project involves an auto-adaptive method development; this means using partial and dynamic reconfiguration can reconfigure the parallelism granularity and running frequency of application. The adaptive method by adjusting the parallelism granularity and running frequency is tested with the same application. We are presenting results coming from implementations of Image processing key application and analyses the behavior of this architecture on these applications

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Fournier, Émilien. "Accélération matérielle de la vérification de sûreté et vivacité sur des architectures reconfigurables." Electronic Thesis or Diss., Brest, École nationale supérieure de techniques avancées Bretagne, 2022. http://www.theses.fr/2022ENTA0006.

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Abstract:

Le Model-Checking est une technique automatisée, utilisée dans l’industrie pour la vérification, enjeu majeur pour la conception de systèmes fiables, cadre dans lequel performance et scalabilité sont critiques. La vérification swarm améliore la scalabilité par une approche partielle reposant sur l’exécution concurrente d’analyses randomisées. Les architectures reconfigurables promettent des gains de performance significatifs. Cependant, les travaux existant souffrent d’une conception monolithique qui freine l’exploration des opportunités des architectures reconfigurable. De plus, ces travaux sont limités a la verification de sûreté. Pour adapter la stratégie de vérification au problème, cette thèse propose un framework de vérification matérielle, permettant de gagner, au travers d’une architecture modulaire, une généricité sémantique et algorithmique, illustrée par l’intégration de 3 langages de spécification et de 6 algorithmes. Ce cadre architectural permet l’étude de l’efficacité des algorithmes swarm pour obtenir un cœur de vérification de sûreté scalable. Les résultats, sur un FPGA haut de gamme, montrent des gains d’un ordre de grandeur par rapport à l’état de l’art. Enfin, on propose le premier accélérateur matériel permettant la vérification des exigences de sûreté et de vivacité. Les résultats démontrent un facteur d’accélération moyen de 4875x par rapport au logiciel
Model-Checking is an automated technique used in industry for verification, a major issue in the design of reliable systems, where performance and scalability are critical. Swarm verification improves scalability through a partial approach based on concurrent execution of randomized analyses. Reconfigurable architectures promise significant performance gains. However, existing work suffers from a monolithic design that hinders the exploration of reconfigurable architecture opportunities. Moreover, these studies are limited to safety verification. To adapt the verification strategy to the problem, this thesis first proposes a hardware verification framework, allowing to gain, through a modular architecture, a semantic and algorithmic genericity, illustrated by the integration of 3 specification languages and 6 algorithms. This framework allows efficiency studies of swarm algorithms to obtain a scalable safety verification core. The results, on a high-end FPGA, show gains of an order of magnitude compared to the state-of-the-art. Finally, we propose the first hardware accelerator for safety and liveness verification. The results show an average speed-up of 4875x compared to software

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Jovanovic, Slavisa. "Architecture reconfigurable de système embarqué auto-organisé." Thesis, Nancy 1, 2009. http://www.theses.fr/2009NAN10099/document.

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Abstract:

A?n de répondre à une complexité croissante des systèmes de calcul, due notamment aux progrès rapides et permanents des technologies de l’information, de nouveaux paradigmes et solutions architecturales basées sur des structures auto-adaptatives, auto-organisées sont à élaborer. Ces dernières doivent permettre d’une part la mise à disposition d’une puissance de calcul suf?sante répondant à des contraintes de temps sévères (traitement temps réel). D’autre part, de disposer d’une grande ?exibilité et adaptabilité dans le but de répondre aux évolutions des traitements ou des défaillances non prévues caractérisant un contexte d’environnement évolutif de fonctionnement du système. C’est dans ce cadre que s’insèrent les travaux de recherche présentés dans cette thèse qui consistent à développer une architecture auto-organisée de type Recon?gurable MPSoC (Multi processor System on Chip) à base de technologie FPGA
The growing complexity of computing systems, mostly due to the rapid progress in Information Technology (IT) in the last decade, imposes on system designers to orient their traditional design concepts towards the new ones based on self-organizing and self-adaptive architectural solutions. On the one hand, these new architectural solutions should provide a system with a suf?cient computing power, and on the other hand, a great ?exibility and adaptivity in order to cope with all non-deterministic changes and events that may occur in the environnement in which it evolves. Within this framework, a recon?gurable MPSoC self-organizing architecture on the FPGA recon?gurable technology is studied and developped during this PhD

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Hentati, Manel. "Reconfiguration dynamique partielle de décodeurs vidéo sur plateformes FPGA par une approche méthodologique RVC (Reconfigurable Video Coding)." Rennes, INSA, 2012. http://www.theses.fr/2012ISAR0027.

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Abstract:

Les travaux présentés dans cette thèse s'inscrivent dans le cadre de la conception et l'implémentation des décodeurs reconfigurables en utilisant la norme MPEG-RVC. Cette norme est développée par MPEG. Elle permet une grande flexibilité et la réutilisation des normes existantes dans un processus de reconfiguration des solutions de décodage. RVC fournit une nouvelle spécification basée sur une modélisation à flux de données nommée RVC-CAL. Dans ce travail, nous proposons une méthodologie de prototypage rapide permettant une implémentation efficace et optimisée des décodeurs reconfigurables RVC sur des cibles matérielles. Notre flot de conception est basé sur l'utilisation de la reconfiguration dynamique partielle (RDP) afin de valider les approches de reconfiguration permises par la norme MPEG-RVC. En exploitant la technique RDP, le module matériel peut être remplacé par un autre module qui a la même fonction ou le même algorithme mais une architecture différente. Ce concept permet au concepteur de configurer différents décodeurs selon les données d'entrées ou ses exigences (temps de latence, la vitesse, la consommation de la puissance). La RDP peut être aussi utilisée pour réaliser une implémentation hiérarchique des applications RVC. L'utilisation de la norme MPEG-RVC et la RDP permet d'améliorer le processus de développement ainsi que les performances du décodeur. Cependant, la RDP pose plusieurs problèmes tels que le placement des tâches et la fragmentation du FPGA. Ces problèmes ont une influence sur les performances de l'application. Pour remédier à ces problèmes, nous avons proposé une approche de placement hors ligne qui est basée sur l'utilisation d'une méthode d'optimisation, appelée la programmation linéaire. L'application de cette approche sur différentes combinaisons de données ainsi que la comparaison avec une autre méthode ont montré l'efficacité et les performances de l'approche proposée
The main purpose of this PhD is to contribute to the design and the implementation of a reconfigurable decoder using MPEGRVC standard. The standard MPEG-RVC is developed by MPEG. Lt aims at providing a unified high-level specification of current and future MPEG video coding technologies by using dataflow model named RVC-CAL. This standard offers the means to overcome the lack of interpretability between many video codecs deployed in the market. Ln this work, we propose a rapid prototyping methodology to provide an efficient and optimized implementation of RVC decoders in target hardware. Our design flow is based on using the dynamic partial reconfiguration (DPR) to validate reconfiguration approaches allowed by the MPEG-RVC. By using DPR technique, hardware module can be replaced by another one which has the same function or the same algorithm but a different architecture. This concept allows to the designer to configure various decoders according to the data inputs or her requirements (latency, speed, power consumption,. . ). The use of the MPEG-RVC and the DPR improves the development process and the decoder performance. But, DPR poses several problems such as the placement of tasks and the fragmentation of the FPGA area. These problems have an influence on the application performance. Therefore, we need to define methods for placement of hardware tasks on the FPGA. Ln this work, we propose an off-line placement approach which is based on using linear programming strategy to find the optimal placement of hardware tasks and to minimize the resource utilization. Application of different data combinations and a comparison with sate-of-the art method show the high performance of the proposed approach

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Feki, Oussama. "Contribution à l'implantation optimisée de l'estimateur de mouvement de la norme H.264 sur plates-formes multi composants par extension de la méthode AAA." Thesis, Paris Est, 2015. http://www.theses.fr/2015PEST1009/document.

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Abstract:

Les architectures mixtes contenant des composants programmables et d'autres reconfigurables peuvent fournir les performances de calcul nécessaires pour satisfaire les contraintes imposées aux applications temps réel. Mais l'implantation et d'optimisation de ces applications temps réel sur ce type d'architectures est une tâche complexe qui prend un temps énorme. Dans ce contexte, nous proposons un outil de prototypage rapide visant ce type d'architectures. Cet outil se base sur une extension que nous proposons de la méthodologie Adéquation Algorithme Architecture (AAA). Il permet d'effectuer automatiquement le partitionnement et l'ordonnancement optimisés des opérations de l'application sur les composants de l'architecture cible et la génération automatique des codes correspondants. Nous avons utilisé cet outil pour l'implantation de l'estimateur de mouvement de la norme H.264/AVC sur une architecture composée d'un processeur NIOS II d'Altera et d'un FPGA Stratix III. Ainsi nous avons pu vérifier le bon fonctionnement de notre outil et validé notre générateur automatique de code mixte
Mixed architectures containing programmable devices and reconfigurable ones can provide calculation performance necessary to meet constraints of real-time applications. But the implementation and optimization of these applications on this kind of architectures is a complex task that takes a lot of time. In this context, we propose a rapid prototyping tool for this type of architectures. This tool is based on our extension of the Adequacy Algorithm Architecture methodology (AAA). It allows to automatically perform optimized partitioning and scheduling of the application operations on the target architecture components and generation of correspondent codes. We used this tool for the implementation of the motion estimator of the H.264/AVC on an architecture composed of a Nios II processor and Altera Stratix III FPGA. So we were able to verify the correct running of our tool and validate our automatic generator of mixed code

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Bruguier, Florent. "Méthodes de caractérisation et de surveillance des variations technologiques et environnementales pour systèmes reconfigurables adaptatifs." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2012. http://tel.archives-ouvertes.fr/tel-00965377.

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Abstract:

Les circuits modernes sont de plus en plus sensibles aux variations technologiques et environnementales qui n'ont plus seulement un effet global sur les circuits mais aussi un effet local sur ceux-ci. Dans ce contexte, les composants reprogrammables que sont les FPGA représentent un support technologique intéressant. En effet, ces composants permettent d'adapter l'implantation physique du système grâce à une simple reconfiguration du circuit. C'est pourquoi, dans ce manuscrit, nous présentons un flot d'adaptation complet visant à compenser les variations des circuits reconfigurables. Pour cela, une étude de toutes les phases de conception des capteurs numériques est réalisée. Nous proposons ensuite une approche originale et unique de caractérisation basée sur l'analyse électromagnétique. Il est notamment montré que cette approche permet de se défaire des biais de mesure engendrés par les méthodes de mesure directe. L'utilisation conjointe des capteurs et de cette méthode d'analyse permet une caractérisation fine et précise des variations technologiques de n'importe quel type de circuit FPGA. Enfin, la cartographie issue de la phase de caractérisation permet ensuite de calibrer les capteurs pour une utilisation en ligne. Nous utilisons donc ensuite ces capteurs pour le monitoring dynamique d'un système MPSOC.

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Colancon, Stéphane. "Conception de systèmes analogiques : méthodologie et environnement de prototypage." Montpellier 2, 2001. http://www.theses.fr/2001MON20181.

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Harb, Naim. "Dynamically and Partially Reconfigurable Embedded System Architecture for Automotive and Multimedia Applications." Valenciennes, 2011. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/1810c575-b28e-4817-a3be-f0527631eabd.

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Abstract:

Les processeurs programmables sont largement utilisés dans la réalisation des systèmes embarqués en raison leurs caractéristiques micro-architecturales intéressantes. Cependant, les délais de plus en plus courts de mise sur le marché et les coûts de conception élevés exigent un investissement coûteux. Pour surmonter ces problèmes, les concepteurs de systèmes embarqués s’appuient de plus en plus sur les circuits reconfigurables (ou FPGA pour Field Programmable Gate Arrays) en tant que plateformes spécifiques de conception. Néanmoins, ces FPGAs sont généralement relativement lents et consomment une quantité importante d’énergie électrique. Cependant, les récentes avancées dans les architectures FPGA, telle que la reconfiguration partiellement dynamique (ou DPR pour Dynamic Partial Reconfiguration), aident à combler ce fossé. La DPR permet à une partie du système embarqué d’être reconfigurée en cours de l’exécution de l’application. Ce qui permet d’avoir une meilleure adéquation entre les besoins des applications exécutées et l’architecture du système. Le travail de cette thèse vise à exploiter les caractéristiques de la DPR des récents FPGAs pour supporter des applications de sécurité routière (ou DAS pour Driver Assistant System) et des applications multimédias où nous avons sélectionné l’encodeur H. 264 comme exemple illustratif. Pour l’application DAS, un filtre hardware et reconfigurable dynamiquement a été conçu. Cette architecture ne provoque aucune surcharge de reconfiguration. En se basant sur l’analyse des caractéristiques (nombre, distance, vitesse, etc. ) autour du véhicule la meilleure architecture du filtre est déterminée. Concernant l’application H. 264, nous avons proposé une nouvelle architecture de l’unité de mesure d’estimation du mouvement (ou ME pour Motion Estimation). L’architecture proposée peut répondre rapidement et automatiquement à des contraintes spécifiques d’énergie et de qualité d’image
Short time-to-market windows, high design and fabricationcosts, and fast changing standards of application-specificprocessors, make them a costly and risky investment for embedded system designers. To overcome these problems, embedded system designersare increasingly relying on Field Programmable Gate Arrays(FPGAs) as target design platforms. FPGAs are generally slower and consumemore power than application-specific integrated circuits(ASICs), and this can restrict their use to limited applicationdomains. However, recent advances in FPGA architectures,such as dynamic partial reconfiguration (DPR), are helpingbridge this gap. DPR reduces area and enables mutually exclusive subsystemsto share the same physical space on a chip. It also reducescomplexity, which usually results in faster circuits and lowerpower consumption. The work in this PhD targets first a Driver Assistant System (DAS) system based on a Multiple Target Tracking (MTT) algorithm as our automotive base system. We present a dynamically reconfigurable filtering hardwareblock for MTT applications in DAS. Our system shows thatthere will be no reconfiguration overhead because the systemwill still be functioning with the original configuration until thesystem reconfigures itself. The free reconfigurable regions canbe implemented as improvement blocks for other DAS systemfunctionalities. Two approaches were used to design the filtering block according to driving conditions. We then target another application on the basis of DPR, the H. 264 encoder as a multimedia system. Regarding the H. 264 multimedia system, we propose a reconfigurable H. 264 Motion Estimation (ME) unit whose architecture can be modified to meet specific energy and image quality constraints. By using DPR, we were able to support multiple configurations each with different levels of accuracy and energy consumption. Image accuracy levels were controlled via application demands, user demands or support demands

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Boussaid, Lotfi. "Etude et implémentation de descripteurs de contenu AV pour les applications multimedia temps réel." Dijon, 2006. http://www.theses.fr/2006DIJOS049.

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Abstract:

Les travaux présentés dans cette thèse constituent une contribution à la conception de systèmes électroniques embarqués dédiés aux applications multimédia temps réel. Ils rentrent dans le cadre de la méthodologie de conception de nouvelles architectures matérielles et/ou logicielles dédiées à l'analyse et à la description de contenu audiovisuel. Dans cette thèse nous nous sommes intéressés, dans une première phase, à la validation et l'optimisation d'algorithmes de détection de changement de plans vidéo et à l'extraction d'informations sémantiques de haut niveau à partir de descripteurs audiovisuels de bas niveau. A la suite de cette étape, nous présentons les différentes solutions d'implémentation matérielles et/ou logicielles relatives aux détecteurs de cut et de fondu à différents niveaux d'abstraction (logique, RTL et de haut niveau basé plateforme). Dans la dernière étape de cette thèse un modèle d'architecture générique dédiée à l'analyse et à la description de contenu audiovisuel a été proposé. La transposition de ce modèle sur des systèmes embarqués est devenue possible grâce à l'évolution des FPGAs récemment commercialisés et aux nouveaux outils et méthodologies introduits dans la conception des systèmes sur puce programmable (SOPC)
The works presented in this thesis contribute to the design of embedded electronic systems which are dedicated for real time multimedia applications. They fall within the framework of design methodology of the new hardware and/or software architecture used for analysis and description of audiovisual content. In this thesis we are first interested in the validation and optimization of shot boundary detection algorithms and in the extraction of high level semantic information using low level audiovisual descriptors. After that, we present the solutions of hardware and/or software implementation related to cut and dissolve detectors at different abstraction levels (logic, RTL and high level based platform). In the last part of this thesis, we propose a generic architecture template for audiovisual content analysis and description. The transposition of this template on embedded systems became possible with the evolution of recently marketed FPGA and the new tools and methodology used on system on programmable chip (SOPC)

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Marques, Nicolas. "Méthodologie et architecture adaptative pour le placement efficace de tâches matérielles de tailles variables sur des partitions reconfigurables." Thesis, Université de Lorraine, 2012. http://www.theses.fr/2012LORR0139/document.

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Abstract:

Les architectures reconfigurables à base de FPGA sont capables de fournir des solutions adéquates pour plusieurs applications vu qu'elles permettent de modifier le comportement d'une partie du FPGA pendant que le reste du circuit continue de s'exécuter normalement. Ces architectures, malgré leurs progrès, souffrent encore de leur manque d'adaptabilité fasse à des applications constituées de tâches matérielles de taille différente. Cette hétérogénéité peut entraîner de mauvais placements conduisant à une utilisation sous-optimale des ressources et par conséquent une diminution des performances du système. La contribution de cette thèse porte sur la problématique du placement des tâches matérielles de tailles différentes et de la génération efficace des régions reconfigurables. Une méthodologie et une couche intermédiaire entre le FPGA et l'application sont proposées pour permettre le placement efficace des tâches matérielles de tailles différentes sur des partitions reconfigurables de taille prédéfinie. Pour valider la méthode, on propose une architecture basée sur l'utilisation de la reconfiguration partielle afin d'adapter le transcodage d'un format de compression vidéo à un autre de manière souple et efficace. Une étude sur le partitionnement de la région reconfigurable pour les tâches matérielles de l'encodeur entropique (CAVLC / VLC) est proposée afin de montrer l'apport du partitionnement. Puis une évaluation du gain obtenu et du surcoût de la méthode est présentée
FPGA-based reconfigurable architectures can deliver appropriate solutions for several applications as they allow for changing the performance of a part of the FPGA while the rest of the circuit continues to run normally. These architectures, despite their improvements, still suffer from their lack of adaptability when confronted with applications consisting of variable size material tasks. This heterogeneity may cause wrong placements leading to a sub-optimal use of resources and therefore a decrease in the system performances. The contribution of this thesis focuses on the problematic of variable size material task placement and reconfigurable region effective generation. A methodology and an intermediate layer between the FPGA and the application are proposed to allow for the effective placement of variable size material tasks on reconfigurable partitions of a predefined size. To approve the method, we suggest an architecture based on the use of partial reconfiguration in order to adapt the transcoding of one video compression format to another in a flexible and effective way. A study on the reconfigurable region partitioning for the entropy encoder material tasks (CAVLC / VLC) is proposed in order to show the contribution of partitioning. Then an assessment of the gain obtained and of the method additional costs is submitted

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Favard, Sébastien. "Adéquation granularité opérateur - granularité architecture dans un système de traitement reconfigurable." Compiègne, 2002. http://www.theses.fr/2002COMP1428.

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Abstract:

Les systèmes informatiques dédiés au traitement du signal et de l’image sont de plus en plus équipés de modules câblés pour accélérer les traitements de bas niveau. La cible technologique est souvent les composants programmables de haute densité de types FPGA (Field programmable Gate Array), plate-forme intéressante pour le prototypage rapide de nouveaux algorithmes, étant donné leur fort potentiel de parallélisme à un grain très fin et de la possibilité de leur reprogrammation. Nous avons étudié d’une manière approfondie des composants FPGA actuels afin d’améliorer l’appariement de la granularité d’un opérateur au grain matériel habituellement constaté sur ces familles de composants. L’approche traditionnellement ‘descendante’ dans la procédure de l’adéquation algorithme architecture nous oblige actuellement à apparier la granularité des opérations de base constituant le traitement implanté, à la granularité des blocs logiques internes de ces composants. Le principal inconvénient de cette approche est l’obtention de blocs fonctionnels dont le délai de traversée dépasse le délai imparti pour respecter le synchronisme du modèle d’exécution. De plus, le taux d’occupation des ressources de calcul et de routage s’en trouve diminué. Dans nos travaux, nous avons proposé d’emprunter plutôt une approche ‘ascendante’, où une optimisation de l’assemblage des cellules de base des composants reconfigurables a été mise au point, plus adaptée au grain des opérateurs constaté dans les fonctions de traitement du signal et de l’image de bas niveau. Une réduction des ressources de l’ordre de 30% a été réalisée par exemple pour des opérateurs de multiplication d’une constante par une variable ou pour la structure d’un additionneur de base. L’ensemble des résultats obtenus a permis d’introduire un axe supplémentaire d’optimisation ‘sub-opérateur’ pour les algorithmes de traitement du signal implantés en matériel, sur une plate-forme reconfigurable.

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Petit, Éric. "Vers un partitionnement automatique d'applications en codelets spéculatifs pour les systèmes hétérogènes à mémoires distribuées." Rennes 1, 2009. http://www.theses.fr/2009REN1S087.

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Abstract:

Devant les difficultés croissantes liées au coût en développement, en consommation, en surface de silicium, nécessaires aux nouvelles optimisations des architectures monocœur, on assiste au retour en force du parallélisme et des coprocesseurs spécialisés dans les architectures. Cette technique apporte le meilleur compromis entre puissance de calcul élevée et utilisations des ressources. Afin d’exploiter efficacement toutes ces architectures, il faut partitionner le code en tâches, appelées codelets, avant de les distribuer aux différentes unités de calcul. Les travaux présentés dans cette thèse portent sur l’élaboration d’un outils d’automatisation efficaces pour le partitionnement d’application en codelets spéculatifs. La spéculation permet un grand nombre d’optimisations inexistantes ou impossibles statiquement. La deuxième contribution de cette thèse porte sur l’usage de la spéculation dans l’optimisation des communications entre processeur et coprocesseur
In light of the increase of development cost, power consumption and silicon area for new single-core architecture optimisations, the new way for performance improvements leads to multicore architecture, with parallel programming and specialised coprocessors. They give the best trade-off between high computing performance and required resources. In order to efficiently address this new kind of architecture, applications have to be split into tasks, also called codelets, which will be mapped onto the different computing units of the host system. The purpose of this thesis is to propose an automatic and efficient model to generate speculative codelets from applications. Speculation allows the compiler to handle a number of optimisations which would have been impossible or unavailable without speculative data. My second contribution deals with the data transfer optimisation between the processor and the coprocessor by using speculation

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Sbai, Hugo. "Système de vidéosurveillance intelligent et adaptatif, dans un environnement de type Fog/Cloud." Thesis, Lille, 2018. http://www.theses.fr/2018LIL1I018.

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Abstract:

Les systèmes de vidéosurveillance utilisent des caméras sophistiquées (caméras réseau, smart caméras) et des serveurs informatiques pour l’enregistrement vidéo dans un système entièrement numérique. Ces systèmes intègrent parfois des centaines de caméras et génèrent une quantité colossale de données, dépassant largement les capacités des agents humains. Ainsi, l'un des défis modernes les plus importants est de faire évoluer un système basé sur le Cloud intégrant plusieurs caméras intelligentes hétérogènes et l'adapter à une architecture Fog/Cloud pour en améliorer les performances. Les FPGA sont de plus en plus présents dans les architectures FCIoT (FoG-Cloud-IoT). Ils sont caractérisés par des modes de configuration dynamiques et partiels, permettant de s'adapter rapidement aux changements survenus tout en augmentant la puissance de calcul disponible. De telles plateformes présentent de sérieux défis scientifiques, notamment en termes de déploiement et de positionnement des FoGs.Cette thèse propose un modèle de vidéosurveillance composé de caméras intelligentes plug & play, dotées de FPGAs dynamiquement reconfigurables sur une base hiérarchique FOG/ CLOUD. Dans ce système fortement évolutif, à la fois en nombre de caméras et de cibles trackées, nous proposons une approche automatique et optimisée d’authentification des caméras et de leur association dynamique avec les FoGs. L’approche proposée comporte également une méthodologie pour l’affectation optimale des trackers matériels aux ressources électroniques disponibles pour maximiser les performances et minimiser la consommation d’énergie. Toutes les contributions ont été validées avec un prototype de taille réelle
CCTV systems use sophisticated cameras (network cameras, smart cameras) and computer servers for video recording in a fully digital system. They often integrate hundreds of cameras generating a huge amount of data, far beyond human agent monitoring capabilities. One of the most important and modern challenges, in this field, is to scale an existing cloud-based video surveillance system with multiple heterogeneous smart cameras and adapt it to a Fog / Cloud architecture to improve performance without a significant cost overhead. Recently, FPGAs are becoming more and more present in FCIoT (FoG-Cloud-IoT) platform architectures. These components are characterized by dynamic and partial configuration modes, allowing platforms to quickly adapt themselves to changes resulting from an event, while increasing the available computing power. Today, such platforms present a certain number of serious scientific challenges, particularly in terms of deployment and positioning of FoGs. This thesis proposes a video surveillance model composed of plug & play smart cameras, equipped with dynamically reconfigurable FPGAs on a hierarchical FOG / CLOUD basis. In this highly dynamic and scalable system, both in terms of intelligent cameras (resources) and in terms of targets to track, we propose an automatic and optimized approach for camera authentication and their dynamic association with the FOG components of the system. The proposed approach also includes a methodology for an optimal allocation of hardware trackers to the electronic resources available in the system to maximize performance and minimize power consumption. All contributions have been validated with a real size prototype

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Pierrefeu, Lionel. "Algorithmes et architecture pour l'authentification de visages en situation réelle : système embarqué sur FPGA." Saint-Etienne, 2009. http://www.theses.fr/2009STET4024.

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Abstract:

Cette thèse s'inscrit dans les domaines du traitement d'images et de l'électronique embarquée. Plus spécifiquement, le travail présenté dans ce manuscrit a pour but l'étude et la mise en œuvre d'un système embarqué destiné à accomplir les tâches de détection de visages dans une image, la reconnaissance et l'identification de visages. L'étude réalisée destine ce système de traitement automatique de visages à des applications type grand public, tenant ainsi compte de contraintes fortes telles que le traitement en temps réel et des conditions d'acquisitions non contrôlées. Ce travail consiste à la sélection et au développement d'algorithmes adaptés aux applications d'authentification d'un visage, ainsi que leurs optimisations en tenant compte du meilleur compromis entre performances et coût de traitement en vue de l'implantation matérielle. Le document est composé de trois parties. La première partie porte sur l'algorithme d'authentification de visage, présentant les différentes approches existantes et la solution retenue basée sur un réseau neuronal de type RBF. La seconde partie présente l' étude de la sensibilité du système aux conditions d'acquisition de l'image du visage (variation de l'éclairage et du positionnement du visage) ainsi que la chaîne d'algorithmes développés afin d'accroître la robustesse du système. La dernière partie développe les choix réalisés tenant compte du parallélisme potentiel des algorithmes sélectionnés. Cette partie détaille aussi les résultats obtenus pour l'intégration du système complet
This thesis is concerned with image processing and embedded systems domains. More specifically, the aim of this work is to study and develop an on chip system capable of efficiently performing face detection, face recognition and face identification. The goal of the study is to design an electronic consumer product while taking into account constraints such as a real time processing and uncontrollable acquisition conditions. This work consists in the selection and development of algorithms suitable for face recognition applications and their optimization, taking into account the best compromise between performance and processing cost for the hardware implementation. This document is composed of three parts. The first part deals with the face authentification algorithms, presenting an overview of existing approaches and details of the selected neural network type RBF solution. Second part develops the study of the system's sensitivity to general face acquisitions conditions (range of lighting and positioning of the face in images) and also presents the selected chain of algorithms developed ton increase the system robustness. The final section presents the choices made taking into account the potential parallelism of algorithms selected. This section also details the results obtained for the integration of the complete system on FPGA

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Kebbati, Youssef. "Développement d'une méthodologie de conception matériel à base de modules génériques VHDL/VHDL-AMS en vue d'une intégration de systèmes de commande électriques." Université Louis Pasteur (Strasbourg) (1971-2008), 2002. http://www.theses.fr/2002STR13194.

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Abstract:

Malgré leur flexibilité et leur intérêt économique, les solutions numériques d'implantation de type logiciel ne s'imposent plus aujourd'hui comme les seuls choix de conception de commande de systèmes électriques. En effet, des solutions plus spécifiques de type matériel (PLD, ASIC) semblent mieux répondre aux contraintes technologiques actuelles ou à venir. Toutefois, malgré l'avènement d'outils et de langages CAO performants, ces solutions restent encore trop coûteuses et complexes à mettre en œuvre. L'objectif de cette thèse est d'offrir aux concepteurs de systèmes électriques une approche de description architecturale adaptée aux contraintes d'implantation sur cible matériel. C'est dans ce sens qu'une méthode basée sur les principes de la conception modulaire et d'Adéquation Algorithme Architecture (A3 ou AAA), et sur l'élaboration d'une bibliothèque de modules spécifiques, a pu être développée et appliquée à différents cas de commande. Ainsi, l'architecture de la commande directe du couple d'un moteur asynchrone a pu être établie en suivant cette méthode et son efficacité validée en comparant ses performances d'implantation à des approches plus classiques de conception. Par la suite, le cas d'une commande de vitesse " sans capteurs " d'un moteur à réluctance variable et celui d'un dispositif d'électronique de puissance ont également pu montrer l'efficacité de la méthode proposée. A partir de ce dernier cas de conception, une méthodologie globale du mode de conception modulaire a finalement pu être élaborée en développant une bibliothèque de modèles comportementaux de la commande et du système électrique associé. Ces modèles ont été décrits en langages VHDL et VHDL-AMS de manière à respecter la mixité (numérique et analogique) des éléments qui composent le système électrique. Cette approche permet aussi de prévenir le cas d'une intégration mixte du système, ouvrant par la même de larges perspectives de conception dans ce domaine d'application
Power electronic and electrical drive controllers are generally implemented by microprocessors or Digital Signal Processor (DSP) solutions. Recent progress in hardware solutions such as Very Large Scale Integration (VLSI) applications have improved implementation performances of controllers. However, the main problems of integrated circuit conception are their complexity and a long conception time. In this thesis, the author develops a new architectural approach for the integration of electrical controllers on ASIC and FPGA circuits. He proposes to apply a modular methodology that is based on specific Intellectual Properties (IPs) library. This methodology was confirmed by a large number of applications such as: a direct torque controller for an ac motor, a sensorless speed controller for a switched reluctance motor, and an active shunt filter. Results in terms of integration and control performances show that the adopted modular methodology matches perfectly the requirements of the integration of electrical controller. The same developed approach was used to model a global electrical systems. The obtained model is based on a mixed library of analogue and digital parts described in VHDL and VHDL-AMS language

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Corre, Youenn. "Automated generation of heterogeneous multiprocessor architectures : software and hardware aspects." Lorient, 2013. https://hal.archives-ouvertes.fr/tel-01130482.

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Abstract:

L'évolution des systèmes embarqués a conduit à l'émergence des H-MPSoCs qui répondent aux contraintes de performances et d'énergie. Cela se traduit par une complexité de conception et de programmation accrue. Il est donc nécessaire de réaliser des outils permettant aux concepteurs de mobiliser leurs efforts sur les étapes à forte valeur ajoutée. L'objectif est donc d'automatiser les tâches fastidieuses propres à la conception d'H-MPSoCs, notamment sur FPGA, en élevant le niveau d'abstraction selon une approche qui unifie la HLS et la co-conception logicielle/matérielle au-delà des approches existantes qui se révèlent partielles ou inadaptées. Cette thèse présente un outil de conception reposant sur l'automatisation des tâches fastidieuses et laissant la main au concepteur là où celui-ci le souhaite. On s'appuie sur un modèle d'architecture défini via un formalisme de haut-niveau indépendant des détails d'implémentation, palliant ainsi l'absence d'architecture multiprocesseur sous-jacente dans les FPGA. Ce modèle permet également au concepteur de fournir les contraintes à différents niveaux de détails en fonction de ses connaissances du système ou de son niveau d'implication. L'exploration de l'espace de conception se fait grâce à un algorithme scalable et reposant sur des estimations rapides et précises. Une méthode d'exploration des accélérateurs matériels, utilisant la HLS pour une estimation rapide des coûts, est introduite. L'utilisation de méthodes d'IDM permet la génération du design final facilitant ainsi la portabilité et la réutilisation des designs. L'outil a été validé à travers deux études de cas: un décodeur MJPEG et une application de détection de visage
Embedded systems evolution has led to the emergence of H-MPSoCs which provide a way to respect the cost and performance constraints inherent to embedded systems. However they also make the task of designing and programming such systems a long and arduous process. It is thus necessary to develop tools that will free designers from architectural and programming details, so that they can focus on the tasks where they can bring added-value. The objective is thus to automatize the tasks that burden the design of H-MPSoC, in particular on FPGA, by providing a higher-level of abstraction following a method that brings together HLS and hardware/software co-design beyond the existing solutions which are whether incomplete or unfit. The presented work introduces a design framework relying on the automation of tedious tasks and allowing designers to express their expertise where they want to. For this, we rely on an architecture model defined with a high-level formalism independent from implementation details, providing a solution to the lack of multiprocessor architecture in FPGAs. This specification model also allows designers to provide design constraints in accordance with their level of expertise or involvement. The DSE is implemented as a scalable algorithm relying on fast and accurate estimation techniques. A method for the exploration of hardware accelerators based on HLS to provide fast cost estimations is introduced. The use of MDE methods enables portability and reuse by generating the final design implementation. The framework is validated through two case studies: an MJPEG video decoder and a face detection application

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Bollengier, Théotime. "Du prototypage à l’exploitation d’overlays FPGA." Thesis, Brest, École nationale supérieure de techniques avancées Bretagne, 2018. http://www.theses.fr/2018ENTA0003/document.

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Abstract:

De part leur capacité de reconfiguration et les performances qu’ils offrent, les FPGAs sont de bons candidats pour accélérer des applications dans le Cloud. Cependant, les FPGAs présentent certaines caractéristiques qui font obstacle à leur utilisation dans le Cloud et leur adoption par les clients : premièrement, la programmation des FPGAs se fait à bas niveau et demande une certaine expertise, que n’ont pas nécessairement les clients habituels du Cloud. Deuxièmement, les FPGAs ne présentent pas de mécanismes natifs permettant leur intégration dans le modèle de gestion dynamique d’une infrastructure Cloud.Dans ce travail, nous proposons d’utiliser des architectures overlay afin de faciliter l’adoption, l’intégration et l’exploitation de FPGAs dans le Cloud. Les overlays sont des architectures reconfigurables elles-mêmes implémentée sur FPGA. En tant que couche d’abstraction matérielle placée entre le FPGA et les applications, les overlays permettent de monter le niveau d’abstraction du modèle d’exécution présenté aux applications et aux utilisateurs, ainsi que d’implémenter des mécanismes facilitant leur intégration et leur exploitation dans une infrastructure Cloud.Ce travail présente une approche verticale adressant tous les aspects de la mise en œuvre d’overlays dans le Cloud en tant qu’accélérateurs reconfigurables par les clients : de la conception et l’implémentation des overlays, leur intégration sur des plateformes FPGA commerciales, la mise en place de leurs mécanismes d’exploitation, jusqu’à la réalisationde leurs outils de programmation. L’environnement réalisé est complet, modulaire et extensible, il repose en partie sur différents outils existants, et démontre la faisabilité de notre approche
Due to their reconfigurable capability and the performance they offer, FPGAs are good candidates for accelerating applications in the cloud. However, FPGAs have some features that hinder their use in the Cloud as well as their adoption by customers : first, FPGA programming is done at low level and requires some expertise that usual Cloud clients do not necessarily have. Secondly, FPGAs do not have native mechanisms allowing them to easily fit in the dynamic execution model of the Cloud.In this work, we propose to use overlay architectures to facilitate FPGA adoption, integration, and operation in the Cloud. Overlays are reconfigurable architectures synthesized on FPGA. As hardware abstraction layers placed between the FPGA and applications, overlays allow to raise the abstraction level of the execution model presented to applications and users, as well as to implement mechanisms making them fit in a Cloud infrastructure.This work presents a vertical approach addressing all aspects of overlay operation in the Cloud as reconfigurable accelerators programmable by tenants : from designing and implementing overlays, integrating them on commercial FPGA platforms, setting up their operating mechanisms, to developping their programming tools. The environment developped in this work is complete, modular and extensible, it is partially based on several existing tools, and demonstrate the feasibility of our approach

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Crenne, Jérémie. "Sécurité Haut-débit pour les Systèmes Embarqués à base de FPGAs." Phd thesis, Université de Bretagne Sud, 2011. http://tel.archives-ouvertes.fr/tel-00655959.

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Abstract:

" [...] Puis, l'on ferra des récepteurs de télévision bijoux, comme il y a des postes de TSF bijoux. Des postes de poches, grands comme une lampe électrique. Plus besoin d'acheter un journal, l'on se branchera sur l'émission d'information, ou sur l'éditorial politique, ou sur la chronique de mode, ou sur le compte rendu sportif. Voir même sur un problème de mots croisés. Et la rue présentera un singulier spectacle. " R. Barjavel, " La télévision, oeil de demain ", 1947. C'est ainsi que l'auteur de romans de science fiction et d'anticipation René Barjavel, avait prédit dés la fin des années 40 l'avènement de ce que nous connaissons sous le nom de smartphones. Drôle de scène, en effet, que de voir des individus déambuler dans les rues, les yeux rivés sur l'objet au creux de leur main. Pour le meilleur et pour le pire, l'avènement de la mise en réseau à l'échelle mondiale a rendu les systèmes embarqués omniprésents dans notre quotidien. Désormais dans le nuage, le nombre d'information personnel en transit et les vitesses de transfert toujours plus importants, imposent une sécurité adéquate. Cependant, le coût en général associé est économiquement dissuasif. Proposer des solutions de sécurité ad-hoc pour ces systèmes restreints en ressources, est le propos de nos travaux. S'appuyant sur des techniques à la fois anciennes et récentes, nous montrons que le couple embarqué/sécurité peut s'accorder, et éviter ainsi, une inévitable procédure de divorce.

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Killian, Cédric. "Réseaux embarqués sur puce reconfigurable dynamiquement et sûrs de fonctionnement." Thesis, Université de Lorraine, 2012. http://www.theses.fr/2012LORR0396.

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Abstract:

Les besoins de performance des systèmes sur puce embarqués augmentant sans cesse pour satisfaire des applications de plus en plus complexes, de nouvelles architectures de traitement et de nouveaux paradigmes de calcul sont apparus. L'intégration au sein d'une même puce électronique de plusieurs dizaines, voire centaines d'éléments de calcul a donné naissance aux systèmes sur puce multiprocesseur (MultiProcessor Systems on Chip - MPSoC). Cette évolution permet d'obtenir une puissance de traitement parallèle considérable. Actuellement, les performances de tels systèmes reposent sur le support de communication et d'échange des données entre les blocs de calcul intégrés. La problématique du support de communication est de fournir une bande passante et une adaptabilité élevées, afin de pouvoir bénéficier efficacement du parallélisme potentiel de la puissance de calcul disponible des MPSoC. C'est dans ce contexte du besoin primordial de flexibilité et de bande passante que sont apparus les réseaux embarqués sur puce (Network-on-Chip - NoC) dont l'objectif est de permettre l'interconnexion optimisée d'un grand nombre d'éléments de calcul au sein d'une même puce électronique, tout en assurant l'exigence d'un compromis entre les performances de communication et les ressources d'interconnexion. De plus, l'apparition de la technologie FPGA reconfigurable dynamiquement a ouvert de nouvelles approches permettant aux MPSoC d'adapter leurs constituants en cours de fonctionnement et de répondre aux besoins croissant d'adaptabilité, de flexibilité et de la diversité des ressources des systèmes embarqués. Étant donnée cette évolution de complexité des systèmes électroniques et la diminution de la finesse de gravure, et donc du nombre croissant de transistors au sein d'une même puce, la sensibilité des circuits face aux phénomènes générant des fautes n'a de cesse d'augmenter. Ainsi, dans le but d'obtenir des systèmes sur puces performants et fiables, des techniques de détection, de localisation et de correction d'erreurs doivent être proposées au sein des NoC reconfigurables ou adaptatifs, où la principale difficulté réside dans l'identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces types de NoC C'est dans ce contexte que nous proposons de nouveaux mécanismes et solutions architecturales permettant de contrôler le fonctionnement d'un NoC adaptatif supportant les communications d'une structure MPSOC, et afin de d'identifier et localiser avec précision les éléments défaillants d'une telle structure dans le but de les corriger ou de les isoler pour prévenir toutes défaillances du système
The need of performance of embedded Syxtena-on-Chlps (Socs) are increasing constantly to meet the requirements of applications becoming more and more complexes, and new processing architectures and new computing paradigms have emerged. The integration within a single chip of dozens, or hundreds of computing and processing elements has given birth to Mukt1 Pmcesmr Systena-on-Chp (MPSoC) allowing to feature a high level of parallel processing. Nowaday s, the performance of these systems rely on the communication medium between the interconnected processing elements. The problematic of the communication medium to feature a high bandwidth and flexibility is primordial in order to efficiently use the parallel processing capacity of the MPSoC In this context, Network-on-Chlps (NoCs) are developed where the aim is to allow the interconnection of a large number of elements in the same device while maintaining a tradeoff between performance and logical resources. Moreover, the emergence of the partial reconfigurable FPGA technology allows to the MPSoC to adapt their elements during its operation in order to meet the system requirements. Given this increasing complexity of the electronic systems and the shrinking size of the devices, the sensibility of the chip against phenomena generating fault has increased. Thereby, to design efficient and reliable Socs, new error detection and localization techniques must be proposed for the dynamic NoCs where the main difficulty is the identification and the distinction between real errors and adaptive behavior of the NoCs. In this context, we present new mechanisms and architectural solutions allowing to check during the system operation the correctness of dynamic NoCs in order to locate and isolate efficiently the faulty components avoiding a failure of the system

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Pérez, Patricio Madain. "Stéréovision dense par traitement adaptatif temps réel : algorithmes et implantation." Lille 1, 2005. https://ori-nuxeo.univ-lille1.fr/nuxeo/site/esupversions/0c4f5769-6f43-455c-849d-c34cc32f7181.

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Les méthodes de stéréovision sont utilisées pour la reconstruction tridimensionnelle d'une scène. Le travail présenté dans ce mémoire concerne l'étude et le développement de méthodes de stéréovision pouvant être implantées sur des architectures spécialisées de calcul afin de traiter les images en temps-réel. Nous avons étudié plus spécifiquement les méthodes basées sur la corrélation entre des fenêtres extraites des deux images. Le principal problème posé par ces méthodes réside dans le choix de la taille et de la forme de la fenêtre de corrélation. Une petite fenêtre est nécessaire afin de traiter correctement les petits objets, mais elle ne fournit pas de résultats exploitables dans les zones homogènes des images. A l'inverse, une grande fenêtre permet de traiter les zones homogènes, mais les petits objets sont supprimés des images résultat. Pour pallier ce problème, nous proposons une nouvelle méthode adaptative qui peut être implantée sur une architecture dédiée de calcul. La corrélation est calculée sur une grande fenêtre, mais certains pixels sont exclus lors du traitement. Seuls les pixels "semblables" au pixel à apparier sont conservés dans l'expression de la corrélation, ce qui équivaut à changer la taille et la forme de la fenêtre. Plusieurs critères de similarité sont proposés et comparés. Nous avons montré que, même en utilisant de critères de similarité extrèmement simples, les résultats obtenus avec notre algorithme sont de meilleure qualité que ceux obtenus par les algorithmes similaires décrits dans la littérature. L'algorithme a été implanté dans une architecture intégrant un FPGA, le processeur STREAM. Nous présentons également une utilisation de notre algorithme dans le cadre de la détection d'obstacles en temps-réel à l'avant d'un véhicule.

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Krichene, Haná. "SCAC : modèle d'exécution faiblement couplé pour les systèmes massivement parallèles sur puce." Thesis, Lille 1, 2015. http://www.theses.fr/2015LIL10093.

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Ce travail propose un modèle d'exécution pour les systèmes massivement parallèles qui vise à assurer le recouvrement des communications par les calculs. Le modèle d'exécution défini dans cette thèse est nommé SCAC: Synchronous Communication Asynchronous Computation. Ce modèle faiblement couplé, sépare l'exécution des phases de communication de celles de calculs afin de faciliter leur chevauchement pour recouvrir les délais de transfert de données. Pour permettre l'exécution simultanée de ces deux phases, nous proposons une approche basée sur trois niveaux: deux niveaux de contrôle hiérarchiques globalement centralisés/localement distribués et un niveau de calcul parallèle. Une implémentation générique et paramétrique du modèle SCAC a été réalisée afin de permettre la conception d'une architecture qui convient à l'application. Cette implémentation donne la possibilité au concepteur de choisir les composants de son système parmi un ensemble de composants préconçus, et d'en fixer les paramètres afin de construire la configuration SCAC adéquate à l'exécution de son application. Une estimation analytique est ensuite proposée pour évaluer les performances d'une application exécutée en mode SCAC. Cette estimation permet de prédire le temps d'exécution sans passer par l'implémentation physique afin de faciliter la conception du programme parallèle et la définition de la configuration de l'architecture SCAC. Le modèle SCAC a été validé par simulation, synthèse et implémentation sur une plateforme FPGA en traitant différents exemples d'applications de calcul parallèle. La comparaison des résultats obtenus par le modèle SCAC avec d'autres modèles a montré son efficacité en termes de flexibilité et d'accélération du temps d'exécution
This work proposes an execution model for massively parallel systems aiming at ensuring the communications overlap by the computations. The execution model defined in this PhD thesis is named SCAC: Synchronous Communication Asynchronous Computation. This weakly coupled model separates the execution of communication phases from those of computation in order to facilitate their overlapping, thus covering the data transfer time. To allow the simultaneous execution of these two phases, we propose an approach based on three levels: two globally-centralized/locally-distributed hierarchical control levels and a parallel computation level. A generic and parametric implementation of the SCAC model was performed to fit different applications. This implementation allows the designer to choose the system components (from pre-designed ones) and to set its parameters in order to build the adequate SCAC configuration for the target application. An analytical estimation is proposed to evaluate the performance of an application running in SCAC mode. This estimation is used to predict the execution time without passing through the physical implementation in order to facilitate the parallel program design and the SCAC architecture configuration. The SCAC model was validated by simulation, synthesis and implementation on an FPGA platform, with different examples of parallel computing applications. The comparison of the results obtained by the SCAC model with other models has shown its effectiveness in terms of flexibility and execution time acceleration

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Pagani, Marco. "Enabling Predictable Hardware Acceleration in Heterogeneous SoC-FPGA Computing Platforms." Thesis, Lille 1, 2020. http://www.theses.fr/2020LIL1I016.

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Les architectures informatiques modernes pour les systèmes intégrés évoluent vers des plateformes de plus en plus hétérogènes, comprenant différents types de processeurs et d'accélérateurs. Cette évolution est entraînée par la nécessité de répondre à la demande croissante de capacité de calcul par les systèmes cyber-physiques modernes. Ces systèmes doivent acquérir et traiter de grandes quantités de données, provenant de différents capteurs, afin d'exécuter les tâches de contrôle et de surveillance nécessaires. Ces exigences se traduisent par la nécessité d'exécuter des charges de calcul complexes telles que des algorithmes d'apprentissage automatique, de traitement numérique des signaux et de cryptographie, en respectant les contraintes de temps imposées par l'interaction avec le monde physique. Les plateformes hétérogènes permettent de répondre à cette demande de calcul, en distribuant le travail entre les différents processeurs et accélérateurs, ce qui permet de maintenir un niveau élevé d'efficacité énergétique.Cette thèse contribue au développement du support pour les systèmes temps réels sur des plateformes hétérogènes, en présentant un ensemble de techniques et de méthodologies pour rendre prévisible l'accélération matérielle sur les plateformes SoC-FPGA. La première partie de cette thèse présente un framework pour soutenir le développement d'applications en temps réel sur les plateformes SoC-FPGA, en utilisant l'accélération matérielle et la reconfiguration dynamique partielle pour « virtualiser » les ressources logiques. Le framework est basé sur un device model qui exprime les caractéristiques des plateformes SoC-FPGA modernes, et il est structuré autour d'une infrastructure d’ordonnancement conçue pour garantir des temps de réponse limités. Cette caractéristique est fondamentale pour rendre l'accélération matérielle dynamique viable dans le contexte des systèmes critiques. La deuxième partie de la thèse présente une implémentation complète du framework proposé sur Linux. Grâce à cette implémentation, il est possible de développer des applications prévisibles dans l'environnement GNU/Linux, en profitant de l'accélération dynamique basée sur FPGA pour exécuter les opérations de calcul les plus intensifs, tout en utilisant la grande quantité de logiciels et de bibliothèques offerts par l'environnement. Ensuite, la dernière partie de cette thèse présente un mécanisme de régulation de la bande pour le bus AMBA AXI conçu pour améliorer la prévisibilité de l'accélération matérielle sur les plateformes hétérogènes
Modern computing platforms for embedded systems are evolving towards heterogeneous architectures comprising different types of processing elements and accelerators. Such an evolution is driven by the steady increasing computational demand required by modern cyber-physical systems. These systems need to acquire large amounts of data from multiple sensors and process them for performing the required control and monitoring tasks. These requirements translate into the need to execute complex computing workloads such as machine learning, encryption, and advanced signal processing algorithms, within the timing constraints imposed by the physical world. Heterogeneous systems can meet this computational demand with a high level of energy efficiency by distributing the computational workload among the different processing elements.This thesis contributes to the development of system support for real-time systems on heterogeneous platforms by presenting novel methodologies and techniques for enabling predictable hardware acceleration on SoC-FPGA platforms. The first part of this thesis presents a framework designed for supporting the development of real-time applications on SoC-FPGAs, leveraging hardware acceleration and logic resource “Virtualization” through dynamic partial reconfiguration. The proposed framework is based on a device model that matches the capabilities of modern SoC-FPGA devices, and it is centered around a custom scheduling infrastructure designed to guarantee bounded response times. This characteristic is crucial for making dynamic hardware acceleration viable for safety-critical applications. The second part of this thesis presents a full implementation of the proposed framework on Linux. Such implementation allows developing predictable applications leveraging the large number of software systems available on GNU/Linux while relying on dynamic FPGA-based hardware acceleration for performing heavy computations. Finally, the last part of this thesis introduces a reservation mechanism for the AMBA AXI bus aimed at improving the predictability of hardware accelerators by regulating BUS contention through a bandwidth reservation mechanism

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Ochoa, Ruiz Gilberto. "A high-level methodology for automatically generating dynamically reconfigurable systems using IP-XACT and the UML MARTE profile." Phd thesis, Université de Bourgogne, 2013. http://tel.archives-ouvertes.fr/tel-00932118.

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Abstract:

The main contribution of this thesis consists on the proposition and development a Model-driven Engineering (MDE) framework, in tandem with a component-based approach, for facilitating the design and implementation of Dynamic Partially Reconfigurable (DPR) Systems-on-Chip. The proposed methodology has been constructed around the Metadata-based Composition Framework paradigm, and based on common standards such as UML MARTE and the IEEE IP-XACT standard, an XML representation used for storing metadata about the IPs to be reused and of the platforms to be obtained at high-levels of abstraction. In fact, a componentizing process enables us to reuse the IP blocks, in UML MARTE, by wrapping them with PLB (static IPs) and proprietary (DPR blocks) interfaces. This is attained by reflecting the associated IP metadata to IP-XACT descriptions, and then to UML MARTE templates (IP reuse). Subsequently, these IP templates are used for composing a DPR model that can be exploited to create a Xilinx Platform Studio FPGA-design, through model transformations. The IP reflection and system generation chains were developed using Sodius MDWorkbench, an MDE tool conceived for the creation and manipulation of models and their meta-models, as well as the definition and execution of the associated transformation rules.

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Savary, Yannig. "Étude du potentiel des architectures reconfigurables pour maîtriser la consommation dans les applications embarquées." Lorient, 2007. http://www.theses.fr/2007LORIS093.

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Abstract:

La maîtrise de la consommation électrique devient un enjeu majeur dans les systèmes embarqués car elle limite leur puissance de calcul, leur autonomie ainsi que leur durée de vie. Devant l’hétérogénéité des applications embarquées et leurs nouveaux besoins en performance, les architectures reconfigurables ont été développées. Ces architectures offres de bonnes caractéristiques en termes de performance et de flexibilité. Cependant, malgré une utilisation de plus en plus banalisée, peu d’études ont tenté de caractériser leur potentiel à maitriser la consommation électrique. Dans ce but, une méthodologie de modélisation et d’estimation de haut niveau de la consommation des architectures reconfigurables est proposée dans cette thèse. Elle est validée sur des composants réels afin de confronter les estimations de consommation avec des mesures physiques. Le dernier aspect de ce travail concerne l’évaluation du potentiel des architectures reconfigurables à maitriser la consommation sur une application réelle. Pour cela, la consommation lors d’une application de vision embarquée implémentée sera évaluée et mesurée en mettant en œuvre ou non la reconfiguration dynamique du composant. Une analyse critique de ces résultats permet de connaitre les conditions applicatives, architecturales et technologiques nécessaires à la maitrise de la consommation des architectures reconfigurables
The power consumption control in electronics systems become a major risk in embedded systems. Because it limits the performance computing, battery life and their life span. . Between the heterogeneity of embedded applications and theirs new performance requirements, a novel type of particular architectures, the reconfigurable architecture has been developed. These architectures contribute good performances and flexibility characteristics. However, despite that a more and more utilization of theses architectures, few studies are risk to characterize their potential to control the power consumptionFor this purpose, a high-level power modeling and estimate reconfigurable architectures are purpose in this thesis. It has been confirm on real components to confront power estimations and physical measures. The last aspects of this works related the evaluation of the reconfigurable architecture potential to control de power consumption on a real application. Then, the power consumption of an embedded vision application implemented with and without dynamic reconfigurable of the component. A critical analysis of these results can know application, architectural and technological requirement conditions to control de power consumption in reconfigurable architectures

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Lelong, Adrien. "Méthodes de diagnostic filaire embarqué pour des réseaux complexes." Thesis, Lille 1, 2010. http://www.theses.fr/2010LIL10121/document.

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Abstract:

Les travaux de recherche présentés dans cette thèse portent sur le diagnostic de réseaux filaires en ligne. Il s'agit de détecter et de localiser des défauts électriques permanents ou intermittents sur le réseau d'un système alors que celui-ci est en fonctionnement. Ce type de diagnostic passe par des méthodes basées sur le principe de la réflectométrie, utilisées jusqu'alors pour le diagnostic hors ligne. L'objectif est l'étude et l'optimisation de méthodes de réflectométrie et la mise au point des traitements associés dans le but d'automatiser le diagnostic et de l'embarquer au sein du système cible pour une exécution en temps réel. La première contribution concerne l'utilisation de signaux multiporteurs afin de minimiser les interférences entre le système cible en fonctionnement et la réflectométrie. Cela requiert la mise en oeuvre d'algorithmes de déconvolution impulsionnelle également utilisés pour effectuer les traitements haute résolution. Une méthode de déconvolution semi-aveugle à faible coût de de calcul est notamment proposée. Le cas de la réflectométrie distribuée, qui consiste à effectuer l'injection et la mesure simultanément en plusieurs points d'un même réseau est également abordé. Une méthode de filtrage innovante, qualifiée de "moyennes sélectives", est proposée pour résoudre le problème des interférences entre les modules soulevé par l'injection simultanée de plusieurs signaux. Enfin, les différents aspects liés à la mise en oeuvre et à l'automatisation sont traités. Un algorithme innovant de détection des défauts intermittents en milieu bruité est notamment proposé
Research works presented in this thesis rely on on line diagnosis of wire networks. It consists indetecting and locating intermittent or permanent electrical faults, on a system's network while this system is running. Such a diagnosis is based on the principle of reflectometry which is used for off line diagnosis until then. The aim is the analysis and improvement of reflectometry methods and the implementation of related processing in order to automate and to embed it in the target system for a real time execution. The first contribution refers to the use of multicarrier signals so as to minimize interferences between the running target system and the reflectometry module. Pulse deconvolution algorithms are required for this purpose. These algorithms are also used for high resolution processing described subsequently. A low computational cost semi-blind deconvolution method is proposed among others. Distributed reflectometry, consisting in the simultaneous injection of signals at several points of the network, is then studied. An innovative filtering method called "selective average" is proposed as a solution to the problem of interferences due to the simultaneous injection of the modules. Finally several considerations on the implementation and automation are studied. An innovative intermittent fault detection algorithm for noisy environment is also proposed

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Payet, Matthieu. "Conception de systèmes programmables basés sur les NoC par synthèse de haut niveau : analyse symbolique et contrôle distribué." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSES051/document.

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Abstract:

Les réseaux sur puce (NoC pour «network on chip») sont des infrastructures de communication extensibles qui autorisent le parallélisme dans la communication. La conception de circuits basés sur les NoC se fait en considérant la communication et le calcul séparément, ce qui la rend plus complexe. Les outils de synthèse d'architecture (HLS pour «high level synthesis») permettent de générer rapidement des circuits performants. Mais le contrôle de ces circuits est centralisé et la communication est de type point-à-point (non extensible). Afin d'exploiter le parallélisme potentiel des algorithmes sur des FPGA dont les ressources augmentent constamment, les outils de HLS doivent extraire le parallélisme d'un programme et utiliser les ressources disponibles de manière optimisée. Si certains outils de synthèse considèrent une spécification de type flot de données, la plupart de concepteurs d'algorithmes utilise des programmes pour spécifier leurs algorithmes. Mais cette représentation comportementale doit souvent être enrichie d'annotations architecturales afin de produire en sortie un circuit optimisé. De plus, une solution complète d'accélération nécessite une intégration du circuit dans un environnement de développement, comme les GPU aujourd'hui. Un frein à l'adoption des FPGA et plus généralement des architectures parallèles, est la nécessaire connaissance des architectures matérielles ciblées.Dans cette thèse, nous présentons une méthode de synthèse qui utilise une technique d'analyse symbolique pour extraire le parallélisme d'une spécification algorithmique écrite dans un langage de haut niveau. Cette méthode introduit la synthèse de NoC pendant la synthèse d'architecture. Afin de dimensionner le circuit final, une modélisation mathématique du NoC est proposée afin d'estimer la consommation en ressources du circuit final. L'architecture générée est extensible et de type flot de données. Mais l'atout principal de l'architecture générée est son aspect programmable car elle permet, dans une certaine mesure, d'éviter les synthèses logiques pour modifier l'application
Network-on-Chip (NoC) introduces parallelism in communications and emerges with the growing integration of circuits as large designs need scalable communication architectures. This introduces the separation between communication tasks and processing tasks, and makes the design with NoC more complex. High level synthesis (HLS) tools can help designers to quickly generate high quality HDL (Hardware Description Level) designs. But their control schemes are centralized, usually using finite state machines. To take benefit from parallel algorithms and the ever growing FPGAs, HLS tools must properly extract the parallelism from the input representation and use the available resources efficiently. Algorithm designers are used with programming languages. This behavioral specification has to be enriched with architectural details for a correct optimization of the generated design. The C to FPGA path is not straightforward, and the need for architectural knowledges limits the adoption of FPGAs, and more generally, parallel architecture. In this thesis, we present a method that uses a symbolic analysis technique to extract the parallelism of an algorithmic specification written in a high level language. Parallelization skills are not required from the users. A methodology is then proposed for adding NoCs in the automatic design generation that takes the benefit of potential parallelizations. To dimension the design, we estimate the design resource consumption using a mathematical model for the NoC. A scalable application, hardware specific, is then generated using a High Level Synthesis flow. We provide a distributed mechanism for data path reconfiguration that allows different applications to run on the same set of processing elements. Thus, the output design is programmable and has a processor-less distributed control. This approach of using NoCs enables us to automatically design generic architectures that can be used on FPGA servers for High Performance Reconfigurable Computing. The generated design is programmable. This enable users to avoid the logic synthesis step when modifying the algorithm if a existing design provide the needed operators

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Baklouti, Kammoun Mouna. "Méthode de conception rapide d’architecture massivement parallèle sur puce : de la modélisation à l’expérimentation sur FPGA." Thesis, Lille 1, 2010. http://www.theses.fr/2010LIL10101/document.

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Abstract:

Les travaux présentés dans cette thèse s’inscrivent dans le cadre des recherches menés sur la conception et implémentation des systèmes sur puce à hautes performances afin d’accélérer et faciliter la conception ainsi que la mise en œuvre des applications de traitement systématique à parallélisme de données massif. Nous définissons dans ce travail un système SIMD massivement parallèle sur puce nommé mppSoC : massively parallel processing System on Chip. Ce système est générique et paramétrique pour s’adapter à l’application. Nous proposons une démarche de conception rapide et modulaire pour mppSoC. Cette conception se base sur un assemblage de composants ou IPs. À cette fin, une bibliothèque mppSoCLib est mise en place. Le concepteur pourra directement choisir les composants nécessaires et définir les paramètres du système afin de construire une configuration SIMD répondant à ses besoins. Une chaîne de génération automatisée a été développée. Cette chaîne permet la génération automatique du code VHDL d’une configuration mppSoC modélisée à haut niveau d’abstraction (UML). Le code VHDL produit est directement simulable et synthétisable sur FPGA. Cette chaîne autorise la définition à un haut niveau d’abstraction d’une configuration adéquate à une application donnée. À partir de la simulation du code généré automatiquement, nous pouvons modifier la configuration dans une démarche d’exploration pour le moment semi-automatique. Nous validons mppSoC dans un contexte applicatif réel de traitement vidéo à base de FPGA. Dans ce même contexte, une comparaison entre mppSoC et d’autres systèmes montre les performances suffisantes et l’efficacité de mppSoC
The main purpose of this PhD is to contribute to the design and implementation of high-performance Systems on Chip to accelerate and facilitate the design and execution of systematic data parallel applications. A massively parallel SIMD processing System-on-Chip named mppSoC is defined. This system is generic, parametric in order to be adapted to the application requirements. We propose a rapid and modular design method based on IP assembling to construct an mppSoC configuration. To this end, an IP library, mppSoCLib, is implemented. The designer can select the necessary components and define the parameters to implement the SIMD configuration satisfying his needs. An automated generation chain was developed. It allows the automatic generation of the corresponding VHDL code of an mppSoC configuration modeled at high abstraction level model (in UML). The generated code is simulable and synthetizable on FPGA. The developed chain allows the definition at a high abstraction level of an mppSoC configuration adequate for a given application. Based on the simulation of the automatically generated code, we can modify the SIMD configuration in a semi-automatic exploration process. We validate mppSoC in a real video application based on FPGA. In this same context, a comparison between mppSoC and other embedded systems shows the sufficient performance and effectiveness of mppSoC

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Bouderbane, Mustapha. "Système de vision à haute gamme dynamique auto adaptable." Thesis, Bourgogne Franche-Comté, 2020. http://www.theses.fr/2020UBFCK048.

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Abstract:

La génération d’images à grande gamme de dynamique (HDR) à l’aide de plusieurs expositions est largement utilisée pour récupérer la gamme de dynamique entière d’une scène filmée. La technique se base sur la fusion de deux images (ou plus) à faibles gamme de dynamique(LDR). Cependant, cette technique doit être utilisée pour les scènes statiques et elle ne peut pas être appliquée directement pour les scènes contenant du mouvement. Les mouvements introduits par les objets dans les images de pile d’images LDR créent des artefacts fantômes dans l’image HDR reconstruite.Dans cette thèse, nous avons étudié et évalué un grand nombre d’algorithmes utilisés pour corriger ou éviter ces artefacts. Nous avons fait un compromis entre robustesse et complexité dans le choix de la méthode permettant la suppression de cet artefact afin de proposer un système de générationde vidéo HDR en temps réel (caméra intelligente). Ce dernier est implémenté sur un circuit FPGA.Cette caméra intelligente basée sur un FPGA est présentée avec des résultats expérimentaux de la conception démontrant l’efficacité de la méthode sélectionnée. Le système proposé permet de générer des flux vidéo HDR, y compris le processus de suppression des artefacts fantômes, à 60images/s pour une résolution de capteur complète (1280 × 1024)
High dynamic range (HDR) image generation using temporal exposure bracketing is widely used to recover the whole dynamic range of a filmed scene by fusion of two or more low dynamic range (LDR) images. Temporal exposure bracketing technique should be employed for static scenes and it cannot be applied directly for dynamic scenes. Motions introduced by moving objects in the LDR stack images create ghosts artifacts in the reconstructed HDR image. In this thesis, we have studied and evaluated a large nuber of algorithms used to correct or avoid these artifacts and we mad a trade-off between robustness and complexity in order to propose a real-time HDR video generation system.The real-time HDR image generation system is implemented on a FPGA circuit. This FPGA-based smart camera is presented with some experimental results to demonstrate the selected method and design efficiency. The proposed system enables HDR video streams, including ghost removal processing, to be generated at 60 f ps for a full sensor resolution (1280 × 1024)

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Cheng, Kevin. "Reconfigurable self-organised systems : architecture and implementation." Thesis, Metz, 2011. http://www.theses.fr/2011METZ039S/document.

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Abstract:

Afin de répondre à une complexité croissante des systèmes de calcul, de nouveaux paradigmes architecturaux basés sur des structures auto-adaptatives et auto-organisées sont à élaborer. Ces derniers doivent permettre la mise à disposition d’une puissance de calcul suffisante tout en bénéficiant d’une grande flexibilité et d’une grande adaptabilité, cela dans le but de répondre aux évolutions des traitements distribués caractérisant le contexte évolutif du fonctionnement des systèmes. Ces travaux de thèse proposent une nouvelle approche de conception des systèmes communicants, auto-organisés et auto-adaptatifs basés sur des noeuds de calcul reconfigurable. Autrement dit, ces travaux proposent un système matériel autonome et intelligent, capable de déployer et de redéployer ses modules de calcul, en temps réel et en fonction de la demande de traitement et de la puissance de calcul. L’aboutissement de ces travaux se traduit par la réalisation d’un Système Auto-organisé Reconfigurable (SAR) basé sur la technologie FPGA. L’architecture auto-adaptative proposée permet d’étudier l’impact des systèmes reconfigurables dans une structure distribuée et auto-organisée. Le système est réalisé pour étudier, à chaque niveau, les paramètres qui influencent les performances globales d’un réseau de calcul évolutif. L’étude de l’état de l’art a permis la mise en perspective et la formalisation des caractéristiques du concept d’auto-organisation matérielle proposé ainsi qu’une évaluation et une analyse de ces performances. Les résultats de ces travaux montrent la faisabilité d’un système complexe de calcul distribué dont l’intelligence repose sur les interactions des éléments reconfigurables le constituant
Increasing needs of computation power, flexibility and interoperability are making systems more and more difficult to integrate and to control. The high number of possible configurations, alternative design decisions or the integration of additional functionalities in a working system cannot be done only at the design stage any more. In this context, where the evolution of networked systems is extremely fast, different concepts are studied with the objective to provide more autonomy and more computing power. This work proposes a new approach for the utilization of reconfigurable hardware in a self-organised context. A concept and a working system are presented as Reconfigurable Self-Organised Systems (RSS). The proposed hardware architecture aims to study the impact of reconfigurable FPGA based systems in a self-organised networked environment and partial reconfiguration is used to implement hardware accelerators at runtime. The proposed system is designed to observe, at each level, the parameters that impact on the performances of the networked self-adaptive nodes. The results presented here aim to assess how reconfigurable computing can be efficiently used to design a complex networked computing system and the state of the art allowed to enlighten and formalise characteristics of the proposed self-organised hardware concept. Its evaluation and the analysis of its performances were possible using a custom board: the Potsdam Intelligent Camera System (PICSy). It is a complete implementation from the electronic board to the control application. To complete the work, measurements and observations allow analysis of this realisation and contribute to the common knowledge

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Dechelotte, Jonathan. "Etude et mise en oeuvre d'un environnement d'exécution pour architecture hétérogène reconfigurable." Thesis, Bordeaux, 2020. http://www.theses.fr/2020BORD0025.

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Abstract:

Aujourd'hui, les systèmes embarqués ont pris une part hégémonique dans notre monde. Leurs utilisation est prépondérante, que ce soit pour communiquer, se déplacer, travailler ou se divertir. Des efforts dans le domaine de la recherche et de l'industrie n'ont de cesse de faire évoluer les parties qui composent ces systèmes dont le processeur, le FPGA, la mémoire et le système d'exploitation.D'un point de vue architectural, l'apport d'une architecture généraliste couplée à une architecture reconfigurable positionne le SoC FPGA comme une cible préférentielle pour une utilisation dans les systèmes embarqués. Leurs adoption est cependant difficile du fait de leur complexité d'implémentation. L'abstraction des couches de bas niveau semble un axe d'investigation qui tend à inverser cette tendance. Au premier abord, l'utilisation d'un système d'exploitation paraît idoine. En effet, il possède l'écosystème de drivers et services disponibles pour l'accès aux ressources matérielles, la capacité d'ordonnancement natif ainsi que des bibliothèques pour la sécurité. Toutefois, cette solution engendre des contraintes qui poussent à évaluer d'autres approches. Ce manuscrit évalue la capacité d'un langage de haut niveau tel que Lua à fournir un environnement d'exécution dans le cas d'une implémentation sans système d'exploitation.À travers un écosystème nommé Lynq, cet environnement d'exécution procure les briques nécessaires à la gestion et l'allocation des ressources présentes sur le SoC FPGA, ainsi qu'une méthode proposant une isolation entre applicatifs.La capacité des architectures généralistes que sont les CPUs à devenir spécialisés lorsqu'ils sont implémentés sur un FPGA a été exploré par la suite. Ceci au travers d'une contribution permettant la génération d'un CPU RISC-V ainsi que son microcode associé
Today, embedded systems have taken a leading role in our world. Whether for communication, travel, work or entertainment, their use is preponderant. Together, research and industry efforts are constantly developing various parts that make up these systems: processor, FPGA, memory, operating system.From an architectural point of view, the contribution of a generalist architecture coupled with a reconfigurable architecture positions SoC FPGA as popular targets for use in embedded systems. However, their implementation's complexity makes their adoption difficult. The abstraction of low-level layers seems to be an investigation's axis that would tend to reverse this trend. The use of an operating system seems suitable at first glance because they deliver an ecosystem of drivers and services for access to hardware resources, native scheduling capacities and libraries for security. However, this solution brings constraints and lead to evaluate other approaches.This manuscript evaluates the ability of a high-level language, Lua, to provide an execution environment in such a case that the implementation does not provide operating system. It gives, through an ecosystem named Lynq, the necessary building blocks for the management and allocation of resources present on the SoC FPGA as well as a method for isolation between applications. Besides the adoption of this execution environment, our work explores the capacity of generalist architectures such as CPUs to become specialized when implemented on a FPGA. This is done through a contribution allowing the generation of a RISC-V CPU and its associated microcode

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Lorandel, Jordane. "Etude de la consommation énergétique de systèmes de communications numériques sans fil implantés sur cible FPGA." Thesis, Rennes, INSA, 2015. http://www.theses.fr/2015ISAR0036/document.

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Abstract:

Les systèmes de communications sans fil n'ont cessé d'évoluer ces dernières années, poussés par de fortes demandes du marché en systèmes toujours plus autonomes et performants. Ainsi, de nouvelles contraintes de conception sont apparues de manière à mieux prendre en compte les aspects énergétiques et ainsi améliorer la durée de vie des batteries et des circuits. Actuellement, les systèmes de communications numériques sans fil consomment d'importantes quantités d'énergie. D'autre part, la complexité des systèmes croît de génération en génération afin de satisfaire toujours plus d'utilisateurs avec un haut niveau de performances. Dans ce contexte à fortes contraintes, les circuits de type FPGA apparaissent comme une technologie attractive, pouvant supporter des circuits numériques complexes grâce à leur grand nombre de ressources. Pour pouvoir concevoir les futurs systèmes de communications numériques sans fil sur ce type de circuit, les concepteurs de tels systèmes doivent pouvoir estimer la consommation et les performances au plus tôt dans la phase de conception. De cette façon, ils pourront explorer l'espace de conception et effectuer des choix d'implémentation afin d'optimiser leurs systèmes. Durant cette thèse, une méthodologie a été proposée dont les objectifs sont d'estimer rapidement et à haut niveau la consommation de leurs circuits implantés sur FPGA ainsi que leurs performances, d'explorer l'espace de conception, de comparer efficacement plusieurs systèmes entre eux, tout en assurant une bonne précision de l'estimation. La méthodologie repose sur une phase de caractérisation de composants IP matériels ainsi que de leur modélisation en Systeme. Dans un second temps, une représentation haut-niveau du système entier est réalisée à partir de la librairie des modèles Systeme de chaque IP. A travers des simulations haut-niveau, les utilisateurs peuvent tester rapidement de multiples configurations de leur système. Un des caractères innovants de l'approche repose sur l'utilisation de signaux clés qui permettent de tenir compte des comportements dynamiques des composants IP, c-à-d leur temps d'activité (actif/inactif), au sein du système et ainsi obtenir des estimations précises. Les nombreux gains de la méthodologie ont été démontrés à travers plusieurs exemples de systèmes de communications numériques sans fil comme une chaîne de traitement en bande de base de type SISO-OFDM générique, des émetteurs LTE etc. Pour conclure, les limitations ont été adressées et des solutions d'optimisation ont pu être envisagées puis mises en place
Wireless communication systems are still evolving since the last decades, driven by the growing demand of the electronic market for energy efficient and high performance devices. Thereby, new design constraints have appeared that aim at taking into account power consumption in order to improve battery-life of circuits. Current wireless communication systems commonly dissipate a lot of power. On the other hand, the complexity of such systems keeps on increasing through the generations to always satisfy more users at a high degree of performance. In this highly constrained context, FPGA devices seem to be an attractive technology, able to support complex systems thanks to their important number of resources. According to the FPGA nature, designers need to estimate the power consumption and the performance of their wireless communication systems as soon as possible in the design flow. In this way, they will be able to perform efficient design space exploration and make decisive implementation and optimization choices. Throughout this thesis, a power estimation methodology for hardware-focused FPGA device is described and aims at making design space exploration a lot easier, providing early and fast power and performance estimation at high-level. It also proposes an efficient way to efficiently compare several systems. The methodology is effective through an lP characterisation step and the development of their SystemC models. Then, a high level description of the entire system is realized from the SystemC models that have been previously developed. High-level simulations enable to check the functionality and evaluate the power and performance of the system. One of the contributions consists in monitoring the JP time-activities during the simulation. We show that this has an important impact on both power and performances. The effectiveness of the methodology has been demonstrated throughout several baseband processing chains of the wireless communication domain such as a SISO-OFDM generic chain, LTE transmitters etc. To conclude, the main limitations of the proposed methodology have been investigated and addressed

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Alouani, Ihsen. "Conception de systèmes embarqués fiables et auto-réglables : applications sur les systèmes de transport ferroviaire." Thesis, Valenciennes, 2016. http://www.theses.fr/2016VALE0013/document.

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Abstract:

Un énorme progrès dans les performances des semiconducteurs a été accompli ces dernières années. Avec l’´émergence d’applications complexes, les systèmes embarqués doivent être à la fois performants et fiables. Une multitude de travaux ont été proposés pour améliorer l’efficacité des systèmes embarqués en réduisant le décalage entre la flexibilité des solutions logicielles et la haute performance des solutions matérielles. En vertu de leur nature reconfigurable, les FPGAs (Field Programmable Gate Arrays) représentent un pas considérable pour réduire ce décalage performance/flexibilité. Cependant, la reconfiguration dynamique a toujours souffert d’une limitation liée à la latence de reconfiguration.Dans cette thèse, une nouvelle technique de reconfiguration dynamiqueau niveau ”grain-moyen” pour les circuits à base de blocks DSP48E1 est proposée. L’idée est de profiter de la reprogrammabilité des blocks DSP48E1 couplée avec un circuit d’interconnection reconfigurable afin de changer la fonction implémentée par le circuit en un cycle horloge. D’autre part, comme les nouvelles technologies s’appuient sur la réduction des dimensions des transistors ainsi que les tensions d’alimentation, les circuits électroniques sont devenus de plus en plus susceptibles aux fautes transitoires. L’impact de ces erreurs au niveau système peut être catastrophique et les SETs (Single Event Transients) sont devenus une menace tangible à la fiabilité des systèmes embarqués, en l’occurrence pour les applications critiques comme les systèmes de transport. Les techniques de fiabilité qui se basent sur des taux d’erreurs (SERs) surestimés peuvent conduire à un gaspillage de ressources et par conséquent un cout en consommation de puissance électrique. Il est primordial de prendre en compte le phénomène de masquage d’erreur pour une estimation précise des SERs.Cette thèse propose une nouvelle modélisation inter-couches de la vulnérabilité des circuits qui combine les mécanismes de masquage au niveau transistor (TLM) et le masquage au niveau Système (SLM). Ce modèle est ensuite utilisé afin de construire une architecture adaptative tolérante aux fautes qui évalue la vulnérabilité effective du circuit en runtime. La stratégie d’amélioration de fiabilité est adaptée pour ne protéger que les parties vulnérables du système, ce qui engendre un circuit fiable avec un cout optimisé. Les expérimentations effectuées sur un système de détection d’obstacles à base de radar pour le transport ferroviaire montre que l’approche proposée permet d’´établir un compromis fiabilité/ressources utilisées
During the last few decades, a tremendous progress in the performance of semiconductor devices has been accomplished. In this emerging era of high performance applications, machines need not only to be efficient but also need to be dependable at circuit and system levels. Several works have been proposed to increase embedded systems efficiency by reducing the gap between software flexibility and hardware high-performance. Due to their reconfigurable aspect, Field Programmable Gate Arrays (FPGAs) represented a relevant step towards bridging this performance/flexibility gap. Nevertheless, Dynamic Reconfiguration (DR) has been continuously suffering from a bottleneck corresponding to a long reconfiguration time.In this thesis, we propose a novel medium-grained high-speed dynamic reconfiguration technique for DSP48E1-based circuits. The idea is to take advantage of the DSP48E1 slices runtime reprogrammability coupled with a re-routable interconnection block to change the overall circuit functionality in one clock cycle. In addition to the embedded systems efficiency, this thesis deals with the reliability chanllenges in new sub-micron electronic systems. In fact, as new technologies rely on reduced transistor size and lower supply voltages to improve performance, electronic circuits are becoming remarkably sensitive and increasingly susceptible to transient errors. The system-level impact of these errors can be far-reaching and Single Event Transients (SETs) have become a serious threat to embedded systems reliability, especially for especially for safety critical applications such as transportation systems. The reliability enhancement techniques that are based on overestimated soft error rates (SERs) can lead to unnecessary resource overheads as well as high power consumption. Considering error masking phenomena is a fundamental element for an accurate estimation of SERs.This thesis proposes a new cross-layer model of circuits vulnerability based on a combined modeling of Transistor Level (TLM) and System Level Masking (SLM) mechanisms. We then use this model to build a self adaptive fault tolerant architecture that evaluates the circuit’s effective vulnerability at runtime. Accordingly, the reliability enhancement strategy is adapted to protect only vulnerable parts of the system leading to a reliable circuit with optimized overheads. Experimentations performed on a radar-based obstacle detection system for railway transportation show that the proposed approach allows relevant reliability/resource utilization tradeoffs

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Ben, Jmaa Chtourou Yomna. "Implémentation temps réel des algorithmes de tri dans les applications de transports intelligents en se basant sur l'outil de synthèse haut niveau HLS." Thesis, Valenciennes, 2019. http://www.theses.fr/2019VALE0013.

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Abstract:

Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol
Intelligent transport systems play an important role in minimizing accidents, traffic congestion, and air pollution. Among these systems, we mention the avionics domain, which uses in several cases the sorting algorithms, which are one of the important operations for real-time embedded applications. However, technological evolution is moving towards more and more complex architectures to meet the application requirements. In this respect, designers find their ideal solution in reconfigurable computing, based on heterogeneous CPU / FPGA architectures that house multi-core processors (CPUs) and FPGAs that offer high performance and adaptability to real-time constraints. Of the application. The main objective of my work is to develop hardware implementations of sorting algorithms on the heterogeneous CPU / FPGA architecture by using the high-level synthesis tool to generate the RTL design from the behavioral description. This step requires additional efforts on the part of the designer in order to obtain an efficient hardware implementation by using several optimizations with different use cases: software, optimized and nonoptimized hardware and for several permutations / vectors generated using the generator pf permutation based on Lehmer method. To improve performance, we calculated the runtime, standard deviation and resource number used for sorting algorithms by considering several data sizes ranging from 8 to 4096 items. Finally, we compared the performance of these algorithms. This algorithm will integrate the applications of decision support, planning the flight plan

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Nejat, Arash. "Tirer parti du masquage logique pour faciliter les méthodes de détection des chevaux de Troie hardware." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT004.

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Abstract:

La complexité sans cesse croissante de la conception et de la fabrication de circuits intégrés (CI) a nécessité l'emploi de tiers tels que des bureaux d'études, des fournisseurs de propriété intellectuelle (PI) et des fonderies de fabrication afin d'accélérer et d'économiser le processus de développement. La séparation de ces parties entraîne certaines menaces pour la sécurité. Les fonderies de fabrication non fiables sont suspectées de trois menaces de sécurité: chevaux de Troie matériels, piratage IP et surproduction de circuits intégrés. Les chevaux de Troie matériels sont des modifications de circuits malveillants dans les schémas de circuits intégrés destinés à des objectifs de sabotage.Certaines modifications de la conception de circuits intégrés, appelées Design-for-Trust (DfTr), ont été proposées pour faciliter les méthodes de détection des chevaux de Troie ou empêcher leur insertion. En outre, des modifications basées sur des clés, connues sous le nom de masquage ou d’obscurcissement de conception, ont été proposées pour protéger les IP / CI contre le piratage IP et la surproduction de CI. Ils masquent la fonctionnalité des circuits en les modifiant de telle sorte qu’ils ne fonctionnent pas correctement sans une clé adéquate.Dans cette thèse, nous proposons trois méthodes DfTr basées sur l’utilisation de l’approche de masquage pour empêcher l’insertion de chevaux de Troie. La première méthode DfTr proposée vise à maximiser l’obscurité et à minimiser simultanément les comptes de signaux rares dans les circuits sous masquage. Les signaux rares ayant à peine des transitions lors du fonctionnement du circuit, leur utilisation risque de ne pas activer et détecter facilement les chevaux de Troie matériels lors des tests de circuit. La deuxième proposition de DfTr facilite les méthodes de détection de chevaux de Troie basés sur l’analyse de retard de chemin. Comme le retard des chemins les plus courts varie moins que les plus longs », l’objectif est de générer de faux chemins courts pour des réseaux qui appartiennent uniquement à des chemins longs en réaffectant les éléments de masquage. Nos expériences montrent que cette méthode DfTr augmente la détectabilité des chevaux de Troie dans les circuits modifiés et offre également les avantages des méthodes de masquage. La troisième méthode DfTr a pour objectif de faciliter la détection des chevaux de Troie basés sur une analyse de puissance. Dans un circuit masqué par le procédé proposé, on a plus de contrôle sur l'activité de commutation des différentes parties du circuit. Par exemple, on peut cibler une partie du circuit, augmenter son activité de commutation et simultanément réduire l’activité de commutation des autres parties; Par conséquent, si la pièce cible inclut un cheval de Troie matériel, son activité de commutation et donc sa consommation d'énergie augmentent, bien que la consommation totale d'énergie du circuit diminue en raison des faibles taux d'activité de commutation dans la plupart des parties du circuit. Lorsque le circuit consomme moins d'énergie, le bruit de la mesure de puissance s'atténue. Le bruit peut perturber l’observation des effets des chevaux de Troie sur la consommation électrique des circuits infectés par les chevaux de Troie.De plus, dans cette thèse, nous présentons un outil de CAO capable d’exécuter divers algorithmes de masquage sur des listes de réseau au niveau de la porte. L'outil peut également effectuer une simulation logique et estimer la surface de circuit, la consommation d'énergie et les performances au niveau de la porte
The ever-increasing complexity of integrated circuits (ICs) design and manufacturing has necessitated the employment of third parties such as design-houses, intellectual property (IP) providers and fabrication foundries to accelerate and economize the development process. The separation of these parties results in some security threats. Untrustworthy fabrication foundries are suspected of three security threats: hardware Trojans, IP piracy, and IC overproduction. Hardware Trojans are malicious circuitry alterations in IC layouts intended for sabotage objectives.Some IC design modifications, known as Design-for-Trust (DfTr) have been proposed to facilitate Trojan detection methods or prevent Trojan insertion. In addition, key-based modifications, known as design masking or obfuscation, have been proposed to protect IPs/ICs from IP piracy and IC overproduction. They obscure circuits’ functionality by modifying circuits such that they do not correctly work without being fed with a correct key.In this thesis, we propose three DfTr methods based on leveraging the masking approach to hinder Trojan insertion. The first proposed DfTr method aims to maximize obscurity and simultaneously minimize the rare signal counts in circuits under masking. Rare signals barely have transitions during circuit operations and so the use of them causes hardware Trojans will not be easily activated and detected during circuit tests. The second proposed DfTr facilitates path delay analysis-based Trojan detection methods. Since the delay of shorter paths varies less than longer ones’, the objective is to generate fake short paths for nets which only belong to long paths by repurposing the masking elements. Our experiments show that this DfTr method increases the Trojan detectability in modified circuits and also provides the advantages of masking methods. The aim of the third DfTr method is to facilitate power-analysis-based Trojan detection. In a masked circuit by the proposed method, one has more control over the switching activity of the different circuit parts. For instance, one can target one part of the circuit, increase its switching activity, and simultaneously decrease the other parts’ switching activity; consequently, if the target part includes an hardware Trojan, its switching activity and so power consumption rises, although the total power consumption of the circuit goes down due to low switching activity rates in most parts of the circuit. When the circuit consumes less power, the power measurement noise abates. The noise can disturb to observe Trojans’ effects on the power consumption of Trojan-infected circuits.In addition, in this thesis, we introduce a CAD tool that can run various masking algorithms on gate-level netlists. The tool can also perform logic simulation and estimate circuit area, power consumption, and performance at the gate level

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Wahab, Muhammad Abdul. "Hardware support for the security analysis of embedded softwares : applications on information flow control and malware analysis." Thesis, CentraleSupélec, 2018. http://www.theses.fr/2018CSUP0003.

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Le contrôle de flux d’informations, Dynamic Information Flow Tracking (DIFT), permet de détecter différents types d’attaques logicielles tels que les dépassements de tampon ou les injections SQL. Dans cette thèse, une solution ciblant les processeurs hardcore ARM Cortex-A9 est proposée. Notre approche s’appuie sur des composants ARM CoreSight, qui permettent de tracer l’exécution des programmes exécutés par le processeur, afin de réaliser le contrôle de flux d’informations. Le co-processeur DIFT que nous proposons est réalisé dans la partie FPGA Artix-7 du système sur puce (SoC) Zynq. Il est montré que l’utilisation des composants ARM CoreSight n’ajoute pas de surcoût en terme de temps d’exécution et permet une amélioration du temps de communication entre le processeur ARM et le coprocesseur DIFT
Information flow control (also known as Dynamic Information Flow Tracking, DIFT), allows a user to detect several types of software attacks such as buffer overflow or SQL injections. In this thesis, a solution based on the ARM Cortex-A9 processor family is proposed. Our approach relies on the use of ARM CoreSight components, which are able to trace software as executed by the processor in order to perform the information flow tracking. The DIFT coprocessor proposed in this thesis is implemented in an Artix-7 FPGA, embedded in a System-on-Chip (SoC) Zynq provided by Xilinx. It is shown that using ARM CoreSight components does not add a latency overhead while giving a better communication time between the ARM processor and the DIFT coprocessor

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Afonso, George. "Vers une nouvelle génération de systèmes de test et de simulation avionique dynamiquement reconfigurables." Phd thesis, Université des Sciences et Technologie de Lille - Lille I, 2013. http://tel.archives-ouvertes.fr/tel-00921874.

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L'objectif de cette thèse est la proposition de nouvelles solutions dans le domaine des systèmes de test et de simulation avioniques et ce, à plusieurs niveaux. Dans un premier temps, nous avons proposé un modèle d'exécution dynamique permettant d'unifier les métiers du test et de la simulation, de répondre aux contraintes imposées, d'apporter de nouvelles possibilités et ainsi d'accélérer le cycle de développement des futurs équipements embarqués. Ensuite, un support matériel basé sur une architecture hétérogène CPU-FPGA a été défini afin de répondre à la problématique proposée et aux contraintes imposées par le domaine d'application telles que le respect du temps-réel et la capacité de reconfiguration dynamique hétérogène. A ce support matériel, est venue s'ajouter une méthodologie de développement permettant une meilleure prise en charge du code "legacy" de l'industriel. Enfin, un environnement unifié temps réel mou pour le test et la simulation avionique a été mis en avant, permettant de diminuer les coûts liés à la maîtrise et à la maintenance d'un nouvel environnement. Finalement, une étude de cas a permis de mettre en avant les capacités de reconfiguration dynamique et les performances de l'environnement développé.

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Cabanes, Quentin. "New hardware platform-based deep learning co-design methodology for CPS prototyping : Objects recognition in autonomous vehicle case-study." Electronic Thesis or Diss., université Paris-Saclay, 2021. http://www.theses.fr/2021UPASG042.

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Les Systèmes Cyber-Physiques (SCP) sont un sujet de recherche mature qui interagissent avec l'intelligence artificielle (IA) et les systèmes embarqués (SE). Un SCP peut être défini comme un SE en réseau qui peut analyser un environnement physique, via des capteurs, et prendre des décisions à partir de son état actuel pour l'affecter vers un résultat souhaité, via des actionneurs. Ces SCP nécessitent des algorithmes puissants associés à des architectures matérielles robustes. D'une part, l'Apprentissage en Profondeur (AP) est proposé comme algorithme principal. D'autre part, les méthodologies de conception et de prototypage standard pour SE ne sont pas adaptées au SCP moderne basé sur de l'AP. Dans cette thèse, nous étudions la conception d'IA pour SCP autour de l'AP embarquée avec une plate-forme hybride CPU/FPGA. Nous avons proposé une méthodologie pour développer des applications d'AP pour SCP qui est basée sur l'utilisation d'un accélérateur de réseau de neurones et d'un logiciel d'automatisation pour accélérer le temps de prototypage. Nous présentons la conception et le prototypage de notre accélérateur matériel de réseau de neurones. Enfin, nous validons notre travail à l'aide d'un cas d'usage: un LIDAR (LIght Detection And Ranging) intelligent. Ce cas d'usage est accompagné de plusieurs algorithmes de détection de piétons à l'aide du nuage de points 3D d'un LIDAR
Cyber-Physical Systems (CPSs) are a mature research technology topic that deals with Artificial Intelligence (AI) and Embedded Systems (ES). A CPS can be defined as a networked ES that can analyze a physical environment, via sensors, and make decisions from its current state to affect it toward a desired outcome via actuators. These CPS deal with data analysis, which need powerful algorithms combined with robust hardware architectures. On one hand, Deep Learning (DL) is proposed as the main solution algorithm. On the other hand, the standard design and prototyping methodologies for ES are not adapted to modern DL-based CPS. In this thesis, we investigate AI design for CPS around embedded DL using a hybrid CPU/FPGA platform. We proposed a methodology to develop DL applications for CPS which is based on the usage of a neural network accelerator and an automation software to speed up the prototyping time. We present our hardware neural network accelerator design and prototyping. Finally, we validate our work using a smart LIDAR (LIght Detection And Ranging) application use-case with several algorithms for pedestrians detection using a 3D point cloud from a LIDAR

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Chouchene, Wissem. "Vers une reconfiguration dynamique partielle parallèle par prise en compte de la régularité des architectures FPGA-Xilinx." Thesis, Lille 1, 2017. http://www.theses.fr/2017LIL10135/document.

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Abstract:

Ce travail propose deux flots de conception complémentaires permettant le broadcast d’un bitstream partiel vers un ensemble de Régions Partiellement Reconfigurables (RPRs) identiques. Ces deux flots de conception sont applicables avec les FPGAs – Xilinx. Le premier appelé ADForMe (Automatic DPPR Flow For Multi-RPRs Architecture) permet l’automatisation du flot traditionnel de la RDP de Xilinx grâce à l’automatisation de la phase de floorplanning. Ce floorplanning est assuré par l’algorithme AFLORA (Automatic Floorplanning For Multi-RPRs Architectures) que nous avons conçu qui permet l'allocation identique de ces RPRs en termes de forme géométrique en tenant compte des paramètres technologiques du FPGA et des paramètres architecturaux de la conception dans le but de permettre la relocalisation de bitstream. Le deuxième flot proposé vise à favoriser la technique de relocalisation 1D et 2D afin de permettre le broadcast d’un bitstream partiel (fonctionnalité) vers un ensemble de RPRs pour une configuration du système. Ce flot permet donc l’optimisation de la taille de la mémoire de bitstream. Nous avons également proposé une architecture matérielle adéquate capable d’effectuer ce broadcast. Les résultats expérimentaux ont été effectués sur les FPGAs-Xilinx récents et ont prouvé la rapidité d’exécution de notre algorithme AFLORA ainsi que l’efficacité des résultats obtenus suite à l’application du flot d’automatisation de la relocalisation de bitstream. Ces deux flots permettent d’assurer la flexibilité et la réutilisabilité des composants IPs intégrés dans les architectures à Multi-RPRs afin de réduire la complexité en termes de temps de conception et d’améliorer productivité des concepteurs
This work proposes two complementary design flows allowing the broadcast of a partial bitstream to a set of identical Partially Reconfigurable Regions (PRRs). These two design flows are applicable with FPGAs - Xilinx. The first one called ADForMe (Automatic DPPR Flow For Multi-RPRs Architecture) allows the automation of the traditional flow of Xilinx RDP through the automation of the floorplanning phase. This floorplanning is carried out by the AFLORA (Automatic Floorplanning For Multi-RPRs Architectures) algorithm which we have designed that allows the same allocation of these RPRs in terms of geometric shape taking into account the technological parameters of the FPGA and the architectural parameters of the design in order to allow the relocation of bitstream. The second proposed flow aims to promote the 1D and 2D relocation technique in order to allow the broadcast of a partial bitstream (functionality) to a set of RPRs for a system configuration. Therefore, this flow allows optimizing the size of the bitstream memory. We have also proposed suitable hardware architecture capable of performing this broadcast. The experimental results have been performed on the recent Xilinx FPGAs and have proved the speed of execution of our AFLORA algorithm as well as the efficiency of the results obtained by the application of the automation of the bitstream relocation technique flow. These two flows allow flexibility and reusability of IP components embedded in Multi-RPRs architectures to reduce complexity in design time and improve design productivity

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Causo, Matteo. "Neuro-Inspired Energy-Efficient Computing Platforms." Thesis, Lille 1, 2017. http://www.theses.fr/2017LIL10004/document.

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Abstract:

Les Big Data mettent en évidence tous les défauts du paradigme de l'informatique classique. Au contraire, le Neuro-Inspiré traite les Big Data comme ressources pour progresser. Dans cette thèse, nous adoptons les principes de Hierarchical Temporal Memory (HTM) comme références neuroscientifiques et nous élaborons sur la façon dont le Bayesian Machine Learning (BML) mène les approches dans le Neuro-Inspiré à s’unifier et à atteindre nos objectives: (i) la simplification et l'amélioration des algorithmes de BML et (ii) l'approche au Neuro-Inspiré avec une prospective Ultra-Low-Power. Donc, nous nous efforçons d'apporter le traitement intelligent proche aux sources de données et de populariser le BML sur l'électronique strictement limitées tels que les appareils portables, mettable et implantables. Cependant, les algorithmes de BML ont besoin d’être optimisés. En fait, leur mise en œuvre en HW est ni efficaces, ni réalisables en raison de la mémoire, la puissance de calcul requises. Nous proposons un algorithme moins complexe, en ligne, distribué et non paramétrique et montrons de meilleurs résultats par rapport aux solutions de l’état de l’art. En fait, nous gagnons deux ordres de grandeur de réduction en complexité au niveau algorithmique et un autre ordre de grandeur grâce à des techniques traditionnelles d'optimisation HW. En particulier, nous concevons une preuve de concept sur une plateforme FPGA pour l'analyse en temps réel d’un flux de données. Enfin, nous démontrons d’être en mesure de résumer les ultimes découvertes du domaine du BML sur un algorithme généralement valide qui peut être mis en œuvre en HW et optimisé pour des applications avec des ressources limitées
Big Data highlights all the flaws of the conventional computing paradigm. Neuro-Inspired computing and other data-centric paradigms rather address Big Data to as resources to progress. In this dissertation, we adopt Hierarchical Temporal Memory (HTM) principles and theory as neuroscientific references and we elaborate on how Bayesian Machine Learning (BML) leads apparently totally different Neuro-Inspired approaches to unify and meet our main objectives: (i) simplifying and enhancing BML algorithms and (ii) approaching Neuro-Inspired computing with an Ultra-Low-Power prospective. In this way, we aim to bring intelligence close to data sources and to popularize BML over strictly constrained electronics such as portable, wearable and implantable devices. Nevertheless, BML algorithms demand for optimizations. In fact, their naïve HW implementation results neither effective nor feasible because of the required memory, computing power and overall complexity. We propose a less complex on-line, distributed nonparametric algorithm and show better results with respect to the state-of-the-art solutions. In fact, we gain two orders of magnitude in complexity reduction with only algorithm level considerations and manipulations. A further order of magnitude in complexity reduction results through traditional HW optimization techniques. In particular, we conceive a proof-of-concept on a FPGA platform for real-time stream analytics. Finally, we demonstrate we are able to summarize the ultimate findings in Machine Learning into a generally valid algorithm that can be implemented in HW and optimized for strictly constrained applications

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Azzaz, Mohamed Salah. "Implantation paramétrable d'un nouvel algorithme de cryptage symétrique basé Chaos par inclusion au sein d'une architecture reconfigurable de type FPGA." Thesis, Université de Lorraine, 2012. http://www.theses.fr/2012LORR0385.

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Depuis 1980, l'idée d'utiliser des systèmes chaotiques pour la conception d'algorithmes de chiffrement/déchiffrement attire de plus en plus l'attention des chercheurs. La riche dynamique des systèmes chaotiques, telle que la sensibilité aux conditions initiales et aux paramètres de contrôle, l'imprédictibilité à long terme et à large spectre, permet d'avoir de fortes propriétés telles que la "confusion" et la "diffusion". La découverte de la possibilité d'une synchronisation du chaos en 1990, a ouvert les portes d'investigation aux chiffrements chaotiques. Par ailleurs, deux approches possibles coexistes pour la conception des cryptosystèmes basés chaos : les approches analogique et numérique. Les techniques de chiffrement analogiques sont basées principalement sur la recherche d'une synchronisation des signaux chaotiques générés analogiquement. Tandis que, les techniques numériques de chiffrement chaotique ne dépendent pas d'une synchronisation chaotique et peuvent être mis en ?uvre soit sous forme logicielle ou matérielle. Plusieurs contributions ont été proposées pour la réalisation de cryptosystèmes numériques. Cependant, la plupart d'entre elles sont vulnérables et cryptanalysées. Afin de concevoir des chiffrements numériques chaotiques plus robustes et répondant aux besoins de sécurité dans les systèmes embarqués, des mécanismes originaux doivent soigneusement être considérés au cours d'une conception. Toutefois, le problème de la dégradation dynamique d'une numérisation lors de la conception des systèmes chaotiques n'a pas été sérieusement considéré par la plupart des concepteurs d'algorithmes de chiffrements numériques. D'autre part, la quasi-totalité des cryptosystèmes numériques basés chaos proposés ne traitent l'aspect pas sécurité-embarquabilité. Cette thèse se concentre sur la conception et l'implantation numérique d'un nouveau cryptosystème basé chaos, dédié aux applications embarquées temps réel. Parmi les tâches développées au cours de ces travam de thèse, on trouve les solutions adaptées et performantes de résolution de ces deux principaux inconvénients, notamment pour les applications embarquées sécurisées. Nos principales contributions sont, premièrement la conception et l'implantation sur FPGA de nouveaux générateurs de clés pseudo-aléatoires basés sur des systèmes chaotiques (continus et discrets). Deuxièmement, l'analyse statistique détaillée de la sécurité de ces générateurs. Troisièmement, la conception d'un nouveau générateur de clés de chiffrement adéquat par comparaison et son intégration dans un cryptosystème symétrique par flot, tout en y incluant la résolution du problème de la synchronisation entre un émetteur et un récepteur. Quatrièmement, la mise en ?uvre matérielle du cryptosystème proposé pour des applications réelles de cryptage/décryptage. Plus précisément, le chiffrement/déchiffrement en temps réel de données audio, image et vidéo. De plus, une évaluation des performances et une comparaison avec d'autres algorithmes basés chaos sont réalisées afin d'extraire les points faibles et forts de l'approche proposée et dont le but d'en tirer des perspectives de travaux futurs
Since 1980, the idea of using dynamic systems with chaotic behaviour for the design of encryption/decryption algorithms has attracted increasing: attention from researchers. The strong dynamics of chaotic systems such as sensitivity to initial conditions and control parameters, the unpredictability in the long term and broad-spectrum can provide important properties such as confusion and diffusion usually meet in standard cryptography. In addition, there are two possible approaches for designing chaos-based cryptosystems: analog and digital. Analog encryption techniques are primarily based on chaos-synchronization, while the chaotic digital encryption approaches do not depend on the chaos-synchronization and can be implemented either in software or hardware. This thesis focuses on the digital design and implementation of a new cryptosystem based on chaos-synchronization. The discovery of the possibility of chaos synchronization in 1990 opens the door to investigation digital chaos-based encryption. Indeed, many contributions are made for many promising achievements of digital cryptosystems. However, a number of recently proposed digital chaotic ciphers have been shown that they are not secure enough and they are cryptanalyzed. In addition, in order to design more secure digital chaotic ciphers and meet the security requirements in embedded systems, rules and new mechanisms must be carefully considered to make up the flaws in the design flow. However, the problem of the degradation dynamics of chaotic systems has not been seriously considered by most designers of digital chaotic ciphers. Furthermore, most all the digital chaos-based cryptosystems proposed in the literature does not address the issue of real-time embedded applications. Consequently, the tasks of these thesis works focus on the design solutions providing the real secure suitable for embedded applications. Our contributions in this thesis are, firstly the design and hardware implementation on reconfigurable FPGA technology of a pseudo-random key generator based on chaotic systems (continuous and discrete). Secondly, the statistical analysis detailed security of the proposed generators. Thirdly, the development, the conception and the integration of a new chaotic generator in a symmetric stream cipher, includes the resolution problem of the chaos synchronization between the transmitter (encryption) and receiver (decryption). Fourthly, the hardware implementation of the proposed cryptosystem on real encryption applications. i.e. the encryption/decryption of real-time audio, image and video data. In addition, a performance evaluation and comparisons with previous conventional and chaos-based ciphers is performed in order to extract these weaknesses and strengths and define future work prospects

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Larouche, Jean-Benoit. "Implémentation d'une couche physique temps réel MIMO-OFDM sur FPGA." Thesis, Université Laval, 2014. http://www.theses.ulaval.ca/2014/30389/30389.pdf.

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Abstract:

Ce mémoire est consacré à la description détaillée d’une couche physique implémentée sur une plateforme FPGA. La couche physique intègre plusieurs des technologies présentes dans les standards de télécommunication de dernière génération. Tout d’abord, un survol des technologies OFDM et MIMO est effectué puisque que ces deux technologies sont d’une grande importance dans les télécommunications d’aujourd’hui. Par la suite, une description du matériel utilisé pour tester le bon fonctionnement de la couche physique est effectuée. Une bonne partie du mémoire sera consacrée à la description de la couche physique déployée. Un schéma-bloc détaillé de cette dernière est présenté. La couche physique est divisée principalement en deux parties : le transmetteur et le récepteur. Au niveau du transmetteur, la structure du paquet généré sera présentée ainsi que les différents symboles d’acquisition et d’estimation de canal. Du côté du récepteur, nous nous attarderons aux algorithmes mis en œuvres afin d’effectuer le décodage d’un paquet. L’algorithme de contrôle de gain automatique, l’estimateur de déviation fréquentiel de la porteuse, le détecteur de début de paquet et l’estimateur de canal seront présentés. Enfin, des courbes démontrant le taux d’erreurs de bit dans du bruit blanc gaussien additif seront présentées et comparées avec les courbes théoriques. Une discussion sur les résultats suivra ainsi qu’une liste de suggestions afin de porter plus loin la couche physique.
This report is focused on a detailed description of a physical layer implemented on an FPGA platform. The physical layer integrates many of the up to date technologies used in the latest generation telecommunication standards. First of all, an overview of the OFDM and MIMO technologies is presented since both technologies are very important in today’s telecommunications. Thereafter, there is a description of the hardware used to test the proper functioning of the physical layer. The major part of this report is aimed toward the description of the physical layer itself. A detailed block diagram of the latter is presented. The physical layer is divided in two main sections: the transmitter and the receiver. Regarding the transmitter, the structure of the generated packet is presented together with the acquisition and channel estimation symbols. On the receiver side, we will focus on the implemented algorithms to decode a packet. The automatic gain control algorithm, the carrier frequency offset estimator, the block boundary detector and the channel estimator are detailed. Finally, binary error rate curves in an additive white Gaussian noise channel will be presented and compared to theoretical curves. A discussion about the obtained results will follow as well as a list of the future improvements which could be made to take the physical layer further.

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Viswanathan, Venkatasubramanian. "Une architecture évolutive flexible et reconfigurable dynamiquement pour les systèmes embarqués haute performance." Thesis, Valenciennes, 2015. http://www.theses.fr/2015VALE0029.

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Abstract:

Dans cette thèse, nous proposons une architecture reconfigurable scalable et flexible, avec un réseau de communication parallèle « full-duplex switched » ainsi que le modèle d’exécution approprié ce qui nous a permis de redéfinir les paradigmes de calcul, de communication et de reconfiguration dans les systèmes embarqués à haute performance (HPEC). Ces systèmes sont devenus très sophistiqués et consommant des ressources pour trois raisons. Premièrement, ils doivent capturer et traiter des données en temps réel à partir de plusieurs sources d’E/S parallèles. Deuxièmement, ils devraient adapter leurs fonctionnalités selon l’application ou l’environnement. Troisièmement, à cause du parallélisme potentiel des applications, multiples instances de calcul réparties sur plusieurs nœuds sont nécessaires, ce qui rend ces systèmes massivement parallèles. Grace au parallélisme matériel offert par les FPGAs, la logique d’une fonction peut être reproduite plusieurs fois pour traiter des E/S parallèles, faisant du modèle d’exécution « Single Program Multiple Data » (SPMD) un modèle préféré pour les concepteurs d’architectures parallèles sur FPGA. En plus, la fonctionnalité de reconfiguration dynamique est un autre attrait des composants FPGA permettant la réutilisation efficace des ressources matérielles limitées. Le défi avec les systèmes HPEC actuels est qu’ils sont généralement conçus pour répondre à des besoins spécifiques d’une application engendrant l’obsolescence rapide du matériel. Dans cette thèse, nous proposons une architecture qui permet la personnalisation des nœuds de calcul (FPGA), la diffusion des données (E/S, bitstreams) et la reconfiguration de plusieurs nœuds de calcul en parallèle. L’environnement logiciel exploite les attraits du réseau de communication pour implémenter le modèle d’exécution SPMD.Enfin, afin de démontrer les avantages de notre architecture, nous avons mis en place une application d’encodage H.264 sécurisé distribué évolutif avec plusieurs protocoles de communication avioniques pour les données et le contrôle. Nous avons utilisé le protocole « serial Front Panel Data Port (sFPDP) » d’acquisition de données à haute vitesse basé sur le standard FMC pour capturer, encoder et de crypter le flux vidéo. Le système mis en œuvre s’appuie sur 3 FPGA différents, en respectant le modèle d’exécution SPMD. En outre, nous avons également mis en place un système d’E/S modulaire en échangeant des protocoles dynamiquement selon les besoins du système. Nous avons ainsi conçu une architecture évolutive et flexible et un modèle d’exécution parallèle afin de gérer plusieurs sources vidéo d’entrée parallèles
In this thesis, we propose a scalable and customizable reconfigurable computing platform, with a parallel full-duplex switched communication network, and a software execution model to redefine the computation, communication and reconfiguration paradigms in High Performance Embedded Systems. High Performance Embedded Computing (HPEC) applications are becoming highly sophisticated and resource consuming for three reasons. First, they should capture and process real-time data from several I/O sources in parallel. Second, they should adapt their functionalities according to the application or environment variations within given Size Weight and Power (SWaP) constraints. Third, since they process several parallel I/O sources, applications are often distributed on multiple computing nodes making them highly parallel. Due to the hardware parallelism and I/O bandwidth offered by Field Programmable Gate Arrays (FPGAs), application can be duplicated several times to process parallel I/Os, making Single Program Multiple Data (SPMD) the favorite execution model for designers implementing parallel architectures on FPGAs. Furthermore Dynamic Partial Reconfiguration (DPR) feature allows efficient reuse of limited hardware resources, making FPGA a highly attractive solution for such applications. The problem with current HPEC systems is that, they are usually built to meet the needs of a specific application, i.e., lacks flexibility to upgrade the system or reuse existing hardware resources. On the other hand, applications that run on such hardware architectures are constantly being upgraded. Thus there is a real need for flexible and scalable hardware architectures and parallel execution models in order to easily upgrade the system and reuse hardware resources within acceptable time bounds. Thus these applications face challenges such as obsolescence, hardware redesign cost, sequential and slow reconfiguration, and wastage of computing power.Addressing the challenges described above, we propose an architecture that allows the customization of computing nodes (FPGAs), broadcast of data (I/O, bitstreams) and reconfiguration several or a subset of computing nodes in parallel. The software environment leverages the potential of the hardware switch, to provide support for the SPMD execution model. Finally, in order to demonstrate the benefits of our architecture, we have implemented a scalable distributed secure H.264 encoding application along with several avionic communication protocols for data and control transfers between the nodes. We have used a FMC based high-speed serial Front Panel Data Port (sFPDP) data acquisition protocol to capture, encode and encrypt RAW video streams. The system has been implemented on 3 different FPGAs, respecting the SPMD execution model. In addition, we have also implemented modular I/Os by swapping I/O protocols dynamically when required by the system. We have thus demonstrated a scalable and flexible architecture and a parallel runtime reconfiguration model in order to manage several parallel input video sources. These results represent a conceptual proof of a massively parallel dynamically reconfigurable next generation embedded computers

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Ahmad, Mohamad El. "Investigation of monitoring techniques for self-adaptive integrated systems." Thesis, Montpellier, 2018. http://www.theses.fr/2018MONTS048.

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Abstract:

Durant la dernière décennie, la miniaturisation des technologies de semi-conducteurs et de l’intégration à grande échelle a donné lieu à la conception de systèmes complexes, notamment l’intégration de plusieurs milliards de transistors sur un même die. Cette tendance pose de nombreux défis de fabrication et de fiabilité tels que la dissipation de puissance, la variabilité technologique et la polyvalence des applications. Les problèmes de fiabilité, représentées par la présence de points chauds thermiques peuvent accélérer la dégradation des transistors, et par conséquent réduire la durée de vie des puces, également appelée "vieillissement". Afin de relever ces défis, de nouvelles solutions sont nécessaires, basées notamment sur des systèmes auto-adaptatifs. Ces systèmes sont principalement composées d’une boucle de contrôle avec trois processus : (i) la surveillance, qui est chargée d’observer l’état du système, (ii) la prise de décision, qui analyse les informations collectées et prend des décisions pour optimiser le comportement du système et (iii) l’action qui ajuste les paramètres du système en conséquence. Cependant, une adaptation dépendre de façon critique sur le processus de suivi qui devrait fournir une estimation précise sur l’état du système de façon rentable. Dans cette thèse, nous étudions d’abord le suivi de la consommation d’énergie. Nous développons une méthode basée sur plusieurs algorithmes de fouille de données "data mining", pour surveiller l’activité de commutation sur quelques signaux pertinents sélectionnés au niveau RTL. La méthode proposée se compose d’un flot générique qui peut être utilisé pour modéliser la consommation d’énergie pour n’importe quel circuit RTL sur n’importe quelle technologie. Deuxièmement, nous améliorons le flot proposé pour estimer le comportement thermique globale de puce et de développer une nouvelle technique de placement des capteurs thermique sur puce. Les algorithmes proposés choisissent systématiquement le meilleur compromis entre la précision de l’observation et le coût représenté par le nombre de capteurs intégrés sur puce. La surface de la puce est décomposée en plusieurs zones thermiquement homogènes.Outre la partie conception, les systèmes embarqués modernes intègrent des capteurs matériels (analogiques ou numériques) qui peuvent être utilisés pour surveiller l’état du système. Ces méthodes industrielles sont généralement très coûteuses et nécessitent un grand nombre d’unités pour produire des informations précises avec une résolution à grain fin. Une solution alternative pour fournir une estimation précise de l’état du système est réalisée avec un ensemble de compteurs de performance qui peut être configuré pour effectuer le suivi des événements logiques à différents niveaux. Dans ce cas, nous proposons un nouvel algorithme pour la sélection des événements performance pertinents à partir des ressources locales, partagées et système. Nous proposons ensuite une implémentation d'un algorithme d'estimation basé sur un réseau neuronal. La méthode proposée est robuste contre les variations de température extérieure. En outre, estimation thermique est aussi peut être réalisé en utilisant les événements logiques actuelles et historiques, et la précision est évaluée sur la base de la profondeur dans le passé.Enfin, une fois la méthode de suivi et la cible définies et le système est configuré, la méthode de surveillance doit être utilisée au moment de "Run-time". Nous avons mis en place une boucle d’adaptation complète, avec un suivi dynamique de l’état du système afin atteindre une meilleure efficacité énergétique
Over the last decade, the miniaturization of semiconductor technologies and the large-scale integration has given rise to complex system design, including the integration of several billions of transistors on a single die. This trend poses many manufacturing and reliability challenges such as power dissipation, technological variability and application versatility. The reliability issues represented by the presence of thermal hotspots can accelerate the degradation of the transistors, and consequently reduce the chip lifetime, also referred to as “aging”. In order to address these challenges, new solutions are required, based in particular on self-adaptive systems. Such systems are mainly composed of a control loop with three processes: (i) the monitoring, which is responsible for observing the state of the system, (ii) the diagnosis, which analyzes the information collected and makes decisions to optimize the behavior of the system, and (iii) the action that adjusts the system parameters accordingly. However, effective adaptations depend critically on the monitoring process that should provide an accurate estimation about the system state in a cost-effective manner. In this thesis, we firstly investigate the monitoring of the power consumption. We develop a method, based on several data mining algorithm, to monitor the toggling activity on a few relevant signals selected at the RTL level. The proposed method consists of a generic flow that can be used to model the power consumption for any RTL circuit on any technology. Secondly, we improve the proposed flow by estimating the overall chip thermal behavior and developing a new technique of on-die thermal sensor placement. The proposed algorithms systematically choose the best trade-off between accuracy and overhead. The surface of the chip is decomposed into several thermally homogeneous regions.Besides the design part, modern embedded systems integrates hardware sensors (analog or digital) that can be used to monitor the system’s state. These industrial methods are usually very expensive, and require a large number of units to produce precise information at a fine-grained resolution. An alternative solution to provide an accurate estimation of system’s state is achieved with a set of performance counters that can be configured to track logical events at different levels. To this end, we propose a novel algorithm for the selection of the relevant performance events from the local, shared and system resources. We propose then an implementation of a neural network based estimation algorithm. The proposed method is robust against the external temperature variations. Furthermore, thermal estimation is also can be achieved using the current and historic logical events, and the accuracy is evaluated on the basis of the depth in the past.Finally, once the tracking method and target are defined and the system is configured, the monitoring method should be used at “Run-time”. We implemented a complete adaptation loop, with a dynamic monitoring of the system’s state in order to achieve better energy efficiency

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Hoang, Van Trinh. "Design under constraints of Dependability and Energy for Wireless Sensor Network." Thesis, Lorient, 2014. http://www.theses.fr/2014LORIS351/document.

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Abstract:

Le contexte incertain dans lequel évoluent les applications embarquées influencefortement ces dernières. L'objectif de disponibilité induit généralement une forteredondance matérielle et fonctionnelle. A l'inverse, le paramètre de consommation prôneun nombre et un fonctionnement à minima des ressources. Avec la réduction de latechnologie, la variabilité des procédés de fabrication induit la possibilité accrue dedéfaillances. De façon à garantir une qualité de service acceptable par l'utilisateur, et cesur la totalité de la durée de vie du circuit, il convient de mener des études associant dèsles phases amont les deux paramètres sûreté de fonctionnement et consommation. Cettethèse a pour objectif de proposer une nouvelle conception pour les réseaux de capteurssans fil, afin de réduire consommation d'énergie et d'augmenter la fiabilité du réseau
The uncertain contexts in which recent WSN embedded applications evolve have bigimpact on these applications. Traditionally, the objective of availability generally doubleshardware and functional redundancy; it means that the overhead is doubled in term ofenergy and cost. Besides, wireless node system is powered by limited battery; hencepower consumption parameter is only set to a number of components and functionalitiesat minimum resources. However, due to the technology reduction, process variabilityconducts to increase the possibility of failures. In order to guarantee an acceptablequality of service for the users, and on the operating lifetime of the system, it should carrystudies at the upper phases involving both dependability and consumption constraints.This thesis aims to propose novel design for wireless sensor networks, in order to reduceenergy consumption and to increase network dependability

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Devic, Florian. "Securing embedded systems based on FPGA technologies." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20107.

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Abstract:

Les systèmes embarqués peuvent contenir des données sensibles. Elles sont généralement échangées en clair entre le système sur puces et la mémoire, mais aussi en interne. Cela constitue un point faible: un attaquant peut observer cet échange et récupérer des informations ou insérer du code malveillant. L'objectif de la thèse est de fournir une solution dédiée et adaptée à ces problèmes en considérant l'intégralité de la durée de vie du système embarqué (démarrage, mises à jour et exécution) et l'intégralité des données (bitstream du FPGA, noyau du système d'exploitation, code et données critiques). En outre, il est nécessaire d'optimiser les performances des mécanismes matériels de sécurité introduits afin de correspondre aux attentes des systèmes embarqués. Cette thèse se distingue en proposant des solutions innovantes et adaptées au monde des FPGAs
Embedded systems may contain sensitive data. They are usually exchanged in plaintext between the system on chips and the memory, but also internally. This is a weakness: an attacker can spy this exchange and retrieve information or insert malicious code. The aim of the thesis is to provide a dedicated and suitable solution for these problems by considering the entire lifecycle of the embedded system (boot, updates and execution) and all the data (FPGA bitstream, operating system kernel, critical data and code). Furthermore, it is necessary to optimize the performance of hardware security mechanisms introduced to match the expectations of embedded systems. This thesis is distinguished by offering innovative and suitable solutions for the world of FPGAs

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Petura, Oto. "True random number generators for cryptography : Design, securing and evaluation." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSES053.

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Abstract:

Les nombres aléatoires sont essentiels pour les systèmes cryptographiques modernes. Ils servent de clés cryptographiques, de nonces, de vecteurs d’initialisation et de masques aléatoires pour la protection contre les attaques par canaux cachés. Dans cette thèse, nous traitons des générateurs de nombres aléatoires dans les circuits logiques (FPGA et ASIC). Nous présentons les méthodes fondamentales de génération de nombres aléatoires dans des circuits logiques. Ensuite, nous discutons de différents types de TRNG en utilisant le jitter d’horloge comme source d’aléa. Nous faisons une évaluation rigoureuse de divers noyaux TRNG conformes à la norme AIS-20/31 et mis en œuvre dans trois familles de FPGA différentes: Intel Cyclone V, Xilinx Spartan-6 et Microsemi SmartFusion2. Puis, nous présentons l’implémentation des noyaux TRNG sélectionnés dans des ASIC et leur évaluation. Ensuite, nous étudions en profondeur PLL-TRNG afin de fournir une conception sécurisée de ce TRNG ainsi que des tests intégrés. Enfin, nous étudions les TRNG basés sur les oscillateurs. Nous comparons de différentes méthodes d'extraction d’aléa ainsi que de différents types d'oscillateurs et le comportement du jitter d'horloge à l'intérieur de chacun d'eux. Nous proposons également des méthodes de mesure du jitter intégrée pour le test en ligne des TRNG basés sur les oscillateurs
Random numbers are essential for modern cryptographic systems. They are used as cryptographic keys, nonces, initialization vectors and random masks for protection against side channel attacks. In this thesis, we deal with random number generators in logic devices (Field Programmable Gate Arrays – FPGAs and Application Specific Integrated Circuits – ASICs). We present fundamental methods of generation of random numbers in logic devices. Then, we discuss different types of TRNGs using clock jitter as a source of randomness. We provide a rigorous evaluation of various AIS-20/31 compliant TRNG cores implemented in three different FPGA families : Intel Cyclone V, Xilinx Spartan-6 and Microsemi SmartFusion2. We then present the implementation of selected TRNG cores in custom ASIC and we evaluate them. Next, we study PLL-TRNG in depth in order to provide a secure design of this TRNG together with embedded tests. Finally, we study oscillator based TRNGs. We compare different randomness extraction methods as well as different oscillator types and the behavior of the clock jitter inside each of them. We also propose methods of embedded jitter measurement for online testing of oscillator based TRNGs

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Dissertations / Theses on the topic 'Systèmes adaptatifs (informatique) – Réseaux logiques programmables par l'utilisateur'

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