Contents
Academic literature on the topic 'SOC APPLICATION'
Create a spot-on reference in APA, MLA, Chicago, Harvard, and other styles
Consult the lists of relevant articles, books, theses, conference reports, and other scholarly sources on the topic 'SOC APPLICATION.'
Next to every source in the list of references, there is an 'Add to bibliography' button. Press on it, and we will generate automatically the bibliographic reference to the chosen work in the citation style you need: APA, MLA, Harvard, Chicago, Vancouver, etc.
You can also download the full text of the academic publication as pdf and read online its abstract whenever available in the metadata.
Dissertations / Theses on the topic "SOC APPLICATION"
1
Portero, Trujillo Antoni. "Design Space Exploration of heterogeneous SoC Platforms for a Data-Dominant Application." Doctoral thesis, Universitat Autònoma de Barcelona, 2009. http://hdl.handle.net/10803/5365.
Full textAbstract:
El objetivo principal de esta tesis es obtener un conjunto de implementaciones de un sistema especificado en alto nivel y bajarlo a diferentes plataformas arquitectónicas. Esto ha permitido realizar una comparación justa que incluye la cadena de diseño, metodología hacia las diversas plataformas de silicio. Esta comparación usa cuatro variables para su evaluación (el tiempo de ejecución, el área del chip, el consumo de energía y el tiempo de diseño) y produce un mapa de puntos de las diferentes implementaciones óptimas de acuerdo con un conjunto de requerimientos de operación. Se ha construido un completo IP un compresor MPEG-4 Main Profile. Este estándar de video codificación es un buen ejemplo de referencia, bastante popular en la literatura científica y es también un ejemplo adecuado de aplicación basada en flujo de datos. Por tanto, los resultados extraídos de esta tesis pueden ser extendidos a otras aplicaciones basadas en IPs con tratamiento de flujo de datos. He considerado necesario la computación de imágenes con restricciones de tiempo real. Y por tanto, se deseaba disponer del diseño más flexible posible para poder mapear las mismas especificaciones en las diferentes plataformas. <br/>Para este propósito, se ha elegido SystemC/C++ como lenguaje de descripción del sistema e idear los diferentes flujos de implementación para las diferentes arquitecturas y plataformas de silicio. Este poderoso marco de trabajo permite comparar implementaciones de una forma objetiva y razonada. Ya que nuestros resultados vienen de un αnico modelo y los diseños fueron mapeados en la misma tecnología de silicio (90nm CMOS). <br/>El resultado de este trabajo de investigación es un juego de criterios y un mapa de las soluciones disponibles sobre el espacio de funcionamiento más bien que una aserción que dice que una solución αnica es mejor que las otras. Mi intención ha sido desarrollar técnicas y formular los métodos que pueden permitir aumentar la productividad en el diseño. <br/>Este desarrollo puede ser extendido al nuevo paradigma de intercomunicación: Aquellos que usan técnicas DVFS y basadas en NoC para exploraciones e implementaciones MPSoC. <br/>Consideramos la contribución mas significativa es el desarrollo del modelo con el cual se han realizado los diversos experimentos: El compresor MPEG que se ha realizado en SystemC/C++. Se ha realizado de la forma que implementaciones mαltiples son posibles: que van desde una parte grande en HW hasta la que se carga en un VLIW. En el caso de la FPGA y el ASIC, se han realizado dos implementaciones. Hemos obtenido un conjunto de resultados para siete diferentes implementaciones con cuatro diferentes objetivos HW (FPGA, ASIC, DSP y ASIP) con diferentes arquitecturas internas, seleccionadas para obtener puntos óptimos. Esto nos da que un incremento en eficiencia del 56 % para velocidad versus 26 % en energía en la solución FSME (20% para velocidad y 57 % para energía en la solución FAST). En el caso de los ISPs, las mejoras en el código se han realizado de forma que se obtienen implementaciones mejores que las que se conseguirían con una implementación directa del código no solo mejoras en el código sino mejoras en las microarquitecturas de silicio que forman el VLIW en el caso del ASIP. Otra contribución ha sido la realización de una NoC a nivel funcional en SystemC.<br>The main goal of this thesis is to obtain a set of results for the implementation of a given system level application down to different architectural platforms. This allowed carrying out a fair comparison that includes to build the whole system and to complete the design chain to the diverse silicon targets. This comparison uses four variables for its evaluation (execution time, chip area, energy consumption and design time) and produces a map of different optimal implementation points according to a given set or operating requirements. I built a complete MPEG-4 MP. This standard is a well known reference example, pretty popular in the scientific literature and this compressor is also a fine example of data-flow application. Therefore, results extracted from this thesis can be extended to other data-flow applications. I considered necessary to compute image compression with real-time constraints. Hence, I would like to dispose of the most flexible design possible in order to map the same specification into the different platforms. <br/>For that purpose, I chose SystemC/C++ as description system level language and setup the different implementation flows for the different architectural and silicon platforms. This powerful framework allows comparing implementations in a reasonably objective way. Since our results come from a unique reference model and all designs were finally mapped in the same silicon technology (90nm CMOS). <br/>The result of this research work is a set of criteria and a map of the available solutions on the performance space rather than an assertion saying that a unique solution is better than others. My intention has been to develop techniques and formulate methods that increased design productivity. This development can be further applied to the new parading of implementations: those that use DVFS techniques and NoC-based MPSoc implementation explorations. <br/>We consider the most important contribution is the development of the model able to achieve the different experiments: the MPEG compressor that has been realized in SystemC/C ++. It is designed in a way that multiple implementations are possible, ranging from a large part in HW up to loaded in an accelerator as a VLIW. In case of the FPGA and ASIC, two implementations have been carried out. We obtained a set of values for seven different implementations targeting four different HW platforms (FPGA, ASIC, DSP and ASIP) with diverse internal architectures, selected to get optimal points. In the case of ASIC, we managed to end up with the layouts of the two solutions. This led to an increase in efficiency of 56 % for speed versus 26 % for energy (in FSME solution 20% for speed and 57% for energy in FAST solution). In case of the ISPs, code improvements have been accomplished to come up to more ideal solutions with regard to those who would be obtained by a direct implementation. In case of the ASIP the improvements have not only been realized in the code but also in the silicon micro architecture that form the VLIW. Other contribution is the accomplishment of a functional NoC in SystemC.
2
Rouxel, Samuel. "Modélisation et Caractérisation d'une Plate-Forme SOC Hétérogène : Application à la Radio Logicielle." Phd thesis, Université de Bretagne Sud, 2006. http://tel.archives-ouvertes.fr/tel-00124433.
Full textAbstract:
Les travaux de cette thèse, menés dans le cadre du projet RNRT A3S, intègrent la notion de composants au sein d'une méthodologie de conception de plates-formes SoC (System on Chip), basée sur le langage de modélisation UML (Unified Modeling Language). Cette méthodologie propose un environnement de conception haut-niveau, basé sur le profil UML A3S, développé pour apporter la sémantique du domaine des systèmes temps réel embarqués et en particulier celle relative aux applications Radio Logicielle. Elle repose sur une approche MDA ou l'architecture est dirigée par les modèles où chaque modèle correspond à un niveau d'abstraction, à un niveau de raffinement particulier.<br /><br />Une chaîne UMTS a permis la validation de l'outil réalisé, en confrontant les résultats estimés de l'outil, à ceux mesurés sur une plate-forme temps réel hétérogène (multi-DSP, multi-FPGA). Une partie du travail s'est concentré sur l'identification des composants utiles à la conception des systèmes SoC, et de leurs caractéristiques, en adéquation avec le niveau d'abstraction considéré. Une autre partie des travaux a porté sur la définition des modèles UML, et donc du profil, qui définissent la sémantique des différents composants identifiés en fonction de la configuration (PIM, PSM), ainsi que leurs relations. Une réflexion a été nécessaire afin d'élaborer les diverses règles de vérification et modèles d'exécution qui permettent d'informer le concepteur de ses erreurs et de la faisabilité du système modélisé. Un modèle de système d'exploitation a également été inclus, enrichissant la liste des éléments (composants) déjà définis et démontrant l'extensibilité du profil.
3
Rouxel, Samuel. "Modélisation et caractérisation de plates-formes SoC hétérogènes : application à la radio logicielle." Lorient, 2006. http://www.theses.fr/2006LORIS077.
Full textAbstract:
Les travaux de cette thèse, menés dans le cadre du projet RNRT A3S, intègrent la notion de composants au sein d'une méthodologie de conception de plates-formes SoC (System on Chip), basée sur le langage de modélisation UML (Unified Modeling Language). Cette méthodologie propose un environnement de conception haut-niveau, basé sur le profil UML A3S, développé pour apporter la sémantique du domaine des systèmes temps réel embarqués et en particulier celle relative aux applications Radio Logicielle. Elle repose sur une approche MDA ou l'architecture est dirigée par les modèles où chaque modèle correspond à un niveau d'abstraction, à un niveau de raffinement particulier. Une chaîne UMTS a permis la validation de l'outil réalisé, en confrontant les résultats estimés de l'outil, à ceux mesurés sur une plate-forme temps réel hétérogène (multi-DSP, multi-FPGA). Une partie du travail s'est concentré sur l'identification des composants utiles à la conception des systèmes SoC, et de leurs caractéristiques, en adéquation avec le niveau d'abstraction considéré. Une autre partie des travaux a porté sur la définition des modèles UML, et donc du profil, qui définissent la sémantique des différents composants identifiés en fonction de la configuration (PIM, PSM), ainsi que leurs relations. Une réflexion a été nécessaire afin d'élaborer les diverses règles de vérification et modèles d'exécution qui permettent d'informer le concepteur de ses erreurs et de la faisabilité du système modélisé. Un modèle de système d'exploitation a également été inclus, enrichissant la liste des éléments (composants) déjà définis et démontrant l'extensibilité (scalabilité) du profil<br>The work of this PhD has been carried out within the framework of the A3S project and relies on component aspects integrated within a SoC platform design methodology, which is based on the UML language. This methodology proposes a high-level design framework based on the A3S UML profile developed to provide real-time embedded system semantic especially in SDR domain. An MDA approach has been considered to deal with different abstraction levels when specifying systems. First part of the work focused on identifying the component required designing a SoC system, and their characteristics depending on the component abstraction levels. Several types of component (software and hardware) whose characteristics depend on their modelling (PIM or PSM models) have been considered. Second part of the work focused on the definition of UML metamodels, which are grouped to define the A3S UML profile that establish the semantic of identified components depending on their modelling and their relations. We have defined extensive verification rules and applied a model of computation to inform designers about errors that have been done and to ensure the feasibility of their systems. Finally an operating system model has been included to demonstrate the scalability and the extension mechanisms of the UML language and profile which improve the list of components that have been already integrated within our framework. An UMTS application has validated our approach by comparing the estimated results computed by the tool with measured results obtained on a heterogeneous real-time platform (with several DSP and FPGA)
4
Zedek, Sabeha Fettouma. "Intégration d'architectures mixtes reconfigurables : Application à la détection de défauts dans des structures hétérogènes." Thesis, Toulouse, INSA, 2015. http://www.theses.fr/2015ISAT0005/document.
Full textAbstract:
Les activités scientifiques que nous présentons dans ce manuscrit de thèse s’inscrivent dans la thématique de l’intelligence ambiante, axe stratégique ADREAM au sein du LAAS-CNRS. Depuis plusieurs années notre équipe de recherche N2IS fédère l’approche technologique de la SHM avec pour objectif la surveillance de santé structurelle. En effet, la maturité des matériaux innovants tels que les composites suscitent un intérêt certain auprès des constructeurs aéronautiques, ou bien encore l’utilisation des matériaux de type béton pour des ouvrages d’art, sont autant de structures hétérogènes qui nécessitent une surveillance périodique et/ou continue. Ceci, afin de détecter des cracks, des fissures, des corrosions surfaciques ou bien encore des délaminages. Pour ce faire, les solutions existantes s’appuient usuellement sur des technologies de contrôle non destructif (CND) qui intègrent le plus souvent des réseaux de capteurs à faible consommation interfacés avec des systèmes d’analyses des signaux. Ces approches CND présentent des limitations fonctionnelles majeures : elles ne sont pas versatiles et ne permettent pas d’assurer une continuité de service dans un mode « dégradé » lors d’un fonctionnement sur batterie avec un niveau d’énergie minimal. Notre travail de recherche se situe dans une perspective liée à la quantification d’un niveau de robustesse de structure hétérogène. Il a pour ambition le développement et l’intégration de systèmes matériels mixtes (analogiques/numériques) reconfigurables. Au terme d’une investigation sur les principales solutions technologiques matérielles reprogrammables et compte tenu de la problématique liée aux développements d’algorithmes d’analyse embarqués et de la minimisation de la consommation énergétique des capteurs, le choix s’est porté sur des technologies complémentaires FPAA et FPGA. Initialement nos études de recherche se sont focalisées sur l'étude de fonction analogique matérielle reconfigurable analogique. L'objectif est de démontrer une faisabilité conceptuelle en intégrant un système de conditionnement complexe (implémentation d'une technique de détection synchrone), ceci en considérant le compromis entre la prise de décision d’une reconfiguration à la volée vis-à-vis d’une gestion rationnelle de l'énergie du système. Dès lors, se pose la question de comment intégrer et stocker des données nécessaires au développement d’un traitement numérique performant ? Une solution repose sur une approche hybride avec une puce de type Zynq produite par Xilinx et embarquée sur une Zedboard. Cette solution, plus performante qu’une approche PSoC a permis le développement et l’implémentation de techniques de traitement de signal grâce à des outils d'optimisation et de génération de code de haut niveau. Au terme de ce travail de recherche, les résultats obtenus démontrent la validité des concepts mis en œuvre et permettent d'engager dès à présent le développement d’architectures intelligentes de nouvelle génération<br>Scientific activities described in this PhD thesis are part of the theme of smart environment, strategy axes of ADREAM with the LAAS-CNRS. Since several years, our research team (N2IS) had a field of interest in SHM (Structural Health Monitoring) with the objective of doing a smart diagnostic on different heterogeneous structures. Indeed, the maturity of innovative materials such as composites triggering interest among aircraft manufacturers, or even the use of materials like concrete structures of civil engineering, all those heterogeneous structures that require periodic monitoring and / or continuous one. This is to detect cracks, disbond, surface corrosion or even delamination. To do this, existing solutions usually rely on technologies of nondestructive testing (NDT) that incorporate mostly sensor networks low-power systems interfaced with analysis of signals. These approaches have significant functional limitations: they are not versatile and do not allow for continuity of service in a "degraded" when operating on battery power with a minimum level of energy mode. Our research is a view related to the quantization level of robustness of a heterogeneous structure. Its aim is the development and integration of hardware reconfigurable mixed (A / D ) systems. After an investigation of the main technological solutions reprogrammable hardware and given the problems associated with developments in analytical embedded and minimizing the energy consumption of sensor algorithms. The choice was based on technologies like FPAA and FPGA. Initially our research studies have focused on the study of reconfigurable analog hardware analog. The objective was to show a conceptual feasibility of integrating a complex conditioning system (implementation of a synchronous detection technique), considering the tradeoff between a decision on the fly reconfiguration and a rational energy management system. Therefore, the question of how to integrate and store data necessary for the development of an efficient digital processing. A solution based on a hybrid approach with a chip produced by Xilinx called Zynq and embedded on a Zedboard. This solution is more efficient than a PSoC approach and allowed the development and implementation of signal processing techniques with tools for optimization and provided a solution of self-generation code trough a graphic interface. Following this research, the results obtained demonstrate the validity of the concepts implemented and allow us to imagine the next smart generation architectures
5
Lacouture, Mayleen. "A chemical programming language for orchestrating services : Application to interoperability problems." Thesis, Nantes, Ecole des Mines, 2014. http://www.theses.fr/2014EMNA0011/document.
Full textAbstract:
Avec l’émergence du "Cloud-computing" et des applications mobiles, il est possible de trouver un service web répondant à presque tout besoin. De plus, les développeurs peuvent créer des applications complexes en combinant différents services indépendants, dont l’agencement et l’exécution peuvent être automatisés avec l’aide de langages d’orchestration. Cependant, la diversité des technologies et le manque de standardisation peuvent entraver la collaboration entre services. Un exemple de cette limitation est le cas de la gestion des photos avec des services tels que Flickr et Picasa, qui diffèrent non seulement sur la façon dont les photos sont organisées mais aussi sur les services qu’ils fournissent. L’hétérogénéité de ces deux services conduit à des problèmes d’interopérabilité, à savoir dans l’adaptation, l’intégration et la coordination. Nous proposons un framework pour aider à la résolution de ces problèmes, sous la forme d’une architecture qui intègre différents langages d’orchestration avec des fournisseurs de services hétérogènes autour d’un langage pivot. Comme langage pivot, nous proposons le langage d’orchestration Criojo qui implémente et étend le Heta-calcul, un calcul original associé à une machine chimique abstraite dédié à l’orchestration de services. En adoptant cette approche l’interopérabilité entre les services et les langages d’orchestration sera améliorée, facilitant ainsi le développement des services composites. Le haut niveau d’abstraction de Criojo pourrait permettre aux développeurs d’écrire des orchestrations très concises puisque les échanges de messages sont représentés d’une manière naturelle et intuitive<br>With the emergence of cloud computing and mobile applications, it is possible to find a web service for almost everything. Moreover, developers can create complex applications by combining several independent services, whose arrangement and execution can be automated with the aid of orchestration languages. Nevertheless, the diversity of technologies and the lack of standardization can hinder the collaboration between services. An example of this limitation is the case of photo management with services such as Flickr and Picasa,which not only differ on the way photos are organized, but also in the services they provide. The heterogeneity of the two services leads to interoperability problems, namely adaptation, integration and coordination problems. We propose a framework for helping at the resolution of these issues, in the form of an architecture that integrates different orchestration languages with heterogeneous service providers around a pivot language. As a pivot language we propose an orchestration language based on the chemical programming paradigm. Concretely, this dissertation presents the language Criojo that implements and extends the Heta-calculus, an original calculus associated to a chemical abstract machine dedicated to service-oriented computing. The consequence of adopting this approach would bean improvement in the interoperability of services and orchestration languages, thus easing the development of composite services. The high level of abstraction of Criojo could allow developers to write very concise orchestrations since message exchanges are represented in a natural and intuitive way
6
Nazer, Rouba Al. "Système de mesure d'impédance électrique embarqué, application aux batteries Li-ion." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT007/document.
Full textAbstract:
La mesure d'impédance électrique en embarqué sur véhicule est un sujet clé pour améliorer les fonctions de diagnostic d'un pack batterie. On cherche en particulier à fournir ainsi des mesures supplémentaires à celles du courant pack et des tensions cellules, afin d'enrichir les indicateurs de vieillissement dans un premier temps, et d'état de santé et de charge dans un second temps. Une méthode classique de laboratoire pour obtenir des mesures d'impédance d'une batterie est la spectroscopie d'impédance électrochimique (ou EIS). Elle consiste à envoyer un signal sinusoïdal en courant (ou tension) de fréquence variable balayant une gamme de fréquences d'intérêt et mesurer ensuite la réponse en tension (ou courant) pour chaque fréquence. Une technique d'identification active basée sur l'utilisation des signaux large bande à motifs carrés est proposée. En particulier, des simulations ont permis de comparer les performances d'identification de différents signaux d'excitation fréquemment utilisés dans le domaine de l'identification et de vérifier les conditions correspondant à un comportement linéaire et invariant dans le temps de l'élément électrochimique. L'évaluation de la qualité d'estimation est effectuée en utilisant une grandeur spécifique : la cohérence. Cette grandeur statistique permet de déterminer un intervalle de confiance sur le module et la phase de l'impédance estimée. Elle permet de sélectionner la gamme de fréquence où la batterie respecte les hypothèses imposées par la méthode d'identification large bande. Afin de valider les résultats, une électronique de test a été conçue. Les résultats expérimentaux permettent de mettre en valeur l'intérêt de cette approche par motifs carrés. Un circuit de référence est utilisé afin d'évaluer les performances en métrologie des méthodes. L'étude expérimentale est ensuite poursuivie sur une batterie Li-ion soumise à un courant de polarisation et à différents états de charge. Des essais comparatifs avec l'EIS sont réalisés. Le cahier de charge établi à l'aide d'un simulateur de batterie Li-ion a permis d'évaluer les performances de la technique large bande proposée et de structurer son utilité pour l'estimation des états de vieillissement et de charge<br>Embedded electrical impedance measurement is a key issue to enhance battery monitoring and diagnostic in a vehicle. It provides additional measures to those of the pack's current and cell's voltage to enrich the aging's indicators in a first time, and the battery states in a second time. A classical method for battery impedance measurements is the electrochemical impedance spectroscopy (EIS). At each frequency, a sinusoidal signal current (or voltage) of a variable frequency sweeping a range of frequencies of interest is at the input of the battery and the output is the measured voltage response (or current). An active identification technique based on the use of wideband signals composed of square patterns is proposed. Particularly, simulations were used to compare the performance of different excitation signals commonly used for system identification in several domains and to verify the linear and time invariant behavior for the electrochemical element. The evaluation of the estimation performance is performed using a specific quantity: the spectral coherence. This statistical value is used to give a confidence interval for the module and the phase of the estimated impedance. It allows the selection of the frequency range where the battery respects the assumptions imposed by the non-parametric identification method. To experimentally validate the previous results, an electronic test bench was designed. Experimental results are used to evaluate the wideband frequency impedance identification. A reference circuit is first used to evaluate the performance of the used methodology. Experimentations are then done on a Li–ion battery. Comparative tests with EIS are realized. The specifications are established using a simulator of Li-ion battery. They are used to evaluate the performance of the proposed wide band identification method and fix its usefulness for the battery states estimation: the state of charge and the state of health
7
Lelong, Lionel. "Architecture SoC-FPGA pour la mesure temps réel par traitement d'image. Conception d'un système embarqué : imageur CMOS et Circuit Logique Programmable." Phd thesis, Université Jean Monnet - Saint-Etienne, 2004. http://tel.archives-ouvertes.fr/tel-00374865.
Full textAbstract:
La méthode de mesures par PIV (Particle Image Velocimetry) est une technique pour mesurer un champ de vitesse de manière non intrusive et multipoints. Cette technique utilise l'algorithme de corrélation entre deux images consécutives pour déterminer les vecteurs vitesse. La quantité de calcul requis par cette méthode limite son usage à des traitements en temps différé sur ordinateur. Les performances des ordinateurs demeurent insuffisantes pour ce type d'applications sous contrainte temps réel sur des cadences de données élevés. Au vu de ces besoins, la définition et la conception d'architectures dédiées semblent être une solution adéquate pour atteindre le temps réel. L'évolution des niveaux d'intégration permet le développement des structures dédiées au traitement d'images en temps réel à bas prix. Dans ce travail de thèse, nous nous sommes intéressés à la conception d'une architecture de type SoC (System on-Chip) dédiée aux mesures de paramètres physiques par traitement d'images en temps réel. C'est une architecture hiérarchique et modulaire dédiée à des applications de type flot de données d'entrée dominant. Cette description hiérarchique permet la modification du nombre et/ou de la nature de ces éléments sans modifier profondément l'architecture. Pour le calcul d'une mesure, il faut 267 s avec un FPGA à 50 MHz. Pour estimer les performances du système, un imageur CMOS a été connecté directement au FPGA. Les avantages de ce prototype sont de réduire au minimum le mouvement de grands ensembles de données ainsi que la latence en commençant à traiter des données avant leur complète acquisition.
8
Akgul, Bilge Ebru Saglam. "The System-on-a-Chip Lock Cache." Diss., Georgia Institute of Technology, 2004. http://hdl.handle.net/1853/5253.
Full textAbstract:
In this dissertation, we implement efficient lock-based synchronization by
a novel, high performance, simple and scalable hardware technique and
associated software for a target shared-memory multiprocessor
System-on-a-Chip (SoC). The custom hardware part of our solution is
provided in the form of an intellectual property (IP) hardware unit which
we call the SoC Lock Cache (SoCLC). SoCLC provides effective lock hand-off
by reducing on-chip memory traffic and improving performance in terms of
lock latency, lock delay and bandwidth consumption. The proposed solution
is independent from the memory hierarchy, cache protocol and the processor
architectures used in the SoC, which enables easily applicable
implementations of the SoCLC (e.g., as a reconfigurable or partially/fully
custom logic), and which distinguishes SoCLC from previous approaches.
Furthermore, the SoCLC mechanism has been extended to support priority
inheritance with an immediate priority ceiling protocol (IPCP) implemented
in hardware, which enhances the hard real-time performance of the system.
Our experimental results in a four-processor SoC indicate that SoCLC can
achieve up to 37% overall speedup over spin-lock and up to 48% overall
speedup over MCS for a microbenchmark with false sharing. The priority
inheritance implemented as part of the SoCLC hardware, on the other hand,
achieves 1.43X speedup in overall execution time of a robot application
when compared to the priority inheritance implementation under the
Atalanta real-time operating system. Furthermore, it has been shown that
with the IPCP mechanism integrated into the SoCLC, all of the tasks of the
robot application could meet their deadlines (e.g., a high priority task
with 250us worst case response time could complete its execution in 93us
with SoCLC, however the same task missed its deadline by completing its
execution in 283us without SoCLC). Therefore, with IPCP support, our
solution can provide better real-time guarantees for real-time systems.
To automate SoCLC design, we have also developed an SoCLC-generator tool,
PARLAK, that generates user specified configurations of a custom SoCLC. We
used PARLAK to generate SoCLCs from a version for two processors with 32
lock variables occupying 2,520 gates up to a version for fourteen
processors with 256 lock variables occupying 78,240 gates.
9
Buitenga, John. "An embedded microcontroller core for SOC applications." Thesis, National Library of Canada = Bibliothèque nationale du Canada, 2000. http://www.collectionscanada.ca/obj/s4/f2/dsk1/tape4/PQDD_0032/MQ65868.pdf.
Full text
10
Buitenga, John. "An embedded microcontroller core for SOC applications." Ottawa : National Library of Canada = Bibliothèque nationale du Canada, 2002. http://www.nlc-bnc.ca/obj/s4/f2/dsk1/tape4/PQDD%5F0032/MQ65868.pdf.
Full text