Dissertations / Theses: 'Simulation des fautes'

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Alexandrescu, Marian-Dan. "Outils pour la simulation des fautes transitoires." Grenoble INPG, 2007. http://www.theses.fr/2007INPG0084.

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Abstract:

Les événements singuliers proviennent de l'interaction d'une particule énergétique avec un circuit microélectronique. Ces perturbations peuvent modifier d'une manière imprévue le fonctionnement du circuit et introduire des fautes. La sensibilité des circuits augmentant à chaque nouvelle génération technologique, il devient nécessaire de disposer d'outils spécifiques pour la conception des circuits durcis face aux événements singuliers. Les travaux de cette thèse visent à étendre la compréhension de ces phénomènes et à proposer des outils CAO pour faciliter l'analyse de ces problèmes dans les circuits actuels. Nous avons développé des méthodologies pour l'analyse du comportement des cellules de la bibliothèque standard et des outils pour la simulation accélérée des fautes et pour l'évaluation probabiliste des effets singuliers. Les résultats fournis par ces outils vont permettre aux concepteurs d'évaluer et de choisir des méthodes adéquates pour améliorer la fiabilité des circuits intégrés
Single Events (SE) are produced by the interaction of charged particles with the transistors of a microelectronic circuit. These perturbations may alter the functioning of the circuit and cause logic faults and errors. As the sensitivity of circuits increases for each technological evolution, specific tools are needed for the design of hardened circuits. This thesis aims at furthering the comprehension of the phenomena and proposes EDA tools to help the analysis of these problems in today's ICs. We have developed methodologies for the characterization of the cells from the standard library and tools for accelerated fault simulation and probabilistic analysis of single events. The results provided by these tools allow the designer to correctly evaluate the sensitivity of his design and select the most adequate methods to improve the reliability of ICs

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Boué, Jérôme. "Test de la tolérance aux fautes par injection de fautes dans des modèles de simulation VHDL." Toulouse, INPT, 1997. http://www.theses.fr/1997INPT104H.

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Abstract:

Les travaux presentes dans ce memoire concernent la verification experimentale de la tolerance aux fautes au plus tot dans le processus de developpement de systemes informatiques critiques. Ce memoire expose tout d'abord une synthese des travaux menes sur la validation de la tolerance aux fautes, et porte plus particulierement son attention sur l'injection de fautes en tant que technique privilegiee de test de la tolerance aux fautes. On justifie ainsi le choix de l'approche de simulation pour la verification experimentale de la tolerance aux fautes. Ce memoire propose ensuite une caracterisation des attributs de l'injection de fautes dans le contexte de l'elimination des fautes de conception dans les mecanismes de tolerance aux fautes. Le profil de test (fautes et activites) est different du profil operationnel et vise a favoriser la sensibilisation des differents mecanismes. Les releves d'experiences sont des predicats sur les sorties du systeme, sur les mecanismes de tolerance aux fautes et sur leurs etats internes. Ces releves visent d'abord a decider de l'issue du test, ensuite a fournir des donnees utiles au diagnostic. La technique de test proposee est construite d'une part a partir d'une modelisation fonctionnelle globale de la tolerance aux fautes et de ses interactions, d'autre part a partir d'une modelisation comportementale de chaque mecanisme individuel de tolerance aux fautes. L'approche proposee privilegie le test statistique pour sa capacite a depasser les limites des criteres de test usuels. Ces travaux s'appuient d'abord sur le developpement d'un outil d'injection de fautes dans des modeles de simulation vhdl : mefisto. Ils s'appuient ensuite sur une plate-forme experimentale simulant un systeme tolerant aux fautes. Elle est developpee en vhdl et est utilisee pour illustrer notre methode de test statistique des mecanismes de tolerance aux fautes.

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Jenn, Éric. "Sur la validation des systèmes tolérant les fautes : injection de fautes dans des modèles de simulation VHDL." Toulouse, INPT, 1994. http://www.theses.fr/1994INPT069H.

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Abstract:

Les travaux theoriques et pratiques exposes dans ce memoire introduisent et justifient le choix du langage de modelisation vhdl dans l'objectif de l'integration de la validation par injection de fautes au developpement des systemes surs de fonctionnement. Ce memoire presente tout d'abord une synthese critique des travaux anterieurs portant sur l'injection de fautes en insistant plus particulierement sur les aspects lies aux concepts de modelisation et d'abstraction. On montre ensuite l'interet de la simulation tant du point de vue de la mise en uvre de l'injection de fautes que de l'integration de la validation des proprietes de surete de fonctionnement au processus de conception. Apres avoir justifie le choix de la simulation a evenements discrets, on propose une formalisation de certaines techniques d'injection selon ce principe ; puis, sachant que le choix d'une technique depend non seulement de sa capacite theorique a resoudre un probleme mais aussi et surtout de sa capacite a etre mise en uvre, on traite le probleme de l'optimisation d'une simulation dans le contexte de l'injection de fautes et on decrit un ensemble de methodes de simulation multiniveau (statiques et dynamiques) destinees a favoriser la realisation de cet objectif. Dans ce contexte, on montre que le langage vhdl offre un ensemble de proprietes (puissance d'expression, normalite, modularite, etc. ) favorables a son utilisation pour la validation. Apres avoir introduit les principales caracteristiques de ce langage, differentes solutions de mise en uvre des techniques d'injection sont elaborees (injection directe et indirecte ; usage des fonctions de resolution, des configurations, etc. ). On souligne cependant certaines limitations inherentes au langage et on presente des extensions qui permettent de les contourner. Ces techniques d'injection de fautes sont concretisees par leur integration dans un outil, mefisto, dont on decrit la structure, les fonctionnalites et le mode de fonctionnement. Enfin, cet outil est applique a un modele de processeur afin de comparer deux techniques d'injection particulieres parmi celles proposees: injection directe sur les signaux et injection directe sur les variables. Ce contexte experimental est employe pour illustrer les methodes de simulation multiniveau, pour proceder a la mise en uvre des techniques d'injection en vhdl que l'on a identifiees et pour valider les principes qui sous-tendent l'outil mefisto

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Caunègre, Pascal. "Contribution au test des circuits mixtes : modélisation et simulation de fautes." Toulouse, INSA, 1996. http://www.theses.fr/1996ISAT0018.

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Abstract:

Les recherches presentes dans cette these contribuent au test des circuits analogiques ou mixtes par l'etude des modeles de fautes et par la realisation d'outils de simulation de fautes. Les defauts physiques survenant lors de la fabrication des circuits sont inventories. Differents modeles et techniques d'injection de fautes permettant de simuler ces defauts dans les circuits analogiques sont envisages et evalues a l'aide de circuits a base de transistors mos ou bipolaires. L'effet ces defauts sur une cellule logique est analyse et l'adequation de modeles de fautes logiques existants est etudiee. De nouveaux modeles sont introduits et la construction d'un catalogue de modeles de fautes est proposee. Les court-circuits intervenant entre les signaux issus de deux cellules logiques sont traites par une methode faisant intervenir un simulateur mixte et des modeles comportementaux de cellule logiques. Cette etude est egalement etendue aux court-circuits dans les circuits mixtes. Des modeles comportementaux de systemes de test analogique sont realises et permettent de concevoir un banc de test virtuel aidant a l'ecriture des vecteurs de test. Des outils de simulation de fautes pour circuits analogiques ou mixtes sont developpes permettant de mesurer le taux de couverture de fautes du test et de selectionner les vecteurs de test. L'analyse de la sensibilite des mesures aux parametres du circuit est aussi mise a profit pour calculer le taux de couverture des fautes parametriques pour des circuits lineaires

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Kaâniche, Mohamed. "Evaluation de la sûreté de fonctionnement informatique. Fautes physiques, fautes de conception, malveillances." Habilitation à diriger des recherches, Institut National Polytechnique de Toulouse - INPT, 1999. http://tel.archives-ouvertes.fr/tel-00142168.

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Abstract:

Les travaux résumés dans ce mémoire ont pour cadre la sûreté de fonctionnement des systèmes informatiques. Ils couvrent plusieurs aspects complémentaires, à la fois théoriques et expérimentaux, que nous avons groupés en quatre thèmes. Le premier thème traite de la définition de méthodes permettant de faciliter la construction et la validation de modèles complexes pour l'analyse et l'évaluation de la sûreté de fonctionnement. Deux approches sont considérées : les réseaux de Petri stochastiques généralisés et la simulation comportementale en présence de fautes. Le deuxième thème traite de la modélisation de la croissance de fiabilité pour évaluer l'évolution de la fiabilité et de la disponibilité des systèmes en tenant compte de l'élimination progressive des fautes de conception. Ces travaux sont complétés par la définition d'une méthode permettant de faciliter la mise en ¿uvre d'une étude de fiabilité de logiciel dans un contexte industriel. Le troisième thème concerne la définition et l'expérimentation d'une approche pour l'évaluation quantitative de la sécurité-confidentialité. Cette approche permet aux administrateurs des systèmes de suivre l'évolution de la sécurité opérationnelle quand des modifications, susceptibles d'introduire de nouvelles vulnérabilités, surviennent dans la configuration opérationnelle, les applications, le comportement des utilisateurs, etc. Enfin, le quatrième thème porte d'une part, sur l'élaboration d'un modèle de développement destiné à la production de systèmes sûrs de fonctionnement, et d'autre part, sur la définition de critères d'évaluation visant à obtenir une confiance justifiée dans l'aptitude des systèmes à satisfaire leurs exigences de sûreté de fonctionnement, en opération et jusqu'au retrait du service.

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Fritz, Gilles. "Simulation de fautes pour l'évaluation du test en ligne de systèmes RFID." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00861871.

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Abstract:

Les systèmes RFID - pour RadioFrequency Identification - sont capables d'identifier des objets ou des personnes sans contact ni vision direct. Ainsi, leur utilisation grandit de manière exponentielle dans différents secteurs : nucléaire, aviation, ferroviaire, médical, traçabilité, contrôle d'accès... Mais ce sont surtout des systèmes fortement hétérogènes, composés de matériel analogique ou digital, et de systèmes informatique : le tag, attaché à l'objet à identifier, contenant l'identifiant de ce dernier ; le lecteur, appareil capable de venir lire les informations contenus dans les tags ; et le système informatique gérant l'ensemble des données générées par le système. Ces systèmes sont de plus en plus utilisés dans des domaines critiques ou dans des environnements difficiles, alors qu'ils sont basés uniquement sur des équipements bas coût et peu performant - les tags - ne permettant alors pas de garantir des communications robustes. Tous ces points font que le test en ligne des systèmes RFID est une tâche complexe.Cette thèse s'intéresse donc à la sûreté de fonctionnement des systèmes RFID : comment être certains que le système fonctionne comme il faut au moment où on en à besoin ? En premier, les défaillances et leurs causes ont été étudiées à l'aide d'une méthode classique : AMDE - Analyse des modes de défaillances et de leurs effets. Cette étude a permis d'identifier les points faibles des systèmes RFID. Après cela et grâce à cette analyse, il nous a été possible de définir et d'implémenter un simulateur de systèmes RFID appelé SERFID, pour Simulation et Evaluation des systèmes RFID. Ce simulateur est capable de simuler différents systèmes RFID multi-équipements (HF ou UHF, normes actuellement implémentées : ISO15693 et EPC Classe 1 Génération 2), du tag au lecteur, en passant par le canal de communication permettant aux tags et aux lecteurs de communiquer. SERFID permet aussi de connecter les lecteurs simulés à des middlewares existants ou nouveau afin des les évaluer. Pour permettre l'évaluation de la sûreté de fonctionnement des systèmes RFID, SERFID permet l'injection de fautes dynamiquement au sein des tags, lecteurs ou du canal de communication permettant de simuler différentes défaillances pouvant apparaître : diminution de la qualité de la communication ou de l'alimentation du tag, erreurs au sein de la mémoire du tag, bruit... SERFID a été notamment utilisé pour simuler et observer le comportement de systèmes RFID HF et UHF face à du bruit et des perturbations dans le canal de communication entre le tag et le lecteur. Finalement, cette thèse propose une nouvelle méthode pour détecter les tags fautifs ou vieillissants dans les applications de logistiques. Cette méthode, non intrusive et en ligne, est basée sur l'observation des performances du système au cours de son fonctionnement : le logiciel de gestion analyse les résultats des différentes identifications. A partir du taux d'erreur de lecture par tag, et en le comparant aux taux de lecture par tag précédemment observés, cette méthode est capable de déterminer quel groupe de tags est fautif ou non. Cette méthode a été évaluée par expérimentation et par simulation grâce à SERFID. Cette évaluation a permis de mettre en évidence les points forts et les faiblesses de la méthode.

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Capocchi, Laurent. "Simulation concurrente de fautes comportementales pour des systèmes à événements discrets : Application aux circuits digitaux." Phd thesis, Université Pascal Paoli, 2005. http://tel.archives-ouvertes.fr/tel-00165440.

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Abstract:

La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule
exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-
lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits
évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages
de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces
langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour
la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent
de fautes comportementales sont le manque de modèles de fautes réalistes et la difﬁculté à mettre en œuvre les algorithmes
concurrents au sein d'un noyau de simulation.
Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete
EVent system Speciﬁcation). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes
à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system
Speciﬁcation) introduit par le professeur B.P. Zeigler à la ﬁn des années 70. Le noyau de simulation BFS-DEVS intègre les
algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du
système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs
fautes et simpliﬁe également l'observabilité des résultats en ﬁn de simulation.

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Marcon, Didier. "Étude de faisabilité d'un processeur matériel spécialisé pour la simulation concurrente de fautes." Montpellier 2, 1986. http://www.theses.fr/1986MON20174.

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Abstract:

Une architecture multiprocesseurs, une organisation pipeline dans chaque processeur, et enfin la realisation physique avec des circuits specialises constituent les trois solutions qui ont ete utilisees dans cette etude pour obtenir de bonnes performances quant a la duree de la simulation

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Marcon, Didier. "Etude de faisabilité d'un processeur matériel spécialisé pour la simulation concurrente de fautes." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375994470.

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Federici, Dominique. "Simulation de fautes comportementales de systèmes digitaux décrits à haut niveau d'abstraction en VHDL." Corte, 1999. http://www.theses.fr/1999CORT3039.

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Abstract:

L’étude présentée dans ce mémoire entre dans le cadre de la conception des systèmes digitaux à très haute échelle d’intégration. Le but de notre travail est la définition et le développement d'un simulateur de fautes pour des systèmes digitaux décrits à haut niveau d'abstraction selon un point de vue comportemental. Pour accomplir cette tache, nous avons développé une approche intégrant les quatre étapes suivantes : - étude d'une modélisation adéquate explicitant les concepts de base des descriptions comportementales, en particulier la séparation données/commande. - choix d'un modèle de fautes comportementales. - définition d'un principe de simulation de fautes comportementales : notre méthode consiste à propager des listes de fautes à travers les éléments de base du modèle du système étudié - implémentation de ce principe : ces travaux ont été réalisés à partir des concepts de la théorie des objets offrant ainsi la possibilité d’élaborer un outil évolutif. La validation de notre approche est mise en oeuvre à travers l’étude d'un exemple : le registre 8-bit.

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Charif, Mohamed El Amir. "Conception, simulation parallèle et implémentation de réseaux sur puce hautes performances tolérants aux fautes." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT075/document.

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Abstract:

Grâce à une réduction considérable dans les dimensions des transistors, les systèmes informatiques sont aujourd'hui capables d'intégrer un très grand nombre de cœurs de calcul en une seule puce (System-on-Chip, SoC). Faire communiquer les composants au sein d'une puce est aujourd'hui assuré par un réseau de commutation de paquet intégré, communément appelé Network-on-Chip (NoC). Cependant, le passage à des technologies de plus en plus réduites rend les circuits plus vulnérables aux fautes et aux défauts de fabrication. Le réseau sur puce peut donc se retrouver avec des routeurs ou des liens non-opérationnels, qui ne peuvent plus être utilisés pour le routage de paquets. Par conséquent, le niveau de flexibilité offert par l'algorithme de routage n'a jamais été aussi important. La première partie de cette thèse consiste à proposer une méthodologie généralisée, permettant de concevoir des algorithmes de routage hautement flexibles, combinant tolérance aux fautes et hautes performances, et ce pour n'importe quelle topologie réseau. Cette méthodologie est basée sur une nouvelle condition suffisante pour l'absence d'interblocages (deadlocks) qui, contrairement aux méthodes existantes qui imposent des restrictions importantes sur l'utilisation des buffers, s'évalue de manière dynamique en fonction de chaque paquet et ne requiert pas un partitionnement stricte des canaux virtuels (virtual channels). Il est montré que ce degré élevé de liberté dans l'utilisation des buffers a un impact positif à la fois sur les performances et sur la robustesse du NoC, sans pour autant augmenter la complexité en termes d'implémentation matérielle. La seconde partie de la thèse s'intéresse à une problématique plus spécifique, qui est celle du routage dans des topologies tri-dimensionnelles partiellement connectées, qui vont vraisemblablement être en vigueur à cause du coût important des connexions verticales, réalisées en utilisant la technologie TSV (Through-Silicon Via). Cette thèse introduit un nouvel algorithme de routage pour ce type d'architectures nommé "First-Last". Grâce à un placement original des canaux virtuels, cet algorithme est le seul capable de garantir la connectivité totale du réseau en présence d'un seul pilier de TSVs de coordonnées arbitraires, tout en ne requérant de canaux virtuels que sur deux des ports du routeur. Contrairement à d'autres algorithmes qui utilisent le même nombre total de canaux virtuels, First-Last n'impose aucune règle sur la position des piliers, ni sur les piliers à sélectionner durant l'exécution. De plus, l'algorithme proposé ayant été construit en utilisant la méthode décrite dans la première partie de la thèse, il offre une utilisation optimisée des canaux virtuels ajoutés. L'implémentation d'un nouvel algorithme de routage implique souvent des changements considérables au niveau de la microarchitecture des routeurs. L'évaluation de ces nouvelles solutions requiert donc une plateforme capable de simuler précisément l'architecture matérielle du réseau au cycle près. De plus, il est essentiel de tester les nouvelles architectures sur des tailles de réseau significativement grandes, pour s'assurer de leur scalabilité et leur applicabilité aux technologies émergentes (e.g. intégration 3D). Malheureusement, les simulateurs de réseaux sur puce existants ne sont pas capables d'effectuer des simulations sur de grands réseaux (milliers de cœurs) assez vite, et souvent, la précision des simulations doit être sacrifiée afin d'obtenir des temps de simulation raisonnables. En réponse à ce problème, la troisième et dernière partie de cette thèse est consacrée à la conception et au développement d'un modèle de simulation générique, extensible et parallélisable, exploitant la puissance des processeurs graphiques modernes (GPU). L'outil développé modélise l'architecture d'un routeur de manière très précise et peut simuler de très grands réseaux en des temps record
Networks-on-Chip (NoCs) have proven to be a fast and scalable replacement for buses in current and emerging many-core systems. They are today an actively researched topic and various solutions are being explored to meet the needs of emerging applications in terms of performance, quality of service, power consumption, and fault-tolerance. This thesis presents contributions in two important areas of Network-on-Chip research:- The design of ultra-flexible high-performance deadlock-free routing algorithms for any topology.- The design and implementation of parallel cycle-accurate Network-on-Chip simulators for a fast evaluation of new NoC architectures.While aggressive technology scaling has its benefits in terms of delay, area and power, it is also known to increase the vulnerability of circuits, suggesting the need for fault-tolerant designs. Fault-tolerance in NoCs is directly tied to the degree of flexibility of the routing algorithm. High routing flexibility is also required in some irregular topologies, as is the case for TSV-based 3D Network-on-Chips, wherein only a subset of the routers are connected using vertical connections. Unfortunately, routing freedom is often limited by the deadlock-avoidance method, which statically restricts the set of virtual channels that can be acquired by each packet.The first part of this thesis tackles this issue at the source and introduces a new topology-agnostic methodology for designing ultra-flexible routing algorithms for Networks-on-Chips. The theory relies on a novel low-restrictive sufficient condition of deadlock-freedom that is expressed using the local information available at each router during runtime, making it possible to verify the condition dynamically in a distributed manner.A significant gain in both performance and fault-tolerance when using our methodology compared to the existing static channel partitioning methods is reported. Moreover, hardware synthesis results show that the newly introduced mechanisms have a negligible impact on the overall router area.In the second part, a novel routing algorithm for vertically-partially-connected 3D Networks-on-Chips called First-Last is constructed using the previously presented methodology.Thanks to a unique distribution of virtual channels, our algorithm is the only one capable of guaranteeing full connectivity in the presence of one TSV pillar in an arbitrary position, while requiring a low number of extra buffers (1 extra VC in the East and North directions). This makes First-Last a highly appealing cost-effective alternative to the state-of-the-art Elevator-First algorithm.Finally, the third and last part of this work presents the first detailed and modular parallel NoC simulator design targeting Graphics Processing Units (GPUs). First, a flexible task decomposition approach, specifically geared towards high parallelization is proposed. Our approach makes it easy to adapt the granularity of parallelism to match the capabilities of the host GPU. Second, all the GPU-specific implementation issues are addressed and several optimizations are proposed. Our design is evaluated through a reference implementation, which is tested on an NVidia GTX980Ti graphics card and shown to speed up 4K-node NoC simulations by almost 280x

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Elleuch, Ahmed. "Contribution au test des circuits intégrés : extraction automatique de liste de fautes." Montpellier 2, 1989. http://www.theses.fr/1989MON20047.

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Abstract:

L'approche pseudo-aleatoire et l'approche predeterminee, majoritairement utilisees pour le test des circuits integres logiques, ont recours a une liste de fautes hypothetiques. Une faute hypothetique est entierement definie par la donnee d'un modele logique de faute associe a une localisation dans le circuit. Le but de ce travail est d'affiner la liste de fautes prises en compte, tant au niveau de la modelisation qu'au niveau de la localisation. En ce qui concerne la localisation, une methodologie basee sur la prise en compte de la description topologique est presentee. Un outil logiciel permet l'extraction automatique de la description du circuit et de la liste de fautes a partir du dessin des masques. En ce qui concerne la modelisation des fautes, des circuits integres contenant des transistors en configuration de grille flottante ont ete realises et caracterises. Cette etude a permis d'etablir de nouveaux modeles logiques de fautes pour ce type de defaillance. De plus, une methodologie generale pour la modelisation des fautes dependantes de la topologie et de la technologie a ete etablie

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Pinède, Pascale. "Conception, réalisation et validation du simulateur concurrent de fautes LOFSCATE." Montpellier 2, 1988. http://www.theses.fr/1988MON20132.

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Capocchi, Laurent. "Simulation concurente de fautes comportementales pour des systèmes à évènements discrets : application aux circuits digitaux." Corte, 2005. http://www.theses.fr/2005CORT3088.

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Abstract:

La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule exécution. Une des premières applications de la SCC a été la simulation de Fautes Concurrente (SFC) permettant la simulation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en oeuvre les algorithmes concurrents au sein d'un noyau de simulation. Pour répondre à cette problématique, nous proposons le formalisme BFS DEVS (Behavioral Fault Simulator for Discrete EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system Specification) introduit par le professeur B. P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs fautes et simplifie également l'observabilité des résultats en fin de simulation
The Concurrent and Comparative Simulation (CCS) allows several simulations on a system in one single pass. One of the first applications of CCS has been the Concurrent Fault Simulation (CFS) for fault simulation in digital systems described at the gate level. However, nowadays digital designers focus on more abstract languages such as VHDL (Very high speed integrated circuits Hardware Description Language) rather than on these logical models. Modeling and simulating digital circuits behaviors is possible using these languages, but they do not allow the concurrent simulation of faulty behaviors, also simply called faults. Technical barriers for the design of a concurrent fault simulator are on the one hand the Jack of realistic fault models and on the other hand the difficulty to integrate the concurrent algorithms into a simulation kernel. To reach this objective, we propose the BFS-DEVS formalism (Behavioral Fault Simulator for Discrete EVent system Specification). This formalism allows to model and simulate behavioral faults on discrete event system such as digital circuits described with VHDL. Its theoretical fundation is the DEVS (Discrete EVent system Specification) formalism introduced by Zeigler in the late 70's. The BFS-DEVS simulation kernel integrates the CFS concurrent algorithms and is based on a propagated fault lists technique inside the models of the system. This technique speeds up the simulation processus since it allows the simultaneous detection of several faults and also simplify results observability at the end of the simulation

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Allali, Lahcen. "Conception et réalisation du préprocesseur du simulateur concurrent de fautes LOFSCATE." Montpellier 2, 1987. http://www.theses.fr/1987MON20111.

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Ghostine, Rony. "Influence des fautes transitoires sur la fiabilité d'un système contrôlé en réseau." Thesis, Vandoeuvre-les-Nancy, INPL, 2008. http://www.theses.fr/2008INPL023N/document.

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Abstract:

Ce travail s'inscrit dans le cadre de l'évaluation de la sûreté de fonctionnement des systèmes commandés en réseau (SCR). La capacité des systèmes de commandes à compenser les effets de certaines défaillances de composants amène à redéfinir le concept de défaillances du système. La conséquence est que l'évaluation de la fiabilité prévisionnelle du système est dépendante de l'évaluation fonctionnelle et devient impossible avec les méthodes traditionnelles de la sûreté de fonctionnement. Pour surmonter ces difficultés, une approche basée sur la modélisation en vue de la simulation est proposée. Nous avons choisi les Réseaux d'activités stochastiques (SAN) largement connus dans la modélisation des protocoles de communication ainsi que dans les études de la sûreté de fonctionnement. Dans un premier temps, nous avons cherché à identifier l'incidence de deux types de défaillances fugitives : la perte d'un échantillon d'une part et le retard d'un échantillon dans la boucle de régulation d'autre part. Après, nous simulons le comportement en présence des deux types de perturbations simultanément, mettant en évidence des effets cumulatifs. Si on tient compte maintenant du fait que l'origine des pertes ou retards est due à la présence du réseau, il faut l'introduire dans le modèle. On introduit alors dans le modèle global du système la représentation SAN d'un réseau CAN et l'injection des défaillances dans celui-ci. La méthode de Monte Carlo est utilisée pour estimer les indicateurs de sûreté de fonctionnement et on montre l'influence de certains facteurs comme la charge du réseau par exemple. Nous avons proposé une méthode et les outils associés pour approcher cette évaluation par simulation et ainsi apporter une aide à la conception des systèmes satisfaisant à des exigences critiques sur certains paramètres de performance
Achieved work in this thesis deals with dependability evaluation of networked controlled system (NCS). The ability of control system to offset the effects of some components’ failure leads to redefine the concept of system failure. Consequently the reliability evaluation is dependent on functional parameters and becomes impossible with traditional dependability methods. This work aims at bringing a contribution relative to this aspect. To overcome these difficulties, an approach based on both modelling and simulation is proposed. We choose to work with stochastic activity network (SAN) widely used in modelling communication protocols as well as in dependability studies. First we sought to identify the incidence of two types of transient faults: loss of samples and delay within the control loop. Next we simulate the behaviour in the presence of two types of disturbances at the same time highlighting the cumulative effects. In fact the origin of the loss or delay information inside the control loop is due to the presence of the network, this aspect must be taken into account, that is why we introduce a new model representing the Controller Area Network (CAN) and injection of possible perturbations. Monte-Carlo method is used to estimate dependability parameters showing the influence of some factors such as network load for example. We have proposed a method and associated tools to approach this evaluation by simulation and thus provide assistance in designing systems to meet requirements on certain performance parameters

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Ghostine, Rony. "Influence des fautes transitoires sur la fiabilité d'un système commandé en réseau." Phd thesis, Institut National Polytechnique de Lorraine - INPL, 2008. http://tel.archives-ouvertes.fr/tel-00320185.

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Abstract:

Ce travail s'inscrit dans le cadre de l'évaluation de la sûreté de fonctionnement des systèmes commandés en réseau (SCR). La capacité des systèmes de commandes à compenser les effets de certaines défaillances de composants amène à redéfinir le concept de défaillances du système. La conséquence est que l'évaluation de la fiabilité prévisionnelle du système est dépendante de l'évaluation fonctionnelle et devient impossible avec les méthodes traditionnelles de la sûreté de fonctionnement. Pour surmonter ces difficultés, une approche basée sur la modélisation en vue de la simulation est proposée. Nous avons choisi les Réseaux d'activités stochastiques (SAN) largement connus dans la modélisation des protocoles de communication ainsi que dans les études de la sûreté de fonctionnement. Dans un premier temps, nous avons cherché à identifier l'incidence de deux types de défaillances fugitives : la perte d'un échantillon d'une part et le retard d'un échantillon dans la boucle de régulation d'autre part. Après, nous simulons le comportement en présence des deux types de perturbations simultanément, mettant en évidence des effets cumulatifs. Si on tient compte maintenant du fait que l'origine des pertes ou retards est due à la présence du réseau, il faut l'introduire dans le modèle. On introduit alors dans le modèle global du système la représentation SAN d'un réseau CAN et l'injection des défaillances dans celui-ci. La méthode de Monte Carlo est utilisée pour estimer les indicateurs de sûreté de fonctionnement et on montre l'influence de certains facteurs comme la charge du réseau par exemple. Nous avons proposé une méthode et les outils associés pour approcher cette évaluation par simulation et ainsi apporter une aide à la conception des systèmes satisfaisant à des exigences critiques sur certains paramètres de performance.

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Federici, Dominique. "Habilitation à Diriger des Recherches Discipline : Informatique Simulation Concurrente de Systèmes à Evénements Discret : Concepts et Applications." Habilitation à diriger des recherches, Université Pascal Paoli, 2006. http://tel.archives-ouvertes.fr/tel-00603867.

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Abstract:

Les actions de recherche présentées entre dans le cadre de l'axe " Modélisation et conception des Systèmes " du laboratoire UMR CNRS 6134. Action " DEVS Concurrent " Ce travail a permis de définir le formalisme BFSDEVS (Behavioral Fault Simulator for Discrete EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes à événements discrets. Il dérive du formalisme DEVS (Discrete EVent system Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFSDEVS intègre les algorithmes concurrents de la Simulation Comparative Concurrente qui permettent donc d'accélérer le processus de simulation. Action " Test de Circuits " Le test de circuits à haut niveau d'abstraction et plus particulièrement la simulation de fautes a permis de valider notre formalisme BFSDEVS. En effet, l'utilisation de BFSDEVS pour modéliser des descriptions VHDL (Very high speed integrated circuits Hardware Description Language) couplée à une technique de propagation de listes de fautes on permis d'obtenir un simulateur de fautes. Action " Détection de pannes dans les systèmes électrique " Une autre application que nous développons concerne la détection de pannes dans les circuits électriques au sein de systèmes d'énergie renouvelable. Action " Modélisation Informatique pour les Sciences Humaines et Sociales " Enfin, des recherches sont menées au sein du projet " Identité et Cultures " de l'Université de Corse. Ils concernent : * la multi représentation de données dans les Systèmes d'Informations Géographiques. * l'analyse et la synthèse de voix pour l'apprentissage des chants polyphoniques corses.

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KHOUAS, ABDELHAKIM. "Simulation de fautes et optimisation des tests de production pour les circuits analogiques avec prise en compte des tolerances." Paris 6, 2000. http://www.theses.fr/2000PA066244.

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Abstract:

Face aux progres accomplis dans le domaine de l'integration des circuits integres vlsi, les circuits analogiques deviennent plus complexes et plus difficiles a tester. Cette these presente une nouvelle methodologie pour la simulation de fautes et l'optimisation automatique des tests de production pour les circuits integres analogiques en tenant compte des variations du processus de fabrication des circuits integres. Le simulateur de fautes est un outil indispensable au developpement de toute strategie de test, il permet de valider les techniques de conception en vue du test (dft), et de reduire les couts des tests de production. Les deux caracteristiques importantes d'un simulateur de fautes sont : precision et rapidite. Pour repondre a l'exigence de precision dans le monde analogique ou les valeurs sont imprecises et avec tolerances, nous avons defini une fonction de probabilite de detection de fautes (pdf) qui permet de quantifier le degre de detection possible d'une faute donnee. Pour la rapidite, nous avons propose un nouveau algorithme qui utilise des tests d'arret pour reduire le temps de simulation de fautes. Pour les circuits analogiques, les tests dependent de la nature du circuit a tester. Il est donc impossible de developper un generateur automatique de vecteurs de test pour tous les types de circuits. C'est pourquoi nous avons attaque le probleme de l'optimisation automatique d'ensembles de tests pre-existants. Afin de tenir compte des fluctuations du processus de fabrication, une methode d'optimisation des tests de production basee sur la fonction de probabilite de detection de fautes a ete presentee. Un prototype d'outil de simulation de fautes et d'optimisation automatique des tests de production a ete developpe pour valider notre approche. Ce prototype nous a permis de valider, sur plusieurs circuits, notre methode basee sur les probabilites de detection de fautes, et les resultats de performance obtenus sont tres encourageants.

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Alves, Fonseca Renan. "Test et Fiabilité des Mémoires SRAM." Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20055/document.

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Abstract:

Aujourd'hui, les mémoires SRAM sont faites avec les technologies les plus rapides et sont parmi les éléments les plus importants dans les systèmes complexes. Les cellules SRAM sont souvent conçues en utilisant les dimensions minimales du nœud technologique. En conséquence, les SRAM sont plus sensibles à de nouveaux phénomènes physiques qui se produisent dans ces technologies, et sont donc extrêmement vulnérables aux défauts physiques. Afin de détecter si chaque composant est défectueux ou non, des procédures de test de haut coût sont employées. Différentes questions liées à cette procédure de test sont compilées dans ce document. Un des principaux apports de cette thèse est d'établir une méthode pour définir les conditions environnementales lors de la procédure de test afin de capter des défauts non-déterministe. Puisque des simulations statistiques sont souvent utilisées pour étudier des défauts non-déterministes, une méthode de simulation statistique efficace a été spécialement conçue pour la cellule SRAM. Dans cette thèse, nous traitons aussi la caractérisation de fautes, la caractérisation de la variabilité et la tolérance aux fautes
Nowadays, Static Random Access Memories (SRAM) are made with the fastest technologies and are among the most important components in complex systems. SRAM bit-cell transistors are often designed using the minimal dimensions of the technology node. As a consequence, SRAMs are more sensitive to new physical phenomena that occur in these technologies, and hence are extremely vulnerable to physical defects. In order to detect whether each component is defective or not, high cost test procedures are employed. Different issues related to this test procedure were studied during this thesis, and are compiled in this document. One of the main contributions of this thesis was to establish a method to set the environmental conditions during the test procedure in order to capture non-deterministic faults. Since statistical simulations are often used to deal with non-deterministic faults, an efficient statistical simulation method was specially conceived for the 6 transistors SRAM bit-cell. In this thesis, we equally deal with fault characterization, variability characterization and fault tolerance

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Pantea, Alin. "Modélisation, simulation et contrôle d'une génératrice multiphasée à grand nombre de pôles pour l'éolien." Thesis, Amiens, 2017. http://www.theses.fr/2017AMIE0024/document.

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Abstract:

Depuis une quinzaine d'années, l'éolien s'est grandement développé en nombre d'infrastructures et en puissance unitaire mais il reste toujours confronté à un problème de disponibilité de par les nombreuses pannes d'ordre mécanique ou électrique. Le but de ces travaux consiste à concevoir, modéliser et piloter des aérogénérateurs tolérants aux défauts mécaniques et électriques. Pour cela, une structure basée sur une génératrice asynchrone hexaphasée à grand nombre de paires de pôles a été retenue. L'augmentation du nombre de pôles permet de s'affranchir ou de simplifier le multiplicateur, source des pannes mécaniques, tandis que l'utilisation d'une structure multiphasée permet de poursuivre la production d'énergie lors de la perte de phases au stator ou de bras du convertisseur. Une modélisation fine de la génératrice sur la méthode des circuits internes équivalents a été réalisée et un algorithme de calcul des paramètres à partir des données géométriques de la machine a été développé permettant d'automatiser le calcul pour n'importe quels stators et schémas de bobinage. Associé au convertisseur, ce modèle a été simulé avec succès et une commande vectorielle a également été introduite à ce schéma. Cette stratégie de contrôle permet d'adapter les matrices de transformation ainsi que les paramètres des régulateurs PI en fonction du défaut et confère une tolérance aux défauts électriques. Cette adaptation permet de réduire significativement les oscillations de puissance lors de la perte d'une ou plusieurs phases. Pour valider les théories développées et déjà simulées, des essais ont été réalisés avec succès sur un banc d'essai de 24kW, image d'une éolienne connectée au réseau
For around 15 years, wind turbines have found a wide popularity and increase in terms of number and power per unit but they have still to deal with mechanical and electrical faults. Then, the aim of this thesis is to design, model and control a wind turbine generator that is able to cope with these problems. For this, a structure based on a squirrel cage induction machine with 6 phases and 24 poles has been studied. Indeed, by increasing the number of poles, one can simplify or eliminate the gearbox that induces many faults while a multiphase structure allows electrical energy production when several stator phases or inverter legs are lost. For this, a precise model of the generator has been developed using the equivalent intern circuits and a parameters computing strategy that allows the determination of the parameters whatever the geometrical and electrical structure of the stator has been introduced. Associated to the power converter, this model has been simulated successfully and a field oriented control has also been inserted in the whole simulation scheme. This control strategy allows tuning of the transformation matrices and also PI regulators parameters as function of the fault and therefore is robust against electrical parameters changes. Indeed, the on-line adaptation lets to reduce significantly the power ripples that appear when one or more phases are lost. To validate the proposed method that have been previously simulated, the same test have been carry out successfully on a 24 kW prototype that is a picture, at scale 1/100, of a real advanced wind turbine connected to the grid

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Lamouchi, Rihab. "Contributions à l'observation et à la commande tolérante aux fautes des systèmes incertains." Thesis, Paris, CNAM, 2017. http://www.theses.fr/2017CNAM1134/document.

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Abstract:

Les travaux de recherche présentés dans ce mémoire portent sur la synthèse d'observateurs intervalles pour la commande tolérante aux fautes de systèmes incertains. La présence de défauts, d'incertitudes et de perturbations peut provoquer des réactions indésirables du système commandé. Dans ce contexte, nous avons développé deux approches de commande tolérante aux fautes basées sur des observateurs intervalles dans le cas où les défauts et les incertitudes sont inconnus mais bornés. La première approche, dite passive, permet de garantir la stabilité du système en boucle fermée y compris en présence de défauts actionneurs et/ou composants. La seconde approche, dite active, permet de compenser l'effet des défauts et d'assurer la stabilité et les performances désirées du système. Ces contributions sont validées par des simulations numériques
The research work presented in this thesis focuses on the design of interval observers for fault-tolerant control of uncertain systems. The presence of faults, uncertainties and disturbances in automated systems often causes undesirable reactions. In this context, two approaches of fault tolerant control have been developed based on interval observers in the case where the faults and the uncertainties are unknown but bounded. The first approach is passive and consists in ensuring the closed loop system stability even in the presence of actuator and/or component faults. The second approach, an active one, compensates the fault effect and ensures the system stability and desired performances. These contributions are validated through numerical simulations

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Liang, Liang. "Simulation ab initio des défauts étendus du Ti & en présence d'interstitiels H et O." Thesis, Université Paris-Saclay (ComUE), 2016. http://www.theses.fr/2016SACLX009/document.

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Abstract:

RÉSUMÉ : Le but de cette thèse est d’étudier en ab initio l’influence des solutés hydrogène ou oxygène sur les défauts étendus dans le titane alpha. Les résultats sont divisés en trois parties. Dans la première partie le site interstitiel octaédrique du Ti-alpha est trouvé être le site énergétiquement le plus favorable pour un H ou un O. Les calculs avec différentes concentrations en H ou O montrent que la présence d’H augmente le volume tandis que O a un effet inverse. La présence d’H en soluté diminue légèrement les constantes élastiques, la présence d’O a un effet opposé. Deux nouvelles SF sont trouvées dans la deuxième partie : une faute 0,57·(c+a) dans le plan π2 et 0,215·[1-102] dans le plan π1. La deuxième est reliée à la faible énergie de formation de la macle {10-11}. Un mécanisme de dissociation triple du cœur de la dislocation vis c+a est proposé. Mais cette dissociation ne semble pas se produire spontanément à partir d'un cœur de dislocation initialement parfait. Puisque la ségrégation à la faute signifie une diminution de l’énergie de faute, nous déduisons de nos calculs de ségrégation que la présence d'O rend sans doute la formation des SF énergétiquement plus difficile, contrairement au cas d’H. H ségrége fortement au cœur d’une dislocation vis a, avec une énergie variant de 0,06 à 0,30 eV, tandis que O y segrége très difficilement. Positionnés dans les sites les plus internes du cœur d’une dissociation prismatique métastable, en glissement, H et O induisent une dissociation dans le plan π1 ou vers une configuration prisme-π1 mélangée. Les barrières d'énergie de Peierls mesurées avec H et O dans différents sites et avec différentes concentrations montrent que H rend le glissement de la dislocation plus difficile, augmentant ainsi sans doute la cission critique résolue dans le plan prismatique, ce qui est en accord avec les mesures expérimentales. Mais les effets de H ne sont pas assez grands pour induire un glissement dévié vers le plan π1 et la dislocation continuera à glisser dans un même plan prismatique. Avec un O, la barrière d'énergie de Peierls est extrêmement élevée, beaucoup plus que celle pour un glissement dans le plan π1 ou un glissement dans le plan prismatique le plus proche. Du glissement dévié devrait ainsi être induit. Finalement, trois méthodes différentes de déformations de macles sont utilisées. Les stabilités structurale des joints de macles dépendent de leurs caractères structuraux intrinsèques mais aussi des modes de déformation appliqués. La macle la plus observée, {10-12}, et la macle {11-22} ne résistent pas à une déformation de plus de 1% ou 2% selon l’axe c. La présence de H ou O ségrégés améliorent la stabilité des macles {10-12} et {11-22}. Un modèle de dipôle de dislocations de mâclage (TD) est proposé pour permettre de simuler une TD dans une super-cellule de petite taille. Pour {10-12} et sa TD, les énergies de ségrégation de H et O mesurées au niveau du joint permettent de valider ce modèle. H et O peuvent se distribuer de manière plus ou moins homogène au joint et niveau de la TD mais pas dans les sites interstitiels de la couche atomique liée à la TD
ABSTRACT: The aim of this thesis is to study the influence of hydrogen or oxygen solutes on extended defects in alpha titanium by ab initio calculation. Results are divided into three parts. In a first part the octahedral interstitial site of alpha-Ti is found energetically more favorable for a H or an O atom. The presence of H increases the volume while O has the opposite effect. The presence of H slightly decreases the elastic constants of alpha-Ti while O has an opposite effect. In a second part two new SFs are found: 0.57·(c+a) on π2 and 0.215·[1-102] on π1 plane. The second one is related to the low formation energy of the {10-11} twin boundary. A c+a screw dislocation 3-part dissociation mechanism is proposed. However the c+a screw core tends to spread differently according to the initial core position and a complete 3-part dissociation is not found, which may mean that such a dissociation is not easily obtainable from an initially perfect dislocation core. As segregation to SF means a decrease of the SF energy, the presence of O may make the SF formation energetically more difficult, contrary to H case. H strongly segregates to the a screw dislocation core region with segregation energies varing from 0.06 to 0.3 eV while O hardly segregates to it. Both H and O in core sites change the meta-stable gliding prismatic dissociation to π1 plane or a prism-π1 plane mixed configuration. According to our measurements of Peierls energy barriers with H or O in different sites and concentrations, H makes the gliding more difficult, thus increasing the CRSS in prismatic plane, in agreement with experimental measurements. The effect of H is not big enough to induce a cross-slip of the gliding a-screw dislocation to the π1 plane and that screw will prefer to keep on gliding in its same prismatic plane. The Peierls energy barrier is extremely increased when an O is present in the core position, much higher than the barrier for π1 plane glide or a glide in the nearest prismatic plane. A cross-slip could happen in this case. In the last part, three different deformations are applied to TBs. Their structural stabilities depend not only on their intrinsic characters at the atomistic level but also on the deformation mode applied. {10-12}, {11-22} TB structures fail for deformations as low as 1% or 2% along the c-axis. The {11-21} and the {10-11} TBs are much more resistant. The presence of segregated H and O enhances the {10-12} and {11-22} TB limited stability. A twinning disconnection dipole model is proposed which allows the simulation of a TD in a size limited supercell. Segregation energy calculations with the {10-12} TB and its TD validate the model at the TB level and show that H and O should distribute more or less homogeneously to the TD core and the TB, with only a slight preference to the TD core although not at the interstitial sites of the atomic layer related to the disconnection step itself

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Debaud, Philippe. "Taummi : un systeme de generation de vecteurs, de simulation de fautes et de compilation en vue du test utilisant une methode localement exhaustive." Paris 6, 1994. http://www.theses.fr/1994PA066348.

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Abstract:

Nous presentons les modeles de fautes les plus couramment utilises et rappelons au lecteur les differents defauts physiques pouvant survenir dans un circuit vlsi. Nous soulignons les problemes de representation et decrivons la technique utilisee ainsi que son extension. Une etude comparative nous permet de caracteriser ces differents modeles et d'en evaluer les interets. Le probleme de l'aide a la conception en vue du test est extremement vaste. Nous fixons les objectifs vises et detaillons le fonctionnement des algorithmes proposes a l'aide d'exemples precis. Nous envisageons les differentes techniques pouvant etre utilisees, exposons les methodes choisies et mettons en evidence leurs qualites et leurs defauts. Les solutions retenues nous permettent d'obtenir des circuits 100% testables selon le modele des collages ou la methode des mintermes. Afin de valider les algorithmes proposes et d'en evaluer leurs performances nous avons developpe une application complete permettant d'exploiter les methodes et les techniques decrites dans ce memoire. Nous detaillons l'architecture et les possibilites du logiciel, soulignons ses qualites et ses defauts et suggerons certaines ameliorations susceptibles d'accroitre les performances de l'ensemble. Enfin, nous comparons les resultats obtenus a ceux fourni par un outil industriel en utilisant pour cela les circuits de test iscas 85 et iscas 89

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Le, Louarn Catherine. "Étude et réalisation d’un outil de simulation et de test pour le logiciel temps réel." Compiègne, 1986. http://www.theses.fr/1986COMPI224.

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Abstract:

Le test de logiciel temps réel tend à mettre en évidence des erreurs de traitement, le non respect de spécifications fonctionnelles ou de contraintes liées au code. Dans une optique « analyse de sûreté », ce test doit pouvoir être effectué indépendamment du matériel cible (dont l’acquisition n’est pas envisageable) mais doit cependant permettre d’étudier le comportement du logiciel testé en présence de défaillances simulées du matériel. Le test est utile au long des phases de développement, de validation et de maintenance d’un produit. Nous présentons ici un outil, appelé OST, qui simule l’exécution du code et le comportement de son environnement logiciel et matériel. L’exécution du test est surveillée et de nombreuses informations sont collectées automatiquement. Dans ce mémoire, nous présentons les mécanismes et objets internes qui régissent le fonctionnement de l’outil. Ensuite nous décrivons les moyens dont dispose l’utilisateur pour construire les jeux d’essais et l’environnement du logiciel sous-test. Nous définissons les moyens interactifs mis à sa disposition. Enfin la réalisation d’un prototype de l’outil est présentée ainsi que les essais d’utilisation qui ont été faits.

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Aliouat, Makhlouf. "Reprise de processus dans un environnement distribué après pannes matérielles transitoires ou permanentes." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320133.

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Ben, Abboud Youssef. "Diagnostic de pannes électriques dans les systèmes logiques." Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20012/document.

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Abstract:

Les dernières technologies comme la 65nm, 45nm et la nouvelle technologie 32nm qui sera disponible à la fin de 2010, permettent la production de circuits de plus en plus complexes avec des performances très élevées. Ces nouvelles technologies imposent donc de nouveaux challenges pour la conception de circuits, mais également pour les méthodologies de test de fabrication et de diagnostic. De ce point de vue, les défaillances observées dans ces technologies ne peuvent pas être modélisées par des fautes classiques de collage. Les fautes de délai, de court-circuit, de circuit ouvert, etc. doivent également être prises en compte. Dans ce contexte, l'objectif de cette thèse a été de développer une méthode de diagnostic logique capable à la fois de traiter un ensemble complet de modèles de fautes et de fournir une localisation fiable et précise des défaillances dans un système sur puce. Ce manuscrit est organisé comme suit. Dans la première partie, les modèles de faute existants sont analysés afin de montrer les conditions de sensibilisation de chacun d'eux. La deuxième partie présente une méthode de diagnostic logique basée sur une approche « Effet-à-Cause». La dernière partie propose une nouvelle technique de diagnostic basée sur une approche « Cause-à-Effet » et permettant de traiter les circuits séquentiels. Les deux approches de diagnostic proposées exploitent les conditions de sensibilisations afin de cibler un ensemble élargi de modèles de fautes durant le processus de diagnostic. Les deux techniques sont validées sur un ensemble important de circuits benchmark et sur des systèmes sur puce fournis par la société STMicroelectronics
Latest technologies like 65nm, 45nm and the next 32nm technology available at the end of 2010, allow the production of more and more complex and vey high performance circuits. These technologies lead to face with new challenges related to design, test and diagnosis. From this perspective, failures observed in these recent technologies can no longer be modeled by the classical stuck-at fault model. Delay faults, short-circuits, opens, etc. have also to be considered. In this context, the purpose of this thesis has been to develop a logic diagnosis approach able to deal with many types of faults as well as providing an accurate and reliable localization of failures in a system on chip. This manuscript is organized as follows. In the first part, existing fault models are analyzed in order to show the sensitization conditions related to each of them. The second part presents a logic diagnosis method based on the 'Effect-Cause' paradigm. The last part proposes another diagnosis technique based on the 'Cause-Effect' paradigm to deal with sequential circuits. The two proposed diagnosis approaches exploit the sensitization conditions in order to be able to consider a large set of fault models during the diagnosis process. Both techniques have been validated on a large set of benchmark circuits and on System-On-Chips provided by STMicroelectronics

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Fu, Jian. "Prototypage virtuel incrémental des actionneurs électromécanique pour la synchronisation en position." Thesis, Toulouse, INSA, 2016. http://www.theses.fr/2016ISAT0008/document.

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Abstract:

Dans le domaine de l'aéronautique, les concepts basés sur l’usage étendu de l'électricité dans les aéronefs plus électriques (MEA) et même tout électriques (AEA) font appel à des actionneurs électromécaniques (EMA) en replacement des actionneurs servo-hydrauliques conventionnels (HSA). Lorsque les EMA sont utilisés pour des applications d'actionnement critique comme les commandes de vol, certains problèmes spécifiques liés à l’équilibre thermique, l'inertie réfléchie, le mouvement parasite dû aux élasticités structurelles, la réponse aux fautes (grippage et rupture) et la synchronisation d’EMA actifs sur charges indépendantes ne peuvent être ignorés. La simulation apporte un support indéniable à la conception pour l’évaluation et la validation des concepts. A cet effet, il est nécessaire de développer des prototypes virtuels des EMA avec une vision système et de façon structurée pour répondre aux besoins des ingénieurs. Malheureusement, les phénomènes physiques qui apparaissent dans les EMA sont multidisciplinaires, couplés et fortement non linéaires. De nombreux logiciels commerciaux de simulation système multi-domaines sont désormais disponibles. Cependant, le processus de modélisation et les besoins des ingénieurs sont rarement pris en compte selon une vision globale, en raison du manque d'approches scientifiques pour la définition d’architectures, la modélisation incrémentale et l’amélioration de l’implémentation numérique des modèles. Dans cette thèse, le prototypage virtuel de l'EMA est adressé en utilisant le formalisme Bond-Graph. De nouvelles approches sont proposées pour permettre la modélisation incrémentale de l'EMA en vue de fournir des modèles pour la synthèse de la commande, l’évaluation de la consommation d'énergie, l'analyse thermique, le calcul des forces de réaction, la simulation de la pollution du réseau d'alimentation électrique, la réponse aux fautes et l'influence de la température. L’intérêt des modèles proposés est illustré sur l’exemple de la synchronisation de position de deux EMA actionnant des charges indépendantes
In the aerospace field, the concepts based on extended use of electricity in “More Electric Aircraft” (MEA) and even “All Electric Aircraft” (AEA), involve electromechanical actuators (EMAs) to replace conventional hydraulic servo actuators (HSAs). When EMAs are used for safety-critical actuation applications like flight controls, some specific issues related to thermal balance, reflected inertia, parasitic motion due to compliance, response to failure (jamming and free-run) and synchronization of EMAs driving independent loads cannot be ignored. The simulation-aided design process can efficiently support the assessment and validation of the concepts fixing these issues. For that, virtual prototypes of EMAs at system-level have to be developed in a structured way that meets the engineers’ needs. Unfortunately, the physical effects governing the EMAs behavior are multidisciplinary, coupled and highly nonlinear. Although numerous multi-domain and system-level simulation packages are now available in the market of simulation software, the modelling process and the engineers’ needs are rarely addressed as a whole because of lack of scientific approaches for model-based architecting, multi-purpose incremental modelling and model implementation for efficient numerical simulation. In this thesis, the virtual prototyping of EMAs is addressed using the Bond-Graph formalism. New approaches are proposed to enable incremental modelling of EMAs that provides models supporting control design, energy consumption and thermal analysis, calculation of reaction forces, power network pollution simulation, prediction of response to faults and influence of temperature. The case of preliminary design of EMAs position synchronization is used to highlight the interests and advantages of the proposed process and models of EMAs

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Ferrigno, Julie. "Caractérisation de circuits intégrés par émission de lumière statique et dynamique." Thesis, Bordeaux 1, 2008. http://www.theses.fr/2008BOR13719/document.

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Abstract:

Les circuits VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) occupent une grande place dans le monde des semi-conducteurs. Leur complexi?cation croissante est due à la demande de plus en plus fortes des grands domaines d’application, de la micro-informatique au spatial. Cependant, la complexité engendre de nombreux défauts que l’on doit prévoir ou détecter et analyser de manière à ne pas les voir se multiplier. De nombreuses techniques d’analyse de défaillance ont été développées et sont toujours largement utilisées dans les laboratoires. Cependant, nous nous sommes attachés à intégrer une nouvelle approche au processus de défaillance : la simulation de fautes dans les circuits VLSI et ULSI de technologie CMOS. Ce type d’approche permet d’aborder une analyse plus rapidement plus facilement, mais joue également un rôle prédictif de défaut dans les structures de transistors MOS
VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) take the most important place in semi-conductor domain. Their complexi?cation is growing and is due to the bigger and bigger request from the manufacturers such as automotive domain or space application. However, this complexicity generates a lot of defects inside the components. We need to predict or to detect and analyze these defects in order to stop these phenomena. Lot of failure analyzis techniques were developped inside the laboratories and are still used. Nevertheless, we developped a new approach for failure analysis process : the faults simulation for CMOS integrated circuits. This particular kind of approach allows us to reach the analysis in more e?ective and easier way than usual. But the simulations play a predictive role for structures of MOS transistors

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Rahmouni, Mohamed Khaled. "Définition d’un flot de conception basé sur la simulation conjointe du matériel et du logiciel pour des systèmes destinés à la protection des réseaux électriques." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0105.

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Abstract:

Les méthodes de conception et de validation des parties matérielles/logicielles classiquement utilisées chez Schneider Electric ne permettent plus de maitriser complètement la complexité des architectures modernes. Ce travail vise à optimiser le flot de conception des équipements de protection en exploitant des approches basées sur la simulation conjointe du matériel et du logiciel embarqué. Il s’agit d’étendre l’utilisation des techniques de simulation SystemC largement utilisées dans le domaine des systèmes sur puce (SoC) à l’industrie des équipements de protection et plus largement à celle des systèmes sur cartes. En plus du transfert technologique des approches simulation SystemC ainsi que du prototypage virtuel pour résoudre des problématiques d’exploration d’architectures relais, ce travail suggère l’utilisation des prototypes virtuels à des fins qualité en automatisant les tests de validation produit
The methods classically used at Schneider to design and validate the hardware/software relay parts can no longer fully master the complexity of modern architectures. This work aims to optimize the design flow of the relay using system simulation approaches. It is expanding the use of SystemC hardware/software simulation techniques widely used in the Systems on Chip (SoC) domain to the protection relays industry and, more generally, to the systems on board. In addition to the technological transfer for the SystemC simulation approaches and virtual prototyping for solving architecture exploration problems, this work suggests the use of virtual prototypes for ensuring quality specifications by means of automatizing the device testing phase. Furthermore, it has been possible to characterize the execution of real-time software on SystemC timed TLM platforms

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Gougeaud, Sebastien. "Simulation générique et contribution à l'optimisation de la robustesse des systèmes de données à large échelle." Thesis, Université Paris-Saclay (ComUE), 2017. http://www.theses.fr/2017SACLV011/document.

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Abstract:

La capacité des systèmes de stockage de données ne cesse de croître pour atteindre actuellement l’échelle de l’exaoctet, ce qui a un réel impact sur la robustesse des systèmes de stockage. En effet, plus le nombre de disques contenus dans un système est grand, plus il est probable d’y avoir une défaillance. De même, le temps de la reconstruction d’un disque est proportionnel à sa capacité. La simulation permet le test de nouveaux mécanismes dans des conditions quasi réelles et de prédire leur comportements. Open and Generic data Storage system Simulation tool (OGSSim), l’outil que nous proposons, supporte l’hétérogénéité et la taille importante des systèmes actuels. Sa décomposition modulaire permet d’entreprendre chaque technologie de stockage, schéma de placement ou modèle de calcul comme des briques pouvant être combinées entre elles pour paramétrer au mieux la simulation. La robustesse étant un paramètre critique dans ces systèmes, nous utilisons le declustered RAID pour assurer la distribution de la reconstruction des données d’un disque en cas de défaillance. Nous proposons l’algorithme Symmetric Difference of Source Sets (SD2S) qui utilise le décalage des blocs de données pour la création du schéma de placement. Le pas du décalage est issu du calcul de la proximité des ensembles de provenance logique des blocs d’un disque physique. Pour évaluer l’efficacité de SD2S, nous l’avons comparé à la méthode Crush, exemptée des réplicas. Il en résulte que la création du schéma de placement, aussi bien en mode normal qu’en mode défaillant, est plus rapide avec SD2S, et que le coût en espace mémoire est également réduit (nul en mode normal). En cas de double défaillance, SD2S assure la sauvegarde d’une partie, voire de la totalité, des données
Capacity of data storage systems does not cease to increase to currently reach the exabyte scale. This observation gets a real impact on storage system robustness. In fact, the more the number of disks in a system is, the greater the probability of a failure happening is. Also, the time used for a disk reconstruction is proportional to its size. Simulation is an appropriate technique to test new mechanisms in almost real conditions and predict their behavior. We propose a new software we callOpen and Generic data Storage system Simulation tool (OGSSim). It handles the heterogeneity andthe large size of these modern systems. Its modularity permits the undertaking of each storage technology, placement scheme or computation model as bricks which can be added and combined to optimally configure the simulation.Robustness is a critical issue for these systems. We use the declustered RAID to distribute the data reconstruction in case of a failure. We propose the Symmetric Difference of Source Sets (SD2S) algorithmwhich uses data block shifhting to achieve the placement scheme. The shifting offset comes from the computation of the distance between logical source sets of physical disk blocks. To evaluate the SD2S efficiency, we compared it to Crush method without replicas. It results in a faster placement scheme creation in normal and failure modes with SD2S and in a significant reduced memory space cost (null without failure). Furthermore, SD2S ensures the partial, if not total, reconstruction of data in case of multiple failures

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Charles, Anne. "Aide à la détection d'anomalies de fonctionnement de systèmes dynamiques : une approche fondée sur des modèles qualitatifs et quantitatifs." Compiègne, 1992. http://www.theses.fr/1992COMPD494.

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Abstract:

Raisonner à partir de modèles permet de résoudre certains problèmes posés par les systèmes experts de première génération. Jusqu'à présent, l'utilisation de modèles pour le diagnostic avait surtout été étudiée dans le cadre de systèmes statiques. Afin d'étendre cette étude au cas des systèmes dynamiques continus, nous proposons, dans cette thèse, une méthodologie de diagnostic appelée QDIAG, dont l'idée principale est la suivante : à partir d'un ensemble de modèles qualitatifs du système représentant son fonctionnement normal et ses pannes connues, nous comparons le résultat de la simulation de ces modèles avec les données fournies par les capteurs pour sélectionner les modèles qui produisent les résultats les plus en accord avec les données reçues. L'ensemble des modèles sélectionnés (modèles candidats) à un moment donné constitue le diagnostic évolutif du système. QDIAG a été conçue pour fonctionner en ligne. Pour cela, elle utilise la connaissance de diagnostic qu'elle a acquise et compilée hors-ligne. Elle est donc constituée de deux phases. La phase hors-ligne a pour but de construire les différents modèles du système, de simuler ces modèles avec l'algorithme QSIM, d'analyser les résultats des simulations pour ne prendre en compte que les comportements des variables observées et de classifier les modèles en fonction de leurs prédictions. La phase en ligne se décompose en trois parties : le pré-diagnostic qui consiste à sélectionner les modèles candidats au moyen de la classification accomplie hors-ligne; l'interprétation des mesures qui traduit des séquences de mesures en comportements qualitatifs; le diagnostic proprement dit, qui assure la comparaison entre les interprétations qualitatives et les prédictions pour affiner au cours du temps l'ensemble des modèles candidats. QDIAG a été testée et illustrée avec un système simple : un réservoir dont le niveau est contrôlé par un contrôleur proportionnel.

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Chatti, Nizar. "Contribution à la supervision des systèmes dynamiques à base des Bond Graphs Signés." Phd thesis, Université des Sciences et Technologie de Lille - Lille I, 2013. http://tel.archives-ouvertes.fr/tel-00957669.

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Abstract:

Les travaux présentés dans ce mémoire concernent l'étude du diagnostic de défauts simples et multiples pour des systèmes dynamiques continus et consistent à développer une stratégie de diagnostic globale pour la gestion des modes de fonctionnement en situations normale et anormale. Nous avons d'abord développé un nouveau formalisme graphique de modélisation des systèmes dynamiques émanant des BG et que nous avons appelé le BGS. Ce formalisme est très aisément interprétable grâce à un certain nombre de propriétés et de définitions que nous avons établies. L'élaboration d'un tel formalisme permet de faire appel aux propriétés structurelles et causales du BG et d'élargir leur champ d'étude pour inclure le raisonnement qualitatif. Nous avons ensuite proposé un modèle générique permettant d'intégrer les modèles Génériques de Composants (MGC) fonctionnels et les modèles BGS pour la gestion, par un automate ni, des modes de fonctionnement et des conditions de reconfiguration d'un système autonome. En fin, nous avons proposé une méthode de diagnostic des défauts simples et multiples en utilisant une approche par abduction basée sur l'étude de la propagation de défauts sur le BGS à partir des observations. La méthodologie proposée est validée par deux systèmes de complexités différentes et en l'occurrence une pile à combustible à membrane échangeuse de protons et un système électromécanique d'un véhicule électrique.

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Adolfson, Magnus. "Simulation of Emission Related Faults on a Diesel Engine." Thesis, Linköping University, Department of Electrical Engineering, 2002. http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-1506.

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Abstract:

Today's legislation on exhaust gas emissions for heavy duty diesel (HDD) vehicles is more stringent than ever and will be even more tough in the future. More over, in a few years HDD vehicles have to be equipped with OBD (On-Board Diagnostics). This place very high demands on the manufacturers to develop better engines and strategies for OBD. As an aid in the process models can be used.

This thesis presents extensions of an existing diesel engine model in Matlab/Simulink to be able to simulate emissions during standardized european test cycles. Faults in the sensor and actuator signals are implemented into the model to find out if there is an increase or decrease in the emissions. This is used to create a fault tree where it can be seen why predefined emission thresholds are exceeded. The tree is an aid when developing OBD.

The results from the simulations showed that almost no faults made the emissions cross the thresholds. The only interesting faults were faults in the ambient temperature sensor and the injection angle actuator. This means that the OBD-system only needs to monitor a few components which implies a smaller system and less work.

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Qiu, Wangqi. "Fault simulation and test generation for small delay faults." Texas A&M University, 2006. http://hdl.handle.net/1969.1/4966.

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Abstract:

Delay faults are an increasingly important test challenge. Traditional delay fault models are incomplete in that they model only a subset of delay defect behaviors. To solve this problem, a more realistic delay fault model has been developed which models delay faults caused by the combination of spot defects and parametric process variation. According to the new model, a realistic delay fault coverage metric has been developed. Traditional path delay fault coverage metrics result in unrealistically low fault coverage, and the real test quality is not reflected. The new metric uses a statistical approach and the simulation based fault coverage is consistent with silicon data. Fast simulation algorithms are also included in this dissertation. The new metric suggests that testing the K longest paths per gate (KLPG) has high detection probability for small delay faults under process variation. In this dissertation, a novel automatic test pattern generation (ATPG) methodology to find the K longest testable paths through each gate for both combinational and sequential circuits is presented. Many techniques are used to reduce search space and CPU time significantly. Experimental results show that this methodology is efficient and able to handle circuits with an exponential number of paths, such as ISCAS85 benchmark circuit c6288. The ATPG methodology has been implemented on industrial designs. Speed binning has been done on many devices and silicon data has shown significant benefit of the KLPG test, compared to several traditional delay test approaches.

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Stavrou, Andreas. "Analysis and simulation of faults in squirrel cage motors." Thesis, University of Aberdeen, 1994. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.390266.

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Abstract:

Condition based maintenance of electrical machines offers significant advantages for industry. A large part of the research effort in this area is directed towards the evaluation of fault conditions. This thesis is concerned with analysing and modelling faults in induction motors. A method for evaluating the performance of induction machines with static and dynamic eccentricity is developed, using harmonic analysis of the air gap permeance. Models able to simulate eccentricity are presented. The slip ring model equations are obtained and then used to obtain the commutator models transformed to a single reference frame. A variety of effects accompanying these fault conditions are analysed, for example variation of the eccentricity level due to unbalanced magnetic pull and the possibilities of additional vibration harmonics examined. Damping of eccentricity fields due to current redistribution, saturation and slotting are discussed. Some general steady state calculations are also presented which show that the performance of the machine need not be changed over the operating range, due to such a fault. The characteristics of combined static and dynamic eccentricity are examined and it is shown that the combined asymmetry generates additional harmonic components which are not related to those which occur when the two asymmetries take place in isolation. The development of a simulation model of machines with broken rotor bars, based on the variation in rotor parameters is presented. Experimental investigations focus mainly on observable differences in the torque transient characteristics, due to such a condition. The possibilities for using current monitoring to identify inter-turn short circuits are investigated.

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Dumont, Cyril. "Système d'agents mobiles pour les architectures de calculs auto-adaptatifs." Thesis, Paris Est, 2014. http://www.theses.fr/2014PEST1016/document.

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Abstract:

Ce travail appartient au domaine de la simulation numérique sur des plates-formes d'exécution distribuées hétérogènes telles que des grilles de calcul. Ce type de plate-forme se caractérise par des possibles changements de condition d'exécution et par une probabilité importante de défaillance de certains composants. Une application qui s'exécute dans un tel environnement se doit d'être adaptable à son contexte d'exécution et tolérante aux pannes. Face à la complexité croissante de la mise en place de cas de calcul sur des grilles de calcul, nous proposons une plateforme logicielle pour la résolution de cas de calcul numérique dans un environnement distribué hétérogène. Nos travaux apportent une solution qui se base sur un système d'agents mobiles, ce qui permet à une application de s'adapter au changement de son environnement d'exécution. Dans un premier temps, nous utilisons le langage pi calcul d'ordre supérieur pour spécifier une « ferme de travailleurs » capable de participer à la résolution de tout type de cas de calcul. Ensuite, nous énonçons des propriétés qui caractérisent le bon fonctionnement de ce système avec une logique temporelle TCTL. Pour cela, nous souhaitons modéliser notre système à l'aide d'automates temporisés à partir des termes définis par la spécification formelle en pi calcul. Dans ce but, nous définissons une transformation de termes écrits en pi calcul en automates temporisés. Les propriétés sont alors vérifiées avec l'outil UppAal. Pour valider ce travail de modélisation, nous avons réalisé le framework MCA (pour Mobile Computing Architecture). Celui-ci propose un ensemble d'outils facilitant la mise en place de composants sur un environnement distribué hétérogène dans le but d'effectuer la résolution de cas de calcul. La librairie avec laquelle sont développés ces composants, qu'ils soient mobiles ou non, est implantée en Java et se base les technologies Jini et JavaSpaces. Enfin, nous réalisons l'évaluation du framework MCA en procédant à la résolution de trois cas de calcul différents. Chacune de ces expériences, réalisées sur une grappe de 20 noeuds, nous permet de montrer les caractéristiques essentielles de notre framework : une simplicité de programmation, un faible surcoût en temps d'exécution sans l'activation de la tolérance aux pannes et une tolérance aux pannes efficace
This work belongs to the domain of numerical simulation on heterogeneous distributed platforms such as grids. This type of platform is characterized by possible changes in execution conditions and a significant probability of some components failure. An application running in such an environment must be adaptable to its execution context and fault tolerant. Facing the growing complexity of implementing computation cases on grid computing, we propose a software platform which solves numerical computation cases in a distributed heterogeneous environment. Our work provides a solution based on a mobile agent system, which allows an application to adapt to change in its execution environment. At first, we use the higher-order pi calculus language to specify a « farm of workers » able to take part in solving any type of computation case. Then we set the properties that characterize the system's correct execution with a temporal logic TCTL. In order to do this, we perform a temporal modeling system based on terms defined by the formal specification in pi calculus. To achieve this transformation, we define a translation of terms written in pi calculus into timed automata. The properties are verified with the UppAal tool. To validate this modeling work, we develop the MCA (for Mobile Computing Architecture) framework. It offers a set of tools which facilitate the implementation of distributed heterogeneous components in order to solve computation cases. These components, mobile or not, are developed with a library written in Java and which uses Jini and JavaSpaces technologies. Finally, our framework is evaluated through the resolution of three different computation cases. Each of these experiments, performed on a 20 node cluster allow us to highlight our framework's main characteristics : programming simplicity, low overhead in execution time without the fault tolerance activation and efficient fault tolerance

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Faurax, Olivier. "Évaluation par simulation de la sécurité des circuits face aux attaques par faute." Phd thesis, Université de la Méditerranée - Aix-Marseille II, 2008. http://tel.archives-ouvertes.fr/tel-00368222.

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Abstract:

Les circuits microélectroniques sécuritaires sont de plus en plus présents dans notre quotidien (carte à puce, carte SIM) et ils renferment des informations sensibles qu'il faut protéger (numéro de compte, clé de chiffrement, données personnelles).
Récemment, des attaques sur les algorithmes de cryptographie basées sur l'utilisation de fautes ont fait leur apparition. L'ajout d'une faute lors d'un calcul du circuit permet d'obtenir un résultat faux. À partir d'un certain nombre de résultats corrects et de résultats faux correspondants, il est possible d'obtenir des informations secrètes et dans certains cas des clés cryptographiques complètes.
Cependant, les perturbations physiques utilisées en pratique (impulsion laser, radiations, changement rapide de la tension d'alimentation) correspondent rarement aux types de fautes nécessaires pour réaliser ces attaques théoriques.
Dans ce travail, nous proposons une méthodologie pour tester les circuits face aux attaques par faute en utilisant de la simulation. L'utilisation de la simulation permet de tester le circuit avant la réalisation physique mais nécessite beaucoup de
temps. C'est pour cela que notre méthodologie aide l'utilisateur à choisir les fautes les plus importantes pour réduire significativement le temps de simulation.
L'outil et la méthodologie associée ont été testés sur un circuit cryptographique (AES) en utilisant un modèle de faute utilisant des délais. Nous avons notamment montré que l'utilisation de délais pour réaliser des fautes permet de générer des fautes correspondantes à des attaques connues.

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Su, Lang. "Fault simulation for stuck-open faults in CMOS combinational circuits." Ohio : Ohio University, 1993. http://www.ohiolink.edu/etd/view.cgi?ohiou1176236480.

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Lee, Chang-Hwa 1957. "Analysis of approaches to synchronous faults simulation by surrogate propagation." Thesis, The University of Arizona, 1988. http://hdl.handle.net/10150/276771.

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Abstract:

This thesis describes a new simulation technique, Synchronous Faults Simulation by Surrogate with Exception, first proposed by Dr. F. J. Hill and has been initiated under the direction of Xiolin Wang. This paper reports early results of that project. The Sequential Circuit Test Sequence System, SCIRTSS, is an automatic test generation system which is developed in University of Arizona which will be used as a target to compare against the results of the new simulator. The major objective of this research is to analyze the results obtained by using the new simulator SFSSE against the results obtained by using the parallel simulator SCIRTSS. The results are listed in this paper to verify superiority of the new simulation technique.

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Marpinard, Alain. "Effets des mécanismes d'exception sur la structure des logiciels : Application aux systémes ADA sûrs de fonctionnement." Toulouse, INSA, 1993. http://www.theses.fr/1993ISAT0004.

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Abstract:

La conception de systemes complexes necessite une decomposition du probleme en plusieurs sous-problemes, resolus separement. Un logiciel est ainsi generalement concu comme une hierarchie fonctionnelle de sous-systemes modulaires. Cette hierarchie se retrouve egalement dans l'architecture du logiciel, du fait des constructions syntaxiques utilisees. La conception d'application distingue frequemment la definition d'un comportement habituel de l'application de celle d'un comportement exceptionnel, a la fois dans le temps et dans la localisation. Le but de notre etude consiste a evaluer les consequences d'une prise en compte distincte des evenements exceptionnels sur la structure d'une application logicielle prealablement definie. L'architecture etablie ayant ete conditionnee par la conception du traitement courant, elle pourra etre remise en cause lorsque les traitements exceptionnels seront consideres. Le concepteur doit disposer de moyens permettant de maitriser ces evenements (moyens d'eviter leur apparition, ou moyens de detection et de reaction). Apres avoir rappele les principes et techniques de la surete de fonctionnement, en etudiant principalement les aspects structurels, nous comparons les mecanismes d'exception de divers langages de programmation en degageant leurs caracteristiques communes vis-a-vis de la structure des programmes les utilisant. Cette synthese nous permet de mettre en evidence les caracteristiques du langage ada par rapport a son mecanisme d'exception utilise pour implanter les traitements d'evenements exceptionnels specifies. Les difficultes rencontrees et l'importance des modifications de traitements nous ont conduit a etudier et a implanter un prototype d'aide a l'evaluation des consequences de la prise en compte d'un evenement exceptionnel sur la structure syntaxique. Cette etude est basee sur le graphe de controle de l'application d'origine et sur les modifications de structure engendrees pour l'obtention du comportement exceptionnel souhaite. Les utilisations, extensions ou ameliorations possibles de cet outil sont ensuite developpees, concluant notre redaction

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Faurax, Olivier. "Méthodologie d'évaluation par simulation de la sécurité des circuits face aux attaques par faute." Aix-Marseille 2, 2008. http://theses.univ-amu.fr.lama.univ-amu.fr/2008AIX22106.pdf.

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Abstract:

Les circuits microélectroniques sécuritaires sont de plus en plus présents dans notre quotidien (carte à puce, carte SIM) et ils renferment des informations sensibles qu’il faut protéger (numéro de compte, clé de chiffrement, données personnelles). Récemment, des attaques sur les algorithmes de cryptographie basées sur l’utilisation de fautes ont fait leur apparition. L’ajout d’une faute lors d’un calcul du circuit permet d’obtenir un résultat faux. À partir d’un certain nombre de résultats corrects et de résultats faux correspondants, il est possible d’obtenir des informations secrètes et dans certains cas des clés cryptographiques complètes. Cependant, les perturbations physiques utilisées en pratique (impulsion laser, radiations, changement rapide de la tension d’alimentation) correspondent rarement aux types de fautes nécessaires pour réaliser ces attaques théoriques. Dans ce travail, nous proposons une méthodologie pour tester les circuits face aux attaques par faute en utilisant de la simulation. L’utilisation de la simulation permet de tester le circuit avant la réalisation physique mais nécessite beaucoup de temps. C’est pour cela que notre méthodologie aide l’utilisateur à choisir les fautes les plus importantes pour réduire significativement le temps de simulation. L’outil et la méthodologie associée ont été testés sur un circuit cryptographique (AES) en utilisant un modèle de faute utilisant des délais. Nous avons notamment montré que l’utilisation de délais pour réaliser des fautes permet de générer des fautes correspondantes à des attaques connues
Microelectronic security devices are more and more present in our lives (smartcards, SIM cards) and they contains sensitive informations that must be protected (account number, cryptographic key, personal data). Recently, attacks on cryptographic algorithms appeared, based on the use of faults. Adding a fault during a device computation enables one to obtain a faulty result. Using a certain amount of correct results and the corresponding faulty ones, it is possible to extract secret data and, in some cases, complete cryptographic keys. However, physical perturbations used in practice (laser, radiations, power glitch) rarely match with faults needed to successfully perform theoretical attacks. In this work, we propose a methodology to test circuits under fault attacks, using simulation. The use of simulation enables to test the circuit before its physical realization, but needs a lot of time. That is why our methodology helps the user to choose the most important faults in order to significantly reduce the simulation time. The tool and the corresponding methodology have been tested on a cryptographic circuit (AES) using a delay fault model. We showed that use of delays to make faults can generate faults suitable for performing known attacks

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Lim, Boey Yean. "Fault simulation for supply current testing of bridging faults in CMOS circuits." Thesis, Virginia Tech, 1989. http://hdl.handle.net/10919/44122.

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Abstract:

The objective of this research is to develop and implement a method for fault simulation that considers bridging faults in CMOS circuits that are tested using supply current monitoring. The discussion is restricted to single fault detection in CMOS combinational circuits. A CMOS circuit is represented by a two-level hierarchy. At the higher level, the circuit is partitioned into modules based on the circuit layout. Each module is represented at the lower level by a switch-level graph. This representation has the advantage of structural accuracy at the lower level and efficient logic propagation at the higher level. Based on a module's switch-level graph, an exhaustive list of bridging faults corresponding to certain physical defects can be derived. Fault collapsing techniques are used to optimize the exhaustive fault list. There are two major processes in this bridging fault simulation program, logic simulation and fault sensitization at switch level. The simulation program uses preprocessing and bit-wise parallelism to minimize computation time. At the end of fault simulation, a fault coverage and fault matrices suitable for test grading and fault diagnosis are produced for each test set.

This research also identifies types of CMOS modules and uses them to analyze test generation for bridging faults. The completeness and minimality of switch-level test sets are considered for general series-parallel (GSP) modules. Finally, several single-module circuits are simulated using gate-level, switch-level and random test sets, and their effectiveness is compared.

Master of Science

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Walker, Ryan. "Localising imbalance faults in rotating machinery." Thesis, Cranfield University, 2013. http://dspace.lib.cranfield.ac.uk/handle/1826/8606.

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Abstract:

This thesis presents a novel method of locating imbalance faults in rotating machinery through the study of bearing nonlinearities. Localisation in this work is presented as determining which discs/segments of a complex machine are affected with an imbalance fault. The novel method enables accurate localisation to be achieved using a single accelerometer, and is valid for both sub and super-critical machine operations in the presence of misalignment and rub faults. The development of the novel system for imbalance localisation has been driven by the desire for improved maintenance procedures, along with the increased requirement for Integrated Vehicle Health Management (IVHM) systems for rotating machinery in industry. Imbalance faults are of particular interest to aircraft engine manufacturers such as Rolls Royce plc, where such faults still result in undesired downtime of machinery. Existing methods of imbalance localisation have yet to see widespread implementation in IVHM and Engine Health Monitoring (EHM) systems, providing the motivation for undertaking this project. The imbalance localisation system described has been developed primarily for a lab-based Machine Fault Simulator (MFS), with validation and verification performed on two additional test rigs. Physics based simulations have been used in order to develop and validate the system. An Artificial Neural Network (ANN) has been applied for the purposes of reasoning, using nonlinear features in the frequency domain originating from bearing nonlinearities. The system has been widely tested in a range of situations, including in the presence of misalignment and rub faults and on a full scale aircraft engine model. The novel system for imbalance localisation has been used as the basis for a methodology aimed at localising common faults in future IVHM systems, with the aim of communicating the results and findings of this research for the benefit of future research. The works contained herein therefore contribute to scientific knowledge in the field of IVHM for rotating machinery.

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Gomes, Alfred Vincent. "Alternate Test Generation for Detection of Parametric Faults." Diss., Georgia Institute of Technology, 2003. http://hdl.handle.net/1853/5285.

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Abstract:

Tests for detecting faults in analog and mixed-signal circuits have been traditionally derived from the datasheet speci and #64257;cations. Although these speci and #64257;cations describe important aspects of the device, in many cases these application oriented tests are costly to implement and are inefficient in determining product quality. Increasingly, the gap between speci and #64257;cation test requirements and the capabilities of test equipment has been widening. In this work, a systematic method to generate and evaluate alternate tests for detecting parametric faults is proposed. We recognize that certain aspects of analog test generation problem are not amenable to automation. Additionally, functional features of analog circuits are widely varied and cannot be assumed by the test generator. To overcome these problems, an extended device under test (DUT) model is developed that encapsulates the DUT and the DUT speci and #64257;c tasks. The interface of this model provides a well de and #64257;ned and uniform view of a large class of devices. This permits several simpli and #64257;cations in the test generator. The test generator is uses a search-based procedure that requires evaluation of a large number of candidate tests. Test evaluation is expensive because of complex fault models and slow fault simulation techniques. A tester-resident test evaluation technique is developed to address this issue. This method is not limited by simulation complexity nor does it require an explicit fault model. Making use of these two developments, an efficient and automated test generation method is developed. Theoretical development and a number of examples are used to illustrate various concepts that are presented in this thesis.

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Vo, Minh Toàn. "Assessment of heat pump operating faults coupled with building energy simulation using Petri net model." Thesis, La Rochelle, 2021. https://tel.archives-ouvertes.fr/tel-03685404.

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Abstract:

Les pompes à chaleur offrent une solution efficace et durable pour le chauffage et le refroidissement des bâtiments. Cependant, ces systèmes fonctionnent parfois avec une faible efficacité, en raison des défauts. Dans cette recherche, nous nous concentrons sur trois défauts de fonctionnement : les fuites de réfrigérant, l'encrassement du condenseur et l'encrassement de l'évaporateur. Ce sont les défauts de fonctionnement les plus fréquents et les plus impactés. Nous proposons de développer une méthode pour modéliser ces défauts de fonctionnement et les associer à un modèle de simulation de bâtiment. En premier lieu, nous avons développé des modèles physiques d'une pompe à chaleur résidentielle air-air afin d’estimer le coefficient de performance (COP/EER) de la pompe à chaleur, en fonction de l'intensité d'utilisation, et du défaut de fonctionnement. Ensuite, un modèle de réseau de Petri a été proposé pour déterminer a priori la structure de l'évolution des défauts. Dans un deuxième temps, nous appliquons une notion d'incertitude de la base de données des défauts pour prendre en compte différents cas de travail et généraliser le modèle d'occurrence des défauts. Nous l'avons associé à l'outil de simulation énergétique dynamique COMETh, pour simuler la consommation énergétique annuelle. Cette méthode nous permet d'analyser et de déterminer l'incertitude globale des impacts des défauts sur les performances de la pompe à chaleur et sur la consommation énergétique totale du bâtiment. La méthode a été appliquée à un cas d’étude sur un bâtiment résidentiel à Paris sur une période de 15 ans. Les résultats soulignent la possibilité de la méthodologie proposée
Heat pumps give an efficient and sustainable solution for both heating and cooling. However, these systems sometimes operate with a lower efficiency, because of the faults. In this research, we focus on three operating faults : refrigerant leakage, condenser fouling, and evaporator fouling. They are the most frequent and most impacted operating faults. They evolve undetectably over time until they start to create the energy and comfort problems. We propose to develop a method to model these operating faults and to associate them with a building simulation model. In the first place, we developed physical models of an air-to-air residential heat pump in order to predict the coefficient of performance (COP/EER) of the heat pump, as a function of the use intensity, and operating fault. Then, a Petri net model was proposed to determine a priori structure of fault evolution. In the second step, we apply a notion of uncertainty of fault database to take into account different working cases and generalize the fault occurrence model. We associated it with the dynamic energy simulation tool COMETh, a building simulation model developed by CSTB, to simulate the annual energy consumption. This method helps us to analyze and determine the global uncertainty of fault impacts on the heat pump performance and on the whole energy consumption of the building. The method was applied to a case study of residential building in Paris over 15 years. With three heat pump operating faults, the building consumption remarkably increased from the third year. At the 15th year, the building consumption is double than the standard value. The results underline the possibility of the proposed methodology

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Syal, Manan. "Untestable Fault Identification Using Implications." Thesis, Virginia Tech, 2002. http://hdl.handle.net/10919/46173.

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Abstract:

Untestable faults in circuits are defects/faults for which there exists no test pattern that can either excite the fault or propagate the fault effect to an observable point, which could be either a Primary output (PO) or a scan flip-flop. The current state-of-the-art automatic test pattern generators (ATPGs) spend a lot of time in trying to generate a test sequence for the detection of untestable faults, before aborting on them, or identifying them as untestable, given enough time. Thus, it would be beneficial to quickly identify faults that are redundant/untestable, so that tools such as ATPG engines or fault simulators do not waste time targeting these faults. Our work focuses on the identification of untestable faults at low cost in terms of both memory and execution time. A powerful and memory efficient implication engine, which is used to identify the effect(s) of asserting logic values in a circuit, is used as the basic building block of our tool. Using the knowledge provided by this implication engine, we identify untestable faults using a fault independent, conflict based analysis. We evaluated our tool against several benchmark circuits (ISCAS '85, ISCAS '89 and ISCAS '93), and found that we could identify considerably more untestable faults in sequential circuits compared to similar conflict based algorithms which have been proposed earlier.
Master of Science

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Sadou, Nabil. "Aide à la conception des systèmes embarqués sûrs de fonctionnement." Phd thesis, INSA de Toulouse, 2007. http://tel.archives-ouvertes.fr/tel-00192045.

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Abstract:

L'avancée technologique que les systèmes embarqués ont connue lors de ces dernières années les rend de plus en plus complexes. Ils sont non seulement responsables de la commande des différents composants mais aussi de leur surveillance. A l'occurrence d'événement pouvant mettre en danger la vie des utilisateurs, une certaine configuration du système est exécutée afin de maintenir le système dans un état dégradé mais sûr. Il est possible que la configuration échoue conduisant le système dans un état appelé " état redouté " avec des conséquences dramatiques pour le système et l'utilisateur. La description des scénarios qui mènent le système vers l'état redouté à partir d'un état de fonctionnement 'normal' permet de comprendre les raisons de la dérive afin de prévoir les configurations nécessaires qui permettent de les éviter Dans notre approche d'analyse de sûreté de fonctionnement des systèmes dynamiques, les scénarios sont générés à partir d'un modèle réseau de Petri. En s'appuyant sur la logique linéaire comme nouvelle représentation (basée sur les causalités) du modèle réseau de Petri, une analyse qualitative permet de déterminer un ordre partiel de franchissement des transitions et ainsi extraire les scénarios redoutés. La démarche est focalisée sur les parties du modèle intéressantes pour l'analyse de fiabilité évitant ainsi l'exploration de toutes les parties du système et le problème de l'explosion combinatoire. L'objectif final consiste en la détermination de scénarios minimaux. En effet, un scénario peut bien mener vers l'état redouté sans qu'il soit minimal. Il contient des événements qui ne sont pas strictement nécessaires à l'obtention finale de l'état critique redouté. De même que la notion de coupe minimale a été définie dans le cadre des arbres de défaillance, nous proposons une définition de ce qu'est un scénario minimal dans le cas des réseaux de Petri. Pour prendre en compte La nature hybride des systèmes, nous avons développé un simulateur hybride basé sur le couplage de l'algorithme de génération de scénarios redoutés avec un solveur d'équations différentielles. L'algorithme se charge de la partie discrète modélisée par le réseau de Petri et le solveur d'équations de la partie continue modélisée par un ensemble d'équations différentielles. Afin d'avoir une approche système pour l'analyse de la sûreté de fonctionnement, nous proposons une approche qui permet de prendre en compte les exigences de sûreté dans le processus d'ingénierie des exigences qui permet d'établir un modèle de traçabilité afin de s'assurer de la prise en compte de ces exigences tout au long du cycle de vie du système. L'approche est basée sur une norme de l'ingénierie système, en l'occurrence l'EIA-632.

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Gassiat, Claire. "Simulating regional groundwater flow in layered, faulted sedimentary basins: implications for groundwater age and shale gas." Thesis, McGill University, 2013. http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=119745.

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Abstract:

Groundwater plays an important role in a wide range of geologic processes. Sedimentary basins are heterogeneous, layered and faulted which strongly impacts regional groundwater flow. An important concern is how anthropogenic alterations such as groundwater or shale gas development affect these complex systems. Heterogeneities are likely to impact groundwater age and affect geologic processes that depend on groundwater or solute fluxes. They may also enhance long term contamination of shallow aquifers from the fracturing of the target shale unit, as contaminants may migrate from the shale to shallow aquifers through preferential pathways such as faults. We use numerical modelling to study the effect of a layered system on distribution of groundwater age in a regional groundwater basin and the impact of hydraulic fracturing in a generic faulted sedimentary basin on potential contamination of a shallow aquifer. First, we show that high age zones with predictable locations occur in layered geologic systems across a wide range of hydraulic gradients, basin geometries and permeabilities. The zones of older groundwater result from two mechanisms: low groundwater velocities in the low permeability layer; and the rejuvenation of the groundwater through mixing of different flow paths near discharge zones. Second, we show that hydraulic fracturing leads to the transport of contaminants along the fault and long-term contamination of a shallow aquifer in some specific, realistic cases. The location of the hydro-fractured zone relative to the fault zone and the top of the shale is the most critical factor controlling contaminant transport potential.
L'eau souterraine joue un rôle déterminant dans de nombreux processus géologiques. Les bassins sédimentaires comportent des hétérogénéités, des couches sédimentaires ainsi que des failles géologiques, qui ont un impact important sur l'écoulement régional de l'eau souterraine. Une question essentielle est de comprendre comment les altérations anthropiques, comme l'extraction d'eau souterraine ou de gaz de schiste, affectent ces systèmes complexes. Les hétérogénéités peuvent probablement avoir un impact sur l'âge de l'eau souterraine et affecter les processus géologiques qui dépendent des flux d'eau souterraine ou de solutés. Elles peuvent aussi favoriser la contamination à long terme des nappes phréatiques par la fracturation hydraulique d'une formation de schiste, en permettant aux contaminants de migrer du schiste vers les nappes phréatiques peu profondes le long de chemins préférentiels comme les failles géologiques. Nous modélisons l'écoulement régional d'eau souterraine afin d'étudier l'effet d'un système à couches multiples sur la distribution de l'âge de l'eau souterraine, ainsi que l'impact de la fracturation hydraulique sur la contamination potentielle d'une nappe phréatique superficielle par migration le long d'une faille géologique. Premièrement, nous montrons que des zones de grands âges, dont la localisation est prévisible, se forment dans des systèmes géologiques à couche multiples pour de nombreux gradients hydrauliques, géométries et perméabilités. La formation de zones comportant de l'eau souterraine est due aux faibles vitesses de l'eau souterraine dans la couche peu perméable, ainsi qu'au rajeunissement de l'eau souterraine par mixage d'eaux issues de différentes trajectoires à proximité des zones de décharge. Deuxièmement, nous montrons que la fracturation hydraulique entraine le transport de contaminants le long de la faille géologique et la contamination à long terme d'une nappe phréatique superficielle dans certains cas réalistes. La localisation de la zone de fracturation par rapport à la faille géologique et à l'interface supérieure de la formation de schiste sont des facteurs critiques qui contrôlent le potentiel de transport de contaminants.

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Bartra, Walter Enrique Calienes. "Ferramentas para simulação de falhas transientes." reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2011. http://hdl.handle.net/10183/70241.

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Abstract:

Atualmente, a simulação de falhas é um estágio importante em qualquer desenvolvimento de Circuitos Integrados. A predição de falhas comportamentais em qualquer estagio do processo é essencial para garantir que o chip desenvolvido seja bem implementado. Vários problemas podem ser conferidos e solucionados enquanto se executa a simulação. As falhas transientes mais conhecidas são os Single-Event-Upset (SEU), as quais acontecem nos circuitos de memória, e as Single-Event Transient (SET), que acontecem em circuitos de lógica combinacional. A análise do comportamento do circuito sob falhas é fundamental para a escolha de técnicas de proteção e medição da susceptibilidade aos diferentes tipos de falhas. Neste trabalho, apresenta-se uma ferramenta para simular os efeitos que acontecem quando uma fonte de falha é inserida num circuito digital, especialmente falhas SEU. Além disso, é desenvolvido o método TMR que pode verificar a existência de uma falha e inibir que esta se propague pelo circuito todo. Foram desenvolvidos módulos para simulação de circuitos analógicos como o Oscilador Controlado por Voltagem (VCO) permitindo a visualização dos efeitos de falhas nestes circuitos. A ferramenta LabVIEWr da National Instruments é usada para criar o conjunto de Instrumentos Virtuais (VIs) para simular os SEUs. Esta é também usada pela simulação de SETs. Foram feitos várias simulações com as ferramentas desenvolvidas para validar sua funcionalidade os quais mostram resultados semelhantes aos descritos na literatura. As ferramentas desenvolvidas para simulação de falhas transientes em portas lógicas inserem falhas SET de forma automática sem análise prévia do sinal de saída. Usando as ferramentas de Lógica Booleana é possível obter resultados para fazer estudos estatísticos dos erros acontecidos e determinar tendências no comportamento das técnicas de Redundância Modular Triplo (TMR) e TMR com redundância no tempo. O modelo desenvolvido para a análise de falhas do VCO apresenta uma melhor semelhança com o resultado real que com o simulado com ferramentas comerciais.
Nowadays, the fault simulation is an important step in any IC design. Predicting the behavioral faults of any process step is essential to ensure that the design is well implemented. During the simulation various problems can be detected and corrected. The transient faults are the most well known Single-Event-Upset (SEU), which affect memory circuits, and Single-Event Transient (SET), which affect combinational logic circuits. The analyses of the circuit under faults is crucial to the choice of protection techniques and measurement of susceptibility to different types of failures. In this work a tool to simulate the effects that occur when a source of fault is inserted in a digital circuit, especially SEU faults is presented. In addition to modeling a fault, it is developed a Triple Modular Redundancy (TMR) method capable of verifying the existence of a fault preventing it from spreading through the whole circuit. It is also developed a Voltage Controled Oscillator (VCO) to view fault effects in analog circuit. LabVIEWr is used to create a set of virtual instruments to simulate SEUs. It is efficient in modeling the characteristics of SETs. It is possible with this toolkit to replicate the effects of SEUs and SETs described in the literature. The tools developed for simulation of transient faults in logic gates insert SET failures automatically without output signal prior analysis. Using the tools of Boolean Logic is possible to obtain results to make statistical studies of the errors that occurred and determine trends in the behavior of TMR with and without redundancy in time. The model developed for failature analysis of the VCO is similar to the real result with that simulated with commercial tools.

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Dissertations / Theses on the topic 'Simulation des fautes'

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