Dissertations / Theses on the topic 'Signe faible'

Le développement des organisations se réalise aujourd'hui par un recours intensif au projet innovant et aux méthodes réplicables du design thinking dont une partie de la littérature pointe le caractère non situé. Cette thèse vise à comprendre les conditions favorisant une intégration située du design dans les organisations. A la croisée des sciences du Design et les sciences de l'Information et de la Communication, il apparaît que le concept de médiation permet de considérer les « médias » comme la possibilité matérielle, sensible, et symbolique d'ouvrir à des transformations. Cette recherche a été réalisée au sein d'un centre R&D de l'industrie de la métallurgie. Au terme de cette immersion, nous proposons une approche basée sur la notion de « signe faible », consistant à identifier ce qui, au sein d'une organisation fondée sur la conception réglée, peut donner lieu à des pratiques de design. Il ne s'agit alors pas d'opposer les pratiques mais de comprendre comment elles peuvent se compléter. Afin de détailler cette notion, nous présentons les trois étapes dans le traitement d'un signe faible : l'identification, l'augmentation et l'appropriation. Cette approche de la médiation affirme que le potentiel de transformation d'une organisation réside déjà au sein de son infrastructure et qu'il correspond à des signes faibles d'une pratique de design. Elle enrichit l'approche centrée « média » du design en définissant cette activité à partir des médias et des médiations qui la constituent. Enfin, elle permet d'ouvrir une réflexion sur le rôle de la médiation dans l'acte de design favorisant un rapport inventif au système de classifications d'un praticien
The development of organizations is fulfilled by an intensive use of innovative projects and replicable methods of design thinking, of which part of the literature points out the non-situated approach. This thesis aims at understanding the conditions leading to a situated integration of design in organizations. At the crossroads of Design sciences and Information and Communication sciences, it appears that the concept of mediation can help us to consider "media" as the material, sensitive and symbolic possibility of opening up to transformations. This research was conducted within an R&D center in the metallurgy industry. At the end of this immersion, we are proposing an approach based on the notion of "weak sign", consisting in identifying what, within an organization based on systematic design, can give rise to design practices. Therefore, it is not about opposing these practices but rather to understand how they can complement each other. In order to develop this notion, we will present the three stages to process a weak sign: identifying, enhancing and assimilating. This approach affirms that potential for transformation already resides within an organization's infrastructure and corresponds to weak signs in design practices. It enriches the “media” centered approach to design by helping to define this activity as based on media and mediations. Finally, it makes it possible to initiate a reflection on the role of mediation in the act of design supporting an inventive relation to the system of classifications of a practitioner

Une etude de la dynamique du kink de sinus-gordon est envisagee en presence d'un faible champ exterieur. On developpe une equivalence soliton-particule qui permet l'utilisation d'une methode aux coordonnees collectives. Cette methode permet de reduire le nombre infini de degres de liberte de l'equation aux derivees partielles non lineaires a quelques degres de liberte dont la dynamique est decrite par un systeme d'equations differentielles ordinaires non lineaires couplees. On aborde le probleme de l'interaction kink-antikink par cette methode avec succes

De nos jours, les modules hyperfréquences doivent de plus en plus présenter non seulement des performances électriques sans cesse améliorées mais aussi des fonctionnalités nouvelles ainsi que de fortes compacités, et des coûts de fabrication les plus réduits possibles. Les perspectives attractives apportées par l'utilisation des technologies SiGe permettent aujourd'hui d'envisager la réalisation de circuits intégrés jusqu'aux fréquences millimétriques tandis que, dans le même temps, le développement rapide des technologies MEMS RF permet de réaliser de nouvelles fonctionnalités au niveau des circuits radiofréquences. Dans la première partie de ce mémoire, nous proposons un concept d'amplificateur faible bruit reconfigurable en fréquence et basé sur l'association des technologies SiGe et MEMS RF. Conception et performances simulées des amplificateurs élaborés à la fois pour une intégration monolithique et une autre par fil de soudure sont alors présentées. La deuxième partie est entièrement consacrée à la conception et la réalisation des MEMS RF suivant les spécifications que nous avons établi lors de la première partie. Conception, réalisation et caractérisation des structures MEMS RF sont présentés, pour aboutir à l'obtention de performances situées à l'état de l'art pour des capacités autant séries que parallèles. La dernière partie, traite de l'assemblage entre les deux technologies MEMS et SiGe, avec trois études réalisées sur une intégration monolithique dite " Above IC ", un assemblage par fils de soudure et un assemblage Flip Chip. Au final, des modules de test assemblés sont présentés et caractérisés
Nowadays, high frequencies modules must present electric performances unceasingly improved but also, new functionalities as well as strong compactness, and manufacturing costs, which are more and more reduced. SiGe technologies enables to plan the realization of integrated circuits until the millimetre-length frequencies while, in the same time, the fast development of RF MEMS technologies makes possible to design new functionalities. Within the framework of this memory, we will present the development of a reconfigurable in frequency Low Noise Amplifier at HIPERLAN (5. 5 GHz) and BLUETOOTH (2. 45 GHz) frequencies, thanks to the specific association of the SiGe technologies developed by STMicroelectronics and RF MEMS elaborated at LAAS-CNRS. In the first part of this memory, we propose the concept of a reconfigurable in frequency Low Noise Amplifier, which is assembled in post-processing with RF MEMS varactors on the integrated SiGe circuit. Design and simulated performances of amplifiers integrated monolithically or through wire bonding are presented. The second part is entirely devoted to the design and the realization of RF MEMS, according to the different specifications defined previously. Electromagnetic and mechanical considerations and optimised process are presented. The RF MEMS characterization led to performances located at the state of the art for varactors. The last part is dedicated to the assembly of both MEMS and SiGe technologies. Monolithic (currently called Above IC), flip chip and wire bonding integrations have been studied. Finally the assembled test modules are presented and characterized

Le transistor à effet tunnel bande à bande (TFET) est une architecture PIN à grille capable d’obtenir une pente sous le seuil inférieure à 60mV/dec à température ambiante, ce qui représente un avantage par rapport au MOSFET dans le cas d’applications basse consommation. L’objectif de cette thèse est d’étudier et de caractériser des TFETs fabriqués au CEA-LETI (sur substrats SOI avec les procédés standards CMOS), afin de comprendre et d’optimiser ces dispositifs. La première génération de TFETs a été réalisée en architecture planaire (FDSOI) et fournit une étude sur l’impact de l’hétérojonction canal source, de l’épaisseur du canal et de la température de recuit sur les performances. La seconde génération a été réalisée en architecture nanofil SiGe planaire, dont l’impact de la géométrie a été étudié en détail. Les mesures ont permis de valider l’injection par effet tunnel bande à bande, et les performances observées ont été comparées à la littérature et aux MOSFET. Par ailleurs, des caractérisations avancées ont également mené à une meilleure compréhension des caractéristiques de sortie courant-tension. Finalement, des mesures basse température nous avons confirmé la présence de défauts proches des jonctions (à l’origine des limitations de pente sous le seuil) et ainsi proposé des voies d’optimisation pour s’en affranchir
Band to band tunneling field effect transistor (TFET) is a PIN-gated architecture able to reach sub 60mV/dec subthreshold slopes at room temperature, which is an advantage over MOSFET in low power applications. The objective of this thesis is to study and characterize TFETs fabricated in CEA-LETI using MOSFET SOI technology. The first generation of devices is realized on planar FDSOI technology, and studies the impact of source/channel heterojunction, channel thickness and annealing temperature on device performances. The second generation is planar SiGe nanowire architecture, with research focusing on the impact of the wire geometry. Through measurements we were able to prove the band to band tunneling injection, while the reported performances were compared with literature and with MOSFET. Furthermore, advanced characterizations led to a better understanding of the output characteristics. Through low temperature measurements we confirmed existence of defects close to the junctions (which cause slope degradation), as well as on which process steps to improve in the future

Introduction

La réduction des dimensions des composants microélectroniques a été le principal moteur pour l'amélioration des performances, en particulier l'augmentation de la vitesse de commutation et la réduction de la consommation. Actuellement les technologies dites 32 nm sont utilisées dans la production de masse. D'après la loi de Moore, des longueurs de grille de quelques nanomètres, qui représentent une limitation physique pour les transistors MOS, devraient être utilisées dans quelques années. Cependant la simple réduction des dimensions est actuellement en train d'atteindre ses limites car elle soulève divers problèmes.
- La fabrication devient plus difficile. Par exemple, les circuits deviennent plus denses et plus complexes. Des difficultés apparaissent pour la lithographie, les interconnexions et les procédés de fabrication.
- Dans les transistors à canal long, les équipotentielles sont parallèles à la grille de sorte que le canal est confiné de façon efficace à l'interface. Quand la longueur de grille décroît, la distribution du potentiel est modifiée. Les équipotentielles se déforment en direction du substrat de sorte que le canal n'est plus contrôlé uniquement par la grille. Ce phénomène est à l'origine des effets de canal courts qui se traduisent par le décalage de la tension de seuil, une réduction de la barrière de potentiel source-canal sous l'effet de la tension de drain (DIBL), un percement éventuel, des effets de transport non stationnaire ou de saturation de la vitesse, des effets de porteurs chuads, etc. De ce fait, un changement de perspective est nécessaire pour poursuivre l'augmentation de la densité d'intégration et l'amélioration des performances anticipées par la loi de Moore. De nouveaux concepts sont nécessaires. Ils peuvent être classés de la façon suivante: empilement de grille, substrats silicium sur isolant (SOI), et ingénierie du canal. Sous cette dernière dénomination, nous incluons l'architecture du canal, le choix du matériau et l'ingénierie de la contrainte mécanique.
- L'épaisseur de l'oxyde de grille doit décroître pour maintenir un champ électrique suffisant à l'interface. En 2009, la feuille de route ITRS prévoyait à terme une épaisseur effective d'oxyde inférieure à 1 nm. A cette épaisseur, l'oxyde de silicium SiO2 n'assure plus une isolation suffisante et une fuite de grille apparaît par couplage quantique entre la grille et le canal. SiO2 doit donc être remplacé par un diélectrique à plus haute permittivité (diélectrique dit high-k). Par exemple, avec une épaisseur physique de 5nm, un diélectrique dont la permittivité relative vaut 20 peut remplacer 1 nm de SiO2. L'augmentation de l'épaisseur de diélectrique permet alors d'éviter les fuites par effet tunnel à travers la grille. Cependant, ces diélectriques peuvent sont fréquemment sujets à un piégeage du niveau de Fermi à l'interface avec le métal de grille. Intrinsèquement, ils génèrent également des phonons optiques de faible énergie qui peuvent interagir avec les électrons du canal. Avec une grille métallique la forte concentration d'électrons peut cependant écranter ces vibrations dipolaires. Enfin, les tensions de seuil du PMOS et du NMOS dépendent directement des travaux de sortie des matériaux utilisés pour la grille et le choix de l'empilement high-k/métal doit donc être fait en intégrant cette contrainte.
- Les substrats SOI sont constitués d'un film de silicium (body), séparé du substrat proprement dit par une couche enterrée de silice (BOX). Les composants sont isolés verticalement ce qui assure un premier niveau de protection contre certains effets parasites qui peuvent apparaître dans les substrats massifs, tels que courant de fuite par le substrat, photo-courant ou déclenchement parasite (latch-up) sous irradiation. L'utilisation d'un substrat SOI permet également de réduire la profondeur des jonctions, le courant de fuite et la capacité de jonction. Selon leur épaisseur, les substrats SOI sont de deux types: partiellement désertés (PD-SOI) ou totalement désertés (FD-SOI).
Les substrats PD-SOI utilisent un film silicium relativement épais (tSi > 45 nm). La charge de déplétion sous le canal ne s'étend pas jusqu'au BOX de sorte qu'une partie du film reste neutre et peut collecter les porteurs majoritaires. Si un contact supplémentaire n'est pas introduit pour les évacuer, ce type de substrat est sujet aux effets de body flottant. En effet, lorsqu'un mécanisme tel que l'ionisation par impact génère des porteurs majoritaires, ces derniers sont susceptibles de s'accumuler dans la zone neutre du body et d'induire une polarisation parasite de la jonction source qui provoque l'injection d'un courant en excès, une variation transitoire de la tension de seuil et du potentiel de body. Les substrats FD-SOI on tune épaisseur de silicium plus faible, typiquement inférieure à 20 nm. De ce fait, le film est entièrement déserté et la charge de déplétion est constante. L'excellent couplage entre la grille et le canal améliore els performances en termes de courant de drain, de pente sous le seuil et de temps de réponse à une variation de commande de grille. L'utilisation du substrat comme grille arrière est également plus efficace que pour les substrats PD-SOI. Cette propriété peut par exemple être utilisée pour contrôler électriquement la tension de seuil. Les effets de body flottant sont fortement réduits. La faible épaisseur du body et son isolation thermique par le BOX peuvent toutefois conduire à un auto-échauffement du composant et à un couplage éventuel entre les défauts des deux interfaces. Malgré ces quelques inconvénients, la technologie SOI apporte toutefois un net bénéfice en termes de performances.
- L'immunité aux effets de canal court peut être encore améliorée par rapport à celle des composants planaires grâce à l'utilisation de structures à grilles multiples qui renforcent le contrôle électrostatique du canal. Intel a annoncé récemment que sa prochaine génération de microprocesseurs, dénommée Ivy Bridge, utilisera une technologie 22 nm en remplacement de la technologie 32 nm de Sandy Bridge. Ivy Bridge utilisera des transistors de type Tri-gate FinFET pour éviter les effets de canal court. Cette architecture rend possible la réduction des dimensions du transistor, et en conséquence une réduction de la consommation et une augmentation de la fréquence d'horloge. Intel prévoit que cette technologie FinFET 22 nm sera 37% plus rapide et économisera 50% de la puissance active par rapport à la technologie 32 nm actuelle. Au-delà, les architectures à grille complètement enrobante (GAA, pour Gate-All-Around) constituent l'architecture optimale en termes de contrôle électrostatique du canal. Ce sont des architectures 3D dans lesquelles la grille entoure complètement le canal. Pour les sections les plus faibles, le canal tend vers une structure de nanofil pseudo-1D. On parle alors de NW-FET (Nanowire FET).

Le transistor FinFET - Influence de la rugosité de surface

Pour résumer ce qui vient d'être dit, la première amélioration qui peut être apportée pour repousser l'apparition des effets de canal court, et permettre ainsi une réduction des dimensions, consiste à réduire l'épaisseur du body en utilisant un substrat FD-SOI. Le contrôle électrostatique est encore amélioré grâce à l'utilisation de grilles multiples, ce qui permet de relâcher un peu les contraintes sur les épaisseurs de diélectrique de grille et du body, réduisant de ce fait le risque de dispersion technologique. Les premières mises en œuvre industrielles utilisent l'architecture FinFET. Outre son excellente résistance aux effets de canal court, celle-ci présente l'atout de ne pas nécessiter de prise de contact enterrée. Dans le FinFET, la largeur de l'aileron joue le même rôle que l'épaisseur du body et son ajustement permet d'obtenir une pente sous le seuil élevée, un coefficient de body faible et une vitesse de commutation élevée, ce qui le rend très attractif. Certaines étapes de fabrication restent toutefois délicates. C'est le cas de la structuration des ailerons. Par exemple, le parfait contrôle de la largeur des ailerons et de la forme des flancs qui doivent être parfaitement verticaux impose de faire appel à une gravure ionique réactive (RIE). Ce n'est pas gênant pour la face supérieure de l'aileron, qui est protégée par un masque dur, mais cela peut dégrader les faces verticales et les rendre rugueuses. Or l'interaction avec la rugosité de surface est le mécanisme principal qui limite la mobilité des porteurs en forte inversion. Il y a donc un risque de dégrader les propriétés de transport et, dans le pire des cas, de réduire le courant Ion en régime passant. C'est ce que nous avons voulu étudier. Comme la rugosité a un impact direct sur le transport, elle peut en principe être extraite d'une analyse détaillée de la mobilité. Ceci permet d'obtenir une information directe sur l'état des interfaces dans le transistor réel, information précieuse pour guider l'optimisation technologique. Nous présentons ici une méthode expérimentale qui fournit une évaluation quantitative de la contribution de la rugosité. Elle est basée sur une analyse détaillée de l'influence de la largeur de l'aileron sur les caractéristiques électriques en fonction de la polarisation de grille et de la température. Les FinFETs utilisés pour cette étude ont été fabriqués par l'IMEC (Leuven) sur substrat SOI, avec une épaisseur de BOX de 145 nm. Ils n'utilisent pas de technique de contrainte mécanique intentionnelle. Le canal est non dopé, avec une concentration résiduelle de bore de 10^15 cm^-3, de façon à éviter les interactions avec les impuretés ionisées et à atteindre une mobilité plus élevée. Le diélectrique de grille, HfSiON, est déposé par MOCVD, pour une épaisseur équivalente d'oxyde de 1.7 nm. Une couche de TiN, déposée par PVD est utilisée comme métal de grille. Elle est recouverte de 100 nm de silicium polycristallin. Les plots de source et de drain sont fortement dopés, à 2x10^20 cm^-3, et sont séparés de la grille de 0.2 µm. La zone d'accès sous les espaceurs verticaux est longue de 50 nm, avec un dopage de 5x10^19 cm-3. La hauteur de l'aileron est constante sur la plaque, avec une valeur de 65 nm, et le masque intègre des transistors de largeur d'aileron variable de 10 nm à 10 µm. Notez que la pente des courbes ID-VG, la transconductance, est nettement plus faible à 77 K qu'à température ambiante. Dans les transistors NMOS, le courant de drain décroît même à forte tension de grille (au dessus de 1.3 V). Il est possible de décorréler les composantes associées à la surface supérieure et aux flancs de l'aileron en analysant la variation du courant avec la largeur Wfin de l'aileron. On obtient une variation linéaire dont l'extrapolation à largeur nulle fournit la composante IDside du courant associée aux parois latérales, avec une largeur de grille équivalente égale à 2xHfin. Ce courant ne représente bien entendu pas le courant qui circulerait dans un aileron de largeur nulle, mais la composante du courant qui circule le long des flancs dans les ailerons de largeur suffisante pour que les effets de couplages entre faces soient négligeables. Le courant qui circule le long de la face supérieure de l'aileron est obtenu par différence de IDside avec le courant total. Pour analyser ces courbes il faut se rappeler des caractéristiques des principaux processus d'interaction qui sont susceptibles de limiter la mobilité: les interactions Coulombiennes sont d'autant plus efficaces qu'on est en plus faible inversion, elles sont écrantées en forte inversion et varient peu avec la température ; l'interaction avec les phonons décroît fortement quand la température décroît, du fait du gel des phonons ; enfin, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction en forte inversion, du fait de sa variation en carré du champ effectif Eeff, elle dépend peu de la température. On retrouve ces différents comportements sur les courbes mesurées. On observe en premier lieu que les courbes µeff(Ninv) présentent en faible inversion une pente positive caractéristique d'une interaction Coulombienne. Cette contribution Coulombienne est encore plus visible à basse température dans la mesure où elle devient le mécanisme d'interaction dominant du fait du gel des phonons. En forte inversion, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction, du fait de sa variation en carré du champ effectif Eeff. Or en forte inversion (Ninv>5x10^12 cm^-2), on observe que la mobilité associée aux flancs décroît plus fortement que celle de la face supérieure, ce qui indiquerait donc que les flancs sont plus rugueux que la face supérieure. En ce qui concerne les flancs, l'analyse qualitative de ces courbes indique donc que la mobilité μeffside est dominée par la rugosité en forte inversion, tandis qu'en faible inversion on est en présence d'interactions avec les phonons et les impuretés Coulombiennes. En ce qui concerne la face supérieure, on observe un comportement général similaire mais μefftop reste sensible à la température même en forte inversion ce qui montre que l'interaction avec les phonons n'est pas complètement masquée par l'interaction avec la rugosité de surface ce qui correspondrait bien à une rugosité moindre pour la face supérieure. Cette différence de rugosité se traduit par une mobilité maximum plus faible sur les flancs (μeffside=600 cm2/Vs and μefftop=650 cm2/Vs at 77K). Dans PMOS, μeffside ne présente pas une aussi forte dégradation en forte inversion que pour les NMOS et elle reste sensible à la température, ce qui indique que la mobilité le long des flancs n'est pas autant dégradée par la rugosité dans le PMOS que dans le NMOS. Ceci ne signifie pas que les caractéristiques physiques de la rugosité sont différentes dans les deux types de composants. C'est son influence sur la mobilité qui est différente. Ce résultat est à rapprocher de résultats antérieurs obtenus dans des transistors sur substrat massif pour expliquer pourquoi les mobilités de trous et d'électrons présentent une dépendance différente avec le champ effectif dans le régime de forte inversion dominé par l'interaction avec la rugosité de surface. Il a été montré par simulation que cette différence de comportement pouvait s'expliquer en tenant compte du fait que, du fait de la différence des structures de bandes, le vecteur d'onde des trous à l'énergie de Fermi, kF, est plus grand pour les trous que pour les électrons, de sorte que les deux types de porteurs ne sont pas sensibles aux mêmes longueurs d'ondes dans la statistique de distribution spatiale de la rugosité. Afin de quantifier la contribution de l'interaction avec la rugosité de surface au courant pour les deux types d'interface, nous avons extrait directement le paramètre de dégradation de la mobilité par le champ effectif, θ2. Ce paramètre traduit le terme de dégradation de second degré, associé à la présence d'une rugosité de surface. Pour obtenir une information quantitative, il faut cependant le normaliser par rapport μ0. Il ne peut pas être utilisé directement car il dépend de la température alors que l'interaction avec la rugosité n'en dépend pas. Cette dépendance est en réalité un reflet de la dépendance en température de μ0. Le paramètre adéquat pour caractériser l'influence de la rugosité est donc θ2/μ0. Ce paramètre peut être également extrait directement de la dérivée par rapport à VG de l'inverse de la mobilité effective. Pour les NMOS, l'interaction avec la rugosité d'interface est environ trois fois plus élevée pour les flancs que pour la face supérieure. Cela correspond à une augmentation d'un facteur 1.7 du coefficient Δ*λ, où Δ est l'écart-type de la rugosité et λ la longueur d'auto-corrélation. Pour les PMOS, on n'observe pas de différence significative entre les valeurs de θ2/μ0 obtenues pour les flancs et pour la face supérieure. Ceci indiquerait que, comme pour les transistors sur substrat massif, les trous sont moins affectés par la rugosité d'interface ou, du moins, sont affectés par une rugosité à plus grande longueur d'onde pour laquelle le procédé RIE joue un rôle négligeable. Il n'en reste pas moins que la rugosité des flancs dégrade la mobilité des NMOS de façon significative, ce qui confère toute leur importance aux études menées actuellement pour améliorer la gravure et mettre au point des procédés de post-traitement.

MOSFET SiGe à nanofils: Interactions avec les phonons et les défauts Coulombiens

Avec la technologie CMOS conventionnelle, les MOSFET de type P présentent une mobilité plus faible que les MOSFET de type N, du fait des différences dans les structures des bandes de valence et de conduction et, en particulier, des différences de masse effective, plus grande pour les trous que pour les électrons. L'ingénierie de la contrainte et l'utilisation de germanium ou d'alliages SiGe dans les PMOS permet de compenser ce handicap. L'application d'une contrainte mécanique se traduit par une modification de la masse effective et par une levée de dégénérescence des bandes de trous lourds et de trous légers. En particulier, l'application d'une contrainte compressive uniaxiale se traduit par une diminution de la masse effective des trous et par une réduction des interactions inter-vallées qui améliorent toutes deux la mobilité. Avec l'amélioration des technologies de fabrication des substrats SOI, il est désormais possible de réaliser des substrats de silicium contraint sur isolant (s-SOI, pour strained SOI). Ceux-ci sont obtenus en transférant sur isolant une couche de silicium contraint épitaxié sur un substrat SiGe relaxé. Le silicium ainsi transféré est en contrainte biaxiale en tension. L'amélioration de la mobilité des trous est moins importante que pour la contrainte uniaxiale et le décalage de tension de seuil est plus grand. Les PMOS SiGe à nanofils que nous avons caractérisés ont été fabriqués au CEA/LETI sur des substrats de type SOI d'orientation (100). Deux types de substrats ont été utilisés: un substrat standard et un substrat en tension biaxiale (1.3 GPa) qui ont été utilisés pour réaliser des nanofils SiGe respectivement en compression (sur substrat SOI) et non contraints (sur substrat s-SOI). Ils intègrent dans les deux cas une grille high-k/metal. Les détails du processus de fabrication sont décrits dans la référence. Les caractéristiques sont mesurées dans le régime linéaire de fonctionnement, avec une polarisation de drain VD faible, fixée à 10 mV, et pour une tension de grille variant de 0.3 V à 2 V. Ces mesures sont faites à température ambiante. On constate que les différentes structures présentent un bon contrôle de grille à l'exception notable des composants non contraints et courts pour lesquels la pente sous le seuil atteint 580 mV/dec. Les dispositifs longs présentent des pentes sous le seuil (SS) de 67 mV/dec et 65 mV/dec, donc proches de leur valeur idéale à cette température (60 mV/dec), pour les canaux non contraints et contraints. En revanche, la pente sous le seuil ne reste maîtrisée en canal court que dans le cas où SiGe est contraint en compression (100 mV/dec). Nous avons analysé également la dépendance en température de la tension de seuil Vth. La dérivée dVth/dT peut en effet être utilisée pour extraire le dopage moyen dans le canal. Nous en déduisons que le dopage moyen dans le canal des transistors à canal SiGe non contraint est environ 25 fois plus élevé que dans les transistors contraints en compression, bien que le procédé de fabrication soit identique. Les courbes µeff(Ninv) ainsi extraites ont été tracées, pour les transistors non contraints et contraints en compression, pour des canaux courts et longs, et pour des températures allant de 77 K à 300 K. Avec SiGe contraint, les transistors courts et longs se comportent de façon similaire, avec une augmentation de la mobilité à basse température. Ce comportement est typique d'un transport dominé par les phonons (gel des phonons à basse température). On retrouve ce comportement pour SiGe non contraint, mais seulement pour les canaux longs. Pour les canaux longs, on trouve que la mobilité est améliorée d'un facteur 3,5 environ pour les transistors à canal SiGe contraint en compression. Cette amélioration attendue théoriquement montre que la contrainte en compression est bien présente, même pour les canaux de 600 nm, malgré le début de relaxation que peut produire le flambage des fils pour cette longueur. Par opposition, les canaux courts non contraints montrent un comportement opposé avec les autres cas, avec une diminution de mobilité à basse température, particulièrement en faible inversion. Ce type de comportement est normalement observé lorsque les interactions Coulombiennes prennent le pas sur les interactions avec les phonons. La mobilité est alors dégradée. De façon cohérente, on observe de fait que la mobilité apparente des transistors à canal court est environ 6.5 fois plus faible pour les canaux non contraints que pour les canaux contraints, au lieu du facteur 3.5 observé pour les canaux plus longs. Dans une deuxième étape, de façon à décorréler les différents types d'interaction présentes de façon plus quantitative, nous avons extrait des courbes µeff(Ninv) la mobilité en champ faible µ0 qui permet d'obtenir un bon accord entre la courbe expérimentale et le modèle classique. Dans ce modèle, θ1 est le facteur d'atténuation de premier ordre de la mobilité. Il intègre tous les effets participant à la dégradation de mobilité sous l'effet d'un champ transverse et, par conséquent, l'influence de la rugosité de surface. Au premier ordre, la mobilité à faible champ µ0 résulte donc des rôles combinés des interactions avec les phonons et avec les défauts, neutres ou chargés. La mobilité faible champ augmente à basse température dans tous les cas, sauf pour les transistors à canal SiGe non contraint les plus courts. Les dépendances en température pour les interactions avec les phonons, les défauts neutres et les défauts chargés étant connues, il est possible de reconstituer ces courbes µ0(T) expérimentales par une combinaison linéaire de ces trois types d'interactions. C'est ce qui a été fait dans une troisième étape. Les trois types d'interactions sont nécessaires pour obtenir un bon accord. Il n'est pas possible de négliger les interactions avec les défauts neutres. Les interactions avec les défauts neutres et avec les défauts chargés (centres Coulombiens) ont été regroupées entre elles sous le terme interaction avec les défauts. On constate bien que l'interaction avec les phonons est prépondérante pour tous les transistors contraints en compression ainsi que pour les transistors non contraints les plus longs (600 nm). L'interaction avec les défauts est prépondérante sur toute la gamme de température pour les transistors non contraints les plus courts (40 nm). Les canaux de 100 nm représentent un cas intermédiaire où les interactions avec les défauts sont prépondérantes à basse température tandis que l'interaction avec les phonons reprend le dessus à température ambiante. Pour les transistors à canal SiGe contraint, le raccourcissement du canal ne modifie pas significativement le poids relatif des interactions avec les défauts. Pour les transistors à canal non contraint, la contribution relative des défauts est beaucoup plus importante. Elle peut atteindre 98% du total pour les canaux les plus courts. Nous proposons d'interpréter l'ensemble de ces résultats de façon cohérente en considérant d'une part que le dopant utilisé pour implanter les source et drain du transistor diffuse vers le canal par un processus de diffusion assistée par les défauts ponctuels d'implantation (lacunes, interstitiels et amas neutres ou chargés) et, d'autre part, que cette diffusion assistée est moins rapide lorsque SiGe est contraint en compression. La première hypothèse est cohérente avec de nombreuses études sur la diffusion accélérée du bore des source et drain pendant les recuits d'activation, aussi bien dans les transistors bipolaires que dans les transistors MOS. La seconde est cohérente avec des conclusions proposées dans la littérature dans le cas de films SiGe. C'est cependant la première fois qu'un tel effet serait mis en évidence dans des nanofils. Avec ces hypothèses, une zone perturbée comportant des défauts neutres et chargés serait présente près des source et drain du transistor. Cette zone d'étendrait sur une distance plus importante dans les canaux SiGe non contraints. Elle expliquerait que ces dispositifs soient moins résistants aux effets de canal court puisque leur longueur effective de canal serait plus courte. Elle expliquerait également que le dopage moyen dans le canal paraisse plus élevé dans les transistors non contraints. Elle expliquerait enfin l'importance des interactions avec les défauts dans les dispositifs SiGe non contraints les plus courts. Notons que du point de vue des applications, ces résultats sont également importants en ce qu'ils montrent que l'utilisation de SiGe contraint en compression a en réalité un intérêt double: il permet d'augmenter la mobilité et permet en outre d'atteindre des longueurs de canal plus faibles en limitant la diffusion latérale des zones dopées de source et drain.

Le transistor sans jonction (JLT) - Conduction en volume et réduction des effets de canal court

Le transistor sans jonction est un transistor dans lequel le dopage est de même type de la source au drain. Dans les versions les plus simples d'un point de vue technologique, les implantations de source et drain sont même supprimées et le dopage est entièrement uniforme. C'est donc un dispositif dans lequel la conduction est bloquée par désertion de ce canal dopé et dans lequel il est possible de créer un canal d'accumulation à forte tension de grille. Ce dispositif n'est devenu intéressant qu'avec la capacité à maîtriser des films semi-conducteurs très minces sur isolant. Ce n'est qu'à cette condition qu'il est possible d'obtenir un dispositif normalement bloqué (composant bloqué à tension de grille nulle, propriété nécessaire au fonctionnement normal d'une porte CMOS) avec des matériaux de grille présentant des valeurs usuelles de travail de sortie. Le fonctionnement du JLT est déterminé par deux tensions de référence: la tension de grille Vfb permettant d'obtenir des bandes plates à l'interface semi-conducteur / oxyde de grille et la tension de seuil Vth permettant de déserter le film dopé. En dessous de Vth le canal est complètement déserté ; entre Vth et Vfb il est partiellement déserté, avec une conduction en volume ; au dessus de Vfb un canal d'accumulation se forme en outre à l'interface avec l'oxyde de grille. De par son principe de fonctionnement, le JLT est en principe moins sensible aux défauts d'interface. Dans un MOS à inversion classique, ces défauts sont en partie écrantés en forte inversion. Ils se font sentir principalement en faible inversion, lorsqu'on passe du régime de déplétion au régime d'inversion: le niveau de Fermi au voisinage de l'interface balaye alors la totalité de la bande interdite, ce qui n'est pas le cas dans le JLT. Il est également possible d'obtenir une même charge surfacique avec des champs transverses plus faibles que dans les MOS à inversion, un canal moins confiné en surface et par conséquent une moindre dégradation des propriétés de transport par la rugosité de surface. En contrepartie, l'interaction avec les dopants est toutefois plus importante. Le JLT présente par rapport au MOS à inversion un certain nombre d'avantages, qui motivent les recherches actuelles sur ce composant: (i) il est plus facile à fabriquer puisqu'il n'est plus nécessaire d'assurer l'auto-alignement des source et drain par rapport à la grille (le dopage est uniforme), (ii) les effets de canal court sont en principe réduits ce qui permet de contrôler le DIBL et la pente sous le seuil jusqu'à des longueurs de grille très agressives, (iii) la dégradation de mobilité avec le champ transverse est en principe réduite, (iv) la résistance aux effets de canal court permet de relaxer les contraintes sur l'épaisseur du diélectrique de grille. Cependant ce dispositif demande à être étudié plus en détail. Au cours de cette thèse nous avons pu vérifier sur des composants de Tyndall le rôle important des impuretés ionisées sur la mobilité de canal qui est de ce fait très faible par rapport à ce qui peut être obtenu dans un MOS à inversion.

Les nanofils silicium en tant que capteurs - Bruit basse fréquence et limite de détection

Dans le dernier chapitre de cette thèse, nous nous intéressons enfin à l'utilisation des nanofils de silicium pour la réalisation de capteurs. La structuration du matériau sous forme de nanofils permet en effet d'augmenter le rapport surface/volume. Une modification minime de la charge sur la surface externe peut modifier le niveau de Fermi dans la section entière du nanofil, ce qui ouvre la voie à une détection électrique de cette modification de charge. Cette dernière peut résulter par exemple d'une transition entre deux états rédox d'une molécule ou d'une hybridation d'ADN. La possibilité de faire croître ces nanofils par des techniques de type "bottom-up" permet d'envisager des techniques de fabrication faible coût où le capteur est réalisé au niveau du "back-end of line" ou en "above-IC", au dessus du circuit d'adressage et de contrôle qui pourrait être intégré à l'étage CMOS. Avant d'envisager une fabrication, nous avons abordé ce sujet de façon théorique pour disposer dans un premier temps d'ordres de grandeur concernant les sensibilités qui peuvent être espérées en fonction des dimensions et du niveau de dopage des nanofils. Nous avons établi un modèle analytique simplifié, validé par des simulations par éléments finis réalisées sous FlexPDE. Pour cette approche simplifiée, nous avons supposé que la charge externe est répartie de façon homogène à la surface du nanofil. Les effets de discrétisation de la charge ne sont pas pris en compte. On calcule la variation relative de conductance G/G0, G0 étant la conductance en l'absence de charge externe, qui résulte d'une variation de la densité surfacique de charges externe Next en résolvant l'équation de Poisson dans une section transverse et une équation de dérive-diffusion selon l'axe du nanofil. Dans la plupart des publications, c'est cette variation relative de conductance qui est utilisée pour caractériser la sensibilité du nanofil en tant que capteur. Par définition, la sensibilité d'un capteur ne devrait pas dépendre de la valeur particulière de la valeur d'entrée. Dans la suite, nous considérons en fait G/G0 comme la réponse du capteur et nous définissons la sensibilité par le paramètre G/G0/Next. Ce paramètre est bien indépendant au premier ordre de la valeur particulière de Next et permet donc de comparer des dispositifs entre eux sans ambiguïté. Une légère dépendance avec Next est cependant introduite si l'on tient compte de l'atténuation de mobilité avec le champ transverse. La sensibilité maximale est alors obtenue près du seuil et décroît progressivement en accumulation. Ceci signifie qu'il est nécessaire d'adapter le type de dopage selon le signe des charges que l'on veut détecter. Par ailleurs, la sensibilité est d'autant plus grande que le diamètre des nanofils est petit. Pour un nanofil de rayon rSi, de dopage Nd (type N), recouvert d'un diélectrique d'épaisseur tox. Cependant, avec la réduction du volume actif, on s'attend également à une augmentation des fluctuations de courant associées au piégeage / dépiégeage des porteurs du canal par des pièges d'interface. Ces fluctuations sont une des causes du bruit basse fréquence dans les composants. Elles risquent de limiter le seuil de détection des capteurs à nanofils. C'est ce que nous avons voulu évaluer. Là encore, nous avons supposé que les pièges d'interface étaient répartis uniformément, avec une densité surfacique Nit à l'interface Si/SiO2 entre le canal semi-conducteur et le diélectrique entourant le nanofil. Les charges externes sont réparties avec la densité Next sur la face externe de ce diélectrique. En supposant que les phénomènes de piégeage/dépiégeage sont poissonniens, nous avons calculé l'écart-type des fluctuations de conductance qui en résultent. Nous avons défini le seuil de détection Next_th comme la densité de charge externe limite pour laquelle la variation de conductance apportée par Next_th est égale à la variation de conductance du au bruit de piégeage dépiégeage. Au premier ordre, Next_th décroît en raison inverse de la racine carrée du diamètre externe et de la longueur du nanofil. La limitation par le bruit basse fréquence peut donc être surmontée par une augmentation de la surface active du capteur. Ceci peut s'obtenir en augmentant la longueur et le diamètre du nanofil, mais au détriment de la sensibilité du capteur et de la valeur nominale de la conductance G0. Le seul degré de liberté permettant d'ajuster ces deux derniers paramètres est alors le dopage. Cette modélisation qui décrit les corrélations entre leur sensibilité et leur seuil de détection permet donc de déterminer une stratégie d'optimisation pour les capteurs à nanofils.

Conclusion

Cette thèse m'a permis d'aborder des sujets variés allant de la fabrication des composants à leur modélisation. Au début de ce résumé, j'écrivais que la réduction des dimensions est en train d'atteindre ses limites. On pourrait en déduire qu'il n'y a plus moyen d'améliorer le transistor. En réalité, ainsi que je l'ai expérimenté au cours de ce travail, il reste une multitude de pistes à explorer et la recherche sur le transistor est très loin de la fin de son histoire.

Grace aux récents développements des technologies d’intégration, il est aujourd’hui possible d’envisager la réalisation de circuits et systèmes intégrés sur Silicium fonctionnant à des fréquences auparavant inatteignables. Par conséquence, depuis quelques années, on assiste à la naissance de nouvelles applications en bande millimétrique, comme la communication sans fil à haut-débit à 60GHz, les radars automobiles à 76-77 et 79-82GHz, et l’imagerie millimétrique à 94GHz.Cette thèse vise, en premier lieu, à la définition d’une méthodologie de conception des circuits intégrés en bande millimétrique. Elle est par la suite validée au travers de son application à la conception des amplificateurs faible-bruit en technologie BiCMOS SiGe. Dans ce contexte, une attention particulière a été portée au développement d’une stratégie de conception et de modélisation des inductances localisées. Plusieurs exemples d’amplificateurs faible-bruit ont été réalisés, à un ou deux étages, employant des composants inductifs localisés ou distribués, à 60, 80 et 94 GHz. Tous ces circuits présentent des caractéristiques au niveau de l’état de l’art dans le domaine, ainsi en confirmant l’exactitude de la méthodologie de conception et son efficacité sur toute la planche de fréquence considérée. En outre, la réalisation d’un récepteur intégré pour applications automobiles à 80GHz est aussi décrite comme exemple d’une possible application système, ainsi que la co-intégration d’un amplificateur faible-bruit avec une antenne patch millimétrique intégrée sur Silicium
The interest towards millimeter waves has rapidly grown up during the last few years, leading to the development of a large number of potential applications in the millimeter wave band, such as WPANs and high data rate wireless communications at 60GHz, short and long range radar at 77-79GHz, and imaging systems at 94GHz.Furthermore, the high frequency performances of silicon active devices (bipolar and CMOS) have dramatically increased featuring both fT and fmax close or even higher than 200GHz. As a consequence, modern silicon technologies can now address the demand of low-cost and high-volume production of systems and circuits operating within the millimeter wave range. Nevertheless, millimeter wave design still requires special techniques and methodologies to overcome a large number of constraints which appear along with the augmentation of the operative frequency.The aim of this thesis is to define a design methodology for integrated circuits operating at millimeter wave and to provide an experimental validation of the methodology, as exhaustive as possible, focusing on the design of low noise amplifiers (LNAs) as a case of study.Several examples of LNAs, operating at 60, 80, and 94 GHz, have been realized. All the tested circuits exhibit performances in the state of art. In particular, a good agreement between measured data and post-layout simulations has been repeatedly observed, demonstrating the exactitude of the proposed design methodology and its reliability over the entire millimeter wave spectrum. A particular attention has been addressed to the implementation of inductors as lumped devices and – in order to evaluate the benefits of the lumped design – two versions of a single-stage 80GHz LNA have been realized using, respectively, distributed transmission lines and lumped inductors. The direct comparison of these circuits has proved that the two design approaches have the same potentialities. As a matter of fact, design based on lumped inductors instead of distributed elements is to be preferred, since it has the valuable advantage of a significant reduction of the circuit dimensions.Finally, the design of an 80GHz front-end and the co-integration of a LNA with an integrated antenna are also considered, opening the way to the implementation a fully integrated receiver

De nos jours, les modules hyperfréquences doivent de plus en plus présenter non seulement des performances électriques sans cesse améliorées mais aussi des fonctionnalités nouvelles ainsi que de fortes compacités, et des coûts de fabrication les plus réduits possibles. Les perspectives attractives apportées par l'utilisation des technologies SiGe permettent aujourd'hui d'envisager la réalisation de circuits intégrés jusqu'aux fréquences millimétriques tandis que, dans le même temps, le développement rapide des technologies MEMS RF permet de réaliser de nouvelles fonctionnalités au niveau des circuits radiofréquences. Dans la première partie de ce mémoire, nous proposons un concept d'amplificateur faible bruit reconfigurable en fréquence (HIPERLAN et BLUETOOTH), basé sur l'association des technologies SiGe et MEMS RF. Conception et performances simulées des amplificateurs élaborés à la fois pour une intégration monolithique et une autre par fil de souduresont alors présentées. La deuxième partie est entièrement consacrée à la conception et la réalisation des MEMS RF suivant les spécifications que nous avons établi lors de la première partie. Conception, réalisation et caractérisation des structures MEMS RF sont présentés, pour aboutir à l'obtention de performances situées à l'état de l'art pour des capacités autant séries que parallèles. La dernière partie, traite de l'assemblage entre les deux technologies MEMS et SiGe, avec trois études réalisées sur une intégration monolithique dite « Above IC », un assemblage par fils de soudure et un assemblage Flip Chip. Au final, des modules de test assemblés sont présentés et caractérisés

Les progrès de la technologie silicium germanium (SiGe) suscitent sa possible utilisation dans les applications à haute fréquence. Les travaux décrit dans ce mémoire visent à étudier les potentialités de cette technologie pour la réalisation de circuits intégrés monolithiques (MMIC) faibles bruit dans la bande de 10 GHz. Ce mémoire est articulé autour de trois chapitres. Le premier rappelle les contraintes auxquelles doit répondre un transistor bipolaire afin d'être utilisable dans les circuits RF millimétriques. La technologie qu'à développé STMicroelectronics pour ce domaine d'application est ensuite présentée. Enfin, le travail de caractérisation qui a été réalisé afin de valider le comportement des modèles que nous allons utiliser pour concevoir des circuits RF est présenté. Le second chapitre est consacré à la conception de circuits amplificateurs à faible bruit. La méthode de travail ainsi que les topologies de circuits sont présentées. Le résultat des caractérisations effectuées est ensuite présenté. Nous terminons en concluant au sujet des performances en terme de consommation, linéarité, gain et facteur de bruit des différents circuits. Le troisième chapitre aborde la conception de sources radiofréquence à faible bruit de phase. Les différentes topologies de circuits que nous avons étudiés sont présentées, ce qui nous a permis de mettre en évidence les topologies offrant les meilleures performances. Enfin, une technique basée sur le principe de dégénérescence de bruit, est également présentée. Ce travail nous a permis d'intégrer sur un circuit MMIC, autour d'un circuit oscillateur de type Colpitts, un dispositif réducteur de bruit. Les résultats théoriques de cette étude ont montré l'efficacité de cette méthode.

Guy de Maupassantâ s short stories â Une Aventure Parisienneâ and â Le Signeâ tell the tales of two female protagonists caught by curiosity. In â Une Aventure Parisienne,â a notaryâ s wife (the petite provinciale) leaves her home and ventures to Paris in search of an affair with a celebrity. After finding one and sleeping with him, the petite provinciale becomes disillusioned with her fantasy: she returns home deflated from the realization that her celebrity snores and drools just as her husband does. The high-society protagonist in â Le Signe,â Madame de Grangerie, is also disenchanted with her interest in imitating the gesture of a prostitute she notices across the street. When faced with a male client she frantically gives in to what she has offered. Needing to reaffirm her identity as an â honnête femme,â she solicits advice from her friend on what to do if the client returns. While both protagonists do not face legal punishment for their affairs, they do confront personal consequences. The petite provincialeâ s dreams about celebrities burst and Madame de Grangerieâ s reputation appears at risk. Maupassant not only comments on feminine curiosity and adultery, but also on the internal effects such actions could potentially have on women of his time. In this thesis I argue that even though both protagonists act on their curiosities and flirt with private/public boundaries, the petite provinciale and Madame de Grangerie are ultimately presented through masculinized lenses. I also show how discursive nineteenth-century traditions of a limited view of female sexuality are reconstructed in Maupassantâ s tales.
Master of Arts

Cette thèse présente tout d'abord le travail effectué sur la modélisation non-linéaire et en bruit d'amplificateurs micro-ondes appliquée à la conception d'oscillateurs à très haute pureté spectrale. Les composants actifs faisant l'objet d'une caractérisation en bruit en régime nonlin éaire et d'une optimisation en bruit de phase, sont des transistors SiGe. Le but de ce travail est principalement de comprendre comment modéliser le bruit dans ces transistors en fonctionnement non-linéaire afin de calculer de fa¸con précise le niveau de bruit de phase des amplificateurs utilisés dans une boucle d'oscillation. Cette modélisation fine nous permet de concevoir un amplificateur en bande X présentant une performance en bruit de phase très intéressante pour une application d'oscillateur. De plus, la topologie utilisée pour cet amplificateur est des plus simples car n'utilisant que deux transistors en cascade. Nous obtenons ainsi un très bon compromis gain/bruit de phase. Un autre problème concerne l'application de ces mêmes techniques de caractérisation et de modélisation aux résonateurs FBAR et SMR. Ces résonateurs sont utilisés depuis peu pour la réalisation de sources hyperfréquences intégrées de grande qualité. Ils apportent cependant leur propre contribution de bruit au système, et doivent faire l'objet d'une approche de modélisation non-linéaire et en bruit. Ce manuscrit de thèse présente tout d'abord les différentes techniques de mesure de bruit des composants actifs, qu'il s'agisse de transistors ou encore de résonateurs intégrés. Il décrit ensuite des techniques de modélisation de composants en régime non-linéaire, incluant les sources de bruit. La conception et l'optimisation d'un amplificateur à faible bruit de phase est ensuite détaillée. Cet amplificateur en technologie hybride présente une excellente performance en bruit de phase pour une consommation réduite. Enfin, les techniques de mesures et de modélisation précédemment décrites sont appliquées aux résonat eurs SMR et FBAR afin d'extraire leur contributions en bruit, ainsi qu'un modèle non-linéaire et en bruit de ces composants. Ce travail démontre ainsi la faisabilité d'une modélisation fine du bruit en régime nonlin éaire. Celle-ci peut être très utile pour concevoir et optimiser des circuits destinés à être intégrés dans des sources stables ou ultrastables, que ce soit pour des applications tempsfr équence pour lesquelles une très haute pureté spectrale est nécessaire, ou pour des applications MMIC où la pureté spectrale et le fort niveau d'intégration doivent être obtenu simultanément.

Les travaux présentés dans cette thèse sont consacrés à l'investigation du fonctionnement des technologies bipolaires, et plus particulièrement des technologies BiCMOS SiGe, pour une utilisation à température cryogénique. Un état de l'art sur les transistors bipolaires et les bruits électroniques que l'on rencontre sur ce genre de technologie sont donnés avec une approche orientée vers les basses températures. Ces rappels permettent d'aborder les mesures, des paramètres basse fréquence et du bruit, réalisées sur des transistors bipolaires silicium et sur deux technologies SiGe à 300 K, 77 K et 4.2 K. Il est ensuite présenté deux réalisations d'ASIC cryogénique en technologie standard BiCMOS SiGe. La première est un amplificateur bas bruit (1 nV/sqrtHz) et large bande (1 GHz) fonctionnant à 77 K. Il est destiné à la caractérisation de bolomètres supraconducteurs YBaCuO à électrons chauds. La seconde réalisation est un circuit de lecture et de multiplexage de matrice de SQUID. Il est, en particulier, présenté le développement, la réalisation et le test d'un amplificateur ultra bas bruit (0.2 nV/sqrtHz) avec deux entrées multiplexées fonctionnant à 4.2 K.

En suivant la traversée des trois domaines - image, histoire et théorie - qui innerve le travail de Louis Marin, nous définissons la position de ses écrits par rapport aux « nouveaux» concepts de la sémiologie de l'art et les « anciennes» notions de l'histoire de l'art. C'est une possibilité unique de retracer les péripéties dont ces deux approches furent les protagonistes, mais aussi de tester, sur leur terrain, la pertinence des concepts élaborés par Marin, et d'y poursuivre ses enquêtes théoriques. Cette traversée comporte plusieurs trajets qui menèrent Marin: des recherches sémiologiques qui constituaient ses premiers pas sous la houlette de la linguistique saussurienne à une pensée autonome nourrie par les anciennes théories du signe et les élaborations contemporaines de la pragmatique; de l'investigation du sens d'une œuvre d'art dans sa signifiance sémiotique à la « découverte» du sens également incarné dans la sensation esthétique et le sentiment pathétique; d'une lecture iconographique à trois niveaux aux lectures traversières; de l'investigation du seul « représenté» à une pensée de la représentation et des conditions qui la rendent possible comme support et fond, surface et plan, cadre et limite.

Cette thèse présente le travail effectué sur la conception d'un synthétiseur de fréquence entièrement numérique appelé Synthétiseur Digital Direct (DDS), dans la gamme micro-ondes, et en technologie BiCMOS SiGe. Ce DDS a pour objectif de se substituer aux synthèses de fréquences indirectes notamment basées sur des boucles à verrouillage de phase (PLL). Jusqu'à présent, le coût, la consommation, la surface d'intégration et la gamme de fréquences synthétisables des DDS étaient des facteurs limitants pour les applications du domaine micro-onde. Nous présentons dans cette thèse des techniques de conception en numérique hyperfréquence (logique ECL multi-niveaux, convertisseur numérique/analogique non-linéaire,. . . ) qui nous ont permis de repousser les limites évoquées et de concevoir les blocs élémentaires ainsi que le DDS complet, intégrés dans une technologie faible coût silicium et fonctionnant à haute fréquence tout en ayant une consommation réduite. Ainsi, la fréquence de fonctionnement du système final est de 6 GHz, sa résolution interne de 9-bits et sa consommation de seulement 308 mW. Ce travail démontre ainsi la faisabilité de DDS fonctionnant dans la gamme micro-onde compatibles avec les applications multimédias et télécommunications sans fil récentes (faible coût, agilité en fréquence, faible consommation, versatilité,. . . )
Direct Digital Synthesizer (DDS) is a very versatile signal generation block, known to have many attractive characteristics among which: fast settling time, high frequency resolution, low phase noise, phase and frequency modulation capabilities, large bandwidth. . . All these features make DDS very attractive for modern microwave telecommunication systems. Although the principle of DDS has been known for many years, it did not get a dominant role in microwave communication systems due to its frequency limitation and high power consumption. A 6-GHz low power SiGe direct digital synthesizer (DDS) is reported. The DDS consists of a phase accumulator, a complementer, a digital-to-analog (D/A) converter and a bipolar differential pair. This paper discusses on the BiCMOS improvement design techniques used for the phase accumulator and the phase-to-amplitude conversion in order to achieve higher speed operation and lower power consumption compared to existing DDS. The phase accumulator is based on a three-levels BiCMOS logic which is used to implement the 1 bit full-adder and the D-flip-flop register. With this design, the power dissipation is reduced by 30 % over the usual four-levels series logic. The phase-to-amplitude conversion is completed through a bipolar differential pair instead of a ROM and/or complex computing circuit, providing significant saving in power consumption and die size. The circuit has been processed in a BiCMOS SiGe:C technology. The power consumption is 308 mW and it operates from a 2. 8 V supply

L'objectif de cette thèse est de présenter des topologies à large bande, agiles et efficaces en termes de surface occupée, dans un processus SiGe BiCMOS à faible coût de 0,35µm. Ces objectifs ont été atteints grâce à l'utilisation des convoyeurs de courant contrôlé comme élément de base. Ce faisant, nous espérons avoir ajouté une nouvelle catégorie de solutions qui réalisent les fonctions RF suivantes : adaptation d'impédance, conversion de signaux simples en signaux différentiels, conversion de signaux différentiels en signaux simples, amplification à faible bruit et amplification différentielle à faible bruit. Le circuit d'adaptation d'impédance tout-transistor est la première solution active observée. Il s'est avéré efficace : adaptation d'impédances aléatoires aux valeurs souhaitées entre 50Ω et 250Ω sur des bandes de fréquences allant du DC à plus de 5GHz ; n'introduisant aucune distorsion dans le signal ; et modifiant de manière très négligeable les performances de l'amplificateur central lui-même. Les convertisseurs simple-différentiel offrent des réponses en fréquence plates de 0Hz à au moins 3GHz. Ils se caractérisent par des performances constantes pour des impédances de port de 50Ω à 200Ω ; une réjection de plus de 26dB des composantes en mode commun ; un fonctionnement linéaire pour des puissances d'entrée allant jusqu'à -3,5dBm ; une distorsion négligeable ; un fonctionnement stable pour une plage de température de 120°C (-60°C à +60°C) ; et une consommation de 10mA à partir d'une alimentation de ±2,5V. Ce sont deux des rares solutions à base de transistors dans un domaine dominé par les circuits à éléments passifs. Les topologies des amplificateurs à faible bruit partagent les caractéristiques suivantes : contrôle du gain sur de larges plages (0 - 20dB) obtenu en faisant varier le courant continu ; bandes passantes supérieures à 1GHz pour tous les gains ; adaptation large bande jusqu'à 4GHz indépendante du gain ; proportionnalité inverse entre le gain et la consommation ; proportionnalité inverse entre le gain et le facteur de bruit ; et performances stables en température. Les circuits ont été fabriqués en technologie SiGe BiCMOS 0,35µm de STMicroelectronics et des mesures utilisant des micro-sondes ont permis la caractérisation directement sur le wafer. Tous les circuits sont les plus petits de leur catégorie respective ; ces petites tailles peuvent être attribuées à l'absence d'éléments passifs. Les circuits partagent les performances suivantes : adaptation d'impédance à large bande aux ports d'entrée et de sortie ; performances reproductibles, démontrées après des mesures effectuées sur plusieurs prototypes ; et performances stables entre -25°C et +75°C. Le convertisseur semi-différentiel et l'amplificateur à faible bruit entièrement différentiel n'ont pu être caractérisés qu'à l'aide de paramètres S simples, car les appareils de mesure ne permettaient pas de réaliser des mesures en mode différentiel. Les mesures effectuées sur les différents circuits et la comparaison de leurs performances avec les autres solutions existantes nous ont permis de valider les topologies proposées dans cette thèse. Nous avons pu constater que tous nos circuits possèdent des performances qui rivalisent avec celles des meilleures solutions existantes, et présentent aussi d’importants avantages. Nous espérons ainsi avoir fait progresser l’état de l’art en conception de circuits radiofréquences pour les récepteurs de communications sans fil en ayant conçu des structures de faible surface, à faible consommation et à performances contrôlées. Ceci a été obtenu par l’utilisation du convoyeur de courant contrôlé de seconde génération. Les bonnes performances de nos circuits pour une technologie à faible coût nous conduisent à conclure qu’avec une technologie plus performante, les résultats seraient très certainement largement supérieurs. La conception de sous-systèmes entiers sans éléments passifs peut également être envisagée
The aim of this thesis is to present topologies which are wideband, versatile and area-efficient, in a low-cost 0. 35µm SiGe BiCMOS process. These objectives were fulfilled thanks to the use of the controlled current conveyor as the building block. In doing so, we hope to have added a new category of solutions which realise the following RF functions: impedance matching, single-ended to differential signal conversion, differential to single-ended signal conversion, single-ended low-noise amplification and differential low-noise amplification. The all-transistor impedance matching circuit is the first active solution for impedance matching observed. It proved to be efficient: adapting random impedances to desired values between 50Ω and 250Ω over frequency bands ranging from DC to over 5GHz; introducing no distortion to the signal; and very negligibly modifying the performance of the core amplifier itself. The baluns provide flat frequency responses from 0Hz to at least 3GHz. They are characterised by constant performance for port impedances from 50Ω to 200Ω; more then 26dB rejection of common-mode components; linear operation for input powers of up to -3. 5dBm; negligible distortion; stable operation for a 120°C temperature range (-60°C to +60°C); and consumption of 10mA from a ±2. 5V supply. These are two of the rare transistor-based solutions in an area dominated by passive-element circuits. The topologies for the low-noise amplifiers share the following characteristics: gain control over wide ranges (0 – 20dB) obtained by varying DC current; bandwidths greater than 1GHz for all gains; wideband matching up to 4GHz independent of the gain; inverse proportionality between gain and consumption; inverse proportionality between the gain and noise figure; and stable temperature performances. The circuits were fabricated in a 0. 35µm SiGe BiCMOS technology from STMicroelectronics and measurements using micro-probes enabled the characterisation directly on the wafer. All the circuits are the smallest in their respective categories; these small sizes could be attributed to the absence of passive elements. The circuits shared the following performances: wideband impedance matching at the input and output ports; reproducible performances, shown after measurements carried out on several prototypes; and stable performance for temperatures from -25°C to +75°C. The semi-differential balun, and the fully-differential low-noise amplifier could only be characterised using single-ended S-parameters because the measurement apparatus were single-ended. The measurements conducted on the different circuits and the comparison of these results with pertinent literature validated the new topologies and showed that the new circuits provide more than competitive performances, while offering some excellent advantages. Thus, we hope to have advanced the state of the art in the design of the RF components in today’s wireless communications receivers. We hope, moreover, to have opened new vistas in the design of wideband radio-frequency circuits which take up small form factors and provide excellent versatility of performance, by the application of current conveyors to this domain. The performances obtained using the moderate-performance low-cost technology lead us to believe that the same new topologies would evince vastly improved characteristics were they designed in more performant processes. The design of entire subsystems which forego passive elements can also be envisaged

La réalisation d'une source hyperfréquence à très haute pureté spectrale, aussi bien près de la porteuse que loin de la porteuse, présente un véritable enjeu. C'est dans cette optique que s'inscrivent les travaux présentés dans ce manuscrit. Dans un oscillateur, les origines des fluctuations de phase sont diverses, cependant le bruit généré par le composant actif utilisé pour l'amplification est souvent majoritaire et constitue le principal problème à résoudre pour améliorer les performances du dispositif. L'étude des amplificateurs microonde dédiés aux applications à faible bruit de phase constitue par conséquent la problématique essentielle de ce manuscrit. Pour effectuer une telle analyse, nous avons fais le choix d'une approche en boucle ouverte pour la caractérisation et pour la simulation. Par conséquent, il est nécessaire de disposer d'une métrologie du bruit de phase appliquée à cette approche et de mettre en oeuvre des moyens pour atteindre de faibles niveaux de plancher de bruit de phase. Un oscillateur à très faible bruit de phase ne peut être obtenu qu'après une sélection minutieuse du transistor ainsi que l'optimisation des conditions d'utilisation de celui-ci. Cela implique, notamment, la connaissance des mécanismes responsables de la génération de bruit de phase du transistor. En effet, outre le bruit basse fréquence converti, le bruit haute fréquence constitue une des causes de ce bruit. Ce dernier est prédominant dans le spectre de bruit de phase loin de la porteuse pour les transistors à faible bruit en 1/f. Or cette zone de bruit de phase est de première importance pour la performance de la plupart des oscillateurs (DRO, VCO,. . . ). La corrélation entre ce bruit et le bruit de phase a été justifiée à travers une étude expérimentale détaillée comprenant notamment la mesure du facteur de bruit en régime non-linéaire de plusieurs transistors bipolaires. La performance en bruit de phase résiduel ne constitue pas le seul critère pour la réalisation d'un tel oscillateur. En effet, il est nécessaire aussi de considérer la performance en gain du transistor. Afin de tenir compte de ces deux critères, un facteur de sélection a été établi dans ce mémoire
The aim of this theory is to present a methodology for the design of high spectral purity microwave sources, featuring state of the art performance both at low and high offset frequencies. The origin of oscillator phase noise is due to different fluctuations or perturbations. But, the main contributor to this noise is the microwave transistor. The study of microwave amplifiers dedicated to low phase noise applications is thus the main subject of this manuscript. It is interesting to study transistor phase noise instead of oscillator phase noise, because a device in open loop configuration is easier to model or to characterize than an oscillating device. Therefore, our study has been firstly based on experimental results obtained from a phase noise measurement bench which some special techniques have been implemented to characterize ultra low phase noise devices. Selecting the appropriate device and using this transistor in appropriate operating conditions are some keys of success in low phase noise oscillator design. This involves a good knowledge of the noise generation mechanisms. The transistor phase noise is indeed not entirely related to the device low frequency noise properties. .

Cette thèse présente le travail effectué sur la conception d'un synthétiseur de fréquence entièrement numérique appelé Synthétiseur Digital Direct (DDS), dans la gamme micro-ondes, et en technologie BiCMOS SiGe. Ce DDS a pour objectif de se substituer aux synthèses de fréquences indirectes notamment basées sur des boucles à verrouillage de phase (PLL). Jusqu'à présent, le coût, la consommation, la surface d'intégration et la gamme de fréquences synthétisables des DDS étaient des facteurs limitants pour les applications du domaine micro-onde. Nous présentons dans cette thèse des techniques de conception en numérique hyperfréquence (logique ECL multi-niveaux, convertisseur numérique/analogique non-linéaire, ...) qui nous ont permis de repousser les limites évoquées et de concevoir les blocs élémentaires ainsi que le DDS complet, intégrés dans une technologie faible coût silicium et fonctionnant à haute fréquence tout en ayant une consommation réduite. Ainsi, la fréquence de fonctionnement du système final est de 6 GHz, sa résolution interne de 9-bits et sa consommation de seulement 308 mW. Ce travail démontre ainsi la faisabilité de DDS fonctionnant dans la gamme micro-onde compatibles avec les applications multimédias et télécommunications sans fil récentes (faible coût, agilité en fréquence, faible consommation, versatilité, ...).