Dissertations / Theses on the topic 'Sécurité intégrée'
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Schellekens-Gaiffe, Marie-Ange. "La sécurité environnementale dans les relations extérieures de l’Union européenne : vers une approche intégrée de la prévention des conflits et crises externes." Thesis, La Rochelle, 2017. http://www.theses.fr/2017LAROD004/document.
Abstract:
Le rapprochement entre dégradation environnementale et défis de sécurité s’est effectué très progressivement, même si de nombreuses divergences subsistent, en particulier sur les causes et enjeux sous-jacents de ce rapprochement. Les effets de plus en plus notables du changement climatique dans nos sociétés ont, pourtant, indirectement permis à ces questions d’opérer une percée dans l’agenda politique international. L’Union européenne, elle-même née d’un exercice réussi de prévention des conflits et leader de la protection internationale de l’environnement est-elle en mesure de contribuer à cet objectif ? Au-delà de l’urgence écologique, la sécurité environnementale porte en son sein des éléments qui pourraient en faire l’un des moteurs de la politique étrangère de l’Union européenne en contribuant à une meilleure appréhension des causes profondes et multiples des conflits, pouvant à la fois soutenir la stabilité internationale et renforcer le rôle de l’UE en tant qu’acteur globalThe link between environmental problems and risks to security is progressively gaining ground, even though diverging opinions still prevail as to the exact nature and challenges of this interaction. The increasingly visible impacts of climate change have indirectly strengthened the prominence of this issue on the international agenda. Can the European Union, born itself from a successful approach to conflict prevention and international leader for environmental protection contribute to this aim ? Beyond the immediate urgency of environmental problems, environmental security carries several elements which could turn it into a driving force for the European Union's foreign policy by an improved understanding of the actual roots and multifaceted nature of numerous conflicts. This would allow the EU to support global stability and to strengthen its role on the international scene
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Métivier, Virginie. "Méthode d'application d'un système de management de l'environnement, de la sécurité et de la santé : cas du site industriel de production pharmaceutique Abbott." Orléans, 2002. http://www.theses.fr/2002ORLE1045.
Abstract:
Cette thèse a pour objet de définir une méthode générale d'application d'un système de management de l'environnement, de la sécurité et de la santé pour un site industriel de production. Après une description des systèmes de management de l'environnement, de la sécurité et de la santé existant et utilisés aujourd'hui par les entreprises, nous développons, à partir de nombreux exemples, la méthode et les outils développés pour la mise en œuvre du système de management de l'environnement, de la sécurité et de la santé pour le site industriel de production pharmaceutique ABBOTT. Nous abordons aussi une méthode de mesure de la performance de l'outil de gestion choisi. Enfin, nous évoquons et analysons les contraintes sociologiques qui sont autant de limites importantes au bon usage des outils et de la méthode retenus pour l'application d'un système de management de l'environnement, de la sécurité et de la santé au travailThe purpose of this report is to promote the implementation of a general method in respect of the environmental, safety and management systems for the pharmaceutical industry and more specifically for the industrial site for the Abbott laboratory. After giving an outline of the already existing environment, safety and hygiene management systems, we would develop the method and tools chosen to implement the management system for the Abbott site. Based on numerous examples we would also evaluate the results achieved by the new system. Eventually, we would analyse all sociological constraints and limits that held back the implementation of this environment, safety and hygiene management system that was chosen for the industrial site
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Hirschhorn, Damien. "Haïti : une intervention exemplaire ? La Réforme du Secteur de Sécurité en Haïti." Thesis, Lyon 3, 2014. http://www.theses.fr/2014LYO30053/document.
Abstract:
Cette thèse cherche d'abord à comprendre, en usant de l'exemple Haïtien, si les Réformes du Secteur de Sécurité menées à bien dans le cadre des interventions internationales dans des pays en crise ou en situation de post-conflit, sont efficaces dans l'accomplissement de leurs objectifs et apportent le meilleur soutien d'une manière durable aux Etats hôtes. Finalement, ce document est aussi une base de réflexion pour trouver de nouvelles solutions et pratiques à la mise en oeuvre de Réformes du Secteur de SécuritéFirst of all, this thesis aims at understanding, while using the example of Haiti, if Security Sector Reforms carried out within international interventions in crisis or post-conflict countries are effective at accomplishing their objectives and providing the best support for sustainable changes to host States. Finally this document's objective is also to serve as a support in finding new solutions and new practices to successfully achieve Security Sector Reforms
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Farre-Malaval, Margerie. "Les rapports juridiques entre sécurité maritime et protection du milieu marin : essai sur l'émergence d'une sécurité maritime environnementale en droit international et de l'union européenne." Thesis, Lyon 3, 2011. http://www.theses.fr/2011LYO30070.
Abstract:
Débutée par l’étude des règles communautaires engendrées par le naufrage de l’Erika, la présente recherche s’est affinée autour de la relation entre sécurité maritime et protection du milieu marin tout en s’enrichissant de l’observation des règles internationales. Dès lors, l’idée retenue fut d’étudier la collision entre deux éléments ni équivalents, ni complètement différents et de voir ce que ce « big-bang » juridique avait pu provoquer.La première partie envisagera le renouvellement de la fonction de sécurité maritime autour de la finalité de protection du milieu marin. En effet, vers le milieu du XXème siècle, l’apparition des préoccupations environnementales vient déséquilibrer la répartition classique des compétences entre l’Etat du pavillon et l’Etat côtier. La liberté, principe fondateur de l’ordre des mers, se transforme pour s’adapter aux réalités de la protection du milieu marin. Elle devient alors le principe d’utilisation durable de la mer, nouvelle clé de la répartition des souverainetés en mer. Une forme de gouvernance environnementale de la sécurité maritime paraît se constituer autour de l’Organisation maritime internationale et de l’Union européenneLa seconde partie permettra de mettre en lumière la redéfinition de l’espace normatif de sécurité maritime au prisme de l’objectif de prévention des pollutions. A l’origine, les règles de sécurité maritime avaient pour but de protéger l’entreprise maritime contre les dangers de la mer. Désormais, il s’agit de protéger la biosphère pour sauvegarder l’humanité et ses générations futures. C’est pourquoi la sécurité maritime classique, devenue insuffisante, évolue vers une notion plus moderne, « environnementale »Begun with the study of the European Union rules engendered by the wreck of Erika, the present research was refined around the relation between marine safety and marine environment protection while growing rich of the observation of the international rules. From then on, the idea was to study the collision between two elements neither equivalents, nor completely different and to see what this legal "big-bang" had provoke.The first part will envisage the renewal of the function of marine safety around the purpose of marine environment protection. Indeed, by the middle of the XXth century, the appearance of the environmental concerns comes to destabilize the classic distribution of the skills between the flag State and the coastal State. The freedom, founding principle of the order of seas, has been transformed to adapt itself to the realities of the marine environment protection. It becomes then the principle of sustainable use of the sea, the new key of the distribution of sovereignties on the sea. A shape of environmental governance of the maritime safety appears to establish around the International Maritime Organization and the European Union.The second part will allow to bring to light the redefining of the normative space of maritime safety in the prism of the objective of prevention of the pollutions. Originally, the regulations of marine safety aimed at protecting the sailormen against the dangers of the sea. Henceforth, it is today a question of protecting the biosphere, the humanity and its future generations. That is why the classic marine safety, become insufficient, evolves towards a more modern, " environmental " notion
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Abdalla, Iskandar Boctor Christine. "Le développement durable et le droit de l'environnement : La sécurité nationale hydraulique au Moyen-Orient." Thesis, Artois, 2012. http://www.theses.fr/2012ARTO0301/document.
Abstract:
Le concept de la sécurité nationale hydraulique (SNH) est le résultat de l’évolution du concept dela sécurité d’une sécurité militaire en sécurité multi facettes. La méthode traditionnelle de gestionde cette sécurité nationale hydraulique est une façon non-durable. Cette sécurité nationalehydraulique doit connaître une nouvelle évolution qui prend en compte non seulement les défisquantitatifs et qualificatifs mais aussi les défis environnementaux. Une version durable de cettesécurité nationale hydraulique s’intéresse à l’intérêt commun de tous les riverains des troisfleuves : Nil, Jourdain, Tigre et Euphrate. En outre, le concept du développement durable doitconnaître une évolution hydraulique afin d’atteindre une gestion durable de la sécurité nationalehydrauliqueThe concept of National Hydraulic Security (NHS) is the result of changing the concept ofsecurity from military security to multi-faceted security. The traditional method of managing thisnational hydraulic security is a way hydraulic unsustainable. The National Hydraulic Securityneeds to know a new hydraulic evolution that takes into account not only the qualitatif andquantitatif challenges but also the environmental challenges. A version of this sustainablenational hydraulic security interest to the hydraulic common interests of all riparian countries ofthe three rivers: Nile, Jordan, Tigris and Euphrates. In addition, the concept of SustainableDevelopment must grow significantly to obtain a hydraulic sustainable management of theNational Hydraulic Security
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Germain, Fabien. "Sécurité cryptographique par la conception spécifique de circuits intégrés." Phd thesis, Ecole Polytechnique X, 2006. http://pastel.archives-ouvertes.fr/pastel-00001858.
Abstract:
L'analyse différentielle de consommation (notée DPA pour Differential Power Analysis) est une puissante attaque non intrusive par canal auxilliaire dont l'objectif est de retrouver des informations secrètes contenues dans des circuits intégrés en exploitant la consommation globale. Des clés de chiffrement peuvent alors être découvertes pendant l'exécution d'algorithmes cryptographiques. L'objet de cette thèse est de proposer une contre-mesure véritablement efficace basée sur la conception de portes logiques intrinsèquement résistantes à la DPA indépendamment des états logiques et électriques passés, présents et futurs. Il est alors théoriquement possible de concevoir des circuits intégrés résistants à l'attaque DPA. La contre-mesure proposée repose sur des bases microélectroniques précises qui permettent d'expliciter les sources de la DPA. La solution s'appuie sur la conception CMOS (Complementary Metal Oxide Silicon) de circuits intégrés réalisant des algorithmes cryptographiques tels que l'AES (Advanced Encryption Standard).
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Joaquim, da Rolt Jean. "Testabilité versus Sécurité : Nouvelles attaques par chaîne de scan & contremesures." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20168.
Abstract:
Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaireIn this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks
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Porquet, Joël. "Architecture de sécurité dynamique pour systèmes multiprocesseurs intégrés sur puce." Phd thesis, Université Pierre et Marie Curie - Paris VI, 2010. http://tel.archives-ouvertes.fr/tel-00574088.
Abstract:
Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des différentes parties prenantes. Ces parties prenantes sont multiples (fabricants, fournisseurs d'accès, fournisseurs de contenu, utilisateurs, etc.) et ne se font pas forcément confiance entre elles, d'où la nécessité de trouver une manière de les exécuter ensemble mais avec une certaine garantie d'isolation. Les puces multimédia étant matériellement fortement hétérogènes -- peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés -- et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). L'approche multi-compartiment consiste en un nouveau modèle de confiance, plus flexible et générique que l'existant, qui permet à des piles logicielles variées de s'exécuter simultanément et de façon sécurisée sur des plateformes matérielles hétérogènes. Le cœur de l'approche est notamment composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et logiquement placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. Cette approche présente également des solutions pour le partage des périphériques, notamment des périphériques ayant une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en œuvre lors de la conception d'une plateforme d'expérimentation, sous la forme d'un prototype virtuel. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium. Concernant ces deux aspects, les résultats obtenus montrent que le coût est négligeable.
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Beringuier-Boher, Noémie. "Evaluation et amélioration de la sécurité des circuits intégrés analogiques." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT007.
Abstract:
Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coûtWith the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit
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Porquet, Joël. "Architecture de sécurité dynamique pour systèmes multiprocesseurs intégrés sur puces." Paris 6, 2010. http://www.theses.fr/2010PA066511.
Abstract:
Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des multiples parties prenantes (fabricants, fournisseurs d'accès ou de contenu et utilisateurs), qui ne se font pas forcément confiance entre elles. Les puces multimédia étant fortement hétérogènes - peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés - et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). Le coeur de l'approche multi-compartiment est composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. L'approche présente également des solutions pour le partage des périphériques, notamment ceux qui possèdent une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en oeuvre lors de la conception d'une plateforme d'expérimentation. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium, qui se révèle négligeable d'après les résultats obtenus.
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Baranowski, Sylvie. "Utilisation d'un microcontrôleur dans une application de sécurité : test et évaluation du taux de couverture de pannes et de la sécurité." Lille 1, 1988. http://www.theses.fr/1988LIL10095.
Abstract:
En première partie, l'auteur présente une étude de la mise en sécurité d'un microcontrôleur (8031) afin de l'intégrer dans une application de sécurité. Celle-ci est basée sur l'émission périodique d'un signal, l'exécution en ligne et les procédures de test fonctionnel qui, en cas de panne, permettent l'inhibition des commandes émises par le microprocesseur. En deuxième partie, l'auteur propose une méthode de détermination du taux de couverture de panne d'un microprocesseur et l'applique au système étudié afin d'en chiffrer la sécurité.
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Bondoux-Wisniewski, Caroline. "Automatisation de prototypes industriels et d'unités pilotes dédiées à l'extrapolation des procédés : méthodologie et rôle du cahier des charges de la phase d'étude à la conception pour des procédés chimiques et biochimiques." Paris 6, 2002. http://www.theses.fr/2002PA066044.
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Sokpor, Adjo Sefofo. "Conception de balises de détresse intégrées aux équipements de sécurité maritime." Thesis, Rennes 1, 2018. http://www.theses.fr/2018REN1S068/document.
Abstract:
Au cours de ces dernières années, les communications sans fil connaissent une croissance vertigineuse, avec le développement de standards de communication de plus en plus nombreux, qui ouvrent la voie à de multiples applications telles que : la téléphonie mobile, le biomédical, le maritime, le civil et le militaire. De nos jours, les communications sans fil se sont diversifiées et multipliées. Cela entraîne la conception d’antennes toujours plus innovantes, performantes et de taille de plus en plus réduite (miniaturisation). Le projet FLEXBEA (FLEXible BEAcon) a pour but le développement d’un nouveau concept de balises de détresse miniatures (AIS et COSPAS-SARSAT), faible coût, intégrées dans des équipements de sécurité maritime tels qu’un radeau de survie et un gilet de sauvetage. Ces équipements sont destinés aux professionnels de la mer et aux plaisanciers. L’atout majeur de ce nouveau concept est l’intégration dans des équipements de sécurité maritime d’une fonction de détresse en cas de problème majeur : homme à la mer (MOB, Man OverBoard) par exemple lors d’un naufrage. Différentes antennes ont été étudiées. Nous présentons des antennes planaires (de type dipôle ou monopôle imprimé) développées dans la bande UHF : une solution de dipôle avec brins repliés est proposée afin de réduire l'encombrement, et deux modes d'alimentation (symétrique / dissymétrique) sont comparés. Des exemples d'antenne monopôle sont ensuite présentés avec une modification de leur géométrie (structures de type Bow-tie ou méandre) pour assurer une miniaturisation optimale. Puis les antennes filaires retenues pour le projet, avec une modélisation de ces antennes par un circuit équivalent (RLC). Des formules analytiques sont proposées afin de déterminer les valeurs de composants RLC qui interviennent dans le modèle circuit. Ensuite, nous sommes passés à la conception de l’antenne de la balise. Deux antennes ont été conçues et mesurées. Un monopôle ruban avec introduction de composants localisés pour la balise AIS et COSPAS-SARSAT, et une antenne hélice fonctionnant dans la bande AIS, intégrée dans la balise "SIMY". De nombreuses réalisations et mesures ont été effectuées pour caractériser ses antennesOver the last few years, wireless communications have grown dramatically, with the development of more and more communication standards, which open the way to multiple applications such as: mobile telephony, biomedical, maritime, the civilian and the military. Today, wireless communications have diversified and multiplied. This leads to the design of antennas that are always more innovative, more efficient and smaller in size (miniaturization). The FLEXBEA project (FLEXible BEAcon) aims to develop a new concept of low cost miniature distress beacons (AIS and COSPAS-SARSAT) integrated into marine safety equipment such as a life raft and a lifejacket safety. This equipment is intended for professionals of the sea and boaters. The main advantage of this new concept is the integration in maritime safety equipment of a distress function in case of major problem: man overboard (MOB, Man OverBoard) for example during a shipwreck. Different antennas have been studied. We present planar antennas (dipole type or printed monopoly) developed in the UHF band: a dipole solution with folded strands is proposed to reduce the bulk, and two modes of supply (symmetrical / asymmetrical) are compared. Examples of monopole antennas are then presented with a modification of their geometry (Bow-tie or meander type structures) to ensure optimal miniaturization. Then the wired antennas selected for the project, with a modeling of these antennas by an equivalent circuit (RLC). Analytical formulas are proposed to determine the RLC component values involved in the circuit model. Then we went to the design of the beacon antenna. Two antennas were designed and measured. A ribbon monopoly with introduction of localized components for the AIS and COSPAS-SARSAT beacon, and a helix antenna operating in the AIS band, integrated into the "SIMY" beacon. Many achievements and measurements have been made to characterize its antennas
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Damien, Aliénor. "Sécurité par analyse comportementale de fonctions embarquées sur plateformes avioniques modulaires intégrées." Thesis, Toulouse, INSA, 2020. http://www.theses.fr/2020ISAT0001.
Abstract:
Aujourd’hui, le transport aérien est l’un des modes de transport les plus sûrs pour lequel les risques d'incidents depuis les débuts de l'aviation ne cessent de diminuer. Ces dernières décennies ont vu les systèmes avioniques évoluer (connectivité, partage de ressources, COTS) afin d’améliorer l’expérience passager et réduire les coûts. Si ces évolutions sont maîtrisées d’un point de vue safety, elles induisent néanmoins de nouveaux vecteurs d’attaque d’un point de vue security. Au regard des attaques récentes sur des systèmes embarqués ou critiques, il devient primordial d’anticiper ce type de menace pour l'avionique. Récemment, plusieurs études ont vu le jour concernant la sécurité des systèmes avioniques. La plupart se concentrent sur les interfaces de l’aéronef (moyens de communication ou de mises à jour logicielles) ou sur la phase de développement (analyses de risques, tests de vulnérabilités). Quelques travaux proposent des mesures de défense en profondeur (durcissement d’OS, détection d’intrusion), notamment pour se protéger d’attaquants internes.Dans cette thèse, nous prenons l’hypothèse qu’une application malveillante s’est introduite sur un calculateur avionique. Plus précisément, nous étudions donc la mise en place d’un système de détection d’intrusion au sein d’un calculateur avionique. Étant donné l’environnement considéré, nous avons formalisé six objectifs spécifiques relatifs à l’efficacité de détection, la durée de vie de l’aéronef, les performances, l’impact temps-réel, l’impact sur la sûreté, et la certification. Pour y répondre, nous proposons une approche complète permettant d’intégrer un système de détection d’intrusion sur un calculateur, en se basant sur le processus de développement IMA (Integrated Modular Avionics). Cette approche propose de modéliser le comportement normal d’une application avionique pendant la phase d’intégration, en s’appuyant sur les caractéristiques statiques et déterministes des applications avioniques, et sur les moyens déjà existants pour la safety. Ce modèle de comportement normal est ensuite embarqué à bord de l’aéronef et permet de détecter toute déviation de comportement pendant la phase d’opération. En complément, une fonction d’analyse d’anomalies embarquée offre un premier niveau de diagnostic à bord, et une certaine flexibilité une fois l’aéronef en opération.Cette approche a été implémentée sur deux cas d’étude afin de valider sa faisabilité et d’évaluer ses capacités de détection et sa consommation de ressources. Un outil d’injection d’attaque a été réalisé afin de pallier au manque de moyens existants pour tester notre approche. Plusieurs solutions de détection comportementale ont été proposées et évaluées, en se basant sur deux types de modèles : OCSVM et Automate temporisé. Deux implémentations sur calculateur embarqué ont permis d’observer de très bons résultats en termes d’efficacité de détection et d’utilisation des ressources. Enfin, l’implémentation de la fonction d’analyse d’anomalies et les expérimentations associées ont donné des résultats encourageants quant à la possibilité d’embarquer un tel système sur un aéronefToday, air transportation is one of the safest transportation modes, with a continuous reduction in the risk of accidents since the early days of aviation. In recent decades, several advances have been achieved in avionics systems (such as connectivity, resource sharing, COTS) to improve the passenger experience and reduce costs. While these evolutions have been well managed from safety point of view, nevertheless, from the security point of view, they have led to new attack vectors. Considering recent attacks on embedded or critical systems, it is becoming essential to anticipate the potential malicious modification of an aircraft application in future systems. Recently, several studies have been carried out to improve aircraft security. Most of them focus on the aircraft interfaces (communication means or software updates) or on the development phase (risk analysis, vulnerability tests). A few works proposed in-depth defense measures (OS hardening, intrusion detection), in particular to protect against internal attackers.In this thesis, we assume that a malicious application was introduced inside an avionics computer. More specifically, we study the development of an intrusion detection system within an avionics computer. Taking into account the specific constraints related to avionics applications, we have formalized six specific objectives to develop such solution, related to detection efficiency, aircraft lifetime, performance, real-time impact, safety impact, and certification. To fulfill these objectives, this thesis presents a comprehensive approach to integrate an anomaly-based intrusion detection system into an avionics computer, based on the IMA (Integrated Modular Avionics) development process. The normal behavior of an avionics application is modeled during the integration phase, based on the static and deterministic characteristics of avionics applications, and on the existing means that have been developed for safety. This model of normal behavior is then embedded onboard the aircraft and allows to detect any deviation of behavior during the operation phase. In addition, an on-board anomaly analysis function offers a first level of on-board diagnosis and some flexibility once the aircraft is in operation.This approach has been implemented on two case studies to validate its feasibility and assess its detection capabilities and resource consumption. Firstly, an attack injection tool was developed in order to compensate for the lack of existing means to test our approach. Then, several behavioral detection solutions were proposed and evaluated, based on two types of models: OCSVM and Timed Automata. Two of them were implemented in an embedded prototype, and provided very good results in terms of detection efficiency and resource consumption. Finally, the anomaly analysis function has also been implemented, and the associated experiments showed encouraging results regarding the possibility to embed such a system onboard an aircraft
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Vaquié, Bruno. "Contributions à la sécurité des circuits intégrés face aux attaques par canaux auxiliaires." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20133/document.
Abstract:
Les attaques par canaux cachés telles que les attaques par analyse de la consommation sont une menace pour la sécurité des circuits intégrés. Elles exploitent les fuites physiques émises par les circuits lors des calculs cryptographiques pour récupérer les informations secrètes qu'ils contiennent. De nombreuses contremesures, notamment matérielles, ont donc été proposées par la communauté dans le but de protéger les crypto-systèmes contre ce type d'attaques. Malgré leur efficacité, leur inconvénient majeur est leur surcoût important en surface, vitesse et consommation. Cette thèse a pour objectif de proposer des contremesures avec un faible coût au niveau matériel visant à réduire ces fuites et offrant un bon compromis entre sécurité et surcoûts. Pour cela, nous identifions tout d'abord les principales sources de fuites d'un crypto-système intégrant une architecture matérielle itérative d'un algorithme symétrique. Puis nous proposons plusieurs contremesures, à faible coût matériel, qui visent à réduire ces fuites. Enfin, nous évaluerons la robustesse de nos solutions face aux attaques par canaux cachésSide channel attacks such as power analysis attacks are a threat to the security of integrated circuits.They exploit the physical leakage of circuits during the cryptographic computations to retrieve the secret informations they contain. Many countermeasures, including hardware, have been proposed by the community in order to protect cryptosystems against such attacks. Despite their effectiveness, their major drawback is their significant additional cost in area, speed and consumption. This thesis aims at proposing low cost countermeasures able to reduce the leaks and offering a good compromise between security and costs. First we identify the main sources of leakage of a cryptographic system that integrates an iterative hardware architecture of a symetric algorithm. Then we propose several low cost countermeasures, which aim at reducing this leakage. Finally, we evaluate the robustness of our solutions against side channel attacks
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Bouesse, Ghislain Fraidy. "Contribution à la conception de circuits intégrés sécurisés : l'alternative asynchrone." Grenoble INPG, 2005. http://www.theses.fr/2005INPG0155.
Abstract:
Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools)This work is focused on the development of new design techniques for protecting integrated circuits against power analysis attacks by exploiting the properties of asynchronous logic. In fact, among non intrusive attacks which exploit the hardware weaknesses of cryptographic devices for retrieving confidential information, the power analysis attacks are the most efficient and the easiest to implement. In this work the countermeasures developed are based on Quasi Delay Insensitive asynchronous logic (QDI) and focused on the protection of integrated circuits against power analysis attacks. The properties of the QDI asynchronous logic are particularly interesting for securing an implementation because it enables the designer to precisely control the current activity. The work was first concentrated on the evaluation of the resistance of asynchronous logic to DPA. The results obtained demonstrate the potentiality of the QDI properties to improving chips' security compared to synchronous logic, and enable us to identify some limits of this approach. We propose a formal analysis to evaluate the sensitivity of QDI asynchronous logic to power analysis and then present new countermeasures that exploit the QDI logic topology. These studies lead to the specification of a new design methodology for implementing secure asynchronous chips which will be integrated in the TAST framework, TIMA Asynchronous Synthesis Tools
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Harrari, Mounia. "Hybridation CMOS/STT-MRAM des circuits intégrés pour la sécurité matérielle de l'Internet des Objets." Electronic Thesis or Diss., Aix-Marseille, 2019. http://www.theses.fr/2019AIXM0621.
Abstract:
Cette dernière décennie a été le théâtre du développement rapide de l'Internet des Objets. Celui-ci a renforcé les besoins et contraintes des circuits intégrés : une consommation faible et une surface silicium maîtrisée. Toutefois, cet engouement récent pour les objets connectés pousse souvent les fabricants à précipiter la mise sur le marché de leurs produits, parfois au détriment de la sécurité. Dans le cadre des travaux entrepris lors de cette thèse, nous nous sommes principalement intéressés aux atouts et inconvénients que peut apporter l’hybridation de la technologie CMOS avec la technologie mémoire non-volatile émergente STT-MRAM. Ces architectures innovantes doivent permettre le développement d’applications faible consommation visant la sécurité des objets connectés. Pour cela, la conception d’un algorithme de cryptographie légère hybride CMOS/STT-MRAM basé sur le chiffrement PRESENT a été réalisée. C’est pourquoi la première étude menée a consisté à étudier la robustesse de jonctions mémoires STT-MRAMs unitaires face aux attaques physiques de type perturbation, avant leur intégration dans le chiffrement. Pour ce faire, des injections de fautes Laser ont été effectuées afin d’évaluer l’intégrité des données qui y sont stockées. Suite aux observations des expérimentations réalisées sur ces mémoires de type STT-MRAM perpendiculaires, un nouveau capteur d’attaques physiques basé sur cette technologie mémoire a été proposé, le DDHP. Ce détecteur permet la détection simultanée d’attaques photoélectriques et d’attaques thermiques qui peuvent viser les circuits intégrésIn the last decade, the Internet of Things deployment highlighted new needs and constraints in terms of consumption and area for integrated circuits. However, the recent craze for connected objects and due to the extremely pressing time-to-market demand, the manufacturers commercialize their products, sometimes at the expense of their security. The main focus of the work undertook during this thesis consists in the hybridization of the CMOS technology with the emerging non-volatile memory technology STT-MRAM. This study aims to determine the assets and drawbacks of this hybridization. These innovating architectures must allow the development of low power applications and support the growth of secured connected objects. Thus, the design of a hybrid CMOS/STT-MRAM lightweight cryptographic algorithm based on the PRESENT cipher is realised.This is how the first study carried out consisted in investigating the robustness of STT-MRAM junctions facing physical attacks, before their integration in the cryptographic algorithm. To do this, laser fault injections were performed in order to evaluate the integrity of the sensitive data stored in the cells.Following the observations carried out on these experiments on perpendicular STT-MRAM memories, a new physical attack detector based on this memory technology is proposed, designated by DDHP. This sensor allows simultaneous detection of photoelectrical and thermal attacks that can target integrated circuits
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Clavier, Christophe. "De la sécurité physique des crypto-systèmes embarqués." Versailles-St Quentin en Yvelines, 2007. http://www.theses.fr/2007VERS0028.
Abstract:
Dans un monde défiant, l'augmentation du nombre et de la diversité des applications numériques ont rendu nécessaire l'existence d'un objet pratique intégrant les fonctions cryptographiques requises pour les besoins quotidiens de sécurité des transactions, de confidentialité des échanges, d'identification du porteur ou encore d'authentification pour l'accès à un service. Parmi les dispositifs cryptographiques embarqués aptes à proposer ces fonctionnalités, la carte à puce est certainement le plus utilisé de nos jours. Sa portabilité (un porte-feuille peut en contenir une dizaine) et sa capacité à protéger les données et programmes qu'elle contient contre les attaques intrusives, lui confèrent naturellement sa fonction essentielle de ``bunker'' pour le stockage de clés et l'exécution d'algorithmes cryptographiques dans les usages mobiles nécessitant un haut degré de sécurité. Évidemment nécessaire, la conception de schémas cryptographiques mathématiquement robustes, voire prouvés sûrs dans certains modèles, s'est malgré tout révélée insuffisante depuis la publication en 1996 des premières attaques physiques. Exploitant des vulnérabilités liées à la mise en oeuvre concrète des routines de sécurité et à leur implémentation, ces menaces comprennent l'analyse de canaux auxiliaires permettant d'obtenir de l'information sur l'état interne d'un processus, et l'exploitation de fautes provoquées ouvrant la voie à certaines cryptanalyses autrement impossibles. Cette thèse présente une série de travaux de recherche dans le domaine de la sécurité physique des crypto-systèmes embarqués. Deux parties de ce document sont consacrées à la description de certaines attaques et à l'étude de l'efficacité de possibles contre-mesures. Une troisième partie aborde le domaine particulier, et encore très peu exploré, de l'applicabilité des attaques physiques dans le cas où la fonction cryptographique considérée est en grande partie, voire totalement, inconnue de l'adversaireIn a world full of threats, the development of widespread digital applications has led to the need for a practical device containing cryptographic functions that provide the everyday needs for secure transactions, confidentiality of communications, identification of the subject or authentication for access to a particular service. Among the cryptographic embedded devices ensuring these functionalities, smart cards are certainly the most widely used. Their portability (a wallet may easily contain a dozen) and their ability to protect its data and programs against intruders, make it as the ideal ``bunker'' for key storage and the execution of cryptographic functions during mobile usage requiring a high level of security. Whilst the design of mathematically robust (or even proven secure in some models) cryptographic schemes is an obvious requirement, it is apparently insufficient in the light of the first physical attacks that were published in 1996. Taking advantage of weaknesses related to the basic implementation of security routines, these threats include side-channel analysis which obtains information about the internal state of the process, and the exploitation of induced faults allowing certain cryptanalysis to be performed which otherwise would not have been possible. This thesis presents a series of research works covering the physical security of embedded cryptosystems. Two parts of this document are dedicated to the description of some attacks and to a study of the efficiency of conceivable countermeasures. A third part deals with that particular and still mainly unexplored area which considers the applicability of physical attacks when the cryptographic function is, partly or totally, unknown by the adversary
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Cioranesco, Jean-Michel. "Nouvelles Contre-Mesures pour la Protection de Circuits Intégrés." Thesis, Paris 1, 2014. http://www.theses.fr/2014PA010022/document.
Abstract:
Les domaines d'application de la cryptographie embarquée sont très divers et se retrouvent au croisement de toutes les applications personnelles, avec un besoin évident de confidentialité des données et également de sécurité d'accès des moyens de paiement. Les attaques matérielles invasives ont fait de tous temps partie de l'environnement industriel. L'objectif de cette thèse est de proposer de nouvelles solutions pour protéger les circuits intégrés contre ces attaques physiques. La première partie décrit les notions d'attaques par canaux cachés, d'attaques invasives et de retro-conception. Plusieurs exemples de ces types d'attaques ont pu être mis en œuvre pendant le travail de recherche de cette thèse, ils sont présentés en détail dans cette partie. La deuxième partie est consacrée à des propositions de différentes contre-mesures pour contrer des attaques par canaux cachés ayant pour vecteur la consommation de courant. La troisième partie est dédiée à la protection contre les attaques invasives en utilisant divers types de boucliers et capteurs. Nous conclurons ce manuscrit de thèse par la proposition d'un bouclier actif cryptographique inviolable ayant pour but premier de contrer Je sondage, mais aussi celui de détecter l'injection de fautes et d'être immunisé contre les analyses par consommation de courantEmbedded security applications are diverse and at the center of all personal embedded applications. They introduced an obvious need for data confidentiality and security in general. Invasive attacks on hardware have always been part of the industrial scene. The aim of this thesis is to propose new solutions in order to protect embedded circuits against some physical attacks described above. ln a first part of the manuscript, we detail the techniques used to achieve side-channel, invasive attacks and reverse engineering. I could implement several of these attacks during my thesis research, they will be detailed extensively. ln the second part we propose different hardware countermeasures against side-channel attacks. The third part is dedicated to protection strategies against invasive attacks using active shielding and we conclude this work by proposing an innovative cryptographic shield which is faulty and dpa resistant
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Ruillé, Jonathan. "Management des risques intégré des navires et de leurs armements : un ferry peut-il être une organisation à haute fiabilité ?" Nantes, 2015. http://www.theses.fr/2015NANT4027.
Abstract:
Malgré les évolutions technologiques rendant les navires plus « sûrs », les accidents récents - Costa Concordia (2012), Sewol (2014), Norman Atlantic (2014) – nous rappellent que le transport maritime reste une activité à risque. Pour autant, le trafic maritime n’a jamais été aussi important, que ce soit en nombre de navires ou en tonnes de marchandises transportées, et ces accidents ont une fréquence relativement faible. La multiplication de réglementations et conventions (SOLAS, MARPOL, STCW, ISM, ISPS, MLC 2006, etc. ) vise à les réduire car leurs conséquences peuvent être rapidement dramatiques : des centaines, voire des milliers, de personnes peuvent perdre la vie suite à un naufrage. Les ferries ont donc un impératif de fiabilité face aux dangers qui les menacent. Les responsabilités qui pèsent sur l’équipage sont importantes et chaque jour ils doivent mener le navire d’un point A à un point B en toute sécurité tout en respectant les délais. Cette thèse s’intéresse à la fiabilité organisationnelle en examinant l’organisation permettant à l’équipage, en lien avec les parties prenantes (armement, organisme de contrôle, etc. ), de se saisir de l’ensemble des exigences en matière de gestion des risques et de performance attendue, dans un contexte de mondialisation et de concurrence exacerbée. Durant nos cinq semaines d’embarquement à bord de deux ferries, nous avons combiné une démarche qualitative (observations, entretiens) à une approche quantitative (questionnaires) afin de répondre à la question suivante : un ferry peut-il être une organisation à haute fiabilité ?Despite the technological developments making the ships more "safe", the recent accidents - Costa Concordia (2012), Sewol (2014), Norman Atlantic (2014) - remind us that the maritime transport remains a risk activity. For as much, the maritime traffic has never been as important, either in number of vessels or in tons of freight transported, and these accidents have a relatively low frequency. The multiplication of regulations and conventions (SOLAS, MARPOL, STCW, ISM, ISPS; MLC 2006, etc. ) is intended to reduce them because their consequences can be quickly dramatic: hundreds, or even thousands, of people may lose their lives due to a shipwreck. Thus, ferries have an imperative of reliability counteracting the dangers that threaten them. The responsibilities which weigh on the crew are important, and each day they have to lead the ship of a point A to a point B safely while respecting the deadlines. This thesis is concerned with the organizational reliability by examining the organization allowing the crew, in link with the stakeholders (shipping company, approved inspection body, etc. ), to seize all of requirements for risk management and performance expected, in a context of globalization and increased competition. During our five-week boarding of two ferries, we combined a qualitative approach (observations, interviews) to a quantitative approach (questionnaires) to answer the question: a ferry can be a high reliability organization ?
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Dumont, Mathieu. "Modélisation de l’injection de faute électromagnétique sur circuits intégrés sécurisés et contre-mesures." Thesis, Montpellier, 2020. http://www.theses.fr/2020MONTS031.
Abstract:
Cette thèse est dédiée à l’étude des attaques par injection de faute électromagnétique dans les circuits intégrés sécurisés. De premiers travaux de modélisation électrique ont permis de simuler le couplage entre une sonde d’injection électromagnétique et les grilles d’alimentation et de masse du circuit afin de mieux comprendre les effets de l’impulsion EM. Cette modélisation a ensuite été appliquée à une simulation de circuit logique comprenant une bascule D et ses composants. Les résultats de ces simulations ont permis de déterminer les différentes fautes pouvant être induites par ce type d’attaque et d’en expliquer leur formation. Des mesures sur un circuit de test ont mis en évidence l’apparition de fautes de timing et de fautes d’échantillonnage, ainsi que de valider le modèle expérimentalement. Enfin, des contre-mesures issues du modèle développé sont proposées, afin d’augmenter la robustesse d’un circuit face à une attaque par injection de faute électromagnétiqueThis thesis is devoted to the study of electromagnetic fault injection attack on se-cure integrated circuits. Electrical modeling permits to simulate the coupling between an EM probe injection and the circuit supply and ground grids in order to understand the effect of the EM pulse. This modeling is then applied on a logic circuit simulation with a D flip-flop and its components. The simulation results were used to determine the various faults that could be induced by this attack and to explain their formation. Measurements on a test circuit revealed the appearance of timing and sampling faults and validated ex-perimentally the proposed model. Finally, some countermeasures based on the model are proposed in order to increase the robustness of a circuit against electromagnetic fault in-jection
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Stadler, Yves. "Tatouage d'image semi-fragile pour appareil mobile intégré dans une chaîne de certification." Thesis, Université de Lorraine, 2012. http://www.theses.fr/2012LORR0395/document.
Abstract:
Les smartphones équipent désormais toutes les couches de la population, indépendamment de l'âge ou de la profession. Ces équipements sont de plus en plus utilisés pour créer, manipuler et diffuser des informations contraintes par la sécurité (confidentialité, intégrité, authenticité). Plusieurs moyens de protection existent selon le type d'informations et les contraintes de sécurité (droit d'auteur, traçabilité, etc.). Cette thèse propose une solution de tatouage spécifique à l'image capturée depuis un smartphone afin de la rendre valable en justice. Son objectif est de lier la preuve à l'image et d'empêcher toute modification du contenu de l'image ainsi que des éléments de preuve. La confidentialité de l?image n'étant pas recherchée, le tatouage présente l'intérêt de conserver la lisibilité de l'image probante et donc autorise sa diffusion. La preuve est aussi constituée des données contextuelles de l'image: son auteur, la date de prise de vue ou encore sa position géographique. Peu de moyens sont disponibles pour vérifier cette géolocalisation. La seconde partie de la thèse propose ainsi des méthodes logicielles permettant la mise en oeuvre de contrôles destinés à améliorer l'authenticité de la géolocalisation. Enfin, le dernier chapitre propose une analyse critique des travaux de sécurité concernant les autres besoins d'authentification nécessaire à la réalisation d'une bonne preuveSmartphones are nowadays ubiquitous, they can be found in anybody's hands with no consideration of one's age or work. They are used to create, manipulate and broadcast security constrained pieces of information (in term of confidentiality, integrity or authenticity). Different protection types can be found, with regard to the security constraints (copyrights, document tracking, etc.). This thesis presents a watermarking scheme tailored for smartphone-captured images, which scheme allows the use of the image as an evidence. The goal is linking the evidence to the image and forbidding any content modification. Confidentiality not being a constraint, the scheme keeps the image visible and allow its broadcast. Contextual pieces of data are part of the evidence: author name, date of shot and geographic location (geolocation). Few means are available to assess this geolocation. The second part of the thesis aims to fill this gap by proposing software based countermeasures to enhanced geolocation authenticity. Finally, the last chapter presents a critic of security works on the other authentication methods required to forge a strong proof
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Kussener-Combier, Edith. "Conception de circuits intégrés de régulation intelligente pour les microprocesseurs sécurisés (carte à puce)." Lille 1, 2002. https://pepite-depot.univ-lille.fr/RESTREINT/Th_Num/2002/50376-2002-117.pdf.
Abstract:
Les technologies utilisées pour la conception des cartes à puce migrent rapidement vers les procédés technologiques CMOS submicroniques les plus récents. Alors que pour les lecteurs de ces cartes cette migration est beaucoup plus lente. Pour ces technologies, la réduction constante des épaisseurs d'oxyde de grille contraint à adapter en interne la tension d'alimentation des cartes à puce avec celle fournie par les lecteurs. Cette adaptation doit se traduire par une conversion et une régulation de tension stable quelque soit les variations internes et externes. Dans le cadre de cette thèse, l'analyse des principales topologies de conversion statique a permis la conception de deux convertisseurs dédiés à l'alimentation de cartes à puce à microprocesseur de chez STM. Le premier convertisseur proposé est un convertisseur linéaire classique, utilisant une nouvelle référence de tension programmable. Le second convertisseur est un convertisseur linéaire intégrant un circuit additionnel, agissant par autorégulation sur la tension de grille du transistor de puissance en sortieCe circuit additionnel permet en particulier de réaliser une conversion et une régulation de tension de gain unitaire. La phase de conception de ces convertisseurs nécessite une interprétation correcte des résultats de simulation. Dans ce sens, vue de l'alimentation, une macro modélisation de l'activité du microprocesseur est nécessaire. Une macro modélisation basée sur la simulation et la programmation de plusieurs inverseurs logiques est proposée. Les mesures effectuées sur plusieurs prototypes confirment bien l'interprétation théorique proposée ainsi que les résultats attendus à partir des simulations. Différentes solutions permettent de crypter les informations confidentielles qui circulent aux travers des plots d'alimentations des cartes à puces. Les solutions proposées consistent à ajouter des blocs sécuritaires élémentaires pouvant être pilotés par le microprocesseur via des algorithmes de cryptage
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Dehbaoui, Amine. "Analyse Sécuritaire des Émanations Électromagnétiques des Circuits Intégrés." Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20020.
Abstract:
Le développement de la société de l'information et de la monnaie virtuelle, a soulevé de nouveaux problèmes aux communautés de la sécurité et du circuit intégré, faisant devenir la cryptologie un outil incontournable permettant de répondre aux exigences sécuritaires telles que l'identification, l'authentification ou la confidentialité. L'intégration des primitives cryptographiques dans différents dispositifs électroniques est largement répandue aujourd'hui dans le domaine des communications, des services financiers, des services gouvernementaux ou de la PayTV. Au premier rang de ces dispositifs, figure la carte à puce. D'après un rapport publié en août 2010, IMS Research prévoit que le marché de la carte à puce atteindra les 5.8 milliards d'unités vendues en fin d'année. La grande majorité est utilisée dans les télécommunications (carte SIM) et les services bancaires. La carte à puce incorpore un circuit intégré qui peut être, soit un processeur dédié aux calculs cryptographiques, soit seulement de la mémoire non-volatile ou les deux. Ces circuits intégrés manipulent et contiennent donc des secrets comme les clefs secrètes ou privées utilisées par les algorithmes de cryptographie symétriques ou asymétriques. Ces clefs doivent donc, rester absolument confidentielles et intègres afin de garantir la chaîne de sécurité. Par conséquent la robustesse des cartes à puces aux attaques cryptographiques est cruciale. En effet, les attaques sur les circuits intégrés sont aujourd'hui très performantes. Elles peuvent être classées selon trois grandes familles : invasives, semi-invasives et non-invasives. 1- Les attaques invasives sont des attaques menées en général par des experts et requièrent du matériel spécifique. 2- Les attaques semi-invasives, famille d'attaques récemment introduite par l'équipe de Ross Anderson, dont le principe est de décapsuler le package contenant le circuit, afin de se positionner le plus proche possible de la surface, sans pour autant en détériorer les fonctionnalités. 3- Les attaques non-invasives ne nécessitent aucune préparation préalable du dispositif soumis aux attaques. Elles consistent à espionner les phénomènes physiques engendrés par la manipulation des données et notamment les clefs secrètes. Les attaques non-invasives peuvent être considérées comme les plus dangereuses, dans la mesure où ce type d'attaque peut être réalisé sans contact avec le circuit. En effet, pendant l'utilisation d'appareils électroniques, les circuits qui les composent sont soumis à des variations de courant et de tension. Ces variations génèrent des ondes électromagnétiques qui se propagent dans le voisinage du circuit. Ces émanations présentent une corrélation avec des informations censées être stockées dans la puce de façon sécurisée (exemple: la clef secrète d'une carte bancaire utilisée pour l'authentification). Plusieurs attaques dites par canaux auxiliaires, et basées sur ces fuites électromagnétiques ont été publiées par la communauté scientifique ces dernières années. Cette thèse a pour objectifs: (a) comprendre les différentes sources des émanations électromagnétiques des circuits intégrés, et de proposer un flot d'attaque électromagnétique localisée et en champ proche afin de tester la robustesse d'un circuit cryptographique contre les attaques et analyses utilisant le canal électromagnétique, et (b) proposer des contre-mesures afin de contrecarrer ces attaques par analyse de champ électromagnétique. Afin d'atteindre ces objectifs, nous présentons, dans un premier temps, une technique efficace nommée WGMSI (Weighted Global Magnitude Squared Incoherence) pour localiser les positions, au-dessus du circuit cryptographique, qui génèrent les émanations électromagnétiques les plus dépendantes des données secrètes. Dans un deuxième temps la WGMSI est utilisée aussi pour améliorer la stabilité et la convergence des différentes attaques électromagnétiques proposées dans la littérature. La suite de la thèse décrit les différentes contre-mesures aux attaques par canaux auxiliaires. En effet, face à ces techniques d'attaques évoluées, il est primordial, de rendre les fonctions cryptographiques implantées dans les circuits intégrés pour la sécurité (confidentialité, authentification, intégrité ... ), inattaquables en un temps raisonnable et ceci même en manipulant des sous-clefs dans des chiffrements par blocs. Pour cela, on se focalisera principalement aux contre-mesures basées sur des logiques différentielles et dynamiques. Ces contre-mesures sont dites par conception, puisqu'elles se situent au niveau des portes logiques qui sont considérées comme les éléments de base pour la conception d'un circuit intégré. Ceci permet une certaine indépendance des algorithmes cryptographiques vis à vis de l'architecture ou de la technologie considérées. Parmi les différentes logiques différentielles et dynamiques, on s'intéressera plus spécifiquement à la logique STTL (Secure Triple Track logic) qui peut être considérée comme une amélioration de la logique double rail, dans la mesure où un troisième rail est ajouté afin de contrecarrer la faiblesse principale de la logique double rail, à savoir l'évaluation anticipée. Enfin, nous présenterons un flot d'implémentation sur FPGA de la logique STTL prouvée robuste aux attaques par analyse de courant, et nous implémenterons un prototype de DES STTL afin de tester sa robustesse aux attaques électromagnétiques localisées en champ procheThe integration of cryptographic primitives in different electronic devices is widely used today incommunications, financial services, government services or PayTV.Foremost among these devices include the smart card. According to a report published in August 2010, IMS Research forecasts that the smart card market will reach 5.8 billion units sold in this year. The vast majority is used in telecommunications (SIM) and banking.The smart card incorporates an integrated circuit which can be a dedicated processor for cryptographic calculations. Therefore, these integrated circuits contain secrets such as secret or private keys used by the symmetric or asymmetric cryptographic algorithms. These keys must remain absolutely confidential to ensure the safety chain.Therefore the robustness of smart cards against attacks is crucial. These attacks can be classifiedinto three main categories: invasive, semi-invasive and non-invasive.Non-invasive attacks can be considered the most dangerous, since this kind of attack can be achieved without any contact with the circuit.Indeed, while using electronic circuits that compose them are subjected to variations in current and voltage. These variations generate an electromagnetic radiation propagating in the vicinity of the circuit.These radiations are correlated with secret information (eg a secret key used for authentication). Several attacks based on these leakages were published by the scientific community.This thesis aims to: (a) understand the different sources of electromagnetic emanations of integrated circuits, and propose a localized near field attack to test the robustness of a cryptographic circuit and (b) propose counter-measures to these attacks
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Razafindraibe, Hanitriniaina Mamitiana Alin. "Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés." Montpellier 2, 2006. http://www.theses.fr/2006MON20117.
Abstract:
Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l’analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d’éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en œuvre de cette logique a permis de montrer que la logique STTL permet d’obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données
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Hély, David. "Conception en vue du test de circuits sécurisés." Montpellier 2, 2005. http://www.theses.fr/2005MON20123.
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Laabidi, Selma. "Méthodologie de conception de composants intégrés protégés contre les attaques par corrélation." Phd thesis, Ecole Nationale Supérieure des Mines de Saint-Etienne, 2010. http://tel.archives-ouvertes.fr/tel-00488013.
Abstract:
Les circuits cryptographiques, parce qu'ils contiennent des informations confidentielles, font l'objet de manipulations frauduleuses, appelées communément attaques, de la part de personnes mal intentionnées. Plusieurs attaques ont été répertoriées et analysées. Parmi elles, les attaques DPA (Differential Power Analysis), DEMA (Differential Electromagnetic Analysis), DBA (Differential Behavior Analysis) et les attaques en probing forment la classe des attaques par corrélation et sont considérés comme les plus redoutables car elles permettent de retrouver, à moindre coût, les clefs de chiffrement des algorithmes cryptographiques. Les concepteurs de circuits sécurisés ont été donc amené à ajouter des parades, appelées contre-mesures, afin de protéger les circuits de ces attaques. Ces contremesures doivent impacter au minimum les performances et le coût du circuit. Dans cette thèse, nous nous intéressons dans un premier temps aux attaques par corrélation, le principe de ces attaques est décrit ainsi que les principales contre-mesures pour y parer. Un formalisme décrivant de manière unique ces attaques est aussi proposé. Dans un deuxième temps, nous étudions les outils d'évaluation sécuritaires qui permettent d'estimer la résistance des circuits intégrés face aux attaques par corrélation. Après un état de l'art sur les outils existants, nous décrivons notre outil basé sur une recherche de corrélations entre le modèle du concepteur et le modèle qui peut être prédit par un attaquant. L'analyse de corrélations permet de déterminer les bits les plus sensibles pour mener à bien une attaque. Cet outil est intégré dans le flot de conception permettant ainsi d'évaluer la résistance des algorithmes cryptographiques au niveau RTL (Register Transfer Level) et portes.
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Acunha, guimarães Leonel. "Techniques de Test Pour la Détection de Chevaux de Troie Matériels en Circuits Intégrés de Systèmes Sécurisés." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT080/document.
Abstract:
La mondialisation et la déverticalisation des métiers du semi-conducteur a mené cette industrie à sous-traiter certaines étapes de conception et souvent la totalité de la fabrication. Au cours de ces étapes, les circuits intégrés (CIs) sont vulnérables à des altérations malignes : les chevaux de Troie matériels (HTs). Dans les applications sécuritaires, il est important de garantir que les circuits intégrés utilisés ne soient pas altérés par de tels dispositifs. Afin d'offrir un niveau de confiance élevé dans ces circuits, il est nécessaire de développer de nouvelles techniques de test pour détecter les HTs, aussi légers et furtifs soient-ils. Cette thèse étudie les menaces et propose deux approches originales de test post-fabrication pour détecter des HTs implantés après synthèse. La première technique exploite des capteurs de courant incorporés au substrat (BBICS), originalement conçus pour identifier les défauts transitoires dans les CIs. Dans notre cas, ils fournissent une signature numérique obtenue par analyse statistique permettant de détecter tout éventuel HT, même au niveau dopant. La deuxième proposition est une méthode non intrusive pour détecter les HTs dans les circuits asynchrones. Cette technique utilise la plateforme de test du circuit et ne requiert aucun matériel supplémentaire. Elle permet la détection de HTs dont la surface est inférieure à 1% de celle du circuit. Les méthodes et les techniques-,- mises au point dans cette thèse-,- contribuent donc à réduire la vulnérabilité des CIs aux HTs soit par adjonction d'un capteur (BBICS), soit en exploitant les mécanismes de test s'il s'agit de circuits asynchronesThe world globalization has led the semiconductor industry to outsource design and fabrication phases, making integrated circuits (ICs) potentially more vulnerable to malicious modifications at design or fabrication time: the hardware Trojans (HTs). New efficient testing techniques are thus required to disclose potential slight and stealth HTs, and to ensure trusted devices. This thesis studies possible threats and proposes two new post-silicon testing techniques able to detect HTs implanted after the generation of the IC netlist. The first proposed technique exploits bulk built-in current sensors (BBICS) -- which are originally designed to identify transient faults in ICs -- by using them as testing mechanisms that provide statistically-comparable digital signatures of the devices under test. With only 16 IC samples, the testing technique can detect dopant-level Trojans of zero-area overhead. The second proposition is a non-intrusive technique for detection of gate-level HTs in asynchronous circuits. With this technique, neither additional hardware nor alterations on the original test set-up are required to detect Trojans smaller than 1% of the original circuit. The studies and techniques devised in this thesis contribute to reduce the IC vulnerability to HT, reusing testing mechanisms and keeping security features of original devices
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Pamula, Danuta. "Opérateurs arithmétiques sur GF (2m) : étude de compromis performances-consommation-sécurité." Rennes 1, 2012. http://www.theses.fr/2012REN1E011.
Abstract:
Dans la cryptographie à clé privée l'arithmétique joue un rôle important. En particulier, l'arithmétique des corps finis doit être très rapide étant donnée la quantité de calculs effectués en nécessitant des ressources limitées (surface de circuit, taille mémoire, consommation d'énergie) mais aussi tout en offrant un bon niveau de robustesse vis à vis des attaques physiques. L'objectif de cette thèse etait d'étudier, comparer, concevoir en matériel et enfin de valider expérimentalement et théoriquement des opérateurs arithmétiques matériels pour la cryptographie sur courbes elliptiques (ECC) sur des extensions du corps fini binaire (GF(2m)) à la fois performants, peu gourmands en énergie et robustes d'un point de sécurité contre les attaques physiques par canaux cachés (p. Ex. Mesure de la consommation d'énergie). Des travaux effectues aboutissent à la proposition d'opérateurs de multiplication performants (rapides, surface de circuit limitée) dans une architecture modulaire (pouvant être adaptée à des besoins spécifiques sans perte de performance). Les calculs requis par ces opérateurs sont complexes car les éléments du corps sont grands (160-580 bits) et la multiplication s'effectue modulo un polynôme irréductible. En plus la thèse presente des modification et l'optimisation des opérateurs pour les rendre plus robustes à certaines attaques par canaux cachés (de type mesure de consommation) sans perte de performance. Sécurisation d'opérateurs arithmétiques pour ECC au niveau des calculs sur le corps fini est particulièrement intéressant car c'est la première proposition de ce type. Ce travail complète un état de l'art en protections aux niveaux supérieurs (courbes, protocoles)The efficiency of devices performing arithmetic operations in finite field is crucial for the efficiency of ECC systems. Regarding the dependency of the system on those devices we conclude that the robustness of the system also depends on the robustness of the operators. The aim of conducted researches described in the dissertation was to propose efficient and robust against power analysis side-channel attacks hardware arithmetic operators on GF(2m) dedicated to elliptic curve cryptography (ECC) applications. We propose speed and area efficient hardware solutions for arithmetic operators on GF(2m). Designed units are flexible and operate, due to assumed applications, on large numbers (160-600 bits). Next we propose algorithmic and architectural modifications improving robustness against side-channel power analysis attacks of designed solutions. The final goal described was to find a tradeoff between security of arithmetic operators and their efficiency. We were able to perform such modifications increasing robustness of designed hardware arithmetic operators, which do not impact negatively overall performance of the operator. The attempt to protect the lowest level operations of ECC systems, the finite field operations, is a first known attempt of that type. Till now researches described in literature on the subject did not concern the finite field level operations protections. They considered only protections of curve or ECC protocol level operations. Proposed protections contribute and we may say complete already developed means of protections for ECC systems. By combining protections of all levels of operation of the ECC system it is assumed that it is possible to make the system very robust against side-channel power analysis attacks
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Papadimitriou, Athanasios. "Modélisation au niveau RTL des attaques laser pour l'évaluation des circuits intégrés sécurisés et la conception de contremesures." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT041/document.
Abstract:
De nombreux aspects de notre vie courante reposent sur l'échange de données grâce à des systèmes de communication électroniques. Des algorithmes de chiffrement puissants garantissent alors la sécurité, la confidentialité et l'authentification de ces échanges. Néanmoins, ces algorithmes sont implémentés dans des équipements qui peuvent être la cible d'attaques. Plusieurs attaques visant les circuits intégrés sont rapportées dans la littérature. Parmi celles-ci, les attaques laser ont été rapportées comme étant très efficace. Le principe consiste alors à illuminer le circuit au moyen d'un faisceau laser afin d'induire un comportement erroné et par analyse différentielle (DFA) afin de déduire des informations secrètes.L'objectif principal de cette thèse est de fournir des outils de CAO efficaces permettant de sécuriser les circuits en évaluant les contre-mesures proposées contre les attaques laser et cela très tôt dans le flot de conception.Cette thèse est effectuée dans le cadre d'une collaboration étroite entre deux laboratoires de Grenoble INP : le LCIS et le TIMA. Ce travail est également réalisé dans le cadre du projet ANR LIESSE impliquant plusieurs autres partenaires, dont notamment STMicroelectronics.Un modèle de faute au niveau RTL a été développé afin d’émuler des attaques laser. Ce modèle de faute a été utilisé pour évaluer différentes architectures cryptographiques sécurisées grâce à des campagnes d'injection de faute émulées sur FPGA.Ces campagnes d'injection ont été réalisées en collaboration avec le laboratoire TIMA et elles ont permis de comparer les résultats obtenus avec d'autres modèles de faute. De plus, l'approche a été validée en utilisant une description au niveau layout de plusieurs circuits. Cette validation a permis de quantifier l'efficacité du modèle de faute pour prévoir des fautes localisées. De plus, en collaboration avec le CMP (Centre de Microélectronique de Provence) des injections de faute laser expérimentales ont été réalisées sur des circuits intégrés récents de STMICROELECTRONICS et les résultats ont été utilisés pour valider le modèle de faute RTL.Finalement, ce modèle de faute RTL mène au développement d'une contremesure RTL contre les attaques laser. Cette contre-mesure a été mise en œuvre et évaluée par des campagnes de simulation de fautes avec le modèle de faute RTL et d'autres modèles de faute classiquesMany aspects of our current life rely on the exchange of data through electronic media. Powerful encryption algorithms guarantee the security, privacy and authentication of these exchanges. Nevertheless, those algorithms are implemented in electronic devices that may be the target of attacks despite their proven robustness. Several means of attacking integrated circuits are reported in the literature (for instance analysis of the correlation between the processed data and power consumption). Among them, laser illumination of the device has been reported to be one important and effective mean to perform attacks. The principle is to illuminate the circuit by mean of a laser and then to induce an erroneous behavior.For instance, in so-called Differential Fault Analysis (DFA), an attacker can deduce the secret key used in the crypto-algorithms by comparing the faulty result and the correct one. Other types of attacks exist, also based on fault injection but not requiring a differential analysis; the safe error attacks or clocks attacks are such examples.The main goal of the PhD thesis was to provide efficient CAD tools to secure circuit designers in order to evaluate counter-measures against such laser attacks early in the design process. This thesis has been driven by two Grenoble INP laboratories: LCIS and TIMA. The work has been carried out in the frame of the collaborative ANR project LIESSE involving several other partners, including STMicroelectronics.A RT level model of laser effects has been developed, capable of emulating laser attacks. The fault model was used in order to evaluate several different secure cryptographic implementations through FPGA emulated fault injection campaigns. The injection campaigns were performed in collaboration with TIMA laboratory and they allowed to compare the results with other state of the art fault models. Furthermore, the approach was validated versus the layout of several circuits. The layout based validation allowed to quantify the effectiveness of the fault model to predict localized faults. Additionally, in collaboration with CMP (Centre Microélectronique de Provence) experimental laser fault injections has been performed on a state of the art STMicroelectronics IC and the results have been used for further validation of the fault model. Finally the validated fault model led to the development of an RTL (Register Transfer Level) countermeasure against laser attacks. The countermeasure was implemented and evaluated by fault injection campaigns according to the developed fault model, other state of the art fault models and versus layout information
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De, Castro Stephan. "Modélisation et simulation d'attaque laser sur des circuits sécuritaires." Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT317/document.
Abstract:
De nos jours, de plus en plus de circuits électroniques sont utilisés pour des usages critiques, tels le paiement ou l’identification. Ces circuits peuvent ainsi susciter l’intérêt de personnes malveillantes. Parmi toutes les méthodes permettant d’obtenir les clés de chiffrement, l’illumination du circuit à l'aide d'un laser est une des méthodes particulièrement efficace. Il est donc important de pouvoir prémunir les circuits sécurisés de ces attaques. Cependant, afin de tester la résistance du circuit face à l’injection laser, il est nécessaire de réaliser des injections sur celui-ci. Si le circuit ne correspond pas aux exigences sécuritaires, il est donc nécessaire de le modifier, ce qui induit un coût important en termes de temps de conception et de coût de fabrication. Afin de prédire l’effet de l’illumination laser et donc éviter ce surcoût, des simulateurs et des modèles électriques modélisant l’effet d’une illumination laser ont été développé.Dans un premier temps, nous décrivons le phénomène physique lié à l’injection laser (effet photoélectrique) qui conduit à la génération de faute dans le circuit. Puis nous donnons une description des premiers modèles électriques de simulation d’injection laser, utilisant des sources de courant afin de représenter l’effet de l’illumination dans le silicium.Ensuite, nous présentons une mise en pratique d’attaques sur un crypto processeur implémentant un AES 128. Cette expérience a permis de comparer les deux méthodes d’injections possibles avec un laser, l’injection par la face avant et par la face arrière. Il ressort de cette comparaison que la cible et le matériel d’injection à disposition sont un élément important dans le choix de la méthode d’injection. En effet, il est possible pour certains circuit d’obtenir plus de fautes exploitables (mono-bit ou mono-octet) en injectant par la face avant avec un faisceau large que par la face arrière avec un faisceau aussi large. Cet effet s’explique par un filtrage des lignes de métaux, présentes au-dessus du silicium, qui ont pour effet de réduire la zone de silicium illuminée.Nous nous intéressons ensuite à la validité des modèles électriques d’injection laser pour les technologies les plus récentes. Nous avons donc développé des nouveaux modèles sur les technologies bulk et CMOS Fully Depleted Silicon On Insulator (FDSOI). De par sa structure, le transistor CMOS FDSOI semble à priori plus résistant à l’injection laser que le transistor CMOS bulk. Cette observation est validée par l’expérience.Finalement, nous réalisons des injections sur un élément de mémorisation (chaîne de bascules DFF). Ces expériences ont montré que malgré la plus grande résistance d’une technologie CMOS FDSOI très récentes, il est possible d’injecter des fautes dans les bascules. Avec un faisceau laser d’un micromètre, pour cette bascule, il est même possible suivant la zone d’injection de choisir le type de faute injectée. Malgré le fait que l’injection soit toujours possible pour ces technologies, la technologie CMOS FDSOI est plus résistante car la différence entre le seuil énergétique d’injection de faute et de casse est plus faible et aussi par l’effet d’une « casse » lors de plusieurs injections successives.En conclusion, les travaux précédents ont permis de mettre à jour et de développer de nouveaux modèles électriques d’injection laser pour des technologies CMOS bulk et FDSOI très récentes et de comparer ces deux technologies face à l’injection laser. Il en ressort que malgré une injection de faute encore possible pour ces deux technologies, l’injection est plus difficile lorsque le circuit est implanté en technologie CMOS FDSOINowadays, more and more microelectronic circuits are used for critical purposes, such as payment or identification. Then those circuit sparked interest form attackers. Among the different ways to retrieve the cipher key, laser illumination is a very efficient one. Thereby, the protection of the circuit against these attacks becomes an important point for designers. However, to determine the resistance of a circuit against laser injection, laser illumination has to be performed. If the circuit do not match the security requirement, it has to be changed, which represent a large cost in terms of design time and fabrication cost. In order to predict the effect of a laser injection, electrical model and simulator have been developed.First, a description of the physical phenomenon (photoelectric effect), which leads to the fault injection in the circuit, is given. Then a description of the first electrical model developed using current sources to model the illumination effect.Then, a practical attack is performed on a crypto processor implanting the AES algorithm. This experimentation allows us to compare the two ways of laser injections, injection from the front side or the back side of the circuit. It comes out that the best way of injection depends on the circuit aimed and the laser bench at disposal of the attacker. Indeed, on the studied circuit, better exploitable fault can be injected, from the front side injection with a large laser spot than from the back side with the same laser spot size. This result can be explained by the effect of the metal lines above the circuit, which reduce the area of illuminated silicon.We discuss then about the validity of the electrical model for more recent technology nodes. Thus a new electrical model is developed for more recent CMOS bulk and Fully Depleted Silicon On Insulator (FDSOI) technologies. From its transistor structure, the CMOS FDSOI technology seems to be more resistant to laser injection than the CMOS bulk technology. This observation is confirmed by experimentation.Finally, we perform laser injection on a memory element (here a flip-flop chain). These experimentations show that even if the CMOS FDSOI technology seems to be more resistant, fault can be injected. With a one micro meter laser spot, the attacker can inject the wanted fault type in the flip-flop (bit set or bit reset) on 28nm CMOS bulk and FDSOI technologies. Even if, the fault injection is still possible, from the attacker point of view, fault injection is more difficult in a circuit using the CMOS 28nm FDSOI technology than the CMOS 28nm bulk one. Indeed, the gap between the fault injection threshold and the breaking threshold is narrower for the FDSOI than the bulk. Moreover, a breaking phenomenon has been observed in the FDSOI technology when multiple laser shot are performed in the same place.To conclude, the previous work allows updating and developed a new electrical model for the recent CMOS bulk and FDSOI technology under illumination, to compare those technologies against laser illumination. It comes out, that even if fault injection is possible for both technologies, the practical attack is more difficult to achieve on a CMOS FDSOI circuit
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Montoya, Maxime. "Sécurité adaptative et énergétiquement efficace dans l’Internet des Objets." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEM032.
Abstract:
La sécurité des circuits intégrés pour l’IoT est généralement incompatible avec la faible consommation énergétique attendue de ces circuits. Cette thèse a donc pour but de proposer de nouvelles manières de concilier sécurité et efficacité énergétique pour les circuits intégrés.Dans un premier temps, la sécurisation d’un mécanisme de gestion de l’énergie est étudiée. Les radios de réveil permettent de gérer la sortie de veille d’objets connectés, en réveillant un tel objet lors de la réception d’un code de réveil spécifique, mais elles sont vulnérables aux attaques par déni de sommeil, qui consistent à réveiller constamment l’objet en répétant un même code de réveil de sorte à vider sa batterie. Une nouvelle manière de générer des codes de réveils est proposée, qui permet de contrer efficacement ces attaques avec un coût négligeable en énergie.Dans un second temps, l’efficacité énergétique des contre-mesures contre les attaques matérielles est améliorée à travers deux approches différentes. Une nouvelle contre-mesure mixte, ayant une consommation énergétique plus faible que les protections mixtes existantes, est proposée ; elle consiste en un lissage algorithmique de la consommation offrant une détection intrinsèque des fautes. L’implémentation adaptative de contre-mesures matérielles est également proposée ; elle consiste à moduler le niveau de protection fourni par ces contre-mesures au cours du fonctionnement d’un algorithme protégé, afin d’optimiser la sécurité et la consommation énergétique. Une évaluation de la sécurité des contre-mesures montre qu’elles fournissent une protection efficace contre les attaques matérielles existantesThe goal of this work is to propose new methods that provide both a high security and a high energy efficiency for integrated circuits for the IoT.On the one side, we study the security of a mechanism dedicated to energy management. Wake-up radios trigger the wake-up of integrated circuits upon receipt of specific wake-up tokens, but they are vulnerable to denial-of-sleep attacks, during which an attacker replays such a token indefinitely to wake-up a circuit and deplete its battery. We propose a new method to generate unpredictable wake-up tokens at each wake-up, which efficiently prevents these attacks at the cost of a negligible energy overhead.On the other side, we improve on the energy efficiency of hardware countermeasures against fault and side-channel attacks, with two different approaches. First, we present a new combined countermeasure, which increases by four times the power consumption compared to an unprotected implementation, introduces no performance overhead, and requires less than 8 bits of randomness. Therefore, it has a lower energy overhead than existing combined protections. It consists in an algorithm-level power balancing that inherently detects faults. Then, we propose an adaptive implementation of hardware countermeasures, which consists in applying or removing these countermeasures on demand, during the execution of the protected algorithm, in order to tune the security level and the energy consumption. A security evaluation of all the proposed countermeasures indicates that they provide an efficient protection against existing hardware attacks
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Marchand, Cédric. "Conception de matériel salutaire pour lutter contre la contrefaçon et le vol de circuits intégrés." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSES058/document.
Abstract:
Le vol et la contrefaçon touchent toutes les sphères industrielles de nos sociétés. En particulier, les produits électroniques représentent la deuxième catégorie de produits la plus concernée par ces problèmes. Parmi les produits électroniques les plus touchés, on retrouve les téléphones mobiles, les tablettes, les ordinateurs mais aussi des éléments bien plus basiques comme des circuits analogiques ou numériques et les circuits intégrés. Ces derniers sont au coeur de la plupart des produits électroniques et un téléphone mobile peut être considéré comme contrefait s’il possède ne serait-ce qu’un seul circuit intégré contrefait. Le marché de la contrefaçon de circuits intégrés représente entre 7 et 10% du marché total des semi-conducteurs, ce qui implique une perte d’au moins 24 milliards d’euros en 2015 pour les entreprises concevant des circuits intégrés. Ces pertes pourraient s’élever jusqu’à 36 milliards d’euros en 2016. Il est donc indispensable de trouver des solutions pratiques et efficaces pour lutter contre la contrefaçon et le vol de circuits intégrés. Le projet SALWARE, financé par l’Agence Nationale de la Recherche et par la Fondation de Recherche pour l’Aéronautique et l’Espace, a pour but de lutter contre le problème de la contrefaçon et du vol de circuits intégrés et propose l’étude et la conception de matériels salutaires (ou salwares). En particulier, l’un des objectifs de ce projet est de combiner astucieusement plusieurs mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés, pour construire un système d’activation complet. L’activation des circuits intégrés après leur fabrication permet de redonner leur contrôle au véritable propriétaire de la propriété intellectuelle. Dans ce manuscrit de thèse, nous proposons l’étude de trois mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés. Dans un premier temps, nous étudierons l’insertion et la détection de watermarks dans les machines à états finies des systèmes numériques synchrones. Ce mécanisme de protection permet de détecter un vol ou une contrefaçon. Ensuite, une fonction physique non-clonable basée sur des oscillateurs en anneaux dont les oscillations sont temporaires est implantée et caractérisée sur FPGA. Ce mécanisme de protection permet d’identifier un circuit grâce à un identifiant unique créé grâce aux variations du processus de fabrication des circuits intégrés. Enfin, nous aborderons l’implantation matérielle d’algorithmes légers de chiffrement par bloc, qui permettent d’établir une communication sécurisée au moment de l’activation d’un circuit intégréCounterfeiting and theft affects all industrial activities in our society. Electronic products are the second category of products most concerned by these issues. Among the most affected electronic products, we find mobile phones, tablets, computers as well as more basic elements such as analog and digital circuits or integrated circuits. These are the heart of almost all electronic products and we can say that a mobile phone is counterfeited if it has at least one counterfeit integrated circuit inside. The market of counterfeit integrated circuit is estimated between 7 and 10% of the global semi-conductors market, which represents a loss of at least 24 billion euros for the lawful industry in 2015. These losses could reach 36 billion euros in 2016. Therefore, there is an absolute necessity to find practical and efficient methods to fight against counterfeiting and theft of integrated circuits. The SALWARE project, granted by the French "Agence Nationale de la Recherche" and by the "Fondation de Recherche pour l’Aéronautique et l’Espace", aims to fight against the problem of counterfeiting and theft of integrated circuitsFor that, we propose to design salutary hardwares (salwares). More specifically,we propose to cleverly combine different protection mechanisms to build a completeactivation system. Activate an integrated circuit after its manufacturing helpsto restore the control of integrated circuits to the true owner of the intellectualproperty.In this thesis, we propose the study of three different protection mechanismsfighting against counterfeiting and theft of integrated circuits. First, the insertionand the detection of watermark in the finite state machine of digital and synchronoussystems will be studied. This mechanism helps to detect counterfeit or theftparts. Then, a physical unclonable function based on transcient effect ring oscillatoris implemented and characterized on FPGA. This protection mechanism is used toidentify integrated circuit with a unique identifier created thanks to the extractionof entropy from manufacturing process variations. Finally, we discuss the hardwareimplementations of lightweight block ciphers, which establish a secure communicationduring the activation of an integrated circuit
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Haddad, Patrick. "Caractérisation et modélisation de générateurs de nombres aléatoires dans les circuits intégrés logiques." Thesis, Saint-Etienne, 2015. http://www.theses.fr/2015STET4008/document.
Abstract:
Les générateurs de nombres aléatoires sont des blocs destinés à produire des quantités numériques qui doivent être indépendantes et uniformément distribuées. Ces RNG sont utilisés dans des contextes sécuritaires où l'utilisation de nombres aléatoires est requise (génération de clefs cryptographiques, nonces des protocoles cryptographiques, marqueurs anti-rejeu, contre-mesures face aux attaques par canaux cachés) et où leur qualité est primordiale. Tous les composants électroniques ayant une fonction sécuritaire, comme par exemple les cartes à puces, incluent un ou plusieurs générateurs aléatoires (basés sur des principes physiques). En conséquence, le RNG est une brique centrale des applications sécuritaires et sa défaillance, totale ou partielle met donc en péril la fonctionnalité dans son ensemble. Ce travail de thèse porte sur l'étude des RNG physiques (PTRNG) et la modélisation de l'aléa à partir des caractérisations électroniques et mathématiques du circuit. Cette étude se place essentiellement dans le contexte de la norme AIS 31 du BSI* qui fait référence dans de nombreux pays européens. Cette norme est l‘une des rares qui impose des caractérisations sur les PTRNG, incluant notamment un modèle stochastique de ce dernier. Dans ce contexte, il est crucial de pouvoir valider la méthodologie d'évaluation proposée par ces normes et c'est sur ce point que j'ai focalisé mon travail de thèse.*Bundesamt für Sicherheit in der Informationstechnik, agence fédérale allemande chargée de la sécurité des technologies de l'informationRandom number generators (RNG) are primitives that produce independent and uniformly distributed digital values, RNG are used in secure environments where the use of random numbers is required (generation of cryptographic keys, nonces in cryptographic protocols, padding values, countermeasures against side-channel attacks) and where the quality of the randomness is essential. All electronic components with a security function, such as smart cards, include one or more random generators (based on physical principles). Consequently, the RNG is an essential primitive for security applications. A flaw in security of the random number generation process directly impacts the security of the cryptographic system. This thesis focuses on the study of physical RNG (PTRNG), the modeling of its randomness and an electronic characterizations of the circuit. This study is in the context of the AIS-31 standard which is published by the BSI* and followed by many European countries. This standard is one of the few that require a characterizations of the PTRNG and a stochastic model. In this context, it is crucial to validate the evaluation methodology proposed by these standards and l focused on them during my thesis.*Bundesamt fiir Sicherheit in der Informationstechnik, federal agency German responsible for the security of information technology
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Ibambe, Gatsinzi Martine. "Etudes des performances radiofréquences d'antennes 5,8 GHz intégrées sur des véhicules automobilesApplications sécuritaires et communications à courte portée." Paris 11, 2008. http://www.theses.fr/2008PA112179.
Abstract:
Le travail de la thèse contribue à l’étude de l’intégration d’antennes 5,8 GHz sur des véhicules automobiles. A l’aide de la simulation, nous avons pu étudier l’intégration de l’antenne radar sur des maquettes numériques pour répondre aux problématiques liées à la mise à disposition tardive de prototypes, et à la politique de réduction des coûts. Pour cela, nous nous sommes concentrés sur les axes de recherche suivants: Le premier axe traite de la modélisation et de la simulation électromagnétique d’objets de grandes tailles par rapport à la longueur d’onde, et de la mesure utilisé pour compléter l’étude d’évaluation des performances de l’antenne 5,8 GHz seule, puis intégrée sur des structures représentatives de véhicule. Le deuxième consiste en l’analyse des phénomènes de propagation dans la bande de fréquence autour de 5,8 GHz et de l’effet de différents environnements sur un signal émis. Le troisième est consacré à l’étude de la propagation des signaux radar. Le but est de mettre en place une méthode d’évaluation par la simulation de la détection d’obstacles afin de valider les performances du prototype radar en termes de traitement du signal. Enfin, dans le quatrième et dernier axe de recherche, nous nous sommes intéressés à la réalisation d’une première évaluation de l’impact d’une évolution éventuelle de la fréquence vers 24 GHz considérant les performances d’antennes et de propagation à courte distanceEvolution in technology allows automotive manufacturers and suppliers to propose more and more embedded electronic systems to make driving safer and easier. However, the number of road victims is still high. In this context, a study of the integration of a pre-crash radar operating at 5. 8GHz has been launched by Renault. This system is based on low cost components and allows the activation of either automatic braking to avoid any crash or restraint systems in case of an impending collision. Besides, to reduce the number of integrated antennas on vehicles, other applications, such as smart keyless and vehicle to vehicle communication systems can use the same radar antenna. The main objective of the proposed research work is to study the integration of 5. 8 GHz antennas on vehicles. In particular, simulations are performed to investigate the integration on numerical prototypes to make up for problems posed by the late availability of car prototypes and the reduction of cost in industry. For this purpose, we focused on the 4 following topics: 1) Simulation at higher frequencies and measurement to evaluate integration effects on antenna radiation. 2) Analysis of wave propagation in vehicular environments to quantify and qualify propagation channel in the 5. 8 GHz frequency band. 3) Study of radar signal propagation. The goal is to develop a method for echo signal analysis of the radar prototype by modeling and simulating the antenna and different targets in road environments. 4) Evaluation of antenna integration and wave propagation at 24 GHz. We have presented a study of a second type of pre-crash radar currently under investigation
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Nejat, Arash. "Tirer parti du masquage logique pour faciliter les méthodes de détection des chevaux de Troie hardware." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT004.
Abstract:
La complexité sans cesse croissante de la conception et de la fabrication de circuits intégrés (CI) a nécessité l'emploi de tiers tels que des bureaux d'études, des fournisseurs de propriété intellectuelle (PI) et des fonderies de fabrication afin d'accélérer et d'économiser le processus de développement. La séparation de ces parties entraîne certaines menaces pour la sécurité. Les fonderies de fabrication non fiables sont suspectées de trois menaces de sécurité: chevaux de Troie matériels, piratage IP et surproduction de circuits intégrés. Les chevaux de Troie matériels sont des modifications de circuits malveillants dans les schémas de circuits intégrés destinés à des objectifs de sabotage.Certaines modifications de la conception de circuits intégrés, appelées Design-for-Trust (DfTr), ont été proposées pour faciliter les méthodes de détection des chevaux de Troie ou empêcher leur insertion. En outre, des modifications basées sur des clés, connues sous le nom de masquage ou d’obscurcissement de conception, ont été proposées pour protéger les IP / CI contre le piratage IP et la surproduction de CI. Ils masquent la fonctionnalité des circuits en les modifiant de telle sorte qu’ils ne fonctionnent pas correctement sans une clé adéquate.Dans cette thèse, nous proposons trois méthodes DfTr basées sur l’utilisation de l’approche de masquage pour empêcher l’insertion de chevaux de Troie. La première méthode DfTr proposée vise à maximiser l’obscurité et à minimiser simultanément les comptes de signaux rares dans les circuits sous masquage. Les signaux rares ayant à peine des transitions lors du fonctionnement du circuit, leur utilisation risque de ne pas activer et détecter facilement les chevaux de Troie matériels lors des tests de circuit. La deuxième proposition de DfTr facilite les méthodes de détection de chevaux de Troie basés sur l’analyse de retard de chemin. Comme le retard des chemins les plus courts varie moins que les plus longs », l’objectif est de générer de faux chemins courts pour des réseaux qui appartiennent uniquement à des chemins longs en réaffectant les éléments de masquage. Nos expériences montrent que cette méthode DfTr augmente la détectabilité des chevaux de Troie dans les circuits modifiés et offre également les avantages des méthodes de masquage. La troisième méthode DfTr a pour objectif de faciliter la détection des chevaux de Troie basés sur une analyse de puissance. Dans un circuit masqué par le procédé proposé, on a plus de contrôle sur l'activité de commutation des différentes parties du circuit. Par exemple, on peut cibler une partie du circuit, augmenter son activité de commutation et simultanément réduire l’activité de commutation des autres parties; Par conséquent, si la pièce cible inclut un cheval de Troie matériel, son activité de commutation et donc sa consommation d'énergie augmentent, bien que la consommation totale d'énergie du circuit diminue en raison des faibles taux d'activité de commutation dans la plupart des parties du circuit. Lorsque le circuit consomme moins d'énergie, le bruit de la mesure de puissance s'atténue. Le bruit peut perturber l’observation des effets des chevaux de Troie sur la consommation électrique des circuits infectés par les chevaux de Troie.De plus, dans cette thèse, nous présentons un outil de CAO capable d’exécuter divers algorithmes de masquage sur des listes de réseau au niveau de la porte. L'outil peut également effectuer une simulation logique et estimer la surface de circuit, la consommation d'énergie et les performances au niveau de la porteThe ever-increasing complexity of integrated circuits (ICs) design and manufacturing has necessitated the employment of third parties such as design-houses, intellectual property (IP) providers and fabrication foundries to accelerate and economize the development process. The separation of these parties results in some security threats. Untrustworthy fabrication foundries are suspected of three security threats: hardware Trojans, IP piracy, and IC overproduction. Hardware Trojans are malicious circuitry alterations in IC layouts intended for sabotage objectives.Some IC design modifications, known as Design-for-Trust (DfTr) have been proposed to facilitate Trojan detection methods or prevent Trojan insertion. In addition, key-based modifications, known as design masking or obfuscation, have been proposed to protect IPs/ICs from IP piracy and IC overproduction. They obscure circuits’ functionality by modifying circuits such that they do not correctly work without being fed with a correct key.In this thesis, we propose three DfTr methods based on leveraging the masking approach to hinder Trojan insertion. The first proposed DfTr method aims to maximize obscurity and simultaneously minimize the rare signal counts in circuits under masking. Rare signals barely have transitions during circuit operations and so the use of them causes hardware Trojans will not be easily activated and detected during circuit tests. The second proposed DfTr facilitates path delay analysis-based Trojan detection methods. Since the delay of shorter paths varies less than longer ones’, the objective is to generate fake short paths for nets which only belong to long paths by repurposing the masking elements. Our experiments show that this DfTr method increases the Trojan detectability in modified circuits and also provides the advantages of masking methods. The aim of the third DfTr method is to facilitate power-analysis-based Trojan detection. In a masked circuit by the proposed method, one has more control over the switching activity of the different circuit parts. For instance, one can target one part of the circuit, increase its switching activity, and simultaneously decrease the other parts’ switching activity; consequently, if the target part includes an hardware Trojan, its switching activity and so power consumption rises, although the total power consumption of the circuit goes down due to low switching activity rates in most parts of the circuit. When the circuit consumes less power, the power measurement noise abates. The noise can disturb to observe Trojans’ effects on the power consumption of Trojan-infected circuits.In addition, in this thesis, we introduce a CAD tool that can run various masking algorithms on gate-level netlists. The tool can also perform logic simulation and estimate circuit area, power consumption, and performance at the gate level
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Cozzi, Maxime. "Infrared Imaging for Integrated Circuit Trust and Hardware Security." Thesis, Montpellier, 2019. http://www.theses.fr/2019MONTS046.
Abstract:
La généralisation des circuits intégrés et plus généralement de l'électronique à tous les secteurs d'activité humaine, nécessite d'assurer la sécurité d'un certain nombre de systèmes critiques (militaire, finance, santé, etc). Aujourd'hui, l'intégrité de ces systèmes repose sur un éventail d'attaques connues, pour lesquelles des contremesures ont été développées.Ainsi, la recherche de nouvelles attaques contribue fortement à la sécurisation des circuits électroniques. La complexité toujours croissante des circuits, permise par les progrès dans les technologies silicium, a pour conséquence l'apparition de circuits occupant de plus en plus de surface. La retro-ingénierie est donc une étape souvent obligatoire menée en amont d'une attaque afin de localiser les périphériques et autres régions d'intérêts au sein du circuit visé. Dans cet objectif, l'étude présenté dans ce document propose de nouvelles méthodes d'imagerie infrarouge. En particulier, il est démontré que l'analyse statistique des mesures infrarouge permet d'automatiser la localisation des régions électriquement active d'un circuit. Aussi, une nouvelle méthode de comparaison statistique d'image infrarouge est proposée. Enfin, ces résultats sont acquis au moyen d'une plateforme de mesure faible cout, permettant de détecter toute activité électrique possédant une consommation supérieure à 200µWThe generalization of integrated circuits and more generally electronics to everyday life systems (military, finance, health, etc) rises the question about their security. Today, the integrity of such circuits relies on a large panel of known attacks for which countermeasures have been developed. Hence, the search of new vulnerabilities represents one of the largest contribution to hardware security. The always rising complexity of dies leads to larger silicon surfaces.Circuit imaging is therefore a popular step among the hardware security community in order to identify regions of interest within the die. In this objective, the work presented here proposes new methodologies for infrared circuit imaging. In particular, it is demonstrated that statistical measurement analysis can be performed for automated localization of active areas in an integrated circuit.Also, a new methodology allowing efficient statistical infrared image comparison is proposed. Finally, all results are acquired using a cost efficient infrared measurement platform that allows the investigation of weak electrical source, detecting power consumption as low as 200 µW
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Marconot, Johan. "Fonction Physique Non-clonable pour la Sécurité du Cycle de Vie d'un Objet Cyber-physique." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT011.
Abstract:
La thèse porte sur la conception de solutions pour sécuriser les biens essentiels et les fonctionnalités des objets connectés au cours de leur cycle de vie. Ce cycle est composé d’interactions multiples, où divers acteurs interviennent et requièrent des accès à l’objet pour les tâches spécifique qui leur sont attribuées. Cela expose des éléments sensibles ou propriétaire à des menaces et entraine une perte confiance. Les solutions doivent assurer qu’une partie prenante dispose d’un accès uniquement aux atouts qui lui sont autorisées et nécessaires. Outre ces besoins de sécurité, les solutions proposées doivent répondre aussi aux contraintes de ressources et de performances.Ces recherches apportent deux contributions: la formalisation des exigences de sécurité du cycle de vie des objets cyber-physiques et la proposition d’un nouveau modèle d’extraction pour digital PUF dont le schéma logique se base sur les réseaux dits SPN. Les configurations optimales pour ce modèle sont identifiées et offrent un compromis entre la surface occupée par le circuit, la fréquence et les métriques de sécurité. Cette étude apporte une base solide pour concevoir un strong digital PUF, intégrable dès le début du cycle de vie et assurant les propriétés de sécurité et le niveau de performances requis. Cela répond au besoin de sécuriser le cycle de vie en amont des phases de déploiement et d’utilisation, et ce en respectant des exigences de coûtsThe thesis focus on the conception of solutions to secure, all along its lifecycle, the assets and the functions which are embedded into a connected object. The lifecycle induces multiple interactions which expose the assets. Still, each actor may need private access in order to perform technical operations which have to be done. The solution has to securely manage the access requests but also takes account of the fact that most of the connected object are resources constraints system.We provide two main contributions: the analysis of security requirements for the device lifecycle and a new model of extraction circuit for strong digital PUF. The identified configuration for the extraction circuit offer trade-off between the circuit area, the frequency and the security metrics. It allows to conceive an efficient DPUF which could be integrated at fabrication chip, ensuring authentication property and performance requirements for lifecycle
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Takarabt, Sofiane. "Évaluation pré-silicium de circuits sécurisés face aux attaques par canal auxiliaire." Electronic Thesis or Diss., Institut polytechnique de Paris, 2021. http://www.theses.fr/2021IPPAT015.
Abstract:
Les systèmes embarqués sont constamment menacés par diverses attaques, notamment les attaques side-channel. Pour garantir un certain niveau de sécurité, les implémentations cryptographiques doivent valider des tests d’évaluation recommandés par les standards de certifications, et ainsi répondre aux besoins du marché. Pour cette raison, il est nécessaire d’implémenter des contremesures fiables pour contrer ce type d’attaques. Néanmoins, une fois ces contremesures implémentées, les tests de vérification et de validation peuvent s’avérer très coûteux en temps et en argent. Ainsi, minimiser le nombre d’allers-retours, entre l’étape de conception et l’étape d’évaluation est primordial. Nous allons explorer une classe très large d’attaques existantes (passives et actives), et proposer des méthodes d’évaluations au niveau pré-silicium, permettant d’un côté, de détecter les différents types de fuites qu’un attaquant donné pourrait exploiter, et de l’autre, exposer des techniques de protection permettant de contrer ces attaques, tout en respectant l’aspect performance et taille en silicium. Nous nous basons dans nos analyses sur des méthodes formelles et empiriques, pour tracer l’impact de chaque vulnérabilité sur les différents niveaux d’abstraction du circuit, et ainsi proposer des contremesures optimalesEmbedded systems are constantly threatened by various attacks, including side-channel attacks. To guarantee a certain level of security, cryptographic implementations must validate evaluation tests recommended by the certification standards, and thus meet the market needs. For this reason, it is necessary to implement reliable countermeasures to counter this type of attacks. However, once these countermeasures are implemented, verification and validation tests can be very costly in terms of time and money. Thus, optimizing the lifecycle of the circuit, between the design stage and the evaluation stage is paramount. We will explore a very broad class of existing attacks (passive and active), and propose methods of pre-silicon level assessments, allowing on the one hand, to detect the different types of leakages that a given attacker can exploit, and on the other hand, expose different techniques to counter these attacks, while respecting the performance and area aspect. In our analyses, we apply formal and empirical methods to track the impact of each vulnerability on the different abstraction levels of the circuit, and thus propose optimal countermeasures
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Tobich, Karim. "Évaluation de l’efficacité des techniques d’injection de fautes, au sein de microcontrôleurs, par agression électromagnétique." Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20017.
Abstract:
De nos jours, le LASER reste l'outil le plus efficace et le plus utilisé pour injecter des fautes au sein des micro-contrôleurs sécurisés modernes. Parmi ses principaux avantages nous pouvons citer ses fortes résolutions spatiale et temporelle. Ces avantages ne sont toutefois accessibles qu'au prix d'investissements conséquents en temps et argent avec un coût oscillant entre deux et quatre centaines de milliers d'euros selon la qualité du LASER.Outre ces aspects financiers, la publication par les scientifiques, ainsi que l'intégration par les fabricants de cartes à puce, de contre-mesures efficaces, comme les détecteurs de lumière, ont incité aux développements de techniques d'injection de fautes alternatives et à coûts plus modérés. Parmi ces techniques alternatives, nous trouvons les techniques d'injection de faute(s) par médium électromagnétique qui permettent de perturber le comportement des circuits. C'est dans ce contexte que cette thèse présente les principaux effets de ce type d'injection de fautes en procédant à une première décomposition face avant face arrière, puis à une seconde lié à la forme du signal perturbateur utilisé (harmonique ou pulsé). Nous avons ainsi pu mettre en exergue des effets de coulage avec les lignes de métallisations mais aussi des effets de Forward sur le circuit cibleNowadays, LASER remains the tool the most effective and most used to inject faults within the modern secure microcontrollers. Among its main advantages we can quote its strong spatial and temporal resolutions. These advantages are however accessible only to the price of consequent investments in time and money with a cost oscillating between two and four hundreds of thousand euro according to the quality of the LASER. Besides these financial aspects, the publication by scientists, as well as the integration by the manufacturers of smart cards, effective countermeasures, as light detectors, incited to the development of alternative faults injection techniques with moderate costs. Among these alternative techniques, we find the electromagnetic fault injection techniques which allow perturbing the behavior of circuits. It is in this context that this thesis presents the main effects of this kind of fault injection by proceeding to a first decomposition in front side and back side, then in one second bound to the shape of the disturbing signal (harmonic or pulsed) used. So, we highlight coupling effects with metals lines but also a Forward effect on the target circuit
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Mkhinini, Asma. "Implantation matérielle de chiffrements homomorphiques." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT092/document.
Abstract:
Une des avancées les plus notables de ces dernières années en cryptographie est sans contredit l’introduction du premier schéma de chiffrement complètement homomorphe par Craig Gentry. Ce type de système permet de réaliser des calculs arbitraires sur des données chiffrées, sans les déchiffrer. Cette particularité permet de répondre aux exigences de sécurité et de protection des données, par exemple dans le cadre en plein développement de l'informatique en nuage et de l'internet des objets. Les algorithmes mis en œuvre sont actuellement très coûteux en temps de calcul, et généralement implantés sous forme logicielle. Les travaux de cette thèse portent sur l’accélération matérielle de schémas de chiffrement homomorphes. Une étude des primitives utilisées par ces schémas et la possibilité de leur implantation matérielle est présentée. Ensuite, une nouvelle approche permettant l’implantation des deux fonctions les plus coûteuses est proposée. Notre approche exploite les capacités offertes par la synthèse de haut niveau. Elle a la particularité d’être très flexible et générique et permet de traiter des opérandes de tailles arbitraires très grandes. Cette particularité lui permet de viser un large domaine d’applications et lui autorise d’appliquer des optimisations telles que le batching. Les performances de notre architecture de type co-conception ont été évaluées sur l’un des cryptosystèmes homomorphes les plus récents et les plus efficaces. Notre approche peut être adaptée aux autres schémas homomorphes ou plus généralement dans le cadre de la cryptographie à base de réseauxOne of the most significant advances in cryptography in recent years is certainly the introduction of the first fully homomorphic encryption scheme by Craig Gentry. This type of cryptosystem allows performing arbitrarily complex computations on encrypted data, without decrypting it. This particularity allows meeting the requirements of security and data protection, for example in the context of the rapid development of cloud computing and the internet of things. The algorithms implemented are currently very time-consuming, and most of them are implemented in software. This thesis deals with the hardware acceleration of homomorphic encryption schemes. A study of the primitives used by these schemes and the possibility of their hardware implementation is presented. Then, a new approach allowing the implementation of the two most expensive functions is proposed. Our approach exploits the high-level synthesis. It has the particularity of being very flexible and generic and makes possible to process operands of arbitrary large sizes. This feature allows it to target a wide range of applications and to apply optimizations such as batching. The performance of our co-design was evaluated on one of the most recent and efficient homomorphic cryptosystems. It can be adapted to other homomorphic schemes or, more generally, in the context of lattice-based cryptography
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Ba, Papa-Sidy. "Détection et prévention de Cheval de Troie Matériel (CTM) par des méthodes Orientées Test Logique." Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT271/document.
Abstract:
Pour réduire le coût des Circuits Intégrés (CIs), les entreprises de conception se tournent de plus en plus vers des fonderies basées dans des pays à faible coût de production (outsourcing). Cela a pour effet d’augmenter les menaces sur les circuits. En effet, pendant la fabrication,le CI peut être altéré avec l’insertion d’un circuit malicieux, appelé cheval de Troie Matériel (CTM). Ceci amène les vendeurs de CI à protéger leurs produits d’une potentielle insertion d’un CTM, mais également, d’en assurer l’authenticité après fabrication (pendant la phase de test).Cependant, les CTMs étant furtifs par nature, il est très difficile, voire impossible de les détecter avec les méthodes de test conventionnel, et encore moins avec des vecteurs de test aléatoires. C’est pourquoi nous proposons dans le cadre de cette thèse, des méthodes permettant de détecter et de prévenir l’insertion de CTM dans les CIs pendant leur fabrication.Ces méthodes utilisent des approches orientées test logique pour la détection de CTM aussi bien en phase de test (après fabrication du CI) qu’en fonctionnement normal (run-time).De plus, nous proposons des méthodes de prévention qui elles aussi s’appuient sur des principes de test logique pour rendre difficile, voire impossible l’insertion de CTM aussi bien au niveau netlist qu’au niveau layoutIn order to reduce the production costs of integrated circuits (ICs), outsourcing the fabrication process has become a major trend in the Integrated Circuits (ICs) industry. As an inevitable unwanted side effect, this outsourcing business model increases threats to hardware products. This process raises the issue of un-trusted foundries in which, circuit descriptions can be manipulated with the aim to possibly insert malicious circuitry or alterations, referred to as Hardware Trojan Horses (HTHs). This motivates semiconductor industries and researchers to study and investigate solutions for detecting during testing and prevent during fabrication, HTH insertion.However, considering the stealthy nature of HTs, it is quite impossible to detect them with conventional testing or even with random patterns. This motivates us to make some contributions in this thesis by proposing solutions to detect and prevent HTH after fabrication (during testing).The proposed methods help to detect HTH as well during testing as during normal mode(run-time), and they are logic testing based.Furthermore, we propose prevention methods, which are also logic testing based, in order tomake harder or quasi impossible the insertion of HTH both in netlist and layout levels
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Lecomte, Maxime. "Système embarque de mesure de la tension pour la détection de contrefaçons et de chevaux de Troie matériels." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSEM018/document.
Abstract:
Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGADue to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards
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Leonhard, Julian. "Analog hardware security and trust." Electronic Thesis or Diss., Sorbonne université, 2021. http://www.theses.fr/2021SORUS246.
Abstract:
La mondialisation et la spécialisation de la chaîne d'approvisionnement des circuits intégrés (CI) ont conduit les entreprises de semi-conducteurs à partager leur précieuse propriété intellectuelle (PI) avec de nombreuses parties pour les faire fabriquer, tester, etc. En conséquence, les PI et les CI sensibles sont exposés à des parties potentiellement malveillantes, ce qui entraîne de graves menaces de piratage telles que la contrefaçon ou la retro ingénierie. Dans cette thèse, nous développons des méthodes pour sécuriser les IP/CI analogiques et mixtes contre les menaces de piratage dans la chaîne d'approvisionnement. Nous proposons une méthodologie anti-piratage pour verrouiller les circuits intégrés mixtes via l'application de logic locking à leur partie numérique. En outre, nous proposons une méthodologie contre la rétro ingénierie camouflant la géométrie effective des composants de layout. Enfin, nous proposons une attaque pour contourner toutes les techniques de verrouillage des circuits analogiques qui agissent sur la polarisation du circuit. Les techniques présentées ont le potentiel de protéger les circuits analogiques et mixtes contre une grande partie de tous les scénarios de risque possibles tout en infligeant de faibles coûts en termes de surface, de puissance et de performanceThe ongoing globalization and specialization of the integrated circuit (IC) supply chain has led semiconductor companies to share their valuable intellectual property (IP) assets with numerous parties for means of manufacturing, testing, etc. As a consequence, sensitive IPs and ICs are being exposed to untrusted parties, resulting in serious piracy threats such as counterfeiting or reverse engineering. In this thesis we develop methods to secure analog and mixed signal IPs/ICs from piracy threats within the supply chain. We propose an anti-piracy methodology for locking mixed-signal ICs via logic locking of their digital part. Furthermore, we propose an anti-reverse engineering methodology camouflaging the effective geometry of layout components. Finally, we propose an attack to break all analog circuit locking techniques that act upon the biasing of the circuit. The presented techniques have the potential to protect analog and mixed-signal circuits against a large subset of all the possible risk scenarios while inflicting low overheads in terms of area, power and performance
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Dallali, Manel. "Analyse de la sécurité et de la protection anti-bélier des conduites coudées d'adduction d'eau potable en polyéthylène haute densité." Thesis, Université de Lorraine, 2017. http://www.theses.fr/2017LORR0115.
Abstract:
Le stress hydrique menacera plus que 40% de la population mondiale en 2050. Plus de 240 millions de personnes seront dépourvues d’accès à une source d’eau améliorée. En effet, pour assurer une gestion durable de cette ressource, la minimisation des ruptures dans les réseaux d'adduction d'eau potable est primordiale. La rupture des canalisations, phénomène assez fréquent en milieu urbain, s’amorce sur un défaut et sous l’effet des contraintes engendrées par un chargement inhabituel : coup de bélier, un phénomène de surpression. Depuis les années 80, le polyéthylène prend une part de plus en plus importante dans la fabrication des canalisations d'eau potable. Les jonctions sont les zones les plus dangereuses dans les réseaux. D'où l'importance d'étudier la résistance à la rupture des conduites coudées en PEHD. Pour résoudre ce problème, une étude est abordée par une approche expérimentale et une approche numérique par éléments finis pour caractériserle comportement à la fissuration des conduites coudées en PE100. Deux méthodologies sont proposées pour déterminer la ténacité du PEHD : la méthode de l'intégrale J et la méthode du déplacement d'ouverture en pointe de fissure ''CTOD''.La combinaison de ces outils permet de choisir la valeur critique de l'intégrale J comme valeur de la ténacité du PEHD.Ensuite, nous proposons une formule simplifiée basée sur la détermination de l'intégrale J en fonction de la pression dans les réseaux d'adduction d'eau potable en présence d'un défaut superficiel. Enfin, nous étudions le phénomène de coup de bélier pour déterminer la surpression avec un modèle mathématique développé dans cette thèse. Nous démontrons l'importance de l'interaction fluide-structure pour définir la pression au niveau des coudesWater scarcity will be threatening more than 40% of the world population by 2050, more than 240 million people will not have a source of improved water. In fact, to ensure a sustainable management of this resource, the minimization of the leakages in drinking-water supply network is vital. Pipe rupture, a frequent phenomenon in urban zones, starts with a defect, under the effect of constraints caused by an unusual over pressure: Water Hammer. Since the 80s, polyethylene is being widely considered in manufacturing the pipelines water supply networks. Nevertheless, junctions are the most dangerous zones in the networks. As a result, it is vital to study the tear resistance of the angled conducts in PEHD. To solve this problem, a study is approached with an experimental investigation and a digital approach by fine elements in order to characterize the behavior in the fissuring of pipe bends PE100. Two methodologies are proposed to determine the tenacity of the PEHD: the method of the J-integral and the method of the sharp's movement opening of crack "CTOD ". The combination of these tools permits to choose the critical value of the integral J as a value of the tenacity of the HDPE. In addition, a simplified formula was proposed based on the calculation of the J-integral as a function of the pressure in water supply networks in the presence of a superficial defect. Finally, the water hammer phenomenon was investigated in order to determine the overpressure with a mathematical model which was developed in this thesis. The fluid-structure interaction was found to be important in defining the pressure at elbow pipe
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Boige, François. "Caractérisation et modélisation électrothermique compacte étendue du MOSFET SiC en régime extrême de fonctionnement incluant ses modes de défaillance : application à la conception d'une protection intégrée au plus proche du circuit de commande." Thesis, Toulouse, INPT, 2019. http://www.theses.fr/2019INPT0084/document.
Abstract:
Le défi de la transition vers une énergie sans carbone passe, aujourd’hui, par un recours systématique à l’énergie électrique avec au centre des échanges l’électronique de puissance. Pour être à la hauteur des enjeux, l'électronique de puissance nécessite des composants de plusen plus performants pour permettre un haut niveau d'intégration, une haute efficacité énergétique et un haut niveau de fiabilité. Aujourd’hui, le transistor de puissance, du type MOSFET, en carbure de silicium (SiC) est une technologie de rupture permettant de répondre aux enjeux d’intégration et d’efficacité par un faible niveau de perte et une vitesse de commutation élevée. Cependant, leur fiabilité non maitrisée et leur faible robustesse aux régimes extrêmes du type court-circuit répétitifs freinent aujourd’hui leur pénétration dans les applications industrielles. Dans cette thèse, une étude poussée du comportement en court-circuit d'un ensemble exhaustif de composants commerciaux, décrivant toutes les variantes structurelles et technologiques en jeu, a été menée sur un banc de test spécifique développé durant la thèse, afin de quantifier leur tenue au courtcircuit. Cette étude a mis en lumière des propriétés à la fois génériques et singulières aux semiconducteurs en SiC déclinés en version MOSFET tel qu’un courant de fuite dynamique de grille et un mode de défaillance par un court-circuit grille-source amenant, dans certaines conditions d'usage et pour certaines structures de MOSFET, à un auto-blocage drain-source. Une recherchesystématique de la compréhension physique des phénomènes observés a été menée par une approche mêlant analyse technologique interne des composants défaillants et modélisation électrothermique fine. Une modélisation électrothermique compacte étendue à la prise en compte des modes de défaillance a été établie et implémentée dans un logiciel de type circuit. Ce modèle a été confronté à de très nombreux résultats expérimentaux sur toutes les séquences temporelles décrivant un cycle de court-circuit jusqu'à la défaillance. Ce modèle offre un support d'analyse intéressant et aussi une aide à la conception des circuits de protection. Ainsi, à titre d'application, un driver doté d'une partie de traitement numérique a été conçu et validé en mode de détection de plusieurs scénarii de court-circuit mais aussi potentiellement pour la détection de la dégradation de la grille du composant de puissance. D’autres travaux plus exploratoires ont aussi été menés en partenariat avec l’Université de Nottingham afin d’étudier l'impact de régimes de court-circuit impulsionnels répétés sur le vieillissement de puces en parallèle présentant des dispersions. La propagation d'un premier mode de défaillance issu d'un composant "faible" a aussi été étudiée. Ce travail ouvre la voie à la conception de convertisseurs intrinsèquement sûrs et disponibles en tirant parti des propriétés atypiques et originales des semi-conducteurs en SiC et du MOSFET en particulierNowaday, the challenge of the transition to carbon-free energy involves a systematic use of electrical energy with power electronics at the heart of the exchanges. To meet the challenges, power electronics requires increasingly high-performance devices to provide a high level of integration, high efficiency and a high level of reliability. Today, the power transistor, of the MOSFET type, made of silicon carbide (SiC) is a breakthrough technology that allows us to meet the challenges of integration and efficiency through their low level of loss and high switching speed. However, their limited reliability and low robustness at extreme operating conditions such as repetitive short-circuits are now hindering their expansion in industrial applications. In this thesis, an in-depth study of the short-circuit behaviour of an exhaustive set of commercial devices, describing all the structural and technological variants involved, was carried out on a specific test bench developed during the thesis, in order to quantify their short-circuit resistance. This study highlighted both generic and singular properties of SiC semiconductors for every Mosfet version such as a dynamic gate leakage current and a failure mode by a short-circuit grid-source leading, under certain conditions of use and for certain Mosfet structures, to a self-blocking drain-source. A systematic research of the physical understanding of the observed mechanisms was carried out by an approach combining an internal technological analysis of the failed devices and a fine electrothermal modelling. A compact electrothermal modeling extended to failure mode consideration has been established and implemented in circuit software. This model was confronted with numerous experimental results describing a short-circuit cycle up to failure. This model offers an interesting analytical support and also helps the design of protection circuits. Thus, as an application, a driver equipped with a digital processing part has been designed and validated in detection mode for several short-circuit scenarios but also potentially for the detection of the degradation of the power component grid. Other more exploratory work has also been carried out in partnership with the University of Nottingham to study the impact of repeated pulse short-circuit regimes on the aging of parallel chips with dispersions. The propagation of a first failure mode from a "weak" device was also studied. This work paves the way for the design of intrinsically safe and available converters by taking advantage of the atypical and original properties of SiC semiconductors and Mosfet in particular
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Shrivastwa, Ritu Ranjan. "Enhancements in Embedded Systems Security using Machine Learning." Electronic Thesis or Diss., Institut polytechnique de Paris, 2023. http://www.theses.fr/2023IPPAT051.
Abstract:
La liste des appareils connectés (ou IoT) s’allonge avec le temps, de même que leur vulnérabilité face aux attaques ciblées provenant du réseau ou de l’accès physique, communément appelées attaques Cyber Physique (CPS). Alors que les capteurs visant à détecter les attaques, et les techniques d’obscurcissement existent pour contrecarrer et améliorer la sécurité, il est possible de contourner ces contre-mesures avec des équipements et des méthodologies d’attaque sophistiqués, comme le montre la littérature récente. De plus, la conception des systèmes intégrés est soumise aux contraintes de complexité et évolutivité, ce qui rend difficile l’adjonction d’un mécanisme de détection complexe contre les attaques CPS. Une solution pour améliorer la sécurité est d’utiliser l’Intelligence Artificielle (IA) (au niveau logiciel et matériel) pour surveiller le comportement des données en interne à partir de divers capteurs. L’approche IA permettrait d’analyser le comportement général du système à l’aide des capteurs , afin de détecter toute activité aberrante, et de proposer une réaction appropriée en cas d’attaque. L’intelligence artificielle dans le domaine de la sécurité matérielle n’est pas encore très utilisée en raison du comportement probabiliste. Ce travail vise à établir une preuve de concept visant à montrer l’efficacité de l’IA en matière de sécurité.Une partie de l’étude consiste à comparer et choisir différentes techniques d’apprentissage automatique (Machine Learning ML) et leurs cas d’utilisation dans la sécurité matérielle. Plusieurs études de cas seront considérées pour analyser finement l’intérêt et de l’ IA sur les systèmes intégrés. Les applications seront notamment l’utilisation des PUF (Physically Unclonable Function), la fusion de capteurs, les attaques par canal caché (SCA), la détection de chevaux de Troie, l’intégrité du flux de contrôle, etcThe list of connected devices (or IoT) is growing longer with time and so is the intense vulnerability to security of the devices against targeted attacks originating from network or physical penetration, popularly known as Cyber Physical Security (CPS) attacks. While security sensors and obfuscation techniques exist to counteract and enhance security, it is possible to fool these classical security countermeasures with sophisticated attack equipment and methodologies as shown in recent literature. Additionally, end node embedded systems design is bound by area and is required to be scalable, thus, making it difficult to adjoin complex sensing mechanism against cyberphysical attacks. The solution may lie in Artificial Intelligence (AI) security core (soft or hard) to monitor data behaviour internally from various components. Additionally the AI core can monitor the overall device behaviour, including attached sensors, to detect any outlier activity and provide a smart sensing approach to attacks. AI in hardware security domain is still not widely acceptable due to the probabilistic behaviour of the advanced deep learning techniques, there have been works showing practical implementations for the same. This work is targeted to establish a proof of concept and build trust of AI in security by detailed analysis of different Machine Learning (ML) techniques and their use cases in hardware security followed by a series of case studies to provide practical framework and guidelines to use AI in various embedded security fronts. Applications can be in PUFpredictability assessment, sensor fusion, Side Channel Attacks (SCA), Hardware Trojan detection, Control flow integrity, Adversarial AI, etc
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Poucheret, François. "Injections électromagnétiques : développement d’outils et méthodes pour la réalisation d’attaques matérielles." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20255/document.
Abstract:
Les attaques en fautes consistent à perturber le fonctionnement d'un circuit intégré afin d'accéder à des informations confidentielles. Ce type d'attaque est critique pour la sécurité d'une application, en raison de la vaste gamme d'effets possibles : saut d'instructions, modifications de valeurs de registres … Les moyens mis en œuvre pour corrompre le fonctionnement d'un dispositif électronique sont divers et variés. Un circuit peut ainsi être utilisé en dehors de ses limites opérationnelles (en T°, V ou fréquence d'horloge), être soumis à de brusques variations de tension ou voir son signal d'horloge altéré. Ces attaques restent néanmoins globales, car elles perturbent le circuit dans son intégralité. De fait, elles sont facilement détectables par les nombreuses contremesures et capteurs intégrés de nos jours dans les circuits sécurisés. Des techniques plus élaborées ont ainsi vu le jour, notamment attaques dites LASER. Elles permettent de cibler une zone définie du circuit avec un effet très local, diminuant les risques d'être détectées par les capteurs ainsi que l'apparition de dysfonctionnements complets du système. Toutefois, ces attaques nécessitent une préparation physico-chimique du circuit, à la fois coûteuse et potentiellement destructrice pour l'échantillon ciblé. En raison de leur propriété de pénétration dans les matériaux, les injections électromagnétiques (Electromagnetic Injections) permettent, en théorie, de s'affranchir de toute étape de préparation. Leur capacité à transmettre de l'énergie sans contact direct, ainsi que la possibilité de les produire en possédant un matériel peu onéreux en font une technique de perturbation à fort potentiel. C'est dans ce contexte que cette thèse, intitulée « Injections électromagnétiques : développement d'outils et méthodes pour la réalisation d'attaques matérielles. » a été menée avec comme principaux objectifs la recherche de moyens de perturbation sans contact ne nécessitant pas d'étapes de préparation des échantillons, et produisant des effets localisés. Plus particulièrement, ces travaux de recherche ont donc d'abord été axés sur la réalisation d'une plateforme d'attaques basées sur la génération d'ondes EM harmoniques, en se focalisant sur les éléments clés que sont les sondes d'injection. Diverses expérimentations sur circuits intégrés en technologie récente, notamment sur une structure de générateur d‘horloge interne, ont permis de valider son efficacité. Enfin, des attaques sur générateurs de nombres aléatoires ont également été réalisées et ont démontré la possibilité de réduire l'aléa produit en sortie, en utilisant soit le phénomène de ‘locking' ou de manière plus surprenante, en provocant des fautes lors de l'échantillonnage des données par les éléments mémoiresAttacks based on fault injection consist in disturbing a cryptographic computation in order to extract critical information on the manipulated data. Fault attacks constitute a serious threat against applications, due to the expected effects: bypassing control and protection, granting access to some restricted operations… Nevertheless, almost of classical ways (T°,V,F) and optical attacks are limited on the newest integrated circuits, which embed several countermeasures as active shield, glitch detectors, sensors… In this context, potentials of Electromagnetic active attacks must undoubtedly be taken into account, because of their benefits (penetrating characteristics, contactless energy transmission, low cost power production…). In this work, EM active attacks based on continuous mode are presented, with a particular attention to the development and optimization of injection probes, with a complete characterization of EM fields provided by each probe at the IC surface. Finally, some experiments are realized on internal clock generator or on true random numbers generators, then evaluated to prove the efficiency of these techniques. Keywords. Hardware Attacks, Faults Attacks, EM induced faults, CMOS Integrated Circuits
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Camponogara, Viera Raphael. "Simulating and modeling the effects of laser fault injection on integrated circuits." Thesis, Montpellier, 2018. http://www.theses.fr/2018MONTS072/document.
Abstract:
Les injections de fautes laser induisent des fautes transitoires dans les circuits intégrés en générant localement des courants transitoires qui inversent temporairement les sorties des portes illuminées. L'injection de fautes laser peut être anticipée ou étudiée en utilisant des outils de simulation à différents niveaux d'abstraction: physique, électrique ou logique. Au niveau électrique, le modèle classique d'injection de fautes laser repose sur l'ajout de sources de courant aux différents nœuds sensibles des transistors MOS. Cependant, ce modèle ne prend pas en compte les grands composants de courant transitoire également induits entre le VDD et le GND des circuits intégrés conçus avec des technologies CMOS avancées. Ces courants de court-circuit provoquent un significatif IR drop qui contribue au processus d'injection de faute. Cette thèse décrit notre recherche sur l'évaluation de cette contribution. Il montre par des simulations et des expériences que lors de campagnes d'injection de fautes laser, le IR drop induite par laser est toujours présente lorsque l'on considère des circuits conçus dans des technologies submicroniques profondes. Il introduit un modèle de faute électrique amélioré prenant en compte le IR drop induite par laser. Il propose également une méthodologie qui utilise des outils CAD standard pour permettre l'utilisation du modèle électrique amélioré pour simuler des fautes induits par laser au niveau électrique dans des circuits à grande échelle. Sur la base de simulations et de résultats expérimentaux supplémentaires, nous avons constaté que, selon les caractéristiques de l'impulsion laser, le nombre de fautes injectées peut être sous-estimé par un facteur aussi grand que 3 si le IR drop induite par laser est ignorée. Cela pourrait conduire à des estimations incorrectes du seuil d'injection des fautes, ce qui est particulièrement pertinent pour la conception de techniques de contre-mesures pour les systèmes intégrés sécurisés. De plus, les résultats expérimentaux et de simulation montrent que même si l'injection de fautes laser est une technique d'injection de fautes très locale et précise, les IR drops induites ont un effet global se propageant à travers le réseau d'alimentation. Cela donne des preuves expérimentales que l'effet de l'illumination laser n'est pas aussi local que d'habitudeLaser fault injections induce transient faults into ICs by locally generating transient currents that temporarily flip the outputs of the illuminated gates. Laser fault injection can be anticipated or studied by using simulation tools at different abstraction levels: physical, electrical or logical. At the electrical level, the classical laser-fault injection model is based on the addition of current sources to the various sensitive nodes of MOS transistors. However, this model does not take into account the large transient current components also induced between the VDD and GND of ICs designed with advanced CMOS technologies. These short-circuit currents provoke a significant IR drop that contribute to the fault injection process. This thesis describes our research on the assessment of this contribution. It shows by simulation and experiments that during laser fault injection campaigns, laser-induced IR drop is always present when considering circuits designed in deep submicron technologies. It introduces an enhanced electrical fault model taking the laser-induced IR-drop into account. It also proposes a methodology that uses standard CAD tools to allow the use of the enhanced electrical model to simulate laser-induced faults at the electrical level in large-scale circuits. On the basis of further simulations and experimental results, we found that, depending on the laser pulse characteristics, the number of injected faults may be underestimated by a factor as large as 3 if the laser-induced IR-drop is ignored. This could lead to incorrect estimations of the fault injection threshold, which is especially relevant to the design of countermeasure techniques for secure integrated systems. Furthermore, experimental and simulation results show that even though laser fault injection is a very local and accurate fault injection technique, the induced IR drops have a global effect spreading through the supply network. This gives experimental evidence that the effect of laser illumination is not as local as usually considered
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De, Nardi Christophe. "Techniques d'analyse de défaillance de circuits intégrés appliquées au descrambling et à la lecture de données sur des composants mémoires non volatiles." Toulouse, INSA, 2009. http://eprint.insa-toulouse.fr/archive/00000307/.
Abstract:
La protection des données stockées sur les circuits intégrés mémoires est un enjeu majeur de notre société. Aujourd’hui, ces circuits sont partout, de l'électronique grand public (carte SIM, clés USB), aux satellites en passant par les cartes bancaires et les passeports numériques. Ce travail de thèse répond à la question suivante : "Est-il possible de lire, physiquement, l'information stockée dans une mémoire non volatile (NVM) ? ". Par opposition aux attaques logicielles (software), les approches physiques (hardware) sont destructrices du composant. Pour accéder à l'information contenue dans le coeur de la mémoire, il faut donc contrôler cette destruction progressive. Nous avons mis au point une méthode en quatre étapes adaptable à chaque famille de NVM : 1) analyse technologique, 2) descrambling des adresses, 3) préparation d'échantillon pour rendre les données accessibles et 4) lecture des données. La difficulté et la complexité de ce travail se comprennent mieux en partant du résultat recherché. Par exemple, la donnée (0 ou 1) d'une cellule mémoire Flash correspond à la présence/absence d'une charge de quelques centaines d'électrons stockée sur la grille flottante d'un transistor. Lire la bonne valeur nécessite une technique à forte résolution topographique et potentielle, suffisamment peu invasive pour ne pas effacer ces électrons, mobiles par nature. Pour les technologies mémoires actuelles (noeud ≥90nm), nous montrons que le contraste de potentiel passif (PVC) ou les modes électriques de la microcopie à forces atomiques (AFM) sont adaptés à ces contraintes. Dans cette approche, l'étape n°3 de préparation d'échantillon s'avère déterminante pour mettre à nu le lieu de stockage des charges sans les perdre. La méthode mise en place dans cette thèse se base sur une caractérisation fonctionnelle et technologique des mémoires et une compréhension des techniques de préparation et d'analyse des composants. L'expérience acquise pendant ces trois ans montre l'importance du choix de la technique de lecture et de l'ajustement des paramètres en fonction du type de mémoire à analyser. Pour les futures technologies (noeud ≤65nm) ou silicium sur isolant (SOI), notre méthode devrait rester applicableProtection of data stored on integrated circuit memories is a major preoccupation of our society. Today, these circuits are everywhere, from electronics for the general public (SIM charts, USB flash memories), to satellites, bank cards and numerical passports. This thesis strives to answer the following question: “Is it possible to physically read the information stored in a non volatile memory (NVM)?”. Contrary to software attacks, physical approaches (hardware) destroy components. To reach the information contained in the core of a memory, this progressive destruction must be controlled. We have developed a four stage method adapted to each NVM family: 1) technological analysis, 2) address descrambling, 3) sample preparation to make data accessible and 4) data reading. The difficulty and complexity of this work can be better understood if we start with the desired result. For example, the data (0 or 1) of flash memory cell corresponds to the presence/absence of a charge of several hundred electrons stored on the floating gate of a transistor. Detecting the correct value requires a technique with strong topographic and potential resolution, which is as non invasive as possible to avoid erasing the electrons which are by nature, highly mobile. For current memory technologies (node ≥90nm), we show that passive voltage contrast (PVC) or electric modes of Atomic Force Microscopy (AFM) are adapted to these constraints. With this approach, stage n°3 of sample preparation is the key step to expose storage location of programmed charges without losing them. The method described in this thesis is based on a functional and physical characterization of memories coupled with an understanding of component preparation and analysis techniques. The experience gained over the past three years shows the importance of choosing the right reading technique and adjusting parameters according to the type of memory to be analyzed. For future technologies (node ≤65nm) or silicon on insulator (SOI), our method should remain applicable