Dissertations / Theses on the topic 'Puces à signaux mixtes'

Les ordiphones et les objets connectés utilisent des radio pour communiquer avec d’autres appareils électroniques. Ces radio sont placées à côté du processeur et des autres composants numériques. Par exemple, dans les ordiphones un processeur, une mémoire et plusieurs émetteurs-récepteurs radio se trouvent sur la même plateforme. Les systèmes embarquées, plus simples, utilisent souvent des puces à signaux mixtes contenant à la fois un microcontrôleur et un émetteur-récepteur. La proximité physique entre les blocs numériques, qui produisent un bruit électromagnétique très fort, et les émetteurs-récepteurs radio, qui sont sensibles à ce bruit, peut causer des problèmes de fonctionnement et de performance. En effet, il existe de nombreux chemins de couplage entre les composants sur le même système. Dans cette thèse, nous explorons les problèmes de sécurité qui naissent de l’interaction entre composants numériques et systèmes radio, et nous proposons deux nouvelles attaques. Avec Screaming Channels, nous démontrons que les émetteurs radio sur des puces à signaux mixtes peuvent diffuser des informations sur l'activité numérique de l'appareil. Cela permet de mener des attaques par canaux auxiliaires à grande distance. Avec Noise-SDR, nous montrons qu'il est possible de générer des signaux radio arbitraires à partir du bruit électromagnétique déclenché par un logiciel sans privilèges, pour interagir avec des récepteurs radio, éventuellement sur la même plateforme
Modern connected devices need both computing and communication capabilities. For example, smartphones carry a multi-core processor, memory, and several radio transceivers on the same platform. Simpler embedded systems often use a mixed-signal chip that contains both a microcontroller and a transceiver. The physical proximity between digital blocks, which are strong sources of electromagnetic noise, and radio transceivers, which are sensitive to such noise, can cause functional and performance problems. Indeed, there exist many noise coupling paths between components on the same platform or silicon die. In this thesis we explore the security issues that arise from the interaction between digital and radio blocks, and we propose two novel attacks. With Screaming Channels, we demonstrate that radio transmitters on mixed-signal chips might broadcast some information about the digital activity of the device, making side channel attacks possible from a large distance. With Noise-SDR, we show that attackers can shape arbitrary radio signals from the electromagnetic noise triggered by software execution, to interact with radio receivers, possibly on the same platform

L'augmentation de la complexité des systèmes hétérogènes a conduit à l'apparition d'une nouvelle méthode de conception et de validation. Cette approche qui s'appuie sur un flot de conception descendant s'inspire des méthodes utilisées dans le domaine numérique. Dans cette thèse, nous avons développé une approche permettant de qualifier le plan de vérification utilisé lors de la validation de conception et d'améliorer le test matériel des systèmes AMS&RF. L'originalité de notre approche est d'utiliser une description comportementale du système pour la qualification et la génération des stimuli de test. En effet, les méthodes de test actuelles utilisant les descriptions niveau composant ne sont pas adaptées au test de systèmes complexes. En utilisant ce concept, au cours de cette thèse la plateforme PLASMA, PLAteforme pour la qualification et la génération de stimuli pour test de Systèmes Mixtes et Analogiques, a été développée. Cette plateforme est en particulier conçue pour le test des systèmes AMS&RF. PLASMA a été validée sur un émetteur/récepteur W-CDMA intégré conçu par ST Microelectronics.

L'augmentation de la complexité des systèmes hétérogènes a conduit à l'apparition d'une nouvelle méthode de conception et de validation. Cette approche qui s'appuie sur un flot de conception descendant s'inspire des méthodes utilisées dans le domaine numérique. Dans cette thèse, nous avons développé une approche permettant de qualifier le plan de vérification utilisé lors de la validation de conception et d'améliorer le test matériel des systèmes AMS&RF. L'originalité de notre approche est d'utiliser une description comportementale du système pour la qualification et la génération des stimuli de test. En effet, les méthodes de test actuelles utilisant les descriptions niveau composant ne sont pas adaptées au test de systèmes complexes. En utilisant ce concept, au cours de cette thèse la plateforme PLASMA, PLAteforme pour la qualification et la génération de stimuli pour test de Systèmes Mixtes et Analogiques, a été développée. Cette plateforme est en particulier conçue pour le test des systèmes AMS&RF. PLASMA a été validée sur un émetteur/récepteur W-CDMA intégré conçu par ST Microelectronics
The increasing complexity of heterogeneous systems leads to the development of a new design and validation method. This approach, re-used from digital domain, is based on Top-Down design flow. In this thesis, we have developed a method to qualify the verification plan apply during the validation of the design and to upgrade the manufacturing test of AMS&RF systems. In our developed approach, we propose to use the behavioral description of the system for the qualification and generation of test stimuli. In fact, the previously developed test methods use component level description for the generation of stimuli but these approaches are not adapted for the test of complex AMS&RF systems because they involves long simulation times. By using this behavioural approach, a platform PLASMA has been developed during this thesis. PLASMA qualifies and generates test stimuli for AMS&RF systems by using behavioral description. PLASMA is validated by studying an integrated W-CDMA transceiver developed by ST Microelectronics

Les interférences dues à la réseaux d'énergie électrique (50 ou 60 Hz), pendant les mesures de biopotentiels est un problème très commun qui doit être bien tracté, pour permettre l'obtention des résultas en haute qualité. De cette façon les médecin peuvent fournir des diagnostiques plus exact sur le comportement d'une fonction physiologique ou pathologique. Dans les cas où ces signaux sont interprétés à l'aide des systèmes numériques (ordinateurs), c'est très important que les interférences dues à la réseaux électrique soient minimisées pour permettre que points critiques de la forme du signal soient déterminés avec une bonne exactitude. Les circuits mixtes reconfigurables pour des mesures, permettent une nouvelle configuration après la fabrication, de manière qu'ils puissent servir à une application donnée. De cette façon, ces circuits sont convenables pour des applications où ses spécifications doivent changer en accord les capteurs utilisés, e les caractéristiques des signaux sur la mesure. Dans cette thèse un circuit mixte reconfigurable est proposé, pour être utilisé dans des systèmes de mesures des biopotentiels, en particulier électrocardiogramme (ECG), électroencéphalogramme (EEG), électromyogramme (EMG) et électroculogramme (EOG). Le circuit incorpore un bloc qui effectue de forme dynamique la compensation du déséquilibre des impédances des électrodes, de manière à minimiser l'interférence de mode commun, due au couplage entre patient et réseau électrique.

Les interférences dues au réseau d'énergie électrique sur les mesures de biopotentiel constituent un problème très commun à traiter pour obtenir des résultats de haute qualité et faciliter ainsi le diagnostique médical. Les circuits mixtes reconfigurables pour la mesure permettent la mise en œuvre de nouvelles configurations après fabrication, afin d'obtenir la meilleure adéquation avec une application donnée. Ces circuits sont intéressants pour les applications où les spécifications changent selon les capteurs utilisés et les caractéristiques des signaux en mesure. Dans cette thèse, un circuit mixte reprogrammable est proposé. Il a été étudié pour être utilisé dans les systèmes de mesure de biopotentiels, en particulier électrocardiogramme, électroencéphalogramme, électromyogramme et électro rétinogramme. Le circuit incorpore un bloc qui effectue, de forme dynamique, la compensation du déséquilibre des impédances des électrodes, de manière à minimiser l'interférence de mode commun due au couplage entre patient et réseau électrique. Un prototype de circuit a été intégré
Power line interference during biopotential signal measurements is a quite common problem. It must be carrefully dealed with when high quality results are required for more exact diagnosis concerning a certain physiological function behaviour. Particularly if these signals interpretation is performed by digital systems, it becomes essential that power line interference be mitigated in a way that the critical points of the biopotential signal waveform are precisely obtained. Measuring resetable mixed circuits allow a new configuration after the manufacturing process, in the direction of tuning themseleves to a specific use. Therefore, such circuits are suitable for projects in which their specifications must be changed according to the sensors in use and to the measured signal properties. In this work, it is proposed a resetable mixed circuit for biopotential signal measurements, in particular for electrocardiogram, electroencephalogram, electromyogram and electroretinogram signals acquisition. In the circuit, is included a block which dynamically performs the compensations instability that exist in between the electrodes impedances, reducing the common mode interference due to the power network-patient coupling

Th. doct.--Électronique et communications--Paris--ENST, 2003.
Mention parallèle de titre ou de responsabilité : Circuitos mistos reconfiguráveis aplicados a medição de sinais biomédicos : rejeição de interferência de modo comum. Notes bibliogr. Résumé en anglais, en français et en portugais.

Deux approches pour la décomposition parcimonieuse des signaux sont étudiées.
L'une utilise des méthodes variationnelles avec une attache aux données l2 pénalisée par une norme mixte permettant de structurer la parcimonie. Les fonctionnelles sont minimisées par des algorithmes itératifs dont la convergence est prouvée. Les normes mixtes donnent des estimations par des opérateurs de seuillage généralisés, qui ont été modifiés pour les localiser ou introduire de la persistance.
L'autre modélise les signaux comme combinaisons linéaires parcimonieuses d'atomes temps-fréquence choisis dans l'union de deux bases orthonormées, à coefficients aléatoires. La distribution de ces coefficients fait intervenir deux niveaux d'aléa : leur valeur et leur position dans leur espace temps-fréquence. L'étude des coefficients d'analyse permet une estimation des cartes temps-fréquence. La projection du signal sur ces cartes donne une décomposition en deux couches plus un résidu.

Les travaux présentés dans cette thèse portent sur la modélisation et la simulation d'un microsystème multidisciplinaire composé de dispositifs qui sont conçus dans des domaines différents: électromécanique, électronique analogique et numérique, et électrochimique.
L'objectif est de proposer des prototypes virtuels d'un microsystème dit autonome. Ce microsystème permet de générer à partir de vibrations mécaniques, une énergie électrique qui sert à alimenter tout le dispositif, et le rendre électriquement indépendant.
Une méthode de modélisation collaborative sous l'environnement MATLAB/Simulink est proposée afin d'étudier le comportement du microsystème. Ceci est réalisé à différents niveaux de détails en se basant sur deux approches de simulations. La première permet de vérifier le comportement du prototype virtuel dans un même environnement et de le valider par simulation globale. La deuxième approche consiste à simuler le système complet en faisant appel à l'interface de cosimulation avec le langage VHDL sous ModelSim.
Les résultats de simulation confrontés aux mesures effectuées sur le prototype physique ont montré la fiabilité de la méthode proposée.

Les travaux présentés dans cette thèse portent sur la modélisation et la simulation d'un microsystème multidisciplinaire composé de dispositifs qui sont conçus dans des domaines différents: électromécanique, électronique analogique et numérique, et électrochimique. L'objectif est de proposer des prototypes virtuels d'un microsystème dit autonome. Ce microsystème permet de générer à partir de vibrations mécaniques, une énergie électrique qui sert à alimenter tout le dispositif, et le rendre électriquement indépendant. Une méthode de modélisation collaborative sous l'environnement MATLAB/Simulink est proposée afin d'étudier le comportement du microsystème. Ceci est réalisé à différents niveaux de détails en se basant sur deux approches de simulations. La première permet de vérifier le comportement du prototype virtuel dans un même environnement et de le valider par simulation globale. La deuxième approche consiste à simuler le système complet en faisant appel à l'interface de cosimulation avec le langage VHDL sous ModelSim. Les résultats de simulation confrontés aux mesures effectuées sur le prototype physique ont montré la fiabilité de la méthode proposée
The work carried in this thesis deals with the modeling and simulation of multi-disciplinary microsystems composed of devices coming from different domains: electromechanical, digital and analog electronics and electrochemical. Our goal is to propose virtual prototypes for autonomous microsystems. Such microsystems are able to generate, from mechanical vibrations, the needed electric energy to power the overall system, making it electrically independent. A method for collaborative modelling under the MATLAB/Simulink environment is proposed allowing to study the complex behaviour of these microsystems. This is achieved at different levels of detail and relies on two simulation approaches. The first approach allows verifying the behavior of the virtual prototype within the same environment through global simulation. The second approach relies on a co-simulation interface with VHDL under ModelSim. Compared to the results measured on the physical prototype, the obtained simulation results showed the reliability and effectiveness of the proposed method

Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèques d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogique, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie. Ces travaux proposent également une méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.

Les travaux de cette thèse apportent une contribution à l'automatisation du flot de conception analogique et mixte, en termes de méthodologies de réutilisation. Des méthodologies de développement et d'exploration de bibliothèque d'IPs (Intellectual Property) analogiques sont développées : définition et caractérisation d'un IP analogiques, création et exploration d'une base de données d'IPs, aide à la réutilisation destinée au concepteur. Le circuit utilisé pour l'application de ces méthodologies est un système neuromimétique c'est-à-dire qu'il reproduit l'activité électrique de neurones biologiques. Ces applications montrent à travers trois exemples, l'efficacité et la souplesse de notre méthodologie de redimensionnement de circuits analogiques CMOS lors d'une migration technologique.

Deep sub-micron CMOS technologies allow a very good integration of mocroelectronics circuits, as well as an increase of the implemented functions and speed of computations. At the same time, the problems created by parasitic effects and process fluctuations are an issue to be taken into consideration. New CMOS processes have been developed such as triple-well and silicon-on-insulator (SOI); they offer the freedom to isolate functional blocks in integrated circuits in separate islands, and therefore to have better control of the power consumption and of the circuit performance. Due to these technologies it is possible to tune some intrinsic parameters of the transistors, like threshold voltage or leakage current, by controlling the bulk/body of MOS transistors. A method for the threshold voltage control in deep-submicron triple-well 120 nm CMOS technology is described in this work; this process gives full access to the bulk of both transistors tyupes, NMOS and PMOS. This method can also be used for circuits implemented in PD-SOI processes. Two functionnal blocks, an operational amplifier and a threshold voltage mismatch VT monitor, have been developed for this application. This tchnique of threshold voltage control by body-biasing can be also used to diminish the parasitic effects caused by technology fluctuations on transistor parameters. RF circuits represent the second subjects of this research. Two frequency dividers have been realized in silicon-on-insulator (SOI) and bulk 90 nm CMOS; they reach an input frequency of 34 GHz and are supplied from a 1 V voltage source. Using the same method of VT control by body-biasing the circuit input sensitivity and the maximum input frequency can be tuned. The same approach has been applied in the case if a high-frequency quadrature voltage-controlled oscillator (VCO) where the transistor bulk is used as an external input for changing not only the transistors threshold voltage but also the oscillation frequency.

Le travail de recherche que nous présentons dans cette thèse s’inscrit dans le domaine de la conception des circuits et systèmes pour la numérisation des signaux radio large bande multistandard. La finalité de ces travaux est l’établissement de nouvelles méthodologies de conception des circuits analogiques et mixtes VLSI, et à faible consommation pour le convertisseur analogique numérique (CAN). Nous proposons l’utilisation d’un CAN de type S? complexe passe-bande à temps-continu pour l’architecture Low-IF. Ce qui permet de simplifier l’étage analogique en bande de base en esquivant le besoin de circuits tels que le contrôleur de gain automatique, le filtre anti-repliement et les filtres de rejection d’images. Le récepteur est plus linéaire et présente un degré d’intégrabilité adéquat pour les applications multistandard de type Radio logicielle Restreinte (SDR). La première contribution consiste à proposer une méthodologie originale et complètement automatisée de dimensionnement du modulateur ?? pour la réception SDR. Une nouvelle stratégie de stabilisation, basée sur le placement des zéros et des pôles du filtre de boucle, est élaborée permettant ainsi de simplifier le passage du temps-discret vers le temps-continu par une simple correspondance entre les domaines pour les intégrateurs et les résonateurs du filtre de boucle. La deuxième contribution concerne la construction d’une architecture générique du modulateur ?? complexe à temps-continu en suivant une méthodologie originale. Les éléments de base de cette architecture sont les deux modulateurs ?? passe-bas pour les voies I et Q à temps-continu. Les deux filtres de boucles sont en couplage croisé en structure polyphase, ce qui permet le décalage vers la fréquence intermédiaire du récepteur. Nous avons conçu un outil de dimensionnement sous MATLAB pour les modulateurs S? multistandard stables d’ordre élevés à temps-continu, passe bas, passe-bande réel et complexe. La troisième contribution de ces travaux concerne la proposition d’une méthodologie de conception avancée de circuits mixtes VLSI pour les CANs de type ??. Cette méthodologie de conception permet une combinaison des approches descendante ‘Top-down’ et montante ‘Bottom-up’, ce qui rend possible l’analyse des compromis de conception par l’utilisation concurrente des circuits au niveau transistor et des modèles comportementaux. Cette approche permet de faire allier à la fois la précision et la vitesse de processus de simulation lors de la conception des CANs de type ??. La modélisation comportementale du modulateur S?, en utilisant le langage VHDL-AMS, nous a permis de développé une bibliothèque de modèles permettant la prise en compte des imperfections tels que le bruit, le jitter, le retard de boucle au niveau comportemental. Afin d’illustrer la méthodologie de conception proposée, un exemple de la vérification par la simulation mixte est fourni à travers la conception d’un quantificateur en technologie CMOS. L’extraction des paramètres des imperfections du schéma au niveau transistor a permit d’enrichir le modèle comportemental et de prévenir les anomalies causant la dégradation des performances du modulateur S?
Abstract

Les stations de base à petite échelle (picocellules et femtocellules) seront un des leviers principaux qui permettront d'atteindre l'objectif 1000X, objectif fixé par les grands acteurs du domaine des télécommunications visant à augmenter la capacité des réseaux mobiles sans fil 5G d'un facteur 1000 par rapport aux réseaux 4G. Dans ce type de réseau, l'amplificateur de puissance (PA) est responsable de la majorité de la consommation de puissance de la station de base. Pour minimiser sa consommation de puissance, le PA est polarisé proche de sont point de compression mais avec l'augmentation des largeurs de bande, ce dernier subit des effets de mémoire accrus qui viennent s'ajouter aux problèmes classiques de non-linéarités. Les systèmes de prédistorsion numérique (DPD), et analogique/RF(ARFPD) peuvent être utilisés pour améliorer le compromis linéarité / efficacité des PAs. Cependant pour les pico-cellules et femto-cellules utilisées dans le standard 5G, les prédistorseurs conventionnels ne sont adaptés pour des raisons de complexité et de consommation de puissance.Le modèle "Memory Polynomilal" (MP) est l'un des modèles de prédistorsion les plus attractifs pour modéliser les PAs, fournissant des performances intéressantes avec peu de coefficients. Cependant, la précision de ce modèle se dégrade pour les signaux large bance. Pour palier ce problème, nous proposons un nouveau modèle, le FIR-MP qui combine un filtre FIR au modèle MP classique. Pour valider et quantifier la précision du modèle proposé, nous avons effectué des simulations avec un modèle extrait par mesure de l'amplificateur sur étagère ADL5606 (GaAs 1W HBT PA). Les résultats de ces simulations présentent des améliorations du taux de fuite des canaux adjacents (ACLR) de 7,2 dB et 15,6 dB, respectivement, pour des signaux à 20 MHz et 80 MHz par rapport au modèle MP classique. Le FIR-MP a été également synthétisé en technologie CMOS FDSOI 28 nm. Les résultats de la synthèse ont donné une puissance globale de 9,18 mW and 116,2 mW, respectivement, pour les signaux de 20 MHz and 80 MHz.Basé sur le modèle proposé de FIR-MP, une nouvelle approche à signaux mixtes pour linéariser les PAs a été aussi étudiée. En fait, le filtre numérique FIR améliore la performance de correction de la mémoire sans aucune expansion de la bande passante et la linéarisation en bande de base permet d'éviter l'utilisation de composants RF dans la linéariseur. Ainsi, les contraintes en bande passante requises pour le DAC, les filtres de reconstruction et les blocs RF de l'émetteur sont relâchées comparés aux techniques conventionnelles de linéarisation numériques et RF. Nous avons ainsi étudié l'impact des diverses non-idéalités en utilisant un signal modulé à 80 MHz afin de dériver les exigences pour la mise en œuvre du circuit. Les simulations ont montré qu'une résolution de 8 bits pour les coefficients et un SNR de 60 dB sont nécessaires pour atteindre un ACLR1 supérieur à 45 dBc. Ces résultats constituent un premier signe favorable dans l'optique d'une implémentation matérielle de la solution proposée, étape indispensable pour évaluer précisément sa consommation de puissance et sa complexité pour pouvoir la comparer à l'état de l'art des linéariseurs
Small-cell base stations (picocells and femtocells) handling high bandwidths (> 100 MHz) will play a vital role in realizing the 1000X network capacity objective of the future 5G wireless networks. Power Amplifier (PA) consumes the majority of the base station power, whose linearity comes at the cost of efficiency. With the increase in bandwidths, PA also suffers from increased memory effects. Digital predistortion (DPD) and analog RF predistortion (ARFPD) tries to solve the linearity/efficiency trade-off. In the context of 5G small-cell base stations, the use of conventional predistorters becomes prohibitively power-hungry.Memory polynomial (MP) model is one of the most attractive predistortion models, providing significant performance with very few coefficients. We propose a novel FIR memory polynomial (FIR-MP) model which significantly augments the performance of the conventional memory polynomial predistorter. Simulations with models extracted on ADL5606 which is a 1 W GaAs HBT PA show improvements in adjacent channel leakage ratio (ACLR) of 7.2 dB and 15.6 dB, respectively, for 20 MHz and 80 MHz signals, in comparison with MP predistorter. Digital implementation of the proposed FIR-MP model has been carried out in 28 nm FDSOI CMOS technology. With a fraction of the power and die area of that of the MP a huge improvement in ACLR is attained.An overall estimated power consumption of 9.18 mW and 116.2 mW, respectively, for 20 MHz and 80 MHz signals is obtained.Based on the proposed FIR-MP model a novel low-power mixed-signal approach to linearize RF power amplifiers (PAs) is presented. The digital FIR filter improves the memory correction performance without any bandwidth expansion and the MP predistorter in analog baseband provides superior linearization. MSPD avoids 5X bandwidth requirement for the DAC and reconstruction filters of the transmitter and the power-hungry RF components when compared to DPD and ARFPD, respectively.The impact of various non-idealities is simulated with ADL5606 (1 W GaAs HBT PA) MP PA model using 80 MHz modulated signal to derive the requirements for the integrated circuit implementation. A resolution of 8 bits for the coefficients and a signal path SNR of 60 dB is required to achieve ACLR1 above 45 dBc, with as little as 9 coefficients in the analog domain. Discussion on the potential circuit architectures of subsystems is provided. It results that an analog implementation is feasible. It will be worth in the future to continue the design of this architecture up to a silicon prototype to evaluate its performance and power consumption

Le Groupe de recherche en appareillage médical de Sherbrooke possède une expertise unique dans la conception de scanners à tomographie d’émission par positrons. Le fonctionnement de la tomographie d’émission par positrons repose sur la détection de photons d’annihilation colinéaires par un agencement de cristaux scintillateurs, photodétecteurs, convertisseurs temps-numérique et électronique de traitement. Une partie du groupe de recherche s’oriente vers l’utilisation des matrices de photodiodes à avalanches opérées en mode Geiger, afin d’obtenir une meilleure résolution temporelle du système et un seuil de détection plus faible que les générations précédentes,ce qui permet de détecter les premiers photons émis par le cristal scintillateur. Le convertisseur temps-numérique (TDC) développé se veut un bloc polyvalent et réutilisable mesurant des intervalles de temps avec grande précision. Son développement cible des applications de détection monophotoniques avec estampilles temporelles comme la tomographie optique dffuse, les caméras 3D ou la tomographie d’émission par positrons. Il s’intègre ici dans un circuit intégré en CMOS 130 nm assemblé verticalement avec plusieurs gaufres et dédié à la détection en tomographie d’émission par positron. La méthodologie de conception du convertisseur temps-numérique s’inspire d’une approche en signaux mixtes avec suprématie du numérique. En simulation, le TDC développé arbore une résolution de 14,5 ps, une non-linéarité différentielle de 1 bits de poids faible, une non-linéarité intégrale de 2,2 bits de poids faible, une fréquence de conversion de 11,1 millions d’échantillons par seconde, une plage dynamique de 5 ns, une puissance moyenne consommée en moyenne de 4,5 mW et une taille de 0,029 mm². Un mécanisme pour améliorer la résolution du TDC a été intégré dans un exemplaire du TDC. Son utilisation a permis d’obtenir une résolution de 12,6 ps sur un exemplaire du circuit fabriqué. Ces travaux ont permis d’explorer l’architecture en oscillateur vernier avec anneaux et d’en faire ressortir plus clairement les avantages, les inconvénients et les écueils à surveiller lors de la conception.

Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test.

L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.

De nombreux dispositifs embarqués récents comme les téléphones portables, les GPS ou encore les consoles de jeu, possèdent un ou des haut-parleurs, chacun étant piloté par un amplificateur audio sur circuit intégré. De tels amplificateurs audio doivent répondre le mieux possible à quatre contraintes : une qualité audio satisfaisante, une immunité aux perturbations induites par le système, une faible consommation et une surface de silicium minimale. Ce travail de thèse sous contrat CIFRE a pour origine la création de l’entreprise Primachip en mai 2009 par Christian Dufaza et Hassan Ihs. Cette startup a été bâtie sur une architecture innovante d’amplificateur audio de classe D intégré. Son originalité repose sur le principe de rétroaction partielle qui s’applique à une boucle contenant un modulateur numérique Delta Sigma (ΔΣ) qui pilote l’étage de puissance et un convertisseur analogique-numérique (ADC) effectuant la rétroaction. Cela permet d’obtenir la stabilité de cette boucle tout en offrant une excellente réjection des bruits de l’étage de puissance. Un prototype sur silicium de l’architecture d’amplificateur de classe D numérique a été conçu et fabriqué. Un nouvel ADC ΔΣ temps continu a été développé pour ce prototype, afin d’obtenir des performances supérieures ou égales à l’état de l’art. Les résultats obtenus sur le circuit se sont révélés encourageants, bien que toutes les spécifications n’aient pas été atteintes. L’analyse des erreurs de ce premier circuit doit permettre la réalisation d’un amplificateur intégré exploitant au mieux cette architecture de classe D numérique
Most current embedded devices, such as smartphones, GPS or portable consoles, feature one speaker or more, those speakers being driven by an integrated audio amplifier. This type of amplifier must meet four specifications: an adequate audio quality, to be immune to system disturbances, low power consumption and the smallest silicon area. This work takes its origin from the creation of Primachip in May 2009 by Christian Dufaza and Hassan Ihs. The aim of this startup was to develop and sell an innovative audio class-D amplifier for mobile market: the digital class-D concept. A partnership with the IM2NP laboratory was decided to propose a PhD topic under CIFRE contract (PhD in an industrial environment), in order to study and improve the amplifier architecture. Its originality is in the partial feedback concept which applies to a loop made of a digital ΔΣ modulator driving the power stage, with an analogue-to-digital converter (ADC) in the feedback path. It makes it possible to achieve stability while offering an outstanding power supply rejection. An integrated prototype of the class-D amplifier was designed, fabricated and evaluated. A new continuous-time ΔΣ ADC has been added to enable the digital class-D loop to achieve performances superior or equal to state of the art. The circuit measurement results were encouraging, although not ideal. The analysis of the prototype errors was performed. The conclusions should allow the design of an integrated audio amplifier making the best of the digital class-D architecture

Les systèmes sur puces intègrent aujourd'hui sur le même substrat des parties analogiques et des unités de traitement numérique. Tandis que la complexité de ces systèmes s'accroissait, leur temps de mise sur le marché se réduisait. Une conception descendante globale et coordonnée du système est devenue indispensable de façon à tenir compte des interactions entre les parties analogiques et les partis numériques dès le début du développement. Dans le but de répondre à ce besoin, cette thèse expose un processus de raffinement progressif et méthodique des parties analogiques, comparable à ce qui existe pour le raffinement des parties numériques. L'attention a été plus particulièrement portée sur la définition des niveaux analogiques les plus abstraits et à la mise en correspondance des niveaux d'abstraction entre parties analogiques et numériques. La cohérence du raffinement analogique exige de détecter le niveau d'abstraction à partir duquel l'utilisation d'un modèle trop idéalisé conduit à des comportements irréalistes et par conséquent d'identifier l'étape du raffinement à partir de laquelle les limitations et les non linéarités aux conséquences les plus fortes sur le comportement doivent être introduites. Cette étape peut être d'un niveau d'abstraction élevé. Le choix du style de modélisation le mieux adapté à chaque niveau d'abstraction est crucial pour atteindre le meilleur compromis entre vitesse de simulation et précision. Les styles de modélisations possibles à chaque niveau ont été examinés de façon à évaluer leur impact sur la simulation. Les différents modèles de calcul de SystemC-AMS ont été catégorisés dans cet objectif. Les temps de simulation obtenus avec SystemC-AMS ont été comparés avec Matlab Simulink. L'interface entre les modèles issus de l'exploration d'architecture, encore assez abstraits, et les modèles plus fin requis pour l'implémentation, est une question qui reste entière. Une bibliothèque de composants électroniques complexes décrits en SystemC-AMS avec le modèle de calcul le plus précis (modélisation ELN) pourrait être une voie pour réussir une telle interface. Afin d'illustrer ce que pourrait être un élément d'une telle bibliothèque et ainsi démontrer la faisabilité du concept, un modèle d'amplificateur opérationnel a été élaboré de façon à être suffisamment détaillé pour prendre en compte la saturation de la tension de sortie et la vitesse de balayage finie, tout en gardant un niveau d'abstraction suffisamment élevé pour rester indépendant de toute hypothèse sur la structure interne de l'amplificateur ou la technologie à employer.

Des développements technologiques récents concernant les photodiodes à effet avalanche (PDA) ont mené à la conception et la fabrication d'un tout nouveau module de détection de radiation TEP (tomographie d'émission par positrons) destiné à l'imagerie moléculaire préclinique. Il est basé sur une matrice de 8 par 8 scintillateurs LYSO (ortho-silicate de lutétium dopé au cérium, cerium-doped lutetium yttrium orthosilicate ) individuellement couplés aux pixels de deux matrices monolithiques de 4 par 8 PDA. Cette avancée, pouvant amener la résolution spatiale d'un scanner à passer sous la barrière du mm, exige la conception d'un tout nouveau système d'acquisition de données. En effet, il faut adapter le système de lecture individuelle de chacun des pixels du bloc de détection de façon à satisfaire la multiplication par ~8, relativement à une version antérieure (le LabPET[indice supérieur TM] I), de la densité de pixels du futur scanner LabPET[indice supérieur TM] II. Conséquemment, le traitement de signal numérique ne peut être exclusivement embarqué dans les matrices de portes logiques programmable (field-programmable gate array , FPGA) du système d'acquisition, en considérant les aspects monétaires, d'espace occupé et de puissance consommée de l'ensemble du projet LabPET[indice supérieur TM] II. De façon à s'adapter à cette nouvelle réalité, un nouveau circuit intégré à application spécifique (application specific integrated circuit, ASIC) à signaux mixtes avec 64 canaux d'acquisition, fabriqué avec la technologie TSMC CMOS 0,18 [micromètre], a été conçu. L'ASIC utilise la méthode de temps au-dessus d'un seuil (time over threshold , ToT), déjà implantée dans des applications de physique des hautes-énergies, de manière à extraire numériquement l'information relative à un rayonnement interagissant avec la matrice de détection (l'énergie, le temps et le numéro de pixel de l'événement). Dans le cadre de ce projet, une architecture complexe de machines à états-finis, cadencée par une horloge de 100 MHz, a été implantée et elle permet à l'ASIC d'identifier le taux anticipé de 3 000 événements par seconde par canal. Ceci est réalisé en calculant en temps réel le paramètre ToT tout en assurant la calibration adéquate de chacune des chaînes d'acquisition. Le circuit intégré peut caractériser jusqu'à 2 Mévénements/s malgré son unique lien différentiel à bas voltage (low-voltage differential signaling, LVDS) de transfert de données et consomme environ 600 mW. L'ASIC a été développé en suivant un processus de conception de circuits intégrés à signaux mixtes. Il permet notamment de minimiser et de vérifier l'impact des indésirables effets parasites sur la circuiterie analogique et numérique de l'ensemble avant que les dessins de masques ne soient envoyés vers la fonderie pour fabriquer le circuit désiré.

L'objet de la thèse est la modélisation de systèmes hétérogènes intégrant différents domaines de la physique et à signaux mixtes, numériques et analogiques (AMS). Une étude approfondie de différentes techniques d'extraction et de calibration de modèles comportementaux de composants analogiques à différents niveaux d'abstraction et de précision est présentée. Cette étude a mis en lumière trois approches principales qui ont été validées par la modélisation de plusieurs applications issues de divers domaines: un amplificateur faible bruit (LNA), un capteur chimique basé sur des ondes acoustiques de surface (SAW), le développement à plusieurs niveaux d'abstraction d'un capteur CMOS vidéo, et son intégration dans une plateforme industrielle. Les outils développés sont basés sur les extensions AMS du standard IEEE 1666 SystemC mais les techniques proposées sont facilement transposables à d'autres langages tels que VHDL-AMS ou Verilog-AMS utilisés en conception de dispositifs mixtes.

L'objectif de ces travaux de thèse est de proposer une méthodologie de modélisation multi-niveaux d'un microsystème autonome. Pour atteindre cet objectif, nous avons fourni une bibliothèque de modèles implémentés en VHDL-AMS et en SPICE pour différents blocs d'un nœud de réseaux de capteurs sans fils. Ces blocs appartiennent à différents domaines de la physique. Le premier modèle est celui d'un microgénérateur piézoélectrique qui récupère de l'énergie mécanique et la convertit en énergie électrique pour alimenter le reste du système. Le deuxième modèle est celui d'une batterie Li-Ion utilisée pour stocker cette énergie. Ce dernier a été fourni et validé sous différents profils de charge, de décharge et pour des températures différentes. Une bibliothèque de modèles VHDL-AMS et SPICE a également été fournie pour le bloc de gestion d'énergie. Deux niveaux d'abstraction ont été considérés pour ce bloc : un niveau indépendant de la technologie et un autre relié à la technologie CMOS 130 nm de STMicroelectronics. Dans le dernier chapitre, des simulations globales et multi-abstractions ayant pour but de donner un aperçu des possibilités offertes par cette méthodologie ont été présentées. Par ailleurs, des comparaisons avec des résultats expérimentaux, ont été proposées tout au long de ce travail.

Les travaux présentés dans cette thèse portent sur la modélisation et la simulation d'un microsystème multidisciplinaire composé de dispositifs qui sont conçus dans des domaines différents: électromécanique, électronique analogique et numérique, et électrochimique. L'objectif est de proposer des prototypes virtuels d'un microsystème dit autonome. Ce microsystème permet de générer à partir de vibrations mécaniques, une énergie électrique qui sert à alimenter tout le dispositif, et le rendre électriquement indépendant. Une méthode de modélisation collaborative sous l'environnement MATLAB/Simulink est proposée afin d'étudier le comportement du microsystème. Ceci est réalisé à différents niveaux de détails en se basant sur deux approches de simulations. La première permet de vérifier le comportement du prototype virtuel dans un même environnement et de le valider par simulation globale. La deuxième approche consiste à simuler le système complet en faisant appel à l'interface de cosimulation avec le langage VHDL sous ModelSim. Les résultats de simulation confrontés aux mesures effectuées sur le prototype physique ont montré la fiabilité de la méthode proposée.