Dissertations / Theses on the topic 'Ordinateurs – Mémoires – Informatique'
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1
Lalam, Mustapha. "Mémoire multiport série pour processeurs vectoriels." Toulouse 3, 1990. http://www.theses.fr/1990TOU30165.
Full textAbstract:
Cette these presente un procede d'organisation memoire a base de composants memoire multiports series. Ce procede d'echange d'informations permet d'envisager la realisation d'une memoire de donnees pour processeurs vectoriels. La bande passante memoire obtenue peut etre augmentee de facon modulaire, sans contrepartie liee par exemple a des contraintes pratiques de realisation. L'echange d'informations sur des liens series garantit un flot ininterrompu de donnees et permet l'obtention d'un rendement de pipeline maximum. Le premier chapitre presente le boitier memoire multiport serie et l'organisation memoire qui permet de s'affranchir des difficultes rencontrees dans les solutions classiques. La partie centrale presente les differentes organisations de donnees en memoire et les reseaux de realignement de donnees associes. Une description d'algorithmes de calcul d'adresse pour l'organisation de donnees choisie est proposee. L'auteur enchaine sur le couplage memoire multiport serie-operateur pipeline. Il detaille le fonctionnement general et le reseau de realignement de donnees. C'est l'objet du chapitre cinq. Le chapitre six est relatif au probleme de l'indirection avec proposition d'une solution adaptee. L'ebauche d'une architecture d'un processeur vectoriel a base de memoire multiport serie appele vec-m2s figure au chapitre sept. Le dernier chapitre evalue les performances de vec-m2s
2
Thiria, Sylvie. "L'Apprentissage supervisé dans les modèles connexionnistes." Paris 5, 1989. http://www.theses.fr/1989PA05S004.
Full textAbstract:
La thèse est consacrée à l'apprentissage dans les modèles connexionnistes. Elle expose en détail les problèmes théoriques soulèves par une classe particulière de réseaux d'automates: les réseaux multi-couches linéaires ou quasi linéaires dans l'apprentissage supervise. Des notions comme celles de mémorisation et de généralisation y sont discutées de façon théorique et illustrées d'exemples. Les paramètres relatifs a la construction d'un réseau tel que le nombre d'automates et de couches, le mode d'itération, y sont testes pour mettre en lumière leur influence sur les performances attendues. Des comparaisons sont effectuées entre les réseaux d'automates et des techniques mieux connues comme la reconnaissance des formes et l'analyse des données. Un résultat théorique permet de constater une analogie entre une certaine catégorie de réseaux multi-couches et l'analyse discriminante. Les résultats obtenus sont à la fois théoriques et expérimentaux: une série de simulations montre que l'utilisation d'architectures complexes peut permettre une amélioration très importante des performances. La dernière partie présente une application originale des réseaux a la résolution d'un problème réel dans le domaine océanographique, montrant l'efficacité de ces méthodes de traitement de l'information
3
Tourancheau, Bernard. "Algorithmique parallèle pour les machines à mémoire distribuée : application aux algorithmes matriciels." Grenoble INPG, 1989. http://tel.archives-ouvertes.fr/tel-00332663/.
Full textAbstract:
Différents résultats de complexité sont présentés pour les communications et le calcul sur des machines à mémoire distribuée. Les topologies concernées sont le réseau linéaire, l'anneau, la grille, l'hypercube et le réseau complet. Un réseau systolique est présenté pour l'algorithme de diagonalisation de Jordan. Une étude sur l'accélération et une étude de l'allocation des données sont formulées dans le contexte des mémoires distribuées
4
Lefebvre, Vincent. "Restructuration automatique des variables d'un programme en vue de sa parallélisation." Versailles-St Quentin en Yvelines, 1998. http://www.theses.fr/1998VERS0008.
Full textAbstract:
Cette thèse se place dans le cadre de la parallélisation automatique de programmes. Toute tentative de parallélisation débute par une analyse des dépendances. Parmi toutes les dépendances, seules les vraies dépendances de flot correspondent effectivement à un échange d'informations entre opérations. Les autres dépendances sont artificielles, -i. E. Uniquement liées à la réutilisation mémoire. Toute dépendance artificielle peut être détruite par expansion mémoire (agrandissement des données du programme). Afin de dégager un maximum de parallélisme, on peut les supprimer toutes en réalisant une expansion totale, -i. E. En traduisant le programme en assignation unique. L'inconvénient majeur de cette technique est son coût mémoire inacceptable. Cette thèse démontre qu'une expansion partielle de la mémoire permet de dégager autant de parallélisme que l'expansion totale avec un coût mémoire beaucoup plus réduit.
5
Acquaviva, Jean-Thomas. "Architecture DSM et calcul scientifique : étude de la prédiction de la cohérence de données." Versailles-St Quentin en Yvelines, 2000. http://www.theses.fr/2000VERS0017.
Full textAbstract:
Dans une architecture DSM (distributed shared memory, mémoire distribuée partagée) la mémoire est physiquement distribuée entre les processeurs. Le fait que chaque processeur dispose de sa propre mémoire physique supprime la mise en place de mémoire partagée complexe à développer. Surtout, éliminer la mémoire physiquement partagée élimine une ressource partagée entre les processeurs et ouvre une voie à une bien meilleure extensibilité. Cependant, la vision partagée de la mémoire repose sur un système dit de cohérence de données. Le recours à ce mécanisme génère différents types de messages qui viennent consommer de la bande passante sur le réseau d'interconnexion et surtout rallonger la latence de certaines opérations cruciales. Les particularités du calcul scientifique peuvent être exploitées afin de proposer des mécanismes de prédiction du trafic de cohérence et donc raccourcir la latence perçue par les processeurs. Dans cette thèse, après une étude fine du comportement des codes scientifiques en terme de trafic de cohérence, plusieurs mécanismes de prédiction s'appuyant sur cet effort de caractérisation sont présentés.
6
Bernardi, Fabrice. "Conception de bibliothèques hiérarchisées de modèles réutilisables selon une approche orientée objet." Corte, 2002. http://www.theses.fr/2002CORT3068.
Full textAbstract:
Le domaine de la modélisation et de la simulation de systèmes est un domaine extrêmement vaste et complexe. De nombreux formalismes et de nombreuses techniques ont été développés depuis un certain nombre d'années, tous poursuivant le même objectif : dégager les meilleures métaphores et analogies permettant de mieux comprendre un phénomène quelconque. Cette multiplicité a conduit au développement de nombreux environnements de modélisation et de simulation le plus souvent incompatibles, et ce, même dans le cas d'environnements conçus sur la base d'un seul et même formalisme. Par ailleurs, les systèmes étudiés devenant de plus en plus complexes, la réutilisabilité des modèles est devenue une préocupation majeure. Devant ces constats, nous avons tenté d'apporter une contribution à l'élaboration de bibliothèques de modèles réutilisables pouvant être intégrés à différents environnements de modélisation et de simulation. Cette contribution repose sur la prise en compte de trois objectifs principaux qui sont la généricité de l'emploi, la gestion d'une hiérarchie d'abstraction et la gestion d'une hiérarchie d'héritage entre les modèles stockés. Nous donnons dans cette dissertation deux approches complémentaires du problème, l'une formelle et l'autre orientée objet. L'approche formelle permet de poser les bases du développement. Nous y définissons les concepts essentiels de contextes, d'éléments et d'arbres de stockage. Cette approche nous permet également d'introduire de quelles manières sont gérées les différentes hiérárchies à mettre en oeuvre. L'approche orientée objet est fondée sur les concepts développés dans l'approche formelle. Nous y définissons les packages et les classes définis et nous y détaillons le fonctionnement du moteur de stockage et de ses sevices. Notre approche est finalement illustrée par la présentation de son intégration avec un environnement de modélisation et de simulation, JDEVS.
7
Lacroix, Patrice. "RTL-Check : a practical static analysis framework to verify memory safety and more." Thesis, Université Laval, 2006. http://www.theses.ulaval.ca/2006/23909/23909.pdf.
Full textAbstract:
Puisque les ordinateurs sont omniprésents dans notre société et que, de plus en
plus, nous dépendons de programmes pour accomplir nos activités de tous les jours,
les bogues peuvent parfois avoir des conséquences cruciales. Une grande proportion des
programmes existants sont écrits en C ou en C++ et la plupart des erreurs avec ces
langages sont dues à l’absence de sûreté d’accès à la mémoire. Notre objectif à long
terme est d’être en mesure de vérifier si un programme C ou C++ accède correctement
à la mémoire malgré les défauts de ces langages.
À cette fin, nous avons créé un cadre de développement d’analyses statiques que
nous présentons dans ce mémoire. Il permet de construire des analyses à partir de petits
composants réutilisables qui sont liés automatiquement par métaprogrammation. Il
incorpore également le modèle de conception (design pattern) du visiteur et des algorithmes
utiles pour faire de l’analyse statique. De plus, il fournit un modèle objet pour
le RTL, la représentation intermédiaire de bas niveau pour tous les langages supportés
par GCC. Ceci implique qu’il est possible de concevoir des analyses indépendantes des
langages de programmation.
Nous décrivons également les modules que comporte l’analyse statique que nous
avons développée à l’aide de notre cadre d’analyse et qui vise à vérifier si un programme
respecte les règles d’accès à la mémoire. Cette analyse n’est pas complète, mais elle
est conçue pour être améliorée facilement. Autant le cadre d’analyse que les modules
d’analyse des accès à la mémoire sont distribués dans RTL-Check, un logiciel libre.Since computers are ubiquitous in our society and we depend more and more on programs to accomplish our everyday activities, bugs can sometimes have serious consequences. A large proportion of existing programs are written in C or C++ and the main source of errors with these programming languages is the absence of memory safety. Our long term goal is to be able to verify if a C or C++ program accesses memory correctly in spite of the deficiencies of these languages. To that end, we have created a static analysis framework which we present in this thesis. It allows building analyses from small reusable components that are automatically bound together by metaprogramming. It also incorporates the visitor design pattern and algorithms that are useful for the development of static analyses. Moreover, it provides an object model for RTL, the low-level intermediate representation for all languages supported by GCC. This implies that it is possible to design analyses that are independent of programming languages. We also describe the modules that comprise the static analysis we have developed using our framework and which aims to verify if a program is memory-safe. This analysis is not yet complete, but it is designed to be easily improved. Both our framework and our memory access analysis modules are distributed in RTL-Check, an open-source project.
8
Petri, Gustavo. "Operational semantics of relaxed memory models." Nice, 2010. http://www.theses.fr/2010NICE4087.
Full textAbstract:
La plupart des architectures multiprocesseurs et des langages de programmation parallèle `a mémoire partagée actuels ne sont pas séquentiellement consistant pour les programmes parallèles. Leurs comportements possibles sont caractérisés par des modèles mémoire faibles ou relâchés. Un modèle mémoire décrit la manière dont les programmes parallèles peuvent interagir par des lectures et des écritures dans la mémoire partagée. Ainsi, un modèle mémoire relâché présente plus de comportements que le modèle séquentiellement consistant (modèle mémoire “fort”). Le fait que la plupart des architectures ont des modèles mémoire relâchés est connu depuis des décennies, et peu de programmeurs comprennent quels sont les comportements exacts qu’un programme parallèle peut avoir dans de telles architectures. Nous soutenons dans cette thèse que le problème provient de la difficulté `a comprendre la spécification de ces modèles de mémoire. Ceci, d’abord car peu d’architectures ou de langages de programmation donnent une définition formelle de leur modèle mémoire, et, ensuite, parce que la plupart des définitions formelles existantes sont axiomatiques, ce qui les rendent difficiles `a comprendre et inadaptées `a des techniques basées sur le langage, telles que l’analyse statique ou le model checking. Notre première contribution dans cette thèse est la formalisation opérationnelle des architectures `a tampons d’écriture (write buffers). Les write buffers sont omniprésents dans les architectures multi-core, et donc leur compréhension est fondamentale pour la programmation parallèle dans de telles architectures. En utilisant des concepts standard des langages de programmation, nous démontrons que la classique “DRF guarantee” est satisfaite dans notre formalisation. Par conséquent, raisonner par des calculs séquentiellement consistant est correct pour les programmes libres d’accès simultanés sur une même case mémoire. Notre deuxième contribution est un framework pour la caractérisation opérationnelle des techniques de calcul spéculatif. Ce framework nous permet de définir formellement la notion intuitive de spéculation valide. Pour cette formalisation deux langues sont considérés, un langage de programmation de haut niveau avec un mécanisme d’exclusion mutuel par verrous, et un langage de programmation de bas niveau, plus proche de l’Instruction Set Architecture (ISA) d’une machine, avec des mécanismes de barrières mémoire et des instructions atomiques. Pour les programmes de ces deux langages, nous identifions les propriétés suffisantes pour garantir que seuls les comportements séquentiellement consistant peuvent être observés lorsque les programmes sont exécutés de manière spéculative. La dernière contribution est l’instanciation de ces deux frameworks sémantiques pour formaliser les modèles mémoire TSO, PSO et RMO de iii iv l’architecture Sparc. En particulier, nous observons que le framework des write buffers n’est pas bien adapté pour formaliser des relaxations trop libérales comme le permet RMO. Nous démontrons un résultat de correspondance entre les formalisations de PSO et TSO dans les deux frameworks. Le fait que RMO peut pas être instanciée par le framework des write buffers est une bonne indication que le framework spéculatif est plus générale que celui des write buffersMost current multiprocessor architectures and shared memory parallel programming languages are not sequentially consistent for parallel programs. Their possible behaviors are characterized by weak or relaxed memory models. A memory model describes the way in which parallel programs can interact by reading and writing the shared memory. Thus, a relaxed memory model exhibits more behaviors than sequential consistency (a “strong” memory model). The fact that most architectures have relaxed memory models has been known for decades, and yet few programmers understand which are the exact behaviors a parallel program can have in such architectures. We argue in this thesis that the problem stems from the difficulty in understanding the specification of these relaxed memory models. Firstly because few architectures or programming languages provide a formal definition of their memory model. And secondly because the majority of the existing formal definitions are axiomatic, which hinders their understandability and makes them unsuitable for language-based techniques such as static analysis or model checking. We propose an alternative characterization of relaxed memory models. Our characterization is operational, which we believe makes it simpler to understand for the programmer, and better suited to standard language-based techniques. Our first contribution in this thesis is the operational formalization of writebuffering architectures. Write-buffering is pervasive across multi-core architectures, and thus its understanding is fundamental for parallel programming in such architectures. By means of standard programming languages concepts, we prove that the standard DRF guarantee is satisfied by our formalization. Hence, reasoning about sequentially consistent computations is sound for programs free of simultaneous accesses on a single memory location. Our second contribution is a framework for the operational characterization of speculative computation techniques. This framework allows us to formally define the intuitive notion of valid speculation. For this framework two languages are considered; a high-level programming language that supports locks; and a low-level programming language, closer to the Instruction Set Architecture (ISA) of a machine, that only supports barriers and a simple compare-and-swap instruction. We identify properties for programs of both of these languages that are sufficient to guarantee that only sequentially consistent behaviors can be observed when the programs are executed speculatively. The final contribution is the instantiation of the write-buffering and speculative frameworks to formalize the TSO, PSO and RMO memory models of the Sparc architecture. In particular, we observe that the framework of write buffers is not well suited to formalize liberal relaxations as allowed by RMO. We prove a correspondence result between the formalizations of PSO and TSO I ii in both frameworks. The fact that RMO cannot be instantiated by means of write-buffers is a good indication that the speculative framework is more general than the one of write buffers
9
Barral, Pierre. "Un modèle neuro-mimétique de mémoire associative." Limoges, 1997. http://www.theses.fr/1997LIMO0029.
Full textAbstract:
Une memoire associative memorise des couples de donnees, dites respectivement entrees et sorties ; lors du rappel, la presentation d'une entree doit permettre d'obtenir la sortie associee. Les qualites attendues d'une memoire associative sont notamment : ? sa capacite ; ? sa fidelite ; ? sa resistance au bruit ; ? la rapidite des processus de rappel et d'apprentissage ; ? le caractere incremental de l'apprentissage. De telles qualites peuvent etre evaluees experimentalement ou prouvees theoriquement. Les modeles neuro-mimetiques repartissent les processus sur de nombreux neurones formels travaillant en cooperation ; ils peuvent modeliser des processus d'apprentissage qui aboutissent a l'ajustement des poids synaptiques de ces neurones. Cette approche essaie de simuler des processus biologiqus encore mal connus et devrait bien se preter a la parallelisation. Les principaux modeles proposes se caracterisent par une capacite relativement faible, une degradation rapide de leur fidelite et de leur resistance au bruit. Dans le domaine ou leurs performances semblent a peu pres satisfaisantes, cette satisfaction releve de la constatation experimentale et aucune preuve ne permet d'en preciser les limites. Nous proposons un modele en quatre couches de neurones formels : deux couches visibles d'interface et deux couches cachees ; lors du processus d'apprentissage incremental, les poids synaptiques memorisent les moyennes et les correlations des donnees presentees, ainsi qu'une approximation diagonale de la pseudo-inverse d'une matrice de correlation ; le dispositif ajuste ensuite iterativement une approximation optimale d'une transformation affine entre les entrees et les sorties memorisees. Si les associations memorisees sont lineairement compatibles, nous retrouvons en phase de rappel les sorties associees aux entrees. La capacite d'un tel reseau est proche de sa taille, sa fidelite et sa resistance au bruit sont bonnes. Nous demontrons ces proprietes.
10
Hammami, Omar. "Anticipation et gestion mémoire." Toulouse 3, 1992. http://www.theses.fr/1992TOU30159.
Full textAbstract:
Le travail presente dans ce memoire propose une contribution a l'anticipation des donnees et a la gestion memoire en environnement monoprocesseur et multiprocesseur. Notre travail a tout d'abord porte sur le probleme de l'identification des donnees. Une analyse exhaustive des techniques statiques proposees dans la litterature dans le cadre de la parallelisation et les limites de l'identification dynamique, nous a pousse a defendre la these que les techniques de gestion de donnees doivent etre adaptees en fonction du nombre de donnees statiquement connues. Nous effectuons ensuite une analyse de l'environnement monoprocesseur a travers l'etude des algorithmes d'allocation de registres, d'ordonnancement de code et d'allocation de taches. Dans le cas monoprocesseur, nous proposons des algorithmes optimaux pour la generation d'un flot sequention d'instructions de purges et d'anticipations pour une configuration d'hierarchie memoire a un et deux niveaux de caches. Ensuite, nous proposons un algorithme optimal pour la generation d'un flot parallele d'instructions de purges et d'anticipations. Pour tous les algorithmes precedents, nous proposons une structure materielle hautement parallele et delocalisee. Nous etendons les resultats precedents au cas des donnees statiquement inconnues et proposons deux algorithmes dont l'un sous-optimal. La aussi, nous proposons une structure materielle pour la gestion des donnees. Enfin, apres une analyse importante du probleme dans le cas multiprocesseur, nous proposons un algorithme de gestion des donnees dans le cadre des algorithmes de coherence logiciel. L'algorithme de gestion propose est alors la resultante de l'analyse du cas monoprocesseur et offre une solution hautement parallele au probleme de la gestion des donnees en environnement multiprocesseur
11
Yin, Shaoyi. "Un modèle de stockage et d'indexation pour des données embarquées en mémoire flash." Versailles-St Quentin en Yvelines, 2011. http://www.theses.fr/2011VERS0008.
Full textAbstract:
La mémoire de type Flash NAND s’est imposée comme le moyen de stockage le plus populaire pour les systèmes embarqués. Les techniques efficaces de stockage et d'indexation sont très difficiles à concevoir en raison des contraintes de la Flash NAND combinées à celles des systèmes embarqués. Dans cette thèse, nous proposons un nouvel modèle reposant sur deux principes fondamentaux: la sérialisation de base de données et la stratification de base de données. Une technique d'indexation appelée PBFilter est présentée pour illustrer ces principes. PBFilter a été intégrée dans un moteur de SGBD embarqué complet nommé PlugDB. PlugDB est utilisé dans une application réelle de mise en œuvre d'un dossier médico-social sécurisé et portable. PlugDB peut être aussi considéré comme un élément central pour une vision globale nommée Serveur de Données Personnel, dont l'objectif est de gérer les informations personnelles de façon sécurisée et dans le respect de la vie privéeNAND Flash has become the most popular stable storage medium for embedded systems. Efficient storage and indexing techniques are very challenging to design due to a combination of NAND Flash constraints and embedded system constraints. In this thesis, we propose a new model relying on two basic principles: database serialization and database stratification. An indexing technique called PBFilter is presented to illustrate these principles. Analytical and experimental results show that the new approach meets very well the embedded system requirements. The PBFilter technique has been integrated into a complete embedded DBMS engine PlugDB. PlugDB is used in a real-life application implementing a secure and portable medico-social folder. PlugDB can be also seen as a central building block for a global vision named Personal Data Server, whose objective is to manage personal information in a secure, privacy-preserving and user-controlled way
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Pham, Tuong Hai. "Techniques matérielles d'accélération des accès mémoire dans les processeurs superscalaires." Toulouse 3, 1997. http://www.theses.fr/1997TOU30182.
Full textAbstract:
Les processeurs recents exploitent un parallelisme entre instructions. Le principe de l'execution non ordonnee permet de reduire l'impact des dependances qui limitent le parallelisme disponible. Toutefois, il n'est pas aisement applique aux instructions d'acces memoire. Or, il est souhaitable que les lectures soient executees le plus rapidement possible, c'est a dire le plus tot possible et avec un temps de latence minimal. Pour traiter les lectures le plus tot possible, le reordonnancement dynamique des instructions peut etre etendu aux operations memoire. Diverses solutions ont ete proposees dans la litterature, et les plus agressives autorisent un reordonnancement speculatif quand l'adresse de certains acces memoire n'est pas encore calculee. Nous evaluons leurs performances cumulees. Parmi les techniques de reduction du temps de latence des acces memoire, le prechargement consiste a anticiper les references futures du processeur pour amener les donnees correspondantes dans le cache. Nous etudions ici l'impact de ce type de dispositif sur les processeurs recents. L'idee de base de nombreux mecanismes de prechargement est que les acces memoire se font souvent a des adresses regulierement espacees. L'algorithme de prediction qui en decoule peut etre repris au sein du processeur pour non plus precharger les donnees necessaires dans le cache, mais predire l'adresse cible des lectures. Nous analysons les interactions entre la prediction d'adresse et le reordonnancement des operations memoire. Enfin, les performances peuvent encore etre ameliorees si on autorise l'execution des instructions qui dependent d'une lecture speculative avant que celle-ci soit resolue. Ceci necessite un dispositif de recuperation d'erreur plus complexe. Nous etudions diverses strategies de recuperation et proposons une solution performante et peu couteuse.
13
Clere, Pascal. "Etude de l'architecture du processeur d'une machine pour les applications temps réel en intelligence artificielle : maia." Paris 11, 1989. http://www.theses.fr/1989PA112179.
Full textAbstract:
MAIA est un projet développé conjointement par les Laboratoires de Marcoussis et le Centre National d'Etudes des Télécommunications à Lannion. MAlA est un poste de travail qui répond essentiellement à deux types d'applications qui sont la station de travail pour le développement de logiciels dédiés au traitement symbolique et le poste de supervision/conduite de processus en temps réel. MAIA est une machine-langage spécialisée pour l'exécution de LISP et de PROLOG grâce à un jeu d'instructions spécialisé pour la manipulation de listes et du matériel spécifique pour la vérification dynamique du type des objets manipulés, pour le ramasse miettes et la gestion des piles d'évaluation LISP. Le logiciel comprend un compilateur et un interprète LISP et de PROLOG, un noyau temps réel multi-tâche, un ramasse-miettes basé sur l'algorithme de Moon et un gestionnaire de mémoire virtuelleMAIA is a joint project between the Centre National d'Etudes des Télécommunications (CNET) at LANNION and the Compagnie Générale d'Electricité at Laboratoires de Marcoussis. MAIA is both a workstation for software development and for executing applications which need powerful syrnbolic computation and real-time supports. As far many specialized workstations, MAlAis a language-machine, both Lisp-machine and Prelog-machine, with microprogrammed support for list manipulation and memory management, hardware for dynarnic data types checking, collecter assist and Lisp stack heads. The software is made of an integrated environment based on Lisp. It includes a Lisp compiler and interpreter as well as a Prolog compiler and interpreter. The kernel system includes real-time multi-processing based on SCEPTRE, garbage-collection based on the MOON's algorithm and virtual memory management
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Chu, Chengbin. "Nouvelles approches analytiques et concept de mémoire artificielle pour divers problèmes d'ordonnancement." Metz, 1990. http://docnum.univ-lorraine.fr/public/UPV-M/Theses/1990/Chu.Chengbin.SMZ9021.pdf.
Full textAbstract:
L'objectif de la thèse a été de construire une structure générale de mémoire artificielle et de l'évaluer sur de nombreux problèmes d'ordonnancement. En cherchant des algorithmes approches efficaces pour la mémoire artificielle relative à ces problèmes, il a été trouvé des résultats analytiques nouveaux sur les problèmes à une machine que nous présentons au chapitre 3. Le chapitre 1, essentiellement bibliographique, est une introduction générale aux problèmes d'ordonnancement et à leur résolution. La première partie du chapitre 2 est consacrée aux concepts et aux outils qui permettent de construire une structure générale de mémoire artificielle. La deuxième partie du chapitre 2 montre comment construire les modules spécifiques propres aux problèmes considérés dans cette thèse: 1) ordonnancement d'atelier de type job-shop pour différents critères; 2) ordonnancement d'atelier à une machine avec dates d'arrivée des taches non identiques pour différents critères; 3) ordonnancement du placement de boites parallélépipédiques dans un emballage parallélépipédique (problème de container loading). Le chapitre 3 est consacré aux problèmes à une machine, et en particulier aux résultats analytiques nouveaux trouves. Le chapitre 4 est consacré à une première évaluation du concept de mémoire artificielle grâce à de nombreuses expériences réalisées pour les trois applications
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Vet, Jean-Yves. "Parallélisme de tâches et localité de données dans un contexte multi-modèle de programmation pour supercalculateurs hiérarchiques et hétérogènes." Paris 6, 2013. http://www.theses.fr/2013PA066483.
Full textAbstract:
Les contributions de cette thèse s'appuient sur un modèle de programmation par tâches, dont l'originalité réside dans l'ajustement de la quantité de calcul en fonction de l'unité d'exécution ciblée. Ce modèle de programmation est particulièrement adapté à un équilibrage de charge dynamique entre des ressources de calcul hétérogènes. Il favorise une meilleure exploitation des unités de traitement en offrant une meilleure réactivité en présence de variations des temps d'exécution, lesquelles peuvent être générées par des codes de calcul irréguliers ou des mécanismes matériels difficilement prévisibles. De plus, la sémantique des tâches de calcul facilite le recours à des mécanismes de gestion automatisée des opérations de cohérence des mémoires déportées et décharge les développeurs de cette tâche fastidieuse et source d'erreurs. Nous avons développé la plateforme d'exécution H3LMS afin d'agréger les propositions de cette thèse. Cette plateforme est intégrée à l'environnement de programmation MPC afin de faciliter la cohabitation de plusieurs modèles de programmation pour une meilleure exploitation des grappes de calcul. H3LMS permet, entre autres, de mieux aiguiller les tâches vers les unités de traitement appropriées en réduisant la quantité de coûteux accès distants au sein d'un nœud de calcul. Ces travaux s'intéressent également à l'adaptation de codes de simulation existants, conçus à l'origine pour exploiter exclusivement des processeurs traditionnels et pouvant comporter plusieurs centaines de milliers de lignes de code. Les performances de la solution développée sont évaluées sur la bibliothèque Linpack et par une application numérique réaliste du CEAThis thesis makes several distinct contributions which rely on a dedicated task-based programming model. The novelty of this model resides in a dynamic adjustment of the quantity of embedded operations depending on the targeted processing unit. It is particularly well adapted to dynamically balance workloads between heterogeneous processing units. It better harnesses those units by strengthening responsiveness in the presence of execution times fluctuations induced by irregular codes or unpredictable hardware mechanisms. Moreover, the semantics and programming interface of the task-parallel model facilitates the use of automated behaviors such as data coherency of deported memories. It alleviates the burden of developers by taking care of this tedious work and which can be a source of errors. We developed H3LMS an execution platform designed to combine the propositions detailed in the thesis. The platform is integrated to the MPC programming environment in order to enhance cohabitation with other programming models and thus better harness clusters. H3LMS is elaborated to improve task scheduling between homogeneous and heterogeneous processing units by reducing the need to resort to distant accesses in a cluster node. This thesis also focuses on the adaptation of legacy codes which are originally designed to exploit traditional processors and may also consist of hundreds of thousand lines of code. The performance of this solution is evaluated on the Linpack library and on a legacy numerical application from the CEA
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L'Excellent, Jean-Yves. "Utilisation de préconditionneurs élément-par-élément pour la résolution de problèmes d'optimisation de grande taille." Toulouse, INPT, 1995. http://www.theses.fr/1995INPT091H.
Full textAbstract:
L'auteur etudie la resolution de problemes d'optimisation non lineaire de grande taille a l'aide de methodes utilisant au mieux leur structure. En particulier, la propriete de separabilite partielle est utilisee. Une methode typique de minimisation pour des problemes non lineaires consiste a resoudre approximativement une suite de sous-problemes linearises. La propriete de separabilite partielle peut etre exploitee par des methodes iteratives pour la resolution de ces sous-problemes grace a l'utilisation de preconditionneurs adaptes. L'auteur s'interesse aux preconditionneurs element-par-element qui refletent la structure du probleme, et a plusieurs variantes interessantes. Ces preconditionneurs possedent plusieurs avantages. Par exemple, la matrice n'a pas besoin d'etre assemblee et le degre de parallelisme est eleve. De plus ces methodes peuvent etre appliquees a des problemes plus generaux que des problemes d'optimisation (par exemple les problemes d'elements finis) et en fait a tous les problemes ou la matrice du systeme lineaire a resoudre s'exprime comme une somme de matrices elementaires, chaque matrice elementaire n'impliquant qu'un petit nombre de variables. Il est demontre que l'efficacite de ces methodes peut etre considerablement amelioree en amalgamant des paires d'elements avant d'appliquer les preconditionneurs ou en utilisant des techniques de partitionnement de graphe, ce qui donne lieu a des methodes iteratives par blocs. Des experimentations sur des problemes reels et des comparaisons avec d'autres techniques classiques prouvent l'interet de ces approches et leur efficacite sur des calculateurs vectoriels et paralleles, a memoire partagee. Enfin, un algorithme d'optimisation - une methode de newton tronquee - utilisant ces techniques est propose et experimente sur une gamme de problemes d'optimisation
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Petit, Éric. "Vers un partitionnement automatique d'applications en codelets spéculatifs pour les systèmes hétérogènes à mémoires distribuées." Rennes 1, 2009. http://www.theses.fr/2009REN1S087.
Full textAbstract:
Devant les difficultés croissantes liées au coût en développement, en consommation, en surface de silicium, nécessaires aux nouvelles optimisations des architectures monocœur, on assiste au retour en force du parallélisme et des coprocesseurs spécialisés dans les architectures. Cette technique apporte le meilleur compromis entre puissance de calcul élevée et utilisations des ressources. Afin d’exploiter efficacement toutes ces architectures, il faut partitionner le code en tâches, appelées codelets, avant de les distribuer aux différentes unités de calcul. Les travaux présentés dans cette thèse portent sur l’élaboration d’un outils d’automatisation efficaces pour le partitionnement d’application en codelets spéculatifs. La spéculation permet un grand nombre d’optimisations inexistantes ou impossibles statiquement. La deuxième contribution de cette thèse porte sur l’usage de la spéculation dans l’optimisation des communications entre processeur et coprocesseurIn light of the increase of development cost, power consumption and silicon area for new single-core architecture optimisations, the new way for performance improvements leads to multicore architecture, with parallel programming and specialised coprocessors. They give the best trade-off between high computing performance and required resources. In order to efficiently address this new kind of architecture, applications have to be split into tasks, also called codelets, which will be mapped onto the different computing units of the host system. The purpose of this thesis is to propose an automatic and efficient model to generate speculative codelets from applications. Speculation allows the compiler to handle a number of optimisations which would have been impossible or unavailable without speculative data. My second contribution deals with the data transfer optimisation between the processor and the coprocessor by using speculation
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Ben, Fradj Hanene. "Optimisation de l'énergie dans une architecture mémoire multi-bancs pour des applications multi-tâches temps réel." Phd thesis, Université de Nice Sophia-Antipolis, 2006. http://tel.archives-ouvertes.fr/tel-00192473.
Full textAbstract:
De nombreuses techniques ont été développées pour réduire la consommation processeur considéré jusqu'à présent comme l'élément le plus gourmand en consommation. Avec l'évolution technologique et l'apparition de nouvelles applications toujours plus volumineuses en nombre de données, la surface de silicium dédiée aux unités de mémorisation ne cesse de croître. Les techniques d'optimisation ciblant uniquement le processeur peuvent alors être remises en cause avec cette nouvelle tendance. Certaines études montrent que la technique du DVS (Dynamic Voltage Scaling), la plus performante dans la réduction de la consommation processeur, augmente la consommation de la mémoire principale. Cette augmentation est la conséquence d'une part d'une co-activation plus longue de la mémoire avec le processeur et d'autre part de l'augmentation du nombre de préemptions par l'allongement des temps d'exécution des tâches. La solution proposée pour diminuer cet impact négatif du DVS sur la consommation mémoire est de diminuer la surface mémoire co-active. Une architecture mémoire multi-bancs, offrant la possibilité d'activer un seul banc à la fois et de mettre les autres bancs dans un mode faible consommation, est adoptée. Rechercher la configuration mémoire (nombre de bancs, taille de chaque banc) ainsi que l'allocation des tâches aux bancs constitue la contribution majeure de ces travaux. La modélisation de l'énergie consommée par une mémoire multi-bancs a permis d'identifier un nombre important de variables ainsi que leurs fortes dépendances. Cette tendance a rendu le problème difficile à résoudre. Une exploration exhaustive est premièrement développée afin d'évaluer l'impact de chaque paramètre sur la consommation totale de la mémoire. Bien que l'approche exhaustive permette de rendre la solution optimale, l'espace d'exploration augmente exponentiellement avec le nombre de tâches. Ce type de résolution reste intéressant s'il s'agit de l'employer hors ligne sur des applications à faible nombre de tâches. Une heuristique capable d'explorer un sous-espace potentiellement intéressant et de résoudre le problème en un temps polynomial a été développée dans un second temps. La complexité réduite de cette heuristique permet de l'employer en ligne pour effectuer des migrations dans le cas de systèmes à nombre de tâches dynamiques. Des expérimentations sur des applications de traitement de signal temps réel et une application multimédia (GSM et MPEG2) montrent des gains intéressants sur la consommation mémoire. La configuration mémoire obtenue par exploration exhaustive ou par la résolution heuristique couplée à un processeur muni d'une technique de DVFS permet d'augmenter le gain énergétique du système total.
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Kiefer, Renaud. "Etude et conception d'un système de stockage et d'adressage photonique de données." Université Louis Pasteur (Strasbourg) (1971-2008), 2002. http://www.theses.fr/2002STR13199.
Full textAbstract:
L'accélération des cadences des processeurs, l'évolution du multimédia et des applications de l'Internet ont créé une demande croissante de solutions de stockage de données. Encouragée par les progrès technologiques rapides de ces dix dernières années, cette demande s'est accrue de façon exponentielle. Même si la technologie DVD satisfait actuellement aux exigences en matière de stockage (dizaines de bits par æm2), de nouvelles applications comme l'imagerie 3D, les grandes bases de données nécessitent le développement de nouvelles technologies. L'objectif de cette thèse a été d'étudier et de concevoir un système de stockage et d'adressage de données à base de mémoires holographiques. Celles-ci possèdent en effet d'énormes possibilités de stockage volumique des données (quelques centaines de bits par æm3 ). Le système développé permet d'adresser en un temps voisin de la milliseconde, une information quelconque stockée sur la mémoire diffractive. L'analyse des mémoires à base de gélatine bichromatée a permis de déterminer leur domaine d'utilisation et de poser les contraintes du système d'adressage. L'originalité de ce travail a consisté à associer des MEMS (micro-miroirs intégrés) et une cellule acousto-optique. Nous avons mesuré les déformations des MEMS afin d'évaluer leur influence sur la lecture des informations enregistrées dans la mémoire diffractive. Les résultats expérimentaux obtenus ont montré la possibilité d'obtenir des débits d'adressage de l'ordre de 100 Gbits/s ; les limitations du système de lecture sont liées aux faibles fréquences d'oscillation des MEMS et surtout aux faibles cadences d'acquisition des caméras CCD utilisées. L'utilisation de caméra rapide permettra d'augmenter les débits de lecturesThe increase in the speed of microprocessors, the evolution of multimedia and of the Internet has created a growing need of data storage solutions. Encouraged by the rapid technological progress over the past decade, this need has grown exponentially. Even if DVD technology satisfies the present data storage demand (about 10 bit/æmø), certain new applications such as 3D imaging and huge data bases need the development of new technology. The objective of this thesis has been to study and conceive a data storage and addressing system based on holographic memories. This kind of memory shows interesting possibilities for massive volume data storage (about 100 bit/æm3). The system allows a rapid access time (ms), on a large angular bandwidth, at any informations stored on the diffractive memory. Analysis of optical memories based on dichromated gelatin has allowed the determination of their domain of use and set the constrains of the addressing system. The originality of the work has been to associate MEMS (integrated micro mirrors) and an acousto-optic cell. We have measured the deformation of the MEMS to evaluate the influence on the reading of the information stored in diffractive memories. Experimental results show the possibility of obtaining an address rate of 100Gbits/s. The reading system limitations are due to the low oscillating frequency of the MEMS and principally to the low acquisition rate of the CCD camera. The use of high speed cameras will allow to increase the readout rate
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Burgod, Céline. "Contribution à la sécurisation du routage dans les réseaux ad hoc." Limoges, 2009. https://aurore.unilim.fr/theses/nxfile/default/e252c1c0-3541-48df-85fd-a4e7e7d12206/blobholder:0/2009LIMO4046.pdf.
Full textAbstract:
Les travaux réalisés dans le cadre de cette thèse portent sur la sécurité du routage. Notre approche consiste d'une part à empêcher les attaques sur les messages de contrôle, et d'autre part à fournir un support fiable pour la détection des comportements malveillants. Afin de pallier les limites des approches existantes, nous étudions l'utilisation d'un équipement matériel résistant à la manipulation. Nous décrivons un schéma de contrôle, situé entre la couche liaison de données et la couche réseau, permettant de détecter avec précision les entités corrompues dans les opérations élémentaires requises par tous les protocoles de routage. Dans la seconde partie de ce travail, nous proposons un cadre d'analyse systématique de la sécurité du protocole de routage OLSR (Optimized Link State Routing). Nous décrivons : (1) les différents éléments qui définissent le fonctionnement d'OLSR, (2) les attaques possibles sous la forme d'actions élémentaires non conformes, puis (3) les relations de causalité entre les différentes actions non conformes et l'étendue des perturbations. Cette représentation permet de construire une base de référence substantielle à partir de laquelle il est possible de comparer plusieurs versions renforcées d'OLSRIn the scope of this thesis, we have focused on the security of the routing functions. Our approach consists on one hand in preventing attacks against the control messages, and on the other hand in providing a reliable support for the detection of malicious behaviors. To mitigate the limits of the existing approaches, we study the use of a tamper resistant hardware. We describe a control scheme, located between the data link layer and the network layer, allowing to accurately detect and locate corrupted entities with regards to the elementary operations required by any routing protocols. In the second part of this work, we propose a systematic security analysis for the OLSR (Optimized Link State Routing) routing protocol. Within our framework, we describe : (1) the various elements which define the OLSR protocol, (2) the possible attacks in the form of elementary illegal actions, then (3) the causal relationships between various illegal actions and the extent of disruptions. This representation allows to build a substantial reference base from which it is possible to compare several reinforced versions of OLSR
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Spir, Eric. "Etude et implantation d'un glaneur de cellules adaptatif pour LISP." Paris 7, 1989. http://www.theses.fr/1989PA077117.
Full textAbstract:
Un module de gestion de la mémoire pour LISP écrit en LISP et portable sur des matériels standards (VAX, MC68000,. . . ), est présenté. Chaque tâche du gestionnaire mémoire a fait l'objet d'une étude bibliographique poussée afin de déterminer les solutions les plus satisfaisantes dans notre contexte. Souvent, une approche originale a été choisie. L'algorithme d'exploration est une synthèse des stratégies Mark 6 Sweep et Stop 6 Copy due à une publication de B. Lang et F. Dupont qui n'avait pas encore fait l'objet d'une implémentation. Le balayage de la zone des listes est incrémental et des optimisations algorithmiques de la fonction de balayage sont présentées et évaluées. La compaction des objets utilise simultanément deux techniques distinctes (algorithme de Jonkers et two fingers). Un mécanisme portable de génération est décrit. La ligne directrice de ce travail fut l'adaptation maximale du gestionnaire mémoire vis-à-vis de son environnement. En outre, un vaste panorama des techniques connues liées aux questions de gestion de la mémoire dans les langages de l'intelligence artificielle est présenté et analysé.
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Lalanne, Philippe. "Les réseaux de neurones formels et leurs réalisations optoélectroniques : génération optique de tableaux de nombres aléatoires." Paris 11, 1989. http://www.theses.fr/1989PA112240.
Full textAbstract:
Depuis quelques années, l'étude des réseaux de neurones a connu dans l'ensemble de la communauté scientifique un essor considérable. Les neurobiologistes partant de leurs observations proposent des modèles que mathématiciens et informaticiens s'attachent à élaborer de manière à les rendre susceptibles de résoudre des problèmes complexes qui se prêtent mal à une mise sous forme algorithmique. Depuis le premier travail (1985), montrant un montage optoélectronique permettant la réalisation d'un réseau de neurones, plus de 80 publications émanant des opticiens peuvent être recensées. Ces modèles, en effet, soulèvent le problème de leur réalisation avec des architectures, soit électroniques ou optoélectroniques. C'est dans ce cadre que s'inscrit cette thèse. Plus généralement, nous avons trouvé en ces modèles matière à réflexion sur l'introduction de l'optique dans les machines parallèles. La première partie de ce travail comprend l'étude d'un réseau de neurones simples : le modèle d'Hopfield. D'un point de vue théorique, nous montrons qu'il est possible d'accroitre très fortement les capacités de mémorisation de ce modèle sans pour autant sacrifier son adéquation aux réalisations optiques. Cet apport est le fruit de l'introduction d'une non-linéarité supplémentaire dans le domaine de corrélation qui prend dans le processus de reconnaissance une part prédominante. Ceci donne lieu aux modèles qui, dans la littérature, sont appelés: mémoire associative d'ordre supérieur. Cette approche théorique est ensuite validée par une expérience démontrant la faisabilité optoélectronique d'un tel modèle. Cette démonstration nous conduit à discuter l'apport de l'optique dans les architectures parallèles et connexionnistes. Notamment, nous insistons sur le fait que, technologiquement, l'optique semble à l'heure actuelle plus particulièrement prête à intervenir aux niveaux des traitements linéaires (connexions) qu'aux niveaux des portes non linéaires. Après avoir passé en revue l'ensemble des différentes réalisations optoélectroniques autorisant la mise en œuvre des réseaux neuronaux, une critique des limitations théoriques que nous avons rencontrées nous conduira dans la seconde partie de ce manuscrit vers une approche plus générale où l'optique intervient ponctuellement dans un processeur étudié pour soulager l'intégration électronique de machines tableaux pour le traitement parallèle de l'information. Certains algorithmes stochastiques nécessitant un grand nombre de nombres aléatoires par unité de temps (recuité simulé, machine de Boltzmann), nous donnons les résultats d'une étude préliminaire de la réalisation d'un générateur optique de tableaux de nombres aléatoires utilisant les propriétés du speckle. Plus particulièrement, nous caractérisons la qualité des nombres aléatoires en ce qui concerne leurs indépendances spatiale et temporelle. Nous effectuons des mesures de facteurs de corrélation d'ordre un et d'ordre plus élevé mettant en évidence des résultats de 1%, ainsi que des tests statistiques basés sur le test du chi-deux. L'ensemble de ces résultats ayant donné satisfaction, nous envisageons finalement la réalisation d'un générateur optique rapide, compact et fiableTwo purposes concerning the field of neural networks research are investigated in this thesis. First, we study optical implementation of neural networks. We show that higher order models, i. E. Multineuron synapsis models, allow us to increase strongly the network capacity with respect to the number of stable stored states. Optical implementations of such models necessary suppose both optical interconnects and boolean logic gates built into matrices. We propose a general approach for these implementations. In our hybrid architecture, the strength of optics, linear transformation for massive interconnects and the strength of electronics, point nonlinearities are both used to advantage. In the second part, we use speckle as a fast binary random number arrays generator. A theoretical approach and experimental evidences show that this kind of random generator may be of interest for optoelectronic implementation of parallel stochastic algorithms
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Margery, David. "Environnement logiciel temps-réel distribué pour la simulation sur réseau de PC." Rennes 1, 2001. http://www.theses.fr/2001REN10132.
Full textAbstract:
Cette thèse a pour objet l'étude d'un environnement logiciel temps-réel distribué pour la simulation sur le réseau de PC. Le travail présenté dans ce document se décompose donc en deux parties. L'objectif de cette distribution est la recherche de performance. La première partie concerne l'étude d'un environnement logiciel distribuable pour la simulation d'environnements virtuels. Dans cette partie, je présente un certain nombre de contributions notables au modèle d'entité de simulation développé au cours de travaux antérieurs au sein du groupe Siames de l'Irisa en précisant la notion d'interface de communication et d'interaction entre des entités virtuelles. Cette notion est fondamentale à deux titres : elle définit d'une part l'unité de modularité et d'autre part ce qui doit être distribué. L'interface proposée complète les modes d'interactions entre les entités en ajoutant à la notion d'entrées, de sorties et de paramètres de contrôle les notions d'évènements et définit l'héritage entre entités pour ces objets constitutifs de l'interface. De plus, afin de rendre possible une distribution transparente, un nouveau type d'entité de simulation de l'environnement virtuel est introduit : l'objet dupliqué. Dans une seconde partie, je montre que cette interface peut être distribuée et parallélisée de manière à permettre un calcul performant de l'évolution de l'environnement virtuel. Les auteurs de travaux comparables au travail présenté proposent, implicitement, de relâcher la cohérence des données partagées pour atteindre cette performance. Dans cette seconde partie, je propose d'utiliser un relâchement de la cohérence qui est maîtrisé afin de combiner recherche de la performance et contrôle de la cohérence. Deux mises en oeuvre de ce principe sont alors présentées, de même que leurs performances
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Courbot, Alexandre. "Spécialisation tardive de systèmes Java embarqués pour petits objets portables et sécurisés." Phd thesis, Université des Sciences et Technologie de Lille - Lille I, 2006. http://tel.archives-ouvertes.fr/tel-00113765.
Full textAbstract:
Java est une technologie attractive pour les équipements embarqués et contraints, de par ses propriétés de sûreté, de portabilité et de faible empreinte mémoire du code. Cependant, la taille imposante d'un environnement Java complet a obligé les producteurs d'équipements embarqués à utiliser des spécifications dégradées de Java aux fonctionnalités limitées, telles que J2ME ou Java Card. Ces spécialisations précoces de Java perdent la compatibilité au niveau applicatif avec l'édition standard, et ne peuvent ainsi s'adresser qu'à des cas d'utilisation particuliers.Notre travail consiste à permettre l'utilisation de l'édition standard de Java sur les systèmes contraints, au travers d'une spécialisation tardive et agressive du système qui intervient après déploiement de ses applications. L'occurrence tardive de la spécialisation permet de mieux déterminer les conditions d'utilisation du système, et donc de le spécialiser « sur mesure » par rapport aux applications qu'il exécute.Nos contributions sont les suivantes : dans un premier temps, nous définissons la notion de « romization », consistant à déployer un système hors-ligne avant de capturer et de transférer son image mémoire vers l'équipement sur lequel il doit s'exécuter. De cette définition, nous proposons une architecture de romization capable de capturer une image mémoire du système à n'importe quel moment de son exécution. Dans un second temps, nous traitons des moyens d'analyse et de spécialisation permettant de rendre cette image mémoire embarquable. L'évaluation effectuée montre que cette spécialisation tardive, appliquée à un environnement Java standard déployé, permet effectivement d'en obtenir une version minimaliste et embarquable sur un équipement contraint.
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Bonet, Zordan Leonardo Henrique. "Test de mémoires SRAM à faible consommation." Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20080.
Full textAbstract:
De nos jours, les mémoires embarquées sont les composants les plus denses dans les "System-On-Chips" (SOCs), représentant actuellement plus que 90% de leur superficie totale. Parmi les différents types de mémoires, les SRAMs sont très largement utilisées dans la conception des SOCs, particulièrement en raison de leur haute performance et haute densité d'intégration. En revanche, les SRAMs conçues en utilisant des technologies submicroniques sont devenus les principaux contributeurs de la consommation d'énergie globale des SOCs. Par conséquent, un effort élevé est actuellement consacré à la conception des SRAMs à faible consommation. En plus, en raison de leur structure dense, les SRAMs sont devenus de plus en plus susceptibles aux défauts physiques comparativement aux autres blocs du circuit, notamment dans les technologies les plus récentes. Par conséquent, les SRAMs se posent actuellement comme le principal détracteur du rendement des SOCs, ce qui cause la nécessité de développer des solutions de test efficaces ciblant ces dispositifs.Dans cette thèse, des simulations électriques ont été réalisées pour prédire les comportements fautifs causés par des défauts réalistes affectant les blocs de circuits spécifiques aux technologies SRAM faible consommation. Selon les comportements fautifs identifiés, différents tests fonctionnels, ainsi que des solutions de tests matériels, ont été proposés pour détecter les défauts étudiés. Par ailleurs, ce travail démontre que les circuits d'écriture et lecture, couramment incorporés dans les SRAMs faible consommation, peuvent être réutilisés pour augmenter le stress dans les SRAMs lors du test, ce qui permet d'améliorer la détection des défauts affectant la mémoireNowadays, embedded memories are the densest components within System-On-Chips (SOCs), accounting for more than 90% of the overall SOC area. Among different types of memories, SRAMs are still widely used for realizing complex SOCs, especially because they allow high access performance, high density and fast integration in CMOS designs. On the other hand, high density SRAMs designed with deep-submicrometer technologies have become the main contributor to the overall SOC power consumption. Hence, there is an increasing need to design low-power SRAMs, which embed mechanisms to reduce their power consumption. Moreover, due to their dense structure, SRAMs are more are more prone to defects compared to other circuit blocks, especially in recent technologies. Hence, SRAMs are arising as the main SOC yield detractor, which raises the need to develop efficient test solutions targeting such devices.In this thesis, failure analysis based on electrical simulations has been exploited to predict faulty behaviors caused by realistic defects affecting circuit blocks that are specific to low-power SRAMs, such as power gating mechanisms and voltage regulation systems. Based on identified faulty behaviors, efficient March tests and low area overhead design for testability schemes have been proposed to detect studied defects. Moreover, the reuse of read and write assist circuits, which are commonly embedded in low-power SRAMs, has been evaluated as an alternative to increase stress in the SRAM during test phase and then improve the defect coverage
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Godard, Benoît. "Techniques de conception en vue d'améliorer la fiabilité des mémoires Flash embarquées." Montpellier 2, 2008. http://www.theses.fr/2008MON20080.
Full textAbstract:
Les mémoires non-volatiles de type Flash sont désormais présentes dans un grand nombre de circuits intégrés utilisés dans des applications électroniques portatives. Leur non-volatilité, faible consommation et flexibilité en font des mémoires extrêmement populaires. Néanmoins, leur fiabilité devient un enjeu majeur et une caractéristique à améliorer. Des solutions de tolérance aux fautes peu couteuses et faciles à intégrer doivent être mise en place. Premièrement, ce travail fut l'occasion d'établir un modèle de fiabilité d'une cellule à grille flottante dépendant de nombreux paramètres. Ensuite, deux techniques de tolérance aux fautes mêlant correction d'erreurs et redondance ont été proposées. Dans les deux cas, une étude mathématique ainsi qu'une architecture de fiabilisation ont été développées. Ces techniques permettent de proposer, pour un faible surcoût, des solutions alternatives aux schémas standards de tolérance aux fautes utilisés dans l'industrieFlash memories are non-volatile memories present in a growing number of integrated circuits used in portable electronic devices. The non-volatility, low power consumption and flexibility make them extremely popular. Nevertheless, the reliability is currently a major issue and a characteristic that must be improved. Effectives fault tolerance solutions that are low cost and that can be easily integrated must be found. First, this work was the occasion to establish a reliability model for a floating gate cell depending on various parameters. Secondly, two fault tolerance techniques merging error correcting codes and redundancy were developped. For each case, a mathematical study and a reliability architecture have been proposed. Developped techniques allow significant improvements of the memory reliability at very low cost. They constitute efficient alternative solutions to standard scheme usually used in the industy
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Carver, Damien. "Advanced consolidation for dynamic containers." Electronic Thesis or Diss., Sorbonne université, 2019. http://www.theses.fr/2019SORUS513.
Full textAbstract:
La virtualisation des ressources informatiques a donné naissance au Cloud Computing. Plus récemment, la virtualisation légère à base de conteneur est devenu de plus en plus populaire. En effet, les conteneurs offrent une isolation des performances comparable à celle des machines virtuelles, mais promettent une meilleur consolidation des ressources grâce à leur flexibilité. Dans cette thèse nous mettons en lumière des pertes d'isolation de performance supposé garanti à un conteneur actif. Ces pertes apparaissent pendant la consolidation, c'est-à-dire, lorsque la mémoire inutilisée d'un conteneur inactif est transférée vers un nouveau conteneur qui démarre. Or, dans un environnement non virtualisé, ce scénario de consolidation mémoire n'aboutit pas à une chute de performances chez les processus les plus actifs. Nous proposons donc, dans un premier temps, de mesurer l'activité mémoire des conteneurs à l'aide de métriques présentes dans l'état de l'art. Puis, pour garantir l'isolation des conteneurs les plus actifs lors des consolidations mémoire, nous modifions le comportement du noyau Linux afin de récupérer en priorité la mémoire des conteneurs définis comme étant les plus inactifs par la métrique. Dans un deuxième temps, nous proposons une autre méthode d'estimation de l'activité mémoire des conteneurs qui repose sur une horloge globale d'événements mémoire. Cette méthode est plus réactive que la précédente car elle cherche à protéger les conteneurs dont l'activité mémoire est la plus récenteThe virtualization of computing resources has given rise to cloud computing. More recently, container-based lightweight virtualization has become increasingly popular. Containers offer performance isolation comparable to that of virtual machines, but promise better resource consolidation due to their flexibility. In this thesis we highlight performance isolation losses assumed to be guaranteed to an active container. These losses occur during consolidation, i.e. when the unused memory of an inactive container is transferred to a new container that starts. However, in a non-virtualized environment, this memory consolidation scenario does not result in a drop in performance among the most active processes. We therefore propose, as a first step, to measure the memory activity of containers using state-of-the-art metrics. Then, to ensure the isolation of the most active containers during memory consolidations, we modify the behavior of the Linux kernel in order to reclaim the memory of the containers defined as being the most inactive by the metric. In a second step, we propose another method for estimating the memory activity of containers based on a global clock of memory events. This method is more reactive than the previous one because it seeks to protect containers with the most recent memory activity
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Wakrim, Tariq. "Commutation de capacitance dans les mémoires résistives (ReRAM), application aux mémoires d’impédance (ZRAM ou mem-capacitors)." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT085/document.
Full textAbstract:
Les mémoires résistives ReRAM (ou memristors) sont destinées à remplacer les mémoires non volatiles Flash. Les ReRAM utilisent le changement de résistance d’une structure MIM (Métal-Isolant-Métal) soumise à un stress en tension. Jusqu’à présent, l’attention était focalisée sur les mécanismes qui régissent la commutation de résistance dans les dispositifs ReRAM. Moins d’attention a été accordée à la variation de capacitance, c'est-à-dire à la variation de capacité des structures MIM lorsque ces dernières sont soumises à un stress en tension. C’est sur ce dernier point que notre travail porte. Nous étudions la variation d’impédance (conductance et capacitance dans le domaine RF) dans des structures MIM à base de HfO2. Au-delà d’une tension seuil (Set) une diminution de la capacitance est observée, conjointement à une augmentation de conductance. Des cycles mémoires capacité-tension (C-V) et conductance-tension (G-V) sont obtenus de manière reproductible. Des caractérisations en fréquence (C-f et G-f), sous différentes polarisations continues, sont effectuées pour mieux comprendre les mécanismes de commutation de l’impédance. La diminution de capacitance dans l’état conducteur (ON) est attribuée au caractère inductif des filaments conducteurs formés pendant l’étape de Set. Les mécanismes de transport conduisant à l’apparition de ce caractère inductif sont discutés. Nous montrons également l’influence du procédé de dépôt (ALD) de HfO2 sur les caractéristiques C-V et G-V, ainsi que les modifications apportées par l’emploi d’une structure bicouche. Ce travail ouvre la voie à la réalisation de dispositifs à mémoire de capacitance (mem-capacitors), et plus généralement de composants à mémoire d’impédance (ZRAM). Le potentiel de ces dispositifs pour réaliser un filtre reconfigurable (programmable en tension) est démontré d’une manière pratiqueResistive random access memories (ReRAM) hold great potential for replacing Flash memories. A ReRAM memory (or MEMRISTOR) uses a resistive switching phenomenon found in Metal-Insulator-Metal (MIM) structures under a voltage stress. Most researches were focused on the mechanisms governing the resistance switching in ReRAM devices and less attention has been paid to capacitance variation of MIM structures under a voltage stress. Our work is focused on that latter phenomenon. We study impedance variation (conductance and capacitance in the RF domain) in HfO2-based MIM structures. Above a threshold voltage (Set), concurrently to conductance increase, a decrease in the capacitance value is observed. Reproducible capacitance-voltage (C-V) and conductance-voltage (G-V) memory cycles are obtained. Frequency dependent characterizations (C-f and G-f), under different DC bias voltages, are performed with the aim of understanding the mechanisms of impedance switching. The capacitance decrease observed in the conducting (ON) state is attributed to the inductance of the filament created during the Set stage. Transport phenomena responsible for the filament inductive behavior are discussed. Impact of HfO2 deposition process (ALD), as well as the use of bi-layer structures, on C-V and G-V characteristics are shown. This work paves the way for the realization of new capacitance memory devices (mem-capacitors) and most generally for impedance memories (ZRAM). Potential of these devices to design reconfigurable filters (controlled by voltage bias) is demonstrated in a practical way
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Cargnini, Luís Vitório. "Applications des technologies mémoires MRAM appliquées aux processeurs embarqués." Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20091/document.
Full textAbstract:
Le secteur Semi-conducteurs avec l'avènement de fabrication submicroniques coule dessous de 45 nm ont commencé à relever de nouveaux défis pour continuer à évoluer en fonction de la loi de Moore. En ce qui concerne l'adoption généralisée de systèmes embarqués une contrainte majeure est devenu la consommation d'énergie de l'IC. En outre, les technologies de mémoire comme le standard actuel de la technologie de mémoire intégré pour la hiérarchie de la mémoire, la mémoire SRAM, ou le flash pour le stockage non-volatile ont des contraintes complexes extrêmes pour être en mesure de produire des matrices de mémoire aux nœuds technologiques 45 nm ci-dessous. Un important est jusqu'à présent mémoire non volatile n'a pas été adopté dans la hiérarchie mémoire, en raison de sa densité et comme le flash sur la nécessité d'un fonctionnement multi-tension.Ces thèses ont fait, par le travail dans l'objectif de ces contraintes et de fournir quelques réponses. Dans la thèse sera présenté méthodes et les résultats extraits de ces méthodes pour corroborer notre objectif de définir une feuille de route à adopter une nouvelle technologie de mémoire non volatile, de faible puissance, à faible fuite, SEU / MEU-résistant, évolutive et avec similaire le rendement en courant de la SRAM, physiquement équivalente à SRAM, ou encore mieux, avec une densité de surface de 4 à 8 fois la surface d'une cellule SRAM, sans qu'il soit nécessaire de domaine multi-tension comme FLASH. Cette mémoire est la MRAM (mémoire magnétique), selon l'ITRS avec un candidat pour remplacer SRAM dans un proche avenir. MRAM au lieu de stocker une charge, ils stockent l'orientation magnétique fournie par l'orientation de rotation-couple de l'alliage sans la couche dans la MTJ (Magnetic Tunnel Junction). Spin est un état quantical de la matière, que dans certains matériaux métalliques peuvent avoir une orientation ou son couple tension à appliquer un courant polarisé dans le sens de l'orientation du champ souhaitée.Une fois que l'orientation du champ magnétique est réglée, en utilisant un amplificateur de lecture, et un flux de courant à travers la MTJ, l'élément de cellule de mémoire de MRAM, il est possible de mesurer l'orientation compte tenu de la variation de résistance, plus la résistance plus faible au passage de courant, le sens permettra d'identifier un zéro logique, diminuer la résistance de la SA détecte une seule logique. Donc, l'information n'est pas une charge stockée, il s'agit plutôt d'une orientation du champ magnétique, raison pour laquelle il n'est pas affecté par SEU ou MEU due à des particules de haute énergie. En outre, il n'est pas dû à des variations de tensions de modifier le contenu de la cellule de mémoire, le piégeage charges dans une grille flottante.En ce qui concerne la MRAM, cette thèse a par adresse objective sur les aspects suivants: MRAM appliqué à la hiérarchie de la mémoire:- En décrivant l'état actuel de la technique dans la conception et l'utilisation MRAM dans la hiérarchie de mémoire;- En donnant un aperçu d'un mécanisme pour atténuer la latence d'écriture dans MRAM au niveau du cache (Principe de banque de mémoire composite);- En analysant les caractéristiques de puissance d'un système basé sur la MRAM sur Cache L1 et L2, en utilisant un débit d'évaluation dédié- En proposant une méthodologie pour déduire une consommation d'énergie du système et des performances.- Et pour la dernière base dans les banques de mémoire analysant une banque mémoire Composite, une description simple sur la façon de générer une banque de mémoire, avec quelques compromis au pouvoir, mais la latence équivalente à la SRAM, qui maintient des performances similairesThe Semiconductors Industry with the advent of submicronic manufacturing flows below 45 nm began to face new challenges to keep evolving according with the Moore's Law. Regarding the widespread adoption of embedded systems one major constraint became power consumption of IC. Also, memory technologies like the current standard of integrated memory technology for memory hierarchy, the SRAM, or the FLASH for non-volatile storage have extreme intricate constraints to be able to yield memory arrays at technological nodes below 45nm. One important is up until now Non-Volatile Memory weren't adopted into the memory hierarchy, due to its density and like flash the necessity of multi-voltage operation. These theses has by objective work into these constraints and provide some answers. Into the thesis will be presented methods and results extracted from this methods to corroborate our goal of delineate a roadmap to adopt a new memory technology, non-volatile, low-power, low-leakage, SEU/MEU-resistant, scalable and with similar performance as the current SRAM, physically equivalent to SRAM, or even better with a area density between 4 to 8 times the area of a SRAM cell, without the necessity of multi-voltage domain like FLASH. This memory is the MRAM (Magnetic Memory), according with the ITRS one candidate to replace SRAM in the near future. MRAM instead of storing charge, they store the magnetic orientation provided by the spin-torque orientation of the free-layer alloy in the MTJ (Magnetic Tunnel Junction). Spin is a quantical state of matter, that in some metallic materials can have it orientation or its torque switched applying a polarized current in the sense of the field orientation desired. Once the magnetic field orientation is set, using a sense amplifier, and a current flow through the MTJ, the memory cell element of MRAM, it is possible to measure the orientation given the resistance variation, higher the resistance lower the passing current, the sense will identify a logic zero, lower the resistance the SA will sense a one logic. So the information is not a charge stored, instead it is a magnetic field orientation, reason why it is not affected by SEU or MEU caused due to high energy particles. Also it is not due to voltages variations to change the memory cell content, trapping charges in a floating gate. Regarding the MRAM, this thesis has by objective address the following aspects: MRAM applied to memory Hierarchy: - By describing the current state of the art in MRAM design and use into memory hierarchy; - by providing an overview of a mechanism to mitigate the latency of writing into MRAM at the cache level (Principle to composite memory bank); - By analyzing power characteristics of a system based on MRAM on CACHE L1 and L2, using a dedicated evaluation flow- by proposing a methodology to infer a system power consumption, and performances.- and for last based into the memory banks analysing a Composite Memory Bank, a simple description on how to generate a memory bank, with some compromise in power, but equivalent latency to the SRAM, that keeps similar performance
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Torres, Lucio Domingo. "Elaboration et validation de LAPMAM : processeur parallèle SIMD/MIMD dédié au traitement bas et moyen niveau d'images." Nancy 1, 1999. http://www.theses.fr/1999NAN10293.
Full textAbstract:
Les processeurs parallèles à architecture monodimensionnelle présentent un bon compromis entre complexité matérielle et performances de traitement pour des applications de traitement d'images. LAPCAM (Linear Array Processors with Content addressable Memory) se classe dans cette catégorie et une étude théorique initiale à montré les performances intéressantes de cette architecture en comparaison avec des machines de même complexité. L'association originale d'un réseau linéaire de processeurs élémentaires et d'une mémoire CAM matricielle communicant à travers un réseau arborescent a permis l'élaboration d'algorithmes parallèles, tels que l'étiquetage de composantes connexes, dont la nature globale, par rapport aux données de l'image, rend son implantation peu efficace sur un microprocesseur. Les grandes lignes de l'architecture étant fixées une première étape du travail a été de définir de manière optimale, dans un objectif d'intégration VLSI, les bus de communication inter processeurs et entre processeurs et mémoire. Dans ce but, et compte tenu des différents modes de circulation des données, l'architecture de la mémoire a été reprécisée et des fonctions telles que RAM et FIFO furent optimisées. Pour compléter l'étude les entrées et sorties des données images furent également optimisées pour permettre un chargement parallèle aux processus de traitement en cours. La seconde phase a été consacrée à la définition des modes d'exécution des algorithmes et, par là même, à l'élaboration détaillée du processeur élémentaire. Le traitement bas niveau d'image conduit naturellement à faire fonctionner les PE en SIMD (Single Instruction Multiple Data). Les contraintes de réalisation d'un circuit intégré VLSI interdisent à priori la mise en oeuvre d'un fonctionnement MIMD pourtant nécessaire dans le cas de traitements de haut niveau. L'originalité du processeur élémentaire étudié est de permettre un fonctionnement MIMD limité sans pour autant alourdir l'architecture. Son architecture est de type RISC à instructions longues (VLIW) dont le jeu "standard" est complété par des instructions spécifiques aux multiples modes d'accès des mémoires ainsi qu'au fonctionnement en MIMD. Le contrôle de l'architecture parallèle, désormais, nommée LAPMAM (Linear Array Processors with Multi-mode Access Memory) est réalisé par un processeur hôte déterminant à chaque instant les opérations à exécuter par les PE. Les instructions de LAPMAM sont également très longues (VLIW) et comprennent les instructions et sous-instructions des PE ainsi que celles spécifiques au contrôle des communications en particulier du réseau arborescent. La dernière phase du travail, consacrée à l'implantation de LAPMAM en cellules logiques, grâce aux outils CADENCE, a pour objectif d'évaluer la faisabilité de l'architecture. Le développement d'un interpréteur de commande a permis l'exécution, sur le processeur synthétisé, d'algorithmes parallèles originaux, tels que filtrage médian, histogramme et étiquetage. Ces simulations au niveau logique confirment les très bonnes performances de LAPMAM comparées à d'autres solutions monodimensionnelles.
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Cogniaux, Geoffroy. "Exécution d'applications stockées dans la mémoire non-adressable d'une carte à puce." Phd thesis, Université des Sciences et Technologie de Lille - Lille I, 2012. http://tel.archives-ouvertes.fr/tel-00855002.
Full textAbstract:
La dernière génération de cartes à puce permet le téléchargement d'applications après leur mise en circulation. Outre les problèmes que cela implique, cette capacité d'extension applicative reste encore aujourd'hui bridée par un espace de stockage adressable restreint. La thèse défendue dans ce mémoire est qu'il est possible d'exécuter efficacement des applications stockées dans la mémoire non-adressable des cartes à puce, disponible en plus grande quantité, et ce, malgré ses temps de latences très longs, donc peu favorables a priori à l'exécution de code. Notre travail consiste d'abord à étudier les forces et faiblesse de la principale réponse proposée par l'état de l'art qu'est un cache. Cependant, dans notre contexte, il ne peut être implémenté qu'en logiciel, avec alors une latence supplémentaire. De plus, ce cache doit respecter les contraintes mémoires des cartes à puce et doit donc avoir une empreinte mémoire faible. Nous montrons comment et pourquoi ces deux contraintes réduisent fortement les performances d'un cache, qui devient alors une réponse insuffisante pour la résolution de notre challenge. Nous appliquons notre démonstration aux caches de code natif, puis de code et méta-données Java et JavaCard2. Forts de ces constats, nous proposons puis validons une solution reposant sur une pré-interprétation de code, dont le but est à la fois de détecter précocement les données manquantes en cache pour les charger à l'avance et en parallèle, mais aussi grouper des accès au cache et réduire ainsi l'impact de son temps de latence logiciel, démontré comme son principal coût. Le tout produit alors une solution efficace, passant l'échelle des cartes à puce.
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Bartoli, Jonathan. "Développement et caractérisation d'architectures mémoires non volatiles pour des applications basse consommation." Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4373.
Full textAbstract:
Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robusteWith the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust
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Roman-Alonso, Graciela. "Contribution à l'étude du placement dynamique sur machines parallèles de type MIMD." Phd thesis, Université de Technologie de Compiègne, 1997. http://tel.archives-ouvertes.fr/tel-00944934.
Full textAbstract:
Cette thèse est une contribution à l'étude du placement dynamique de processus sur des machines multiprocesseurs à mémoire distribuée. Le contexte de notre travail est celui de la simulation et de l'évaluation de l'exécution d'applications dont le nombre de processus et le moment de leur création dépendent de l'exécution en cours. Nous proposons un nouvel algorithme évolutif de placement dynamique de processus de type approximatif, avec des éléments de contrôle et d'information distribués. A chaque noeud X d'une machine parallèle est associé un sous-ensemble de processeurs avec lesquels il peut partager sa charge de manière équitable. Ce sous-ensemble est appelé la Solution de Placement (SP) du noeud. La Solution de Placement initiale d'un noeud X est composée du sous-ensemble des noeuds directement connectés au noeud X. La décision de placement d'un processus est faite au moment de sa création, il peut alors être placé sur le noeud sur lequel il a été créé ou bien sur un des noeuds de sa SP. Sous l'effet de certains opérateurs (declin, croissance, fusion, remplacement, rotation) la Solution de Placement d'un noeud évolue au cours de l'exécution de l'application ce qui permet une répartition et un équilibrage des charges des noeuds. Pour étudier le comportement de l'algorithme évolutif, nous avons utilisé le simulateur séquentiel SIMAD qui est un outil conçu pour évaluer les algorithmes d'allocation dynamique de charge sur des machines MIMD à mémoire distribuée. Le deuxième apport de cette thèse est la définition et l'intégration dans SIMAD d'un langage synthétique qui permet de décrire des applications parallèles avec des graphes de communication généraux. Le document se termine par la présentation d'une partie des résultats de l'ensemble des expériences que nous avons menées, dans le but d'évaluer les performances et le comportement de notre approche du placement dynamique de processus. Deux types de résultats sont présentés et analysés. Tout d'abord nous recherchons l'influence de certains paramètres (la taille maximale des SP, l'actualisation des SP, le nombre de processus par niveau de charge et l'opérateur de fusion) sur le comportement de l'algorithme évolutif. Ensuite, une étude comparative avec d'autres méthodes de placement dynamique permet de mettre en évidence les performances de notre approche.
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Dulong, Rémi. "Towards new memory paradigms : Integrating non-volatile main memory and remote direct memory access in modern systems." Electronic Thesis or Diss., Institut polytechnique de Paris, 2023. http://www.theses.fr/2023IPPAS027.
Full textAbstract:
Les ordinateurs modernes sont construits autour de deux éléments : leur CPU etleur mémoire principale volatile, ou RAM. Depuis les années 1970, ce principe a étéconstamment amélioré pour offrir toujours plus de fonctionnalités et de performances.Dans cette thèse, nous étudions deux paradigmes de mémoire qui proposent denouvelles façons d'interagir avec la mémoire dans les systèmes modernes : la mémoirenon-volatile et les accès mémoire distants. Nous mettons en œuvre des outils logicielsqui exploitent ces nouvelles approches afin de les rendre compatibles et d'exploiterleurs performances avec des applications concrètes. Nous analysons égalementl'impact des technologies utilisées, et les perspectives de leur évolution dans lesannées à venir.Pour la mémoire non-volatile, comme les performances de la mémoire sont essentiellespour atteindre le potentiel d'un CPU, cette fonctionnalité a historiquement été abandonnée.Même si les premiers ordinateurs ont été conçus avec des formes de mémoire nonvolatiles, les architectes informatiques ont commencé à utiliser la RAM volatilepour ses performances inégalées, et n'ont jamais remis en question cette décisionpendant des années. Cependant, en 2019, Intel a commercialisé un nouveau composantappelé Optane DCPMM qui rend possible l'utilisation de NVMM. Ce produit proposeune nouvelle façon de penser la persistance des données. Mais il remet égalementen question l'architecture de nos machines et la manière dont nous les programmons.Avec cette nouvelle forme de mémoire, nous avons implémenté NVCACHE, un cacheen mémoire non-volatile qui permet d'accélérer les interactions avec des supportsde stockage persistants plus lents, tels que les SSD. Nous montrons que NVCACHEest particulièrement performant pour les tâches qui nécessitent une granularitéélevée des garanties de persistance, tout en étant aussi simple à utiliser que l'interfacePOSIX traditionnelle. Comparé aux systèmes de fichiers conçus pour NVMM, NVCACHEpeut atteindre un débit similaire ou supérieur lorsque la mémoire non volatile estutilisée. De plus, NVCACHE permet aux programmes d'exploiter les performancesde NVMM sans être limité par la quantité de NVMM installée sur la machine.Un autre changement majeur dans le paysage informatique a été la popularité dessystèmes distribués. Alors que les machines ont individuellement tendance à atteindredes limites de performances, l'utilisation de plusieurs machines et le partage destâches sont devenus la nouvelle façon de créer des ordinateurs puissants. Bien quece mode de calcul permette d'augmenter le nombre de CPU utilisés simultanément,il nécessite une connexion rapide entre les nœuds de calcul. Pour cette raison,plusieurs protocoles de communication ont implémententé RDMA, un moyen delire ou d'écrire directement dans la mémoire d'un serveur distant. RDMA offre defaibles latences et un débit élevé, contournant de nombreuses étapes de la pileréseau.Cependant, RDMA reste limité dans ses fonctionnalités natives. Par exemple, iln'existe pas d'équivalent de multicast pour les fonctions RDMA les plus efficaces.Grâce à un switch programmable (le switch Intel Tofino), nous avons implémentéun mode spécial pour RDMA qui permet de lire ou d'écrire sur plusieurs serveursen même temps, sans pénalité de performances. Notre système appelé Byp4ss faitparticiper le switch aux transferts, en dupliquant les paquets RDMA. Grâce à Byp4ss,nous avons implémenté un protocole de consensus nommé DISMU. De par sa conception,DISMU est optimal en termes de latence et de débit, car il peut réduire au minimumle nombre de paquets échangés sur le réseau pour parvenir à un consensus.Enfin, en utilisant ces deux technologies, nous remarquons que les futures générationsde matériel pourraient nécessiter une nouvelle interface pour les mémoires detoutes sortes, afin de faciliter l'interopérabilité dans des systèmes qui ont tendanceà devenir de plus en plus hétérogènes et complexesModern computers are built around two main parts: their Central Processing Unit (CPU), and their volatile main memory, or Random Access Memory (RAM). The basis of this architecture takes its roots in the 1970's first computers. Since, this principle has been constantly upgraded to provide more functionnality and performance.In this thesis, we study two memory paradigms that drastically change the way we can interact with memory in modern systems: non-volatile memory and remote memory access. We implement software tools that leverage them in order to make them compatible and exploit their performance with concrete applications. We also analyze the impact of the technologies underlying these new memory medium, and the perspectives of their evolution in the coming years.For non-volatile memory, as the main memory performance is key to unlock the full potential of a CPU, this feature has historically been abandoned on the race for performance. Even if the first computers were designed with non-volatile forms of memory, computer architects started to use volatile RAM for its incomparable performance compared to durable storage, and never questioned this decision for years. However, in 2019 Intel released a new component called Optane DC Persistent Memory (DCPMM), a device that made possible the use of Non-Volatile Main Memory (NVMM). That product, by its capabilities, provides a new way of thinking about data persistence. Yet, it also challenges the hardware architecture used in our current machines and the way we program them.With this new form of memory we implemented NVCACHE, a cache designed for non-volatile memory that helps boosting the interactions with slower persistent storage medias, such as solid state drive (SSD). We find NVCACHE to be quite performant for workloads that require a high granularity of persistence guarantees, while being as easy to use as the traditional POSIX interface. Compared to file systems designed for NVMM, NVCACHE can reach similar or higher throughput when the non-volatile memory is used. In addition, NVCACHE allows the code to exploit NVMM performance while not being limited by the amount of NVMM installed in the machine.Another major change of in the computer landscape has been the popularity of distributed systems. As individual machines tend to reach performance limitations, using several machines and sharing workloads became the new way to build powerful computers. While this mode of computation allows the software to scale up the number of CPUs used simultaneously, it requires fast interconnection between the computing nodes. For that reason, several communication protocols implemented Remote Direct Memory Access (RDMA), a way to read or write directly into a distant machine's memory. RDMA provides low latencies and high throughput, bypassing many steps of the traditional network stack.However, RDMA remains limited in its native features. For instance, there is no advanced multicast equivalent for the most efficient RDMA functions. Thanks to a programmable switch (the Intel Tofino), we implemented a special mode for RDMA that allows a client to read or write in multiple servers at the same time, with no performance penalty. Our system called Byp4ss makes the switch participate in transfers, duplicating RDMA packets. On top of Byp4ss, we implement a consensus protocol named DISMU, which shows the typical use of Byp4ss features and its impact on performance. By design, DISMU is optimal in terms of latency and throughput, as it can reduce to the minimum the number of packets exchanged through the network to reach a consensus.Finally, by using these two technologies, we notice that future generations of hardware may require a new interface for memories of all kinds, in order to ease the interoperability in systems that tend to get more and more heterogeneous and complex
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Claisse, Harry. "Structures chainées et environnement paginé." Compiègne, 1987. http://www.theses.fr/1987COMPI270.
Full textAbstract:
Cette thèse est orientée vers les problèmes de structures de pointeurs. La première partie est consacrée à la recherche des éléments qui résultent de décisions de conception pouvant influencer l'efficacité de l'exécution de LISP dans un environnement paginé. Le problème se résume en une recherche de la réduction du nombre de défauts de pages. Nous utilisons pour cela un ensemble de mesures qui permettent de cerner les points cruciaux tels que : structure de l'espace virtuel, espace de travail, ramasse-miettes. Nous étudions plusieurs méthodes de stockage des symboles (chaînes de caractères permettant de repérer toute entité) pour en évaluer leurs performances. Toutes les conclusions tirées sont mises en application directement sur l'interrogation d'une base de données en exploitation l'UTCThis thesis discusses problems related to pointer data structures. The first part is concerned with results of design decisions that can influence execution efficiency in a paged LISP environment. The main problem can be summarized as a continuing search to reduce the number of page faults. Measurements are used to distinguish crucial points such as structure of core memory, working set sizes and garbage collection. We study several storage implementations of symbols (strings of characters identifying each entities) and we evaluate their performances. The conclusions are applied directly to query data base a used at UTC
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Postel-Pellerin, Jérémy. "Fiabilité des Mémoires Non-Volatiles de type Flash en architectures NOR et NAND." Phd thesis, Université de Provence - Aix-Marseille I, 2008. http://tel.archives-ouvertes.fr/tel-00370377.
Full textAbstract:
Cette thèse étudie divers aspects de la fiabilité des mémoires, notamment les tests en endurance et les tenues en rétention sur des mémoires Flash, en architectures NOR et NAND. Nous abordons différentes méthodes de programmation existantes dans la littérature, à savoir l'utilisation de signaux très courts et un algorithme de programmation intelligent, que nous avons appliquées sur nos cellules mémoires afin de réduire la dégradation qu'elles subissent lors des phases successives de programmation /effacement. Les améliorations observées n'étant pas significatives, nous n'avons pas choisi d'utiliser de tels signaux dans la suite de notre étude. Nous présentons également une théorie des signaux optimisés qui n'a pas été approfondie ici mais que nous avons étudiée dans une étude préalable à cette thèse. Nous présentons ensuite une modélisation des pertes de charges en rétention à partir d'équations simples de types Fowler-Nordheim et Poole-Frenkel qui se superposent et respectivement prépondérantes à des temps de rétention élevés (t>200h) et courts (t<200h). Nous proposons enfin une étude des perturbations intervenant dans une matrice mémoire, à la fois du point de vue des tensions électriques appliquées sur les cellules mais aussi du point de vue des capacités de couplages parasites. Nous avons dans un premier temps évalué les valeurs de perturbation de grille sur des cellules mémoires Flash en architecture NOR puis NAND avant de traiter des capacités parasites entre cellules dans une matrice. Nous avons été amenés à étudier ces capacités dans la cadre de l'étude des dégradations excessives des cellules inhibées lors de tests en endurance pour certaines conditions process non-optimisées. Nous avons pour cela développé une simulation TCAD bidimensionnelle à partir des étapes process réelles que nous avons ensuite calibrée sur des mesures sur silicium. Enfin cette simulation a été complétée par une prise en compte des capacités parasites de couplage, extraites sur une simulation tridimensionnelle d'une matrice 3x3 de cellules mémoires. Les valeurs de ces capacités ont été validées par des mesures sur des structures de test spécifiques et par calcul géométrique. Notre simulation bidimensionnelle émule donc un comportement tridimensionnel tout en restant dans une rapidité de calcul liée à une simulation 2D. Nous avons ainsi pu développer des simulations électriques permettant de visualiser le phénomène d'inhibition des cellules, tout au long de l'application des diverses polarisations sur la structure.
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Onkaraiah, Santhosh. "Modélisation et conception de circuits à base de mémoires non-volatiles résistives innovantes." Thesis, Aix-Marseille, 2013. http://www.theses.fr/2013AIXM4759.
Full textAbstract:
Les limites rencontrées par les dernières générations de mémoires Flash et DRAM (Dynamic Random Access Memory) nécessitent la recherche de nouvelles variables physiques (autres que la charge et la tension), de nouveaux dispositifs ainsi que de nouvelles architectures de circuits. Plusieurs dispositifs à résistance variable sont très prometteurs. Parmi eux, les OxRRAMs (Oxide Resistive Random Access Memory) et les CBRAMs (Conductive Bridge Random Access Memory) sont de sérieux candidats pour la prochaine génération de mémoire dense. Ce travail se concentre donc sur le rôle des mémoires résistives (OxRRAM et CBRAM) dans les mémoires embarquées et plus particulièrement dans les FPGAs. Pour cela, nous avons développé un modèle compact, outil indispensable à la conception de circuits intégrés. Ensuite, nous avons conçus de nouveaux circuits non volatiles tels que des flips-flops (NVFF), des tables de correspondance (NVLUT), des commutateurs 2x2 ainsi que des SRAMs (NVSRAM). Ces structures ont finalement été simulées dans le cas d’un FPGA, afin de vérifier l’impact de celles-ci sur la surface, le délai ainsi que la puissance. Nous avons comparé les résultats pour un FPGA à base de NVLUTs utilisant une structure 1T-2R composée de CBRAMs par rapport à un FPGA plus classique utilisant des SRAMs. Nous réduisons ainsi la taille de 5%, la consommation de 18% et améliorons la vitesse de fonctionnement de 24%. La thèse aborde la modélisation compacte, la conception des circuits, et l’évaluation de systèmes incluant des mémoires résistivesThe grave challenges to future of traditional memories (flash and DRAM) at 1X nm regime has resulted in increased quest for new physical state variables (other than charge or voltage), new devices and architectures offering memory and logic functions beyond traditional transistors. Many thin film devices with resistance change phenomena have been extensively reported as ’promising candidates’. Among them, Ox- ide Resistive Memory (OxRRAM) and Conductive Bridge Resistive Memory (CBRAM) are leading contenders for the next generation high density memories. In this work, we focus on the role of Resistive Memories in embedded memories and their impact on FPGAs in particular. We begin with the discussion on the compact modeling of resistive memory devices for design enabling, we have designed novel circuits of non- volatile flip-flop (NVFF), non-volatile look-up table (NVLUT), non-volatile 2x2 switch and non-volatile SRAM (NVSRAM) using Resistive Memories. We simulated the impact of these design structures on the FPGA system assessing the performance parameters of area, delay and power. By using the novel 1T-2R memory element concept of CBRAMs in FPGAs to implement Look-up Tables (NVLUT), we would scale down the area impact by 5%, enhance speed by 24% and reduce the power by 18% compared to SRAM based FPGAs. The thesis addresses aspects of compact modeling, circuit design and system evaluation using resistive memories
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Le, Sergent Thierry. "Méthodes d'exécution et machines virtuelles parallèles pour l'implantation distribuée du langage de programmation parallèle LCS." Toulouse 3, 1993. http://www.theses.fr/1993TOU30021.
Full textAbstract:
L'objet de cette these est l'implantation d'un langage de programmation parallele de haut niveau sur des machines physiques paralleles a memoire partagee ou distribuee. Le langage support de l'etude, lcs, combine les aspects haut niveau du langage fonctionnel standard ml et le modele des processus communicants ccs. L'implantation repose sur une machine virtuelle parallele, composee d'un nombre limite de machines virtuelles sequentielles elementaires partageant l'ensemble des objets construits dans un tas. Les principales contributions sont: (1) la gestion du tas partage, qui fait appel a un ramasse miettes s'executant en parallele sur les machines elementaires, incrementalement avec le calcul sur chacune d'elles. Un mecanisme original de credit de tracage, et des algorithmes distribues d'allocation permettent une cooperation totale entre les machines. Sur des machines cibles a memoire distribuee, le tas est construit par la technique de memoire virtuelle partagee distribuee, integree efficacement avec le ramasse miettes grace a l'utilisation dans les deux cas des protections d'acces aux pages memoire. (2) la gestion de l'ensemble des processus, pour laquelle un algorithme de repartition de charge, base sur l'emploi de bornes dynamiques, a ete concu. Ses proprietes sont demontrees, et les resultats confirmes par simulation. L'implementation effectuee a permis d'apprecier les qualites du ramasse miettes paralleles developpe
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Bresch, Cyril. "Approches, Stratégies, et Implémentations de Protections Mémoire dans les Systèmes Embarqués Critiques et Contraints." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT043.
Full textAbstract:
Cette thèse traite de la problématique des corruptions de mémoire dans les dispositifs médicaux vitaux. Au cours des dernières années, plusieurs vulnérabilités telles que les exploits de mémoire ont été identifiées dans divers dispositifs connectés de l’Internet des objets médicaux (IoMT). Dans le pire des cas, ces vulnérabilités permettent à un attaquant de forcer à distance une application à exécuter des actions malveillantes. Si de nombreuses contre-mesures contre les exploits logiciels ont été proposées jusqu’à présent, seules quelques-unes d’entre elles semblent convenir aux dispositifs médicaux. En effet, ces dispositifs sont contraints de par leur taille, leurs performances en temps réel et les exigences de sûreté de fonctionnement, ce qui rend l’intégration de la sécurité difficile. Pour répondre à ce problème, la thèse propose deux approches. Toutes deux abordent la question de la sécurité de la mémoire depuis la conception du logiciel jusqu’à son exécution sur le matériel. Une première approche suppose que les défenses peuvent être mises en oeuvre à la fois dans le matériel et dans le logiciel. Cette approche aboutit à TrustFlow, une structure composée d’un compilateur capable de générer un code sécurisé pour un processeur modifié. Ce processeur peut prévenir, détecter, enregistrer et auto-guérir les applications critiques victimes d’une attaque mémoire. La seconde approche considère que le matériel est immuable. Selon cette contrainte, les défenses ne reposent que sur le logiciel. Cette seconde approche aboutit à BackGuard, un compilateur modifié qui renforce efficacement les applications embarquées tout en assurant l’intégrité du flot d’exécutionThis thesis deals with the memory safety issue in life-critical medical devices. Over the last few years, several vulnerabilities such as memory exploits have been identified in various Internet of Medical Things (IoMT) devices. In the worst case, such vulnerabilities allow an attacker to remotely force an application to execute malicious actions. While many countermeasures against software exploits have beenproposed so far, only a few of them seem to be suitable for medical devices. Indeed,these devices are constrained by their size, real-time performances, and safety requirements making the integration of security challenging. To address this issue,the thesis proposes two approaches. Both address the memory safety issue fromthe software design-time to its run-time on the hardware. A first approach assumesthat memory defenses can be implemented both in hardware and software. Thisapproach results in TrustFlow, a framework composed of a compiler able to generatesecure code for an extended processor that can prevent, detect, log, andself-heal critical applications from memory attacks. The second approach considersthat hardware is immutable. Following this constraint, defenses only rely uponsoftware. This second approach results in BackGuard a modified compiler that efficiently hardens embedded applications while ensuring control-flow integrity
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Mugwaneza, Léon. "Contrôle des communications dans les machines parallèles à mémoire distribuée : contribution au routage automatique des messages." Grenoble INPG, 1993. http://tel.archives-ouvertes.fr/tel-00005138.
Full textAbstract:
Cette thèse traite d'un ensemble de problèmes liés à l'acheminement des messages dans les machines parallèles à mémoire distribuée. L'accent est mis sur des solutions extensibles qui nécessitent un nombre de ressources indépendant de la taille de la machine. A travers l'exemple des machines supernodes (dont les processeurs sont interconnectés par un réseau de clos 3-étages) nous montrons que l'acheminement des messages par reconfiguration dynamique est difficilement envisageable dans des machines de grande taille. Nous nous intéressons ensuite au routage des messages dans des réseaux à topologie quelconque, et proposons une nouvelle méthode de génération de fonctions de routage sans inter blocage. La nouvelle génération des machines parallèles intègre de plus en plus de fonctions dans le matériel, notamment le routage des messages. Pour que cette intégration soit la plus efficace possible, des méthodes nouvelles de représentation compacte de l'information de routage sont nécessaires. Santoro et Khatib ont proposé une méthode, le routage par intervalles, bien adaptée aux réseaux généraux. La deuxième partie de cette thèse s'inscrit dans la continuité de ce type de travail et propose de nouvelles méthodes de génération de fonctions de routage par intervalles. Deux cas sont considérés: le tore, et les réseaux généraux. Nous insistons plus particulièrement sur des solutions sans inter blocage, caractéristique rarement prise en compte. De plus dans le cas du tore, les longueurs des chemins sont proches des optima. Enfin, nous proposons une extension de la notion de routage par intervalles, le schéma d'étiquetage étendu (see), qui permet de représenter un spectre plus large de fonctions de routage
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Martinez, Peck Mariano. "Application-Level Virtual Memory for Object-Oriented Systems." Phd thesis, Université des Sciences et Technologie de Lille - Lille I, 2012. http://tel.archives-ouvertes.fr/tel-00764991.
Full textAbstract:
Lors de l'exécution des applications à base d'objets, plusieurs millions d'objets peuvent être créés, utilisés et enfin détruits s'ils ne sont plus référencés. Néanmoins, des dysfonc- tionnements peuvent apparaître, quand des objets qui ne sont plus utilisés ne peuvent être détruits car ils sont référencés. De tels objets gaspillent la mémoire principale et les ap- plications utilisent donc davantage de mémoire que ce qui est effectivement requis. Nous affirmons que l'utilisation du gestionnaire de mémoire virtuel du système d'exploitation ne convient pas toujours, car ce dernier est totalement isolé des applications. Le système d'exploitation ne peut pas prendre en compte ni le domaine ni la structure des applications. De plus, les applications n'ont aucun moyen de contrôler ou influencer la gestion de la mémoire virtuelle. Dans cette thèse, nous présentons Marea, un gestionnaire de mémoire virtuelle piloté par les applications à base d'objets. Il constitue une solution originale qui permet aux développeurs de gérer la mémoire virtuelle au niveau applicatif. Les développeurs d'une application peuvent ordonner à notre système de libérer la mémoire principale en trans- férant les objets inutilisés, mais encore référencés vers une mémoire secondaire (telle qu'un disque dur). En plus de la description du modèle et des algorithmes sous-jacents à Marea, nous présentons notre implémentation dans le langage Pharo. Notre approche a été validée à la fois qualitativement et quantitativement. Ainsi, nous avons réalisés des expérimentations et des mesures sur des applications grandeur-nature pour montrer que Marea peut réduire l'empreinte mémoire de 25% et jusqu'à 40%.
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Salihoglu, Utku. "Toward a brain-like memory with recurrent neural networks." Doctoral thesis, Universite Libre de Bruxelles, 2009. http://hdl.handle.net/2013/ULB-DIPOT:oai:dipot.ulb.ac.be:2013/210221.
Full textAbstract:
For the last twenty years, several assumptions have been expressed in the fields of information processing, neurophysiology and cognitive sciences. First, neural networks and their dynamical behaviors in terms of attractors is the natural way adopted by the brain to encode information. Any information item to be stored in the neural network should be coded in some way or another in one of the dynamical attractors of the brain, and retrieved by stimulating the network to trap its dynamics in the desired item’s basin of attraction. The second view shared by neural network researchers is to base the learning of the synaptic matrix on a local Hebbian mechanism. The third assumption is the presence of chaos and the benefit gained by its presence. Chaos, although very simply produced, inherently possesses an infinite amount of cyclic regimes that can be exploited for coding information. Moreover, the network randomly wanders around these unstable regimes in a spontaneous way, thus rapidly proposing alternative responses to external stimuli, and being easily able to switch from one of these potential attractors to another in response to any incoming stimulus. Finally, since their introduction sixty years ago, cell assemblies have proved to be a powerful paradigm for brain information processing. After their introduction in artificial intelligence, cell assemblies became commonly used in computational neuroscience as a neural substrate for content addressable memories.
Based on these assumptions, this thesis provides a computer model of neural network simulation of a brain-like memory. It first shows experimentally that the more information is to be stored in robust cyclic attractors, the more chaos appears as a regime in the background, erratically itinerating among brief appearances of these attractors. Chaos does not appear to be the cause, but the consequence of the learning. However, it appears as an helpful consequence that widens the network’s encoding capacity. To learn the information to be stored, two supervised iterative Hebbian learning algorithm are proposed. One leaves the semantics of the attractors to be associated with the feeding data unprescribed, while the other defines it a priori. Both algorithms show good results, even though the first one is more robust and has a greater storing capacity. Using these promising results, a biologically plausible alternative to these algorithms is proposed using cell assemblies as substrate for information. Even though this is not new, the mechanisms underlying their formation are poorly understood and, so far, there are no biologically plausible algorithms that can explain how external stimuli can be online stored in cell assemblies. This thesis provide such a solution combining a fast Hebbian/anti-Hebbian learning of the network's recurrent connections for the creation of new cell assemblies, and a slower feedback signal which stabilizes the cell assemblies by learning the feed forward input connections. This last mechanism is inspired by the retroaxonal hypothesis.
Doctorat en Sciences
info:eu-repo/semantics/nonPublished
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Guitarra, Silvana Raquel. "Modélisation multi-échelles des mémoires de type résistives (ReRAM)." Thesis, Aix-Marseille, 2018. http://www.theses.fr/2018AIXM0537/document.
Full textAbstract:
Un modèle de commutation de mémoires résistives (ReRAM) est présenté. Celui-ci est basé sur deux hypothèses : (1) la commutation résistive est causée par des changements qui se produisent dans la zone étroite (région active) du filament conducteur sous l'influence du champ électrique et (2) la commutation résistive est un processus stochastique, donc régi par une probabilité. La région active est représentée par un réseau de connexions verticales, chacune composée de trois éléments électriques : deux d'entre eux sont de faible résistance tandis que le troisième agit comme un disjoncteur et peut être soit de résistance faible (LR) ou élevée (HR). Dans ce modèle, le changement d'état du disjoncteur est régi par une probabilité de commutation (P$_{s}$) qui est comparée à un nombre aléatoire « p ». P$_{s}$ dépend de la chute de tension le long du disjoncteur et de la tension de seuil, V$_{set}$ ou V$_{reset}$, pour définir les processus de « set » (HR à LR) et « reset » (LR à HR). Deux mécanismes de conduction ont été envisagés : ohmique pour un état LR et pour un état de résistance élevée l'effet tunnel facilité par un piège (TAT). Le modèle a été implémenté avec le langage de programmation Python et fonctionne avec une bibliothèque C externe qui optimise les calculs et le temps de traitement. Les résultats de la simulation ont été validés avec succès en les comparant avec des courbes courant-tension (IV) mesurées sur dispositifs ReRAM réels dont l'oxyde était fait de HfO$_{2}$ et pour neuf aires différentes. La flexibilité et la facilité de mise en œuvre de ce modèle de commutation résistive en font un outil puissant pour l'étude des ReRAMA model for the switching of resistive random-access memories (ReRAM) is presented. This model is based on two hypotheses: (1) the resistive switching is caused by changes that occur in the narrow zone (active region) of the conductive filament under the influence of the electric field and (2) the resistive switching is a stochastic process governed by a switching probability. The active region is represented by a net of vertical connections, each one composed of three electrical elements: two of them are always low resistive (LR) while the third one acts as a breaker and can be low or high resistive (HR). In the model, the change of the breaker's state is governed by a switching probability (P$_{s}$) that is compared with a random number $p$. P$_{s}$ depend on the voltage drop along the breaker and the threshold voltage, V$_{set}$ or V$_{reset}$ for set (HR to LR) or reset (LR to HR) processes. Two conduction mechanism has been proposed: ohmic for the low resistive state and trap-assisted tunneling (TAT) for the high resistive state. The model has been implemented in Python and works with an external C-library that optimizes calculations and processing time. The simulation results have been successfully validated by comparing measured and modeled IV curves of HfO$_{2}$-based ReRAM devices of nine different areas. It is important to note that the flexibility and easy implementation of this resistive switching model allow it to be a powerful tool for the design and study of ReRAM memories
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Hsu, Lung-Cheng. "Pbase : une base de données déductive en Prolog." Compiègne, 1988. http://www.theses.fr/1988COMPD126.
Full textAbstract:
Ce travail présente un SGBD (Système de Gestion de Base de Données) couplant PROLOG II et VAX RMS (Record Management System). Les LDD (Langage de Définition de Données) et le LMD (Langage de Manipulation des Données) sont implantés en PROLOG et la gestion du stockage et de la recherche des enregistrements correspondant aux faits est déléguée à RMS. L'organisation indexée est adoptée pour fournir un temps de réponse satisfaisant. Une interface écrite en PASCAL assure la communication entre PROLOG et RMS. L'intérêt de PBASE est qu'il peut fonctionner comme un SGBD général ou bien qu'il peut coopérer avec un système expert pour gérer des faits volumineux stockés en mémoire secondaire. L'ouverture vers VAX RDB (Relational DataBase) est aussi possible. Bien que PBASE s'applique aussi bien aux relations normalisées que celles non-normalisées, un module de normalisation est inclus afin d'éviter les problèmes créés par la redondance de donnéesThis thesis describes a relational database system coupling PROLOG II and VAX RMS (Record Management Services). The SQL-like DDL (Data Definition Language) and DML (Data Manipulation Language) are implemented in PROLOG and the management of storage and research of fact record is delegated to RMS. The indexed file organization is adopted to provide a satisfactory response time. An interface written in PASCAL is called to enable the communication between PROLOG and RMS. Once the interface is established, access to the database is transparent. No precompilation is requiert. PBASE can be used as a general DBMS or it can cooperate with an expert system (Our SQL translation module can be considered as such) to manage the voluminous facts stored in the secondary memory. It can also cooperate with VAX RDB (Relational DataBase) to constitute a powerful deductive database. Although PBASE works for normalized relations as well as non-normalized ones, a normalization module is included to avoid the problems caused by the redundancy of data
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Ezzadeen, Mona. "Conception d'un circuit dédié au calcul dans la mémoire à base de technologie 3D innovante." Electronic Thesis or Diss., Aix-Marseille, 2022. http://theses.univ-amu.fr.lama.univ-amu.fr/221212_EZZADEEN_955e754k888gvxorp699jljcho_TH.pdf.
Full textAbstract:
Avec le développement de l'internet des objets et de l'intelligence artificielle, le "déluge de données" est une réalité, poussant au développement de systèmes de calcul efficaces énergétiquement. Dans ce contexte, en effectuant le calcul directement à l'intérieur ou à proximité des mémoires, le paradigme de l'in/near-memory-computing (I/NMC) semble être une voie prometteuse. En effet, les transferts de données entre les mémoires et les unités de calcul sont très énergivores. Cependant, les classiques mémoires Flash souffrent de problèmes de miniaturisation et ne semblent pas facilement adaptées à l'I/NMC. Ceci n'est pas le cas de nouvelles technologies mémoires émergentes comme les ReRAM. Ces dernières souffrent cependant d'une variabilité importante, et nécessitent l'utilisation d'un transistor d'accès par bit (1T1R) pour limiter les courants de fuite, dégradant ainsi leur densité. Dans cette thèse, nous nous proposons de résoudre ces deux défis. Tout d'abord, l'impact de la variabilité des ReRAM sur les opérations de lecture et de calcul en mémoire est étudié, et de nouvelles techniques de calculs booléens robustes et à faible impact surfacique sont développées. Dans le contexte des réseaux de neurones, de nouveaux accélérateurs neuromorphiques à base de ReRAM sont proposés et caractérisés, visant une bonne robustesse face à la variabilité, un bon parallélisme et une efficacité énergétique élevée. Dans un deuxième temps, pour résoudre les problèmes de densité d'intégration, une nouvelle technologie de cube mémoire 3D à base de ReRAM 1T1R est proposée, pouvant à la fois être utilisée en tant que mémoire de type NOR 3D dense qu'en tant qu'accélérateur pour l'I/NMCWith the advent of edge devices and artificial intelligence, the data deluge is a reality, making energy-efficient computing systems a must-have. Unfortunately, classical von Neumann architectures suffer from the high cost of data transfers between memories and processing units. At the same time, CMOS scaling seems more and more challenging and costly to afford, limiting the chips' performance due to power consumption issues.In this context, bringing the computation directly inside or near memories (I/NMC) seems an appealing solution. However, data-centric applications require an important amount of non-volatile storage, and modern Flash memories suffer from scaling issues and are not very suited for I/NMC. On the other hand, emerging memory technologies such as ReRAM present very appealing memory performances, good scalability, and interesting I/NMC features. However, they suffer from variability issues and from a degraded density integration if an access transistor per bitcell (1T1R) is used to limit the sneak-path currents. This thesis work aims to overcome these two challenges. First, the variability impact on read and I/NMC operations is assessed and new robust and low-overhead ReRAM-based boolean operations are proposed. In the context of neural networks, new ReRAM-based neuromorphic accelerators are developed and characterized, with an emphasis on good robustness against variability, good parallelism, and high energy efficiency. Second, to resolve the density integration issues, an ultra-dense 3D 1T1R ReRAM-based Cube and its architecture are proposed, which can be used as a 3D NOR memory as well as a low overhead and energy-efficient I/NMC accelerator
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Nesvadba, Jan. "Segmentation sémantique des contenus audio-visuels." Bordeaux 1, 2007. http://www.theses.fr/2007BOR13456.
Full textAbstract:
Dans ce travail, nous avons mis au point une méthode de segmentation des contenus audiovisuels applicable aux appareils de stockage domestiques pour cela nous avons expérimenté un système distribué pour l'analyse du contenu composé de modules individuels d'analyse : les service unit. L'un entre eux a été dédié à la caractérisation des éléments hors contenu, i. E. Les publicités, et offre de bonnes perfermances. Parallélement, nous avons testé différents détecteurs de changement de plans afin de retenir le meilleur d'ente eux pour la suite. Puis, nous avons proposé une étude des règles de production des films, i. E. Grammaire de films, qui a permis de définir les séquences de parallel shot. Nous avons, ainsi, testé quatre méthodes de regroupement basées similarité afin de retenir la meilleure d'entre elles pour la suite. Finalement, nous avons recherché différentes méthodes de détection des frontières de scènes et avons obtenu les meilleurs résultats en combinant une méthode basée couleur avec un critère de longueur de plan. Ce dernier offre des performances justifiant son intégration dans les appareils de stockage grand public.
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Novembre, Christophe. "Architectures des systèmes de l'information adaptées aux technologies nanométriques et/ou moléculaires : développement d'un composant moléculaire neuromorphique." Lille 1, 2007. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2007/50376-2007-Novembre.pdf.
Full textAbstract:
Avec le développement des objets nanométriques (nanotube de carbone,. . . ), se pose la question de leur utilisation dans des structures de calcul. Ce travail de thèse a consisté à rechercher l'architecture de calcul qui serait la plus adaptée pour les dispositifs issus des nanotechnologies. Dans un premier temps une étude critique de ces architectures de calcul envisageables a été réalisée. Celle-ci s'est basée sur une évaluation des propriétés de chaque architecture en fonction des particularités des objets nanométriques. De notre étude, il est ressorti que les réseaux de neurones constituent l'architecture la plus adaptée. Nous nous sommes en particulier focalisé sur la réalisation expérimentale d'une fonction particulière : la synapse. Une telle réalisation expérimentale réclame la fabrication d'un dispositif combinant des propriétés de transistor et de mémoire. Pour cela nous avons élaboré un transistor à pentacène contenant des nanoparticules insérées dans le composé organique. Les propriétés de transistor et de mémoire ont été démontrés par des caractérisations électriques. La fonctionnalité synaptique du dispositif a également été mise en évidence. En particulier le rôle des nanoparticules dans ces propriétés a été prouvé.
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Teste, Olivier. "Modélisation et manipulation d'entrepôts de données complexes et historisées." Phd thesis, Université Paul Sabatier - Toulouse III, 2000. http://tel.archives-ouvertes.fr/tel-00088986.
Full textAbstract:
Le mémoire de cette thèse traite de la modélisation conceptuelle et de la manipulation des données (par des algèbres) dans les systèmes d'aide à la décision. Notre thèse repose sur la dichotomie de deux espaces de stockage : l'entrepôt de données regroupe les extraits des bases sources utiles pour les décideurs et les magasins de données sont déduits de l'entrepôt et dédiés à un besoin d'analyse particulier.Au niveau de l'entrepôt, nous définissons un modèle de données permettant de décrire l'évolution temporelle des objets complexes. Dans notre proposition, l'objet entrepôt intègre des états courants, passés et archivés modélisant les données décisionnelles et leurs évolutions. L'extension du concept d'objet engendre une extension du concept de classe. Cette extension est composée de filtres (temporels et d'archives) pour construire les états passés et archivés ainsi que d'une fonction de construction modélisant le processus d'extraction (origine source). Nous introduisons également le concept d'environnement qui définit des parties temporelles cohérentes de tailles adaptées aux exigences des décideurs. La manipulation des données est une extension des algèbres objet prenant en compte les caractéristiques du modèle de représentation de l'entrepôt. L'extension se situe au niveau des opérateurs temporels et des opérateurs de manipulation des ensembles d'états.
Au niveau des magasins, nous définissons un modèle de données multidimensionnelles permettant de représenter l'information en une constellation de faits ainsi que de dimensions munies de hiérarchies multiples. La manipulation des données s'appuie sur une algèbre englobant l'ensemble des opérations multidimensionnelles et offrant des opérations spécifiques à notre modèle. Nous proposons une démarche d'élaboration des magasins à partir de l'entrepôt.
Pour valider nos propositions, nous présentons le logiciel GEDOOH (Générateur d'Entrepôts de Données Orientées Objet et Historisées) d'aide à la conception et à la création des entrepôts dans le cadre de l'application médicale REANIMATIC.
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Decouchant, Dominique. "Partage et migration de l'information dans un système réparti à objets." Phd thesis, Grenoble 1, 1987. http://tel.archives-ouvertes.fr/tel-00324431.
Full text
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Nono, Wouafo Hugues Gérald. "Architectures matérielles numériques intégrées et réseaux de neurones à codage parcimonieux." Thesis, Lorient, 2016. http://www.theses.fr/2016LORIS394/document.
Full textAbstract:
De nos jours, les réseaux de neurones artificiels sont largement utilisés dans de nombreusesapplications telles que le traitement d’image ou du signal. Récemment, un nouveau modèlede réseau de neurones a été proposé pour concevoir des mémoires associatives, le GBNN(Gripon-Berrou Neural Network). Ce modèle offre une capacité de stockage supérieure àcelle des réseaux de Hopfield lorsque les informations à mémoriser ont une distributionuniforme. Des méthodes améliorant leur performance pour des distributions non-uniformesainsi que des architectures matérielles mettant en œuvre les réseaux GBNN ont étéproposés. Cependant, ces solutions restent très coûteuses en ressources matérielles, et lesarchitectures proposées sont restreintes à des réseaux de tailles fixes et sont incapables depasser à l’échelle.Les objectifs de cette thèse sont les suivants : (1) concevoir des modèles inspirés du modèle GBNN et plus performants que l’état de l’art, (2) proposer des architectures moins coûteusesque les solutions existantes et (3) concevoir une architecture générique configurable mettanten œuvre les modèles proposés et capable de manipuler des réseaux de tailles variables.Les résultats des travaux de thèse sont exposés en plusieurs parties. Le concept de réseaux àclones de neurone et ses différentes instanciations sont présentés dans un premier temps. Cesréseaux offrent de meilleures performances que l’état de l’art pour un coût mémoireidentique lorsqu’une distribution non-uniforme des informations à mémoriser estconsidérée. Des optimisations de l’architecture matérielle sont ensuite introduites afin defortement réduire le coût en termes de ressources. Enfin, une architecture générique capablede passer à l’échelle et capable de manipuler des réseaux de tailles variables est proposéeNowadays, artificial neural networks are widely used in many applications such as image and signal processing. Recently, a new model of neural network was proposed to design associative memories, the GBNN (Gripon-Berrou Neural Network). This model offers a storage capacity exceeding those of Hopfield networks when the information to be stored has a uniform distribution. Methods improving performance for non-uniform distributions and hardware architectures implementing the GBNN networks were proposed. However, on one hand, these solutions are very expensive in terms of hardware resources and on the other hand, the proposed architectures can only implement fixed size networks and are not scalable. The objectives of this thesis are: (1) to design GBNN inspired models outperforming the state of the art, (2) to propose architectures cheaper than existing solutions and (3) to design a generic architecture implementing the proposed models and able to handle various sizes of networks. The results of these works are exposed in several parts. Initially, the concept of clone based neural networks and its variants are presented. These networks offer better performance than the state of the art for the same memory cost when a non-uniform distribution of the information to be stored is considered. The hardware architecture optimizations are then introduced to significantly reduce the cost in terms of resources. Finally, a generic scalable architecture able to handle various sizes of networks is proposed