Academic literature on the topic 'Ordinateurs – Mémoires – Informatique'

Cette these presente un procede d'organisation memoire a base de composants memoire multiports series. Ce procede d'echange d'informations permet d'envisager la realisation d'une memoire de donnees pour processeurs vectoriels. La bande passante memoire obtenue peut etre augmentee de facon modulaire, sans contrepartie liee par exemple a des contraintes pratiques de realisation. L'echange d'informations sur des liens series garantit un flot ininterrompu de donnees et permet l'obtention d'un rendement de pipeline maximum. Le premier chapitre presente le boitier memoire multiport serie et l'organisation memoire qui permet de s'affranchir des difficultes rencontrees dans les solutions classiques. La partie centrale presente les differentes organisations de donnees en memoire et les reseaux de realignement de donnees associes. Une description d'algorithmes de calcul d'adresse pour l'organisation de donnees choisie est proposee. L'auteur enchaine sur le couplage memoire multiport serie-operateur pipeline. Il detaille le fonctionnement general et le reseau de realignement de donnees. C'est l'objet du chapitre cinq. Le chapitre six est relatif au probleme de l'indirection avec proposition d'une solution adaptee. L'ebauche d'une architecture d'un processeur vectoriel a base de memoire multiport serie appele vec-m2s figure au chapitre sept. Le dernier chapitre evalue les performances de vec-m2s

La thèse est consacrée à l'apprentissage dans les modèles connexionnistes. Elle expose en détail les problèmes théoriques soulèves par une classe particulière de réseaux d'automates: les réseaux multi-couches linéaires ou quasi linéaires dans l'apprentissage supervise. Des notions comme celles de mémorisation et de généralisation y sont discutées de façon théorique et illustrées d'exemples. Les paramètres relatifs a la construction d'un réseau tel que le nombre d'automates et de couches, le mode d'itération, y sont testes pour mettre en lumière leur influence sur les performances attendues. Des comparaisons sont effectuées entre les réseaux d'automates et des techniques mieux connues comme la reconnaissance des formes et l'analyse des données. Un résultat théorique permet de constater une analogie entre une certaine catégorie de réseaux multi-couches et l'analyse discriminante. Les résultats obtenus sont à la fois théoriques et expérimentaux: une série de simulations montre que l'utilisation d'architectures complexes peut permettre une amélioration très importante des performances. La dernière partie présente une application originale des réseaux a la résolution d'un problème réel dans le domaine océanographique, montrant l'efficacité de ces méthodes de traitement de l'information

Différents résultats de complexité sont présentés pour les communications et le calcul sur des machines à mémoire distribuée. Les topologies concernées sont le réseau linéaire, l'anneau, la grille, l'hypercube et le réseau complet. Un réseau systolique est présenté pour l'algorithme de diagonalisation de Jordan. Une étude sur l'accélération et une étude de l'allocation des données sont formulées dans le contexte des mémoires distribuées

Cette thèse se place dans le cadre de la parallélisation automatique de programmes. Toute tentative de parallélisation débute par une analyse des dépendances. Parmi toutes les dépendances, seules les vraies dépendances de flot correspondent effectivement à un échange d'informations entre opérations. Les autres dépendances sont artificielles, -i. E. Uniquement liées à la réutilisation mémoire. Toute dépendance artificielle peut être détruite par expansion mémoire (agrandissement des données du programme). Afin de dégager un maximum de parallélisme, on peut les supprimer toutes en réalisant une expansion totale, -i. E. En traduisant le programme en assignation unique. L'inconvénient majeur de cette technique est son coût mémoire inacceptable. Cette thèse démontre qu'une expansion partielle de la mémoire permet de dégager autant de parallélisme que l'expansion totale avec un coût mémoire beaucoup plus réduit.

Dans une architecture DSM (distributed shared memory, mémoire distribuée partagée) la mémoire est physiquement distribuée entre les processeurs. Le fait que chaque processeur dispose de sa propre mémoire physique supprime la mise en place de mémoire partagée complexe à développer. Surtout, éliminer la mémoire physiquement partagée élimine une ressource partagée entre les processeurs et ouvre une voie à une bien meilleure extensibilité. Cependant, la vision partagée de la mémoire repose sur un système dit de cohérence de données. Le recours à ce mécanisme génère différents types de messages qui viennent consommer de la bande passante sur le réseau d'interconnexion et surtout rallonger la latence de certaines opérations cruciales. Les particularités du calcul scientifique peuvent être exploitées afin de proposer des mécanismes de prédiction du trafic de cohérence et donc raccourcir la latence perçue par les processeurs. Dans cette thèse, après une étude fine du comportement des codes scientifiques en terme de trafic de cohérence, plusieurs mécanismes de prédiction s'appuyant sur cet effort de caractérisation sont présentés.

Le domaine de la modélisation et de la simulation de systèmes est un domaine extrêmement vaste et complexe. De nombreux formalismes et de nombreuses techniques ont été développés depuis un certain nombre d'années, tous poursuivant le même objectif : dégager les meilleures métaphores et analogies permettant de mieux comprendre un phénomène quelconque. Cette multiplicité a conduit au développement de nombreux environnements de modélisation et de simulation le plus souvent incompatibles, et ce, même dans le cas d'environnements conçus sur la base d'un seul et même formalisme. Par ailleurs, les systèmes étudiés devenant de plus en plus complexes, la réutilisabilité des modèles est devenue une préocupation majeure. Devant ces constats, nous avons tenté d'apporter une contribution à l'élaboration de bibliothèques de modèles réutilisables pouvant être intégrés à différents environnements de modélisation et de simulation. Cette contribution repose sur la prise en compte de trois objectifs principaux qui sont la généricité de l'emploi, la gestion d'une hiérarchie d'abstraction et la gestion d'une hiérarchie d'héritage entre les modèles stockés. Nous donnons dans cette dissertation deux approches complémentaires du problème, l'une formelle et l'autre orientée objet. L'approche formelle permet de poser les bases du développement. Nous y définissons les concepts essentiels de contextes, d'éléments et d'arbres de stockage. Cette approche nous permet également d'introduire de quelles manières sont gérées les différentes hiérárchies à mettre en oeuvre. L'approche orientée objet est fondée sur les concepts développés dans l'approche formelle. Nous y définissons les packages et les classes définis et nous y détaillons le fonctionnement du moteur de stockage et de ses sevices. Notre approche est finalement illustrée par la présentation de son intégration avec un environnement de modélisation et de simulation, JDEVS.

Puisque les ordinateurs sont omniprésents dans notre société et que, de plus en plus, nous dépendons de programmes pour accomplir nos activités de tous les jours, les bogues peuvent parfois avoir des conséquences cruciales. Une grande proportion des programmes existants sont écrits en C ou en C++ et la plupart des erreurs avec ces langages sont dues à l’absence de sûreté d’accès à la mémoire. Notre objectif à long terme est d’être en mesure de vérifier si un programme C ou C++ accède correctement à la mémoire malgré les défauts de ces langages. À cette fin, nous avons créé un cadre de développement d’analyses statiques que nous présentons dans ce mémoire. Il permet de construire des analyses à partir de petits composants réutilisables qui sont liés automatiquement par métaprogrammation. Il incorpore également le modèle de conception (design pattern) du visiteur et des algorithmes utiles pour faire de l’analyse statique. De plus, il fournit un modèle objet pour le RTL, la représentation intermédiaire de bas niveau pour tous les langages supportés par GCC. Ceci implique qu’il est possible de concevoir des analyses indépendantes des langages de programmation. Nous décrivons également les modules que comporte l’analyse statique que nous avons développée à l’aide de notre cadre d’analyse et qui vise à vérifier si un programme respecte les règles d’accès à la mémoire. Cette analyse n’est pas complète, mais elle est conçue pour être améliorée facilement. Autant le cadre d’analyse que les modules d’analyse des accès à la mémoire sont distribués dans RTL-Check, un logiciel libre.
Since computers are ubiquitous in our society and we depend more and more on programs to accomplish our everyday activities, bugs can sometimes have serious consequences. A large proportion of existing programs are written in C or C++ and the main source of errors with these programming languages is the absence of memory safety. Our long term goal is to be able to verify if a C or C++ program accesses memory correctly in spite of the deficiencies of these languages. To that end, we have created a static analysis framework which we present in this thesis. It allows building analyses from small reusable components that are automatically bound together by metaprogramming. It also incorporates the visitor design pattern and algorithms that are useful for the development of static analyses. Moreover, it provides an object model for RTL, the low-level intermediate representation for all languages supported by GCC. This implies that it is possible to design analyses that are independent of programming languages. We also describe the modules that comprise the static analysis we have developed using our framework and which aims to verify if a program is memory-safe. This analysis is not yet complete, but it is designed to be easily improved. Both our framework and our memory access analysis modules are distributed in RTL-Check, an open-source project.

La plupart des architectures multiprocesseurs et des langages de programmation parallèle `a mémoire partagée actuels ne sont pas séquentiellement consistant pour les programmes parallèles. Leurs comportements possibles sont caractérisés par des modèles mémoire faibles ou relâchés. Un modèle mémoire décrit la manière dont les programmes parallèles peuvent interagir par des lectures et des écritures dans la mémoire partagée. Ainsi, un modèle mémoire relâché présente plus de comportements que le modèle séquentiellement consistant (modèle mémoire “fort”). Le fait que la plupart des architectures ont des modèles mémoire relâchés est connu depuis des décennies, et peu de programmeurs comprennent quels sont les comportements exacts qu’un programme parallèle peut avoir dans de telles architectures. Nous soutenons dans cette thèse que le problème provient de la difficulté `a comprendre la spécification de ces modèles de mémoire. Ceci, d’abord car peu d’architectures ou de langages de programmation donnent une définition formelle de leur modèle mémoire, et, ensuite, parce que la plupart des définitions formelles existantes sont axiomatiques, ce qui les rendent difficiles `a comprendre et inadaptées `a des techniques basées sur le langage, telles que l’analyse statique ou le model checking. Notre première contribution dans cette thèse est la formalisation opérationnelle des architectures `a tampons d’écriture (write buffers). Les write buffers sont omniprésents dans les architectures multi-core, et donc leur compréhension est fondamentale pour la programmation parallèle dans de telles architectures. En utilisant des concepts standard des langages de programmation, nous démontrons que la classique “DRF guarantee” est satisfaite dans notre formalisation. Par conséquent, raisonner par des calculs séquentiellement consistant est correct pour les programmes libres d’accès simultanés sur une même case mémoire. Notre deuxième contribution est un framework pour la caractérisation opérationnelle des techniques de calcul spéculatif. Ce framework nous permet de définir formellement la notion intuitive de spéculation valide. Pour cette formalisation deux langues sont considérés, un langage de programmation de haut niveau avec un mécanisme d’exclusion mutuel par verrous, et un langage de programmation de bas niveau, plus proche de l’Instruction Set Architecture (ISA) d’une machine, avec des mécanismes de barrières mémoire et des instructions atomiques. Pour les programmes de ces deux langages, nous identifions les propriétés suffisantes pour garantir que seuls les comportements séquentiellement consistant peuvent être observés lorsque les programmes sont exécutés de manière spéculative. La dernière contribution est l’instanciation de ces deux frameworks sémantiques pour formaliser les modèles mémoire TSO, PSO et RMO de iii iv l’architecture Sparc. En particulier, nous observons que le framework des write buffers n’est pas bien adapté pour formaliser des relaxations trop libérales comme le permet RMO. Nous démontrons un résultat de correspondance entre les formalisations de PSO et TSO dans les deux frameworks. Le fait que RMO peut pas être instanciée par le framework des write buffers est une bonne indication que le framework spéculatif est plus générale que celui des write buffers
Most current multiprocessor architectures and shared memory parallel programming languages are not sequentially consistent for parallel programs. Their possible behaviors are characterized by weak or relaxed memory models. A memory model describes the way in which parallel programs can interact by reading and writing the shared memory. Thus, a relaxed memory model exhibits more behaviors than sequential consistency (a “strong” memory model). The fact that most architectures have relaxed memory models has been known for decades, and yet few programmers understand which are the exact behaviors a parallel program can have in such architectures. We argue in this thesis that the problem stems from the difficulty in understanding the specification of these relaxed memory models. Firstly because few architectures or programming languages provide a formal definition of their memory model. And secondly because the majority of the existing formal definitions are axiomatic, which hinders their understandability and makes them unsuitable for language-based techniques such as static analysis or model checking. We propose an alternative characterization of relaxed memory models. Our characterization is operational, which we believe makes it simpler to understand for the programmer, and better suited to standard language-based techniques. Our first contribution in this thesis is the operational formalization of writebuffering architectures. Write-buffering is pervasive across multi-core architectures, and thus its understanding is fundamental for parallel programming in such architectures. By means of standard programming languages concepts, we prove that the standard DRF guarantee is satisfied by our formalization. Hence, reasoning about sequentially consistent computations is sound for programs free of simultaneous accesses on a single memory location. Our second contribution is a framework for the operational characterization of speculative computation techniques. This framework allows us to formally define the intuitive notion of valid speculation. For this framework two languages are considered; a high-level programming language that supports locks; and a low-level programming language, closer to the Instruction Set Architecture (ISA) of a machine, that only supports barriers and a simple compare-and-swap instruction. We identify properties for programs of both of these languages that are sufficient to guarantee that only sequentially consistent behaviors can be observed when the programs are executed speculatively. The final contribution is the instantiation of the write-buffering and speculative frameworks to formalize the TSO, PSO and RMO memory models of the Sparc architecture. In particular, we observe that the framework of write buffers is not well suited to formalize liberal relaxations as allowed by RMO. We prove a correspondence result between the formalizations of PSO and TSO I ii in both frameworks. The fact that RMO cannot be instantiated by means of write-buffers is a good indication that the speculative framework is more general than the one of write buffers

Une memoire associative memorise des couples de donnees, dites respectivement entrees et sorties ; lors du rappel, la presentation d'une entree doit permettre d'obtenir la sortie associee. Les qualites attendues d'une memoire associative sont notamment : ? sa capacite ; ? sa fidelite ; ? sa resistance au bruit ; ? la rapidite des processus de rappel et d'apprentissage ; ? le caractere incremental de l'apprentissage. De telles qualites peuvent etre evaluees experimentalement ou prouvees theoriquement. Les modeles neuro-mimetiques repartissent les processus sur de nombreux neurones formels travaillant en cooperation ; ils peuvent modeliser des processus d'apprentissage qui aboutissent a l'ajustement des poids synaptiques de ces neurones. Cette approche essaie de simuler des processus biologiqus encore mal connus et devrait bien se preter a la parallelisation. Les principaux modeles proposes se caracterisent par une capacite relativement faible, une degradation rapide de leur fidelite et de leur resistance au bruit. Dans le domaine ou leurs performances semblent a peu pres satisfaisantes, cette satisfaction releve de la constatation experimentale et aucune preuve ne permet d'en preciser les limites. Nous proposons un modele en quatre couches de neurones formels : deux couches visibles d'interface et deux couches cachees ; lors du processus d'apprentissage incremental, les poids synaptiques memorisent les moyennes et les correlations des donnees presentees, ainsi qu'une approximation diagonale de la pseudo-inverse d'une matrice de correlation ; le dispositif ajuste ensuite iterativement une approximation optimale d'une transformation affine entre les entrees et les sorties memorisees. Si les associations memorisees sont lineairement compatibles, nous retrouvons en phase de rappel les sorties associees aux entrees. La capacite d'un tel reseau est proche de sa taille, sa fidelite et sa resistance au bruit sont bonnes. Nous demontrons ces proprietes.

Le travail presente dans ce memoire propose une contribution a l'anticipation des donnees et a la gestion memoire en environnement monoprocesseur et multiprocesseur. Notre travail a tout d'abord porte sur le probleme de l'identification des donnees. Une analyse exhaustive des techniques statiques proposees dans la litterature dans le cadre de la parallelisation et les limites de l'identification dynamique, nous a pousse a defendre la these que les techniques de gestion de donnees doivent etre adaptees en fonction du nombre de donnees statiquement connues. Nous effectuons ensuite une analyse de l'environnement monoprocesseur a travers l'etude des algorithmes d'allocation de registres, d'ordonnancement de code et d'allocation de taches. Dans le cas monoprocesseur, nous proposons des algorithmes optimaux pour la generation d'un flot sequention d'instructions de purges et d'anticipations pour une configuration d'hierarchie memoire a un et deux niveaux de caches. Ensuite, nous proposons un algorithme optimal pour la generation d'un flot parallele d'instructions de purges et d'anticipations. Pour tous les algorithmes precedents, nous proposons une structure materielle hautement parallele et delocalisee. Nous etendons les resultats precedents au cas des donnees statiquement inconnues et proposons deux algorithmes dont l'un sous-optimal. La aussi, nous proposons une structure materielle pour la gestion des donnees. Enfin, apres une analyse importante du probleme dans le cas multiprocesseur, nous proposons un algorithme de gestion des donnees dans le cadre des algorithmes de coherence logiciel. L'algorithme de gestion propose est alors la resultante de l'analyse du cas monoprocesseur et offre une solution hautement parallele au probleme de la gestion des donnees en environnement multiprocesseur

Résumés Marie-Madeleine Bertucci L’article a pour objet « l’étude de la mise en mots de la mémoire des « Chibanis » du quartier de la Goutte d’or à Paris » à partir d’un corpus d’entretiens biographiques audio. Ces entretiens ont été réalisés par Jean-Marc Bombeau, dans les locaux de la galerie associative l’Échomusée, située rue Cavé dans le XVIIIe arrondissement de Paris, avec un groupe de Chibanis ou anciens du quartier de 2010 à 2012. Cette étude discursive mémorielle est le sujet de la thèse de Mounia Illourmane. Ces entretiens font émerger la mémoire de ces acteurs sociaux en les conduisant à jeter un regard rétrospectif et réflexif sur leur passé, de leur arrivée à Paris dans les années soixante, dans le cadre d’une immigration de travail jusqu’à leur retraite qui prend effet dans la période contemporaine. Ils autorisent l’émergence d’un processus de patrimonialisation de données mémorielles qui constituent le socle d’un patrimoine immatériel. Les entretiens ont visé à la fois le passé et le présent et ont cherché à mettre en lumière, à travers le travail sur la mémoire, le retour rétrospectif sur le passé, l’historicité du présent et les types de liens sociaux tissés à travers l’expérience de l’exil. Au plan théorique, la réflexion s’inscrit dans la perspective des cultural et des subaltern studies pour mettre en évidence le caractère fragmentaire et discontinu de ces récits mémoriels par le biais d’une étude du lexique privilégié par les énonciateurs. Le patrimoine culturel immatériel, porté par la convention de l’UNESCO du 17 octobre 2003, et sa conservation supposent deux types de questionnements. D’une part, il s’agit de concevoir différemment les politiques patrimoniales, en les envisageant du point de vue des détenteurs du patrimoine et non plus seulement du point de vue des experts, d’autre part d’élaborer des modalités de préservation des données autres que celles du patrimoine matériel, ce sur quoi va porter l’article. Mounia Illourmane Ce sujet m’a été proposé par ma directrice de thèse Marie-Madeleine Bertucci. Jean-Marc Bombeau a mis à notre disposition un ensemble de données brutes (séquences vidéo, bandes son et photos), sauvegardées sur un disque dur. Avec ma directrice de recherche, nous avons conçu un outil de classement, d’indexation et d’arborescence des données pour déterminer la nature et la quantité des matériaux à exploiter. À partir d’une démarche muséale et ethnographique, il s'agit de transcrire un corpus audio dans une perspective de conservation d'archives et de valorisation de données peu accessibles matériellement et s’inscrivant dans le cadre du patrimoine culturel immatériel. Néanmoins au cours de cette tâche, sont apparues certaines difficultés d'ordre technique, étant donné que le corpus n'est pas destiné à cet effet, la prise de son est artisanale ce qui a rendu la transcription plus complexe. Face à des locuteurs non natifs avec un accent prononcé, les logiciels de reconnaissance vocale et de transcription automatique sont inadaptés. Par conséquent, le choix des outils s'est porté sur deux logiciels informatiques, « Express Scribe » et « E-Speaking ». Le premier est un logiciel professionnel de lecture audio conçu pour faciliter la transcription des enregistrements audio. Grâce à cet outil on peut contrôler la vitesse de lecture audio ainsi avoir une lecture à vitesse variable. « E-Speaking » est un logiciel de contrôle et de reconnaissance vocale qui a pour fonction la dictée et l'exécution des tâches sur ordinateur avec la voix de l'utilisateur. On l’a utilisé notamment pour accélérer le travail de transcription des bandes son. L'emploi de ces deux outils a permis la transcription en restant le plus fidèlement possible à l'original tout en tenant compte des nombreuses contraintes d'ordre syntaxique, orthographique et phonologique résultant du caractère oral des données.